JP2010147475A - 半導体ダイ上に製造されるパワートランジスタデバイス - Google Patents
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Abstract
【解決手段】パワートランジスタデバイスは、第1の導電型の基板を含み、当該基板は、上に重なっている第2の導電型のバッファ層とのPN接合を形成する。パワートランジスタデバイスはさらに、第2の導電型の第1の領域と、バッファ層の上面に隣接する第2の導電型のドリフト領域と、第1の導電型のボディ領域とを含む。ボディ領域は、ドリフト領域から第1の領域を分離する。第1および第2の誘電体領域は、それぞれ、ドリフト領域における対向する横方向の側壁部分に隣接する。誘電体領域は、少なくともボディ領域の下から下方に垂直方向に延在して少なくともバッファ層にまで達する。順方向導通を制御するトレンチゲートは、ボディ領域に隣接し、当該ボディ領域から絶縁された誘電体領域の上方に配置される。
【選択図】図1
Description
高電圧の電界効果トランジスタ(HVFET)および他のさまざまな高電圧パワー半導体デバイスは、半導体技術において周知である。多くのHVFETが採用しているデバイス構造は、当該デバイスが「オフ」状態であるときに印加された高電圧(たとえば、数百ボルト)をサポートまたは阻止する低ドープ拡張ドレイン領域を備える。高抵抗エピタキシャル層があるために、高電圧(たとえば500〜700V以上)で動作する通常のMOSFETパワーデバイスが有する「オン」状態のドレイン・ソース抵抗(RDS(on))は、典型的には、特に高ドレイン電流では大きくなる。たとえば、従来のパワーMOSFETにおいては、典型的には、トランジスタが有するオン状態抵抗全体のうち95%が、ドリフトゾーンとも称される低ドープの拡張ドレイン領域によって引起こされる。
75μm以下)の非パンチスルー構造の使用が含まれる。しかし、極薄ウェハの処理には大幅なコストの追加が伴い、製造処理がさらに複雑になる。
以下の説明においては、この発明の完全な理解を助けるために、材料の種類、寸法、構造特徴、処理工程などの具体的な詳細を述べる。しかしながら、当業者であれば、これらの具体的な詳細がなくてもこの発明が実施可能であることを認識するだろう。図中の要素が具象的なものであり、明瞭にするために縮尺通りには描かれていないことも理解されるはずである。
域15aおよび15bがP型領域16によって横方向に分離される。図から分かるように、各P−ボディ領域14は、拡張ドレイン領域13のうち対応する領域の真上に配置されており、当該対応する領域をN+ソース領域15aおよび15bならびにP型領域16から垂直に分離している。図1のデバイス構造はさらに、(たとえば、ポリシリコンで構成される)ゲート17を有するトレンチゲート構造と、ゲート17を、隣接する側壁P−ボディ領域14から絶縁するゲート絶縁層28とを含む。ゲート絶縁層28は熱成長した二酸化珪素または別の適切な誘電絶縁材料を含んでいてもよい。製造完了したデバイスにおいては、ゲート17に適切な電位を印加することにより、P−ボディ領域14の垂直な側壁部分に沿って導電性チャネルが形成される。このため、電流が半導体材料を通って垂直に流れ得る。すなわち、P+基板11から上昇してバッファ層12および拡張ドレイン領域13を通り、垂直に形成された導電性チャネルを通って、ソース領域15が配置されているシリコンウェハの上面まで流れ得る。
するためにN−拡張ドレイン領域13の垂直厚さ(柱の高さ)を実質的に増やす(たとえば、100〜120μm)必要があるかもしれないことを意味していることに留意する。
離は約0.2μm〜0.5μmである。
Claims (28)
- パワートランジスタデバイスであって、
第1の導電型の基板と、
前記第1の導電型とは逆の第2の導電型のバッファ層とを含み、前記バッファ層は前記基板の上部に配置され、第1のPN接合が前記基板と前記バッファ層との間に形成されており、前記パワートランジスタデバイスはさらに、
半導体材料からなる複数の柱を含み、各々の柱は、
前記第2の導電型の第1の領域と、
前記第1の導電型のボディ領域とを含み、前記ボディ領域は前記第1の領域に隣接し、前記各々の柱はさらに、
前記ボディ領域から前記バッファ層に垂直方向に延在する前記第2の導電型のドリフト領域を含み、第2のPN接合が前記ボディ領域と前記ドリフト領域との間に形成されており、前記パワートランジスタデバイスはさらに、
少なくとも前記第2のPN接合付近から下方に垂直方向に延在して少なくとも前記バッファ層にまで達する誘電体領域によって横方向に分離される隣接する対の柱を含み、誘電体層は、前記隣接する対の柱の各ドリフト領域との側壁界面を形成し、前記パワートランジスタデバイスはさらに、
前記ボディ領域に隣接し、前記ボディ領域から絶縁された前記誘電体領域の上方に配置されたトレンチゲートを含み、
前記パワートランジスタデバイスがオン状態であれば、前記第1および第2のPN接合はバイポーラトランジスタとして動作し、前記基板はエミッタを含み、前記第1の領域はコレクタを含み、前記トレンチゲートは、前記エミッタとコレクタとの間の順方向導通を制御する電界効果トランジスタ(FET)の制御入力として機能し、前記パワートランジスタデバイスがオフ状態であれば、前記第1のPN接合が逆方向にバイアスされる、パワートランジスタデバイス。 - 前記ドリフト領域は、実質的に垂直方向に一定であるドーピング濃度を有する、請求項1に記載のパワートランジスタデバイス。
- 前記第1の領域はソース領域を含み、前記ドリフト領域は前記FETの拡張ドレイン領域を含む、請求項1に記載のパワートランジスタデバイス。
- 実質的に一定のドーピング濃度は約1×1015cm-3である、請求項2に記載のパワートランジスタデバイス。
- 前記バッファ層は、前記パワートランジスタデバイスがオフ状態であるときに前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項1に記載のパワートランジスタデバイス。
- 前記複数の柱の各々が第1の横方向の幅を有し、前記誘電体領域が第2の横方向の幅を有し、前記第1の横方向の幅と前記第2の横方向の幅との比が0.2〜6.0の範囲である、請求項1に記載のパワートランジスタデバイス。
- 前記柱の各々が第1の横方向の幅を有し、前記誘電体領域が第2の横方向の幅を有し、前記第1および第2の横方向の幅は実質的に等しい、請求項1に記載のパワートランジスタデバイス。
- 前記第1の横方向の幅は約2μmである、請求項7に記載のパワートランジスタデバイス。
- 前記誘電体領域は、下方に垂直方向に延在して前記基板にまで達する、請求項1に記載のパワートランジスタデバイス。
- パワートランジスタデバイスであって、
第1の導電型の基板と、
前記第1の導電型とは逆の第2の導電型のバッファ層とを含み、前記バッファ層は、前記基板の上面に隣接してその間にPN接合を形成し、前記パワートランジスタデバイスはさらに、
前記第2の導電型の第1の領域と、
前記バッファ層の上面に隣接する前記第2の導電型のドリフト領域と、
前記第1の導電型のボディ領域とを含み、前記ボディ領域は前記ドリフト領域から前記第1の領域を分離し、前記ボディ領域は前記ドリフト領域の上面および前記第1の領域の底面に隣接し、前記パワートランジスタデバイスはさらに、
前記ドリフト領域の対向する横方向の側壁部分にそれぞれ隣接する第1および第2の誘電体領域を含み、前記誘電体領域は、少なくとも前記ボディ領域の下方から少なくとも前記バッファ層へと垂直方向に延在し、前記パワートランジスタデバイスはさらに、
前記ボディ領域に隣接し、前記ボディ領域から絶縁された前記誘電体領域の上方に配置されたトレンチゲートを含み、前記トレンチゲートは、前記パワートランジスタデバイスがオン状態であれば、前記第1の領域と前記基板との間における順方向導通を制御する電界効果トランジスタ(FET)の制御入力として機能する、パワートランジスタデバイス。 - 前記第1の領域および前記ドリフト領域は、それぞれ、前記FETのソース領域および拡張ドレイン領域を含む、請求項10に記載のパワートランジスタデバイス。
- 前記第1の領域はコレクタを含み、前記基板は、オン状態で動作する際に垂直方向に電流を通すバイポーラトランジスタのエミッタを含む、請求項10に記載のパワートランジスタデバイス。
- 前記ドリフト領域は、実質的に垂直方向に一定であるドーピング濃度を有する、請求項10に記載のパワートランジスタデバイス。
- 前記バッファ層は、前記パワートランジスタデバイスがオフ状態で動作する際に前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項10に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は酸化物だけを含む、請求項10に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は各々、実質的に垂直方向に一定である約2μmの第1の横方向の幅を有する、請求項10に記載のパワートランジスタデバイス。
- 前記ドリフト領域は、前記バッファ層と前記ボディ領域との間で実質的に垂直方向に一定である第2の横方向の幅を有する、請求項16に記載のパワートランジスタデバイス。
- 前記第2の横方向の幅は約2μmである、請求項17に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は、垂直方向に延在して前記基板にまで達する、請求
項17に記載のパワートランジスタデバイス。 - 半導体ダイ上に製造されるパワートランジスタデバイスであって、
第1の導電型の基板と、
前記第1の導電型とは逆の第2の導電型のバッファ層とを含み、前記バッファ層は前記基板の上面に配置されており、第1のPN接合が前記基板と前記バッファ層との間に形成されており、前記パワートランジスタデバイスはさらに、
前記半導体ダイの上面において、または前記上面付近に配置された前記第2の導電型の第1の領域と、
前記第1の領域の下方に配置される前記第1の導電型のボディ領域とを含み、第2のPN接合が前記ボディ領域と前記第1の領域との間に形成されており、前記パワートランジスタデバイスはさらに、
前記第2の導電型の半導体材料からなるエピタキシャル層を含むドリフト領域を含み、前記ドリフト領域は、前記ボディ領域から前記バッファ層に垂直方向に延在し、前記エピタキシャル層は、実質的に垂直方向に一定であるドーピング濃度プロファイルを有し、前記ドリフト領域は、対向して配置された第1および第2の横方向の側壁を有し、前記パワートランジスタデバイスはさらに、
第1および第2の誘電体領域を含み、前記第1および第2の誘電体領域はそれぞれ、前記第1および第2の横方向の側壁を実質的に覆い、これにより、前記ドリフト領域の第1および第2の横方向の側壁に沿って界面トラップを作り出し、前記第1および第2の誘電体領域は、垂直方向に延在して前記バッファ層にまで達し、前記パワートランジスタデバイスはさらに、
前記ボディ領域に隣接して配置され、前記ボディ領域から絶縁された絶縁ゲートを含み、前記絶縁ゲートに電位を印加することにより、前記パワートランジスタデバイスがオン状態で動作する際に前記第1の領域と前記基板との間に電流を流れさせ、前記ドリフト領域は、前記パワートランジスタデバイスがオフ状態で動作する際にピンチオフされる、パワートランジスタデバイス。 - 前記基板はエミッタを含み、前記第1の領域はバイポーラトランジスタのコレクタを含み、前記第1の領域はまた、前記バイポーラトランジスタのオン・オフの切換を制御する電界効果トランジスタ(FET)のソースを含み、前記絶縁ゲートは前記FETのゲートを含む、請求項20に記載のパワートランジスタデバイス。
- 前記ドリフト領域は前記FETの拡張ドレイン領域を含む、請求項21に記載のパワートランジスタデバイス。
- 前記界面トラップは、前記パワートランジスタデバイスをオン状態からオフ状態に切換える間に、前記ドリフト領域における少数キャリアを除去し易くするよう動作する、請求項20に記載のパワートランジスタデバイス。
- 前記バッファ層は、前記パワートランジスタデバイスがオフ状態で動作する際に前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項20に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は酸化物だけを含む、請求項20に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は各々、実質的に垂直方向に一定である約2μmの第1の横方向の幅を有する、請求項20に記載のパワートランジスタデバイス。
- 前記ドリフト領域は、前記バッファ層と前記ボディ領域との間で実質的に垂直方向に一定である第2の横方向の幅を有する、請求項26に記載のパワートランジスタデバイス。
- 前記第1および第2の誘電体領域は、垂直方向に延在して前記基板にまで達する、請求項20に記載のパワートランジスタデバイス。
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