JP2010147475A5

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Publication number: JP2010147475A5
Application number: JP2009286298A
Authority: JP
Filing date: 2009-12-17
Publication date: 2013-02-07

Claims

パワートランジスタデバイスであって、
第１の導電型の基板と、
前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は前記基板の上部に配置され、第１のＰＮ接合が前記基板と前記バッファ層との間に形成されており、前記パワートランジスタデバイスはさらに、
半導体材料からなる複数の柱を含み、各々の柱は前記基板の上方に配置されており、各々の柱は、
前記柱の上部に配置された前記第２の導電型の第１の領域を含み、前記第１の領域は電界効果トランジスタ（ＦＥＴ）のソース領域を含み、前記各々の柱はさらに、
前記第１の導電型のボディ領域を含み、前記ボディ領域は前記第１の領域に隣接し、前記各々の柱はさらに、
前記ボディ領域から前記バッファ層に垂直方向に延在する前記第２の導電型のドリフト領域を含み、第２のＰＮ接合が前記ボディ領域と前記ドリフト領域との間に形成されており、前記パワートランジスタデバイスはさらに、
少なくとも前記第２のＰＮ接合付近から下方に垂直方向に延在して少なくとも前記バッファ層にまで達する誘電体領域によって横方向に分離される隣接する対の柱を含み、前記誘電体領域は、前記隣接する対の柱の各ドリフト領域との側壁界面を形成し、前記パワートランジスタデバイスはさらに、
前記ボディ領域に隣接し、前記ボディ領域から絶縁された前記誘電体領域の上方に配置されたトレンチゲートを含み、
前記パワートランジスタデバイスがオン状態であれば、前記第１および第２のＰＮ接合はバイポーラトランジスタとして動作し、前記基板は前記バイポーラトランジスタのエミッタを含み、第２の領域は前記バイポーラトランジスタのコレクタを含み、前記トレンチゲートは、前記基板と前記第１の領域との間の順方向導通を制御する前記ＦＥＴのゲートとして機能し、前記パワートランジスタデバイスがオフ状態であれば、前記第１のＰＮ接合が逆方向にバイアスされる、パワートランジスタデバイス。
パワートランジスタデバイスであって、
第１の導電型の基板と、
前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は、前記基板の上面に隣接してその間にＰＮ接合を形成し、前記パワートランジスタデバイスはさらに、
前記第２の導電型の第１の領域を含み、前記第１の領域は電界効果トランジスタ（ＦＥＴ）のソース領域を含み、前記パワートランジスタデバイスはさらに、
前記第１の導電型の第２の領域を含み、前記第２の領域は前記第１の領域に横方向に隣接し、前記パワートランジスタデバイスはさらに、
前記バッファ層の上面に隣接する前記第２の導電型のドリフト領域と、
前記第１の導電型のボディ領域とを含み、前記ボディ領域は前記ドリフト領域から前記第１の領域を分離し、前記ボディ領域は前記ドリフト領域の上面および前記第１の領域と前記第２の領域との両方の底面に隣接し、前記パワートランジスタデバイスはさらに、
前記ドリフト領域の対向する横方向の側壁部分にそれぞれ隣接する第１および第２の誘電体領域を含み、前記誘電体領域は、少なくとも前記ボディ領域の下方から少なくとも前記バッファ層へと垂直方向に延在し、前記第１および第２の領域は実質的に誘電材料のみを含み、前記パワートランジスタデバイスはさらに、
前記ボディ領域に隣接し、前記ボディ領域から絶縁された前記誘電体領域の上方にそれぞれ配置された第１および第２のトレンチゲート部材を含み、
前記パワートランジスタデバイスがオン状態であれば、前記基板はバイポーラトランジスタのエミッタを含み、前記第２の領域はバイポーラトランジスタのコレクタを含み、前記トレンチゲート部材は、前記パワートランジスタデバイスが前記オン状態であれば、前記第１の領域と前記基板との間における順方向導通を制御する垂直方向の前記ＦＥＴの制御入力として機能する、パワートランジスタデバイス。
半導体ダイ上に製造されるパワートランジスタデバイスであって、
第１の導電型の基板と、
前記第１の導電型とは逆の第２の導電型のバッファ層とを含み、前記バッファ層は前記基板の上面に配置されており、第１のＰＮ接合が前記基板と前記バッファ層との間に形成されており、前記パワートランジスタデバイスはさらに、
前記半導体ダイの上面において、または前記上面付近に配置された前記第２の導電型の第１の領域を含み、前記第１の領域は電界効果トランジスタ（ＦＥＴ）のソース領域を含み、前記パワートランジスタデバイスはさらに、
前記第１の導電型の第２の領域を含み、前記第２の領域は前記上面または前記上面付近において前記第１の領域に横方向に隣接し、前記パワートランジスタデバイスはさらに、
前記第１の領域と前記第２の領域との両方の下方に配置される前記第１の導電型のボディ領域とを含み、第２のＰＮ接合が前記ボディ領域と前記第１の領域との間に形成されており、前記パワートランジスタデバイスはさらに、
前記第２の導電型の半導体材料からなるエピタキシャル層を含むドリフト領域を含み、前記ドリフト領域は、前記ボディ領域から前記バッファ層に垂直方向に延在し、前記エピタキシャル層は、実質的に垂直方向に一定であるドーピング濃度プロファイルを有し、前記ドリフト領域は、対向して配置された第１および第２の横方向の側壁を有し、前記パワートランジスタデバイスはさらに、
第１および第２の誘電体領域を含み、前記第１および第２の誘電体領域はそれぞれ、前記第１および第２の横方向の側壁を実質的に覆い、これにより、前記ドリフト領域の第１および第２の横方向の側壁に沿って界面トラップを作り出し、前記第１および第２の誘電体領域は、垂直方向に延在して前記バッファ層にまで達し、前記パワートランジスタデバイスはさらに、
それぞれ前記第１および第２の誘電体領域の上方に前記ボディ領域に隣接して配置され、前記ボディ領域から絶縁された第１および第２の絶縁ゲート部材を含み、
前記パワートランジスタデバイスがオン状態であれば、前記第１および第２のＰＮ接合はバイポーラトランジスタとして動作し、前記基板はバイポーラトランジスタのエミッタを含み、前記第２の領域はバイポーラトランジスタのコレクタを含み、前記第１および第２の絶縁ゲート部材に電位を印加することにより、前記第１の領域と前記基板との間に電流を流れさせ、前記ドリフト領域は、前記パワートランジスタデバイスがオフ状態で動作する際にピンチオフされる、パワートランジスタデバイス。
前記ドリフト領域は、実質的に垂直方向に一定であるドーピング濃度を有する、請求項１または請求項２に記載のパワートランジスタデバイス。
前記ドリフト領域は前記ＦＥＴの拡張ドレイン領域を含む、請求項１から請求項３のいずれかに記載のパワートランジスタデバイス。
実質的に一定のドーピング濃度は約１×１０^１５ｃｍ^−３である、請求項４に記載のパワートランジスタデバイス。
前記バッファ層は、前記パワートランジスタデバイスがオフ状態であるときに前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項１または請求項２に記載のパワートランジスタデバイス。
前記複数の柱の各々が第１の横方向の幅を有し、前記誘電体領域が第２の横方向の幅を有し、前記第１の横方向の幅と前記第２の横方向の幅との比が０．２〜６．０の範囲である、請求項１に記載のパワートランジスタデバイス。
前記柱の各々が第１の横方向の幅を有し、前記誘電体領域が第２の横方向の幅を有し、前記第１および第２の横方向の幅は実質的に等しい、請求項１に記載のパワートランジスタデバイス。
前記ボディ領域は前記第１および第２の領域の底面に隣接する、請求項１に記載のパワートランジスタデバイス。
前記パワートランジスタデバイスが前記オン状態のとき、前記ＰＮ接合が順方向にバイアスされる、請求項２に記載のパワートランジスタデバイス。
前記第１および第２の誘電体領域は酸化物だけを含む、または誘電材料は酸化物を含む、請求項２または請求項３に記載のパワートランジスタデバイス。
前記第１および第２の誘電体領域は各々、実質的に垂直方向に一定である第１の横方向の幅を有する、請求項２に記載のパワートランジスタデバイス。
前記ドリフト領域は、前記バッファ層と前記ボディ領域との間で実質的に垂直方向に一定である第２の横方向の幅を有する、請求項１３に記載のパワートランジスタデバイス。
前記第２の横方向の幅は約２μｍである、請求項１２または請求項１４に記載のパワートランジスタデバイス。
前記第１および第２の絶縁ゲート部材は前記ＦＥＴのゲートを含む、請求項３に記載のパワートランジスタデバイス。
前記界面トラップは、前記パワートランジスタデバイスをオン状態からオフ状態に切換える間に、前記ドリフト領域における少数キャリアを除去し易くするよう動作する、請求項３に記載のパワートランジスタデバイス。
前記バッファ層は、前記パワートランジスタデバイスがオフ状態で動作する際に前記基板へのパンチスルーを防ぐように十分に高いドーピング濃度を有する、請求項３に記載のパワートランジスタデバイス。