JP4198302B2

JP4198302B2 - 半導体装置

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Publication number: JP4198302B2
Application number: JP2000169881A
Authority: JP
Inventors: 一成幡手; 和豊高野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-06-07
Filing date: 2000-06-07
Publication date: 2008-12-17
Anticipated expiration: 2020-06-07
Also published as: CN1166005C; JP2001352061A; CN1328345A; TW523928B; US6388280B2; US20010050383A1; FR2810160A1; DE10127391A1; DE10127391B4; FR2810160B1

Description

【０００１】
【発明の属する技術分野】
この発明は、MOSFET、IGBT等に代表される絶縁ゲート型の半導体装置に関し、特に、逆バイアス特性を高めるための改良に関する。
【０００２】
【従来の技術】
近年において、インバータ制御などに用いられるスイッチング素子として、MOSFETあるいはIGBTが注目を集めている。図８は代表的なMOSFETの平面図である。このMOSFETは、いわゆる縦型のMOSFETであり、半導体基板１の上主面にゲートワイヤボンディングパッド２およびソースワイヤボンディングパッド３が設けられている。半導体基板１には、その主面に沿って、各々が単一のMOSFETとして機能するユニットセルが多数配列されている。ユニットセルが配列される領域４０はセル領域と称され、その一部の領域Ｂは、セル領域４０を代表している。また、セル領域４０の周囲には、ゲート配線領域４が形成されており、一部の領域Ａは、セル領域４０とゲート配線領域４と間の境界部分を代表している。
【０００３】
図９は図８の領域Ａでの半導体基板１の上主面に露出する各種の半導体層のパターンを示す拡大平面図である。また、図１０は図９のＥ−Ｅ切断線に沿った断面図である。半導体基板１は、下主面に露出するＮ⁺層１１、その上に形成されたＮ^-層１０、その上に形成され上主面に露出する低抵抗のＮ層１７、上主面に選択的に形成されたＰベース層６，７，８、Ｐベース層６，７の底部の中央部において下方に突起した低抵抗のＰ⁺ベース層２０、および、上主面に選択的に形成され、かつＰベース層６の内側にそれよりも浅く形成されたＮソース層５を備えている。Ｎ層１７は、Ｐベース層６，７，８よりも浅く形成されている。
【０００４】
Ｐベース層６および７は、多角形（図９の例では正方形）の平面形状を有し、かつ互いに孤立してマトリクス状に配列されている。また、Ｐベース層６および７は、ゲート配線領域４の直下に形成されているＰベース領域８からも孤立している。
【０００５】
Ｐベース層６の内側に形成されるＮソース層５の平面形状は環状であり、かつＰベース層６と同じ多角形（図９の例では正方形）をなしている。環状のＮソース層５の外側に位置するＰベース層６の環状の部分は、チャネル領域として機能する。一方、Ｐベース層７，８の内側には、Ｎソース層５が形成されておらず、したがってＰベース層７，８はチャネル領域を持たない。Ｐベース層７は、Ｐベース層８の近傍に選択的に形成されている。
【０００６】
半導体基板１の上主面の上には絶縁層１５が形成され、その上にはソース電極１６が形成されている。ソース電極１６は、さらに別の絶縁層３０によって覆われている。Ｐベース層６および７は、絶縁層１５に選択的に形成された開口部９を通じてソース電極１６へ接続されている。ソース電極１６は、絶縁層１５に選択的に形成された開口部３１を通じて、Ｐベース領域８にも接続されている。すなわち、半導体基板１の中で互いに孤立するＰベース層６，７，８は、ソース電極１６を通じてのみ、互いに接続されている。
【０００７】
絶縁層１５の中にはゲート電極１４が埋設されており、絶縁層１５の一部であるゲート絶縁膜１３を挟んで、半導体基板１の上主面に対向している。ゲート電極１４は、Ｐベース層６のチャネル領域に対向するとともに、Ｎ層１７の露出面（以下、露出面とは、半導体基板１の上主面に露出する部分を意味する）にも対向している。さらに、Ｐベース層７の露出面の一部、および、Ｐベース領域８の露出面の略全領域に対向している。ゲート電極１４の中で、Ｐベース領域８の露出面の略全領域に対向する部分は、ゲート配線として機能する。
【０００８】
半導体基板１の下主面にはドレイン電極１２が接続されている。図１０が示すように、MOSFETではＮ⁺層１１が下主面に露出するので、ドレイン電極１２はＮ⁺層１１に直接に接続される。
【０００９】
以上のように構成されたMOSFETでは、ソース電極１６を基準としてドレイン電極１２に正電圧を印加した状態で、ゲート電極１４にしきい値電圧以上のゲート電圧を印加すると、ゲート電極１４の直下に位置するＰベース領域６の露出面すなわちチャネル領域に反転層が形成され、この反転層を通じて電流が流れる。すなわち、MOSFETはオン状態となる。
【００１０】
ゲート電極１４に印加するゲート電圧をしきい値未満にすると、反転層は消滅するので、MOSFETはオフ状態へ移行する。このとき、ドレイン電圧は、逆バイアス状態となる各Ｐベース層６，７，８とＮ^-層１０との間のＰＮ接合から、Ｎ^-層１０の内部へ向かって広がる空乏層によって保持される。
【００１１】
ソース電極１６とゲート電極１４とを互いに短絡した状態で、ドレイン電極１２を基準としてソース電極１６に正電圧を印加すると、ソース電極１６に接続されている各Ｐベース領域６，７，８からＮ^-層１０へホールが注入され、ドレイン領域１２と接合しているＮ⁺層１１からＮ^-層１０へ電子が注入される。各Ｐベース領域６，７，８とＮ^-層１０との間のＰＮ接合がダイオードとして機能するので、電流はソース電極１６からドレイン電極１２へ流れる。
【００１２】
この状態でドレイン電極１２を基準としてソース電極１６に負電圧を印加する、すなわちソース・ドレイン間電圧を逆バイアスへと反転させると、Ｎ^-層１０に残存するホールはソース電極１６へ、Ｎ^-層１０に残存する電子はドレイン電極１２へ移動する。その結果、電流はドレイン電極１２からソース電極１６へ流れる。ホールの移動度は、電子の移動度の１／２であるので、この電流が零まで減衰するのに要する時間は、Ｎ^-層１０に残存するホールが消滅するまでの時間となる。このような逆電圧の下でのMOSFETの動作は、MOSFETに内蔵されているダイオードのリカバリー動作に他ならない。
【００１３】
【発明が解決しようとする課題】
ところで、MOSFETのスイッチング動作にともなって発生するスイッチング損失は、MOSFETの寄生容量である帰還容量に大きく依存する。帰還容量はゲート電極１４とこれに対抗するＮ層１７との間の容量であり、Ｎ層１７の露出面の面積に強く依存する。従来のMOSFETでは、各セルに属するＰベース層６が互いにマトリクス状に配列されており、その結果、半導体基板１の上主面の中でＰベース層６の露出面に比べてＮ層１７の露出面が占める割合が高く、帰還容量が大きいという問題点があった。
【００１４】
また、従来のMOSFETのＰベース層６および７の平面形状が多角形であるために、マトリクスの行列方向（図９で上下または左右の方向）に沿って隣接する各Ｐベース層６，７の間の距離と、斜め方向に隣接する各Ｐベース層６，７の間の距離とが、互いに相違している。さらに、各Ｐベース層６，７の平面形状において、別のＰベース層６，７と斜めに隣接する方向へコーナー部が形成されており、このコーナー部では曲率が大きくなっている。このため、ソース・ドレイン間電圧が逆バイアスとなったときに、各Ｐベース領域６，７，８とＮ^-層１０との間のＰＮ接合からＮ^-層１０の内部へ向かう空乏層の広がりが不均一となり、コーナー部では、比較的低いソース・ドレイン間電圧で臨界電界強度に到達し、アバランシェ降伏が引き起こされる。
【００１５】
さらに、従来のMOSFETを誘導負荷の下でスイッチング動作させると、ターンオフ時に逆起電力が発生してアバランシェ降伏が起こり、アバランシェ電流が流れる場合がある。アバランシェ電流は、比較的低いソース・ドレイン間電圧で臨界電界強度に到達する箇所であるＰベース層６，７のコーナー部に集中するため、Ｎ^-層１０、Ｐベース層６、およびＮソース層５で形成される寄生バイポーラトランジスタが比較的低いアバランシェ電流でオンするという問題点があった。
【００１６】
また、従来のMOSFETにはＰベース領域６，７の内側に形成され底部の中央部において下方に突起するＰ⁺ベース層２０が形成されている。Ｐ⁺ベース層２０は、Ｐベース層６，７より深く、より大きな曲率を持って形成されている。Ｐ⁺ベース層２０は、Ｐベース層６，７より深いので、ソース・ドレイン間電圧が逆バイアスとなったときに、Ｐ⁺ベース層２０とＮ^-層１０との間のＰＮ接合から、Ｎ^-層１０の内部へ広がることが出来る空乏層のＮ^-層１０内での実効的な距離が短くなる。さらに、Ｐ⁺ベース層２０は大きな曲率を持っているため、比較的低いソース・ドレイン間電圧で臨界電界強度に到達する部位が発生し、アバランシュ降伏が引き起こされるという問題点があった。
【００１７】
さらに、従来のMOSFETでは、ゲート電極１４の直下の低抵抗のＮ層１７はＰベース層６よりも浅く形成されている。低抵抗のＮ層１７は、MOSFETがオン状態となった場合に、Ｐベース層６とＮ^-層１０との間のＰＮ接合における接合抵抗を低くする機能を果たすが、Ｎ層１７がＰベース層６よりも浅いので、上記した接合抵抗が十分には低減されないという問題点があった。
【００１８】
また、従来のMOSFETでは、各Ｐベース層６，７，８は半導体基板１の中では互いに孤立しており、ソース電極１６を通じてのみ互いに接続されている。上記したように、各Ｐベース層６，７，８とＮ^-層１０との間のＰＮ接合は、MOSFETが内蔵するダイオードに該当する。この内蔵ダイオードを導通させた時に発生するホールは、各Ｐベース層６，７，８の露出面の面積と、それらが含有するＰ型不純物の濃度とに依存するため、Ｐベース層８の近傍において最も多い。内蔵ダイオードを比較的高いｄｉ／ｄｔ（すなわち、電流の時間変化率）でリカバリー動作させた場合には、Ｐベース層８の近傍に残存するホールは、Ｐベース層８の近傍に位置するＰベース層６へ集中的に流れ込み、さらにＰベース層６とソース電極１６との間のコンタクト部１８を通って、ソース電極１６へと抜ける。このとき、Ｎ^-層１０、Ｐベース層６、およびＮソース領域５で形成される寄生バイポーラトランジスタが導通してしまうという問題点があった。
【００１９】
図９が示すように、Ｐベース層８の近傍には寄生バイポーラトランジスタが形成されないように、内側にＮソース領域５が形成されないＰベース層７が、Ｐベース層８の近傍に配置されている。しかし、ｄｉ／ｄｔが相当程度に高くなると、Ｐベース層８の近傍に残留するホールは、最も近いＰベース層７へ集中的に流れ込むだけではなく、その近傍のＰベース層６へも集中的に流れ込むようになり、コンタクト部１８を通じてソース電極１６へ抜けることとなる。その結果、Ｐベース層７の近傍に位置するＰベース層６では、寄生バイポーラトランジスタが導通してしまうという問題点があった。さらに、高いｄｉ／ｄｔ耐量を得るために、仮に、内側にＮソース層５が形成されないＰベース層７を多数形成したとすると、MOSFETがオン状態となった時に、オン動作するセルの個数が減少することとなり、MOSFET全体のチャネル幅が狭くなり、オン抵抗が増大するという問題点があった。
【００２０】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、逆バイアスの下での特性を高めることのできる半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本願発明の装置は、半導体装置であって、上主面および下主面を有する半導体基板を備え、当該半導体基板は、第１導電型の第１半導体層と、前記上主面に露出するように前記第１半導体層の上に形成され、当該第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層と、当該第２半導体層よりも浅く前記上主面に選択的に形成され、互いに平行な複数の帯状部として分割配置され、底部において不純物濃度が周囲よりも高い下方突起部を有しない第２導電型の第３半導体層と、前記上主面に選択的に形成され、互いに平行な複数の梯子状部として分割配置され、当該複数の梯子状部の各々は、前記複数の帯状部の少なくとも一部のいずれかの一つに個別に対応して、その内側に、それよりも浅く、かつそれに沿って延在するように、形成された第１導電型の第４半導体層と、前記上主面に選択的に形成され、前記複数の帯状部を互いに連結する第２導電型の第５半導体層と、を備え、前記半導体装置は、前記上主面の中で前記複数の梯子状部の隣り合う各組に挟まれた領域の上に形成された絶縁膜と、当該絶縁膜の上に形成され前記領域に対向するゲート電極と、前記複数の帯状部の各々と前記複数の梯子状部の各々とに接続され、かつ当該複数の梯子状部の各々には少なくともその横桟部を通じて接続された第１主電極と、前記下主面に接続された第２主電極と、をさらに備え、前記第２半導体層が、前記第３半導体層の直下おいて選択的に浅く形成されている。
【００３１】
【発明の実施の形態】
以下において、MOSFETを例として実施の形態による半導体装置を説明する。このMOSFETの平面図は、図８と同等に描かれる。図１は、実施の形態によるMOSFETに関して、図８の領域Ａでの半導体基板１の上主面に露出する各種の半導体層のパターンを示す拡大平面図である。なお、冗長な説明を避けるために、以下の図において、図８〜図１０に示した従来の装置と同一部分または相当部分（同一の機能をもつ部分）については、同一符号を付してその詳細な説明を略する。
【００３２】
Ｐベース層６，７は、半導体基板１の上主面に、互いに平行かつ等間隔に配列する複数の帯状部として分割配置されている。このため、複数の帯状部の互いの距離が均一である。その結果、ソース・ドレイン間電圧が逆バイアスとなった場合、各Ｐベース層６，７，８とＮ^-層１０との間のＰＮ接合から、Ｎ^-層１０の内部へ向かう空乏層の広がりが均一となり、比較的低いソース・ドレイン間電圧で臨界電界強度に到達する部位が存在しない。さらに、実施の形態によるMOSFETを誘導負荷の下でスイッチング動作させた場合に、ターンオフに際して逆起電力が発生し、それによって仮にアバランシェ降伏が起こり、アバランシェ電流が流れたとしても、比較的低い逆バイアスで臨界電界強度に到達する部位が存在しないために、アバランシェ電流が特定の箇所に集中して流れることもない。
【００３３】
図１のパターンに替えて、図２のパターンを採用しても良い。図１および図２のいずれにおいても、内側にＮソース層５が形成されないＰベース層７が、Ｐベース層８の近傍に選択的に配置されている。それによって、リカバリー動作の際の寄生バイポーラトランジスタの導通の回避が図られている。図１では、Ｐベース層８に隣接する１本の帯状部がＰベース層７として形成されているのに対し、図２ではＰベース層８に隣接する帯状部の１．５本分に相当する部分が、Ｐベース層７として形成されている点で、互いに相違する。すなわち図２では、Ｐベース層６に隣接するＰベース層７には、Ｎソース層５が、梯子状部の半分に相当する櫛歯状に形成されている。図１のパターンでは、Ｐベース層７が少ない分、オン抵抗が低いという利点があるが、他方の図２のパターンでは、寄生バイポーラトランジスタの導通がより有効に回避されるので、ｄｉ／ｄｔ耐量が高くアバランシェ耐量が高いという利点がある。
【００３４】
図３は、実施の形態によるMOSFETに関して、図８の領域Ｂでの半導体基板１の上主面に露出する各種の半導体層のパターンを示す拡大平面図である。また、図４は図３のＣ−Ｃ切断線に沿った断面図であり、図５は図３のＤ−Ｄ切断線に沿った断面図である。図４および図５が示すように、実施の形態によるMOSFETでは、Ｐベース層６の底部の中央部において下方に突起する突起部としての高不純物濃度のＰ⁺ベース層２０が形成されていない。
【００３５】
このため、ソース・ドレイン間電圧が逆バイアスとなったときに、Ｐ⁺ベース層２０とＮ^-層１０との間のＰＮ接合から、Ｎ^-層１０の内部へ広がることが出来る空乏層のＮ^-層１０内での実効的な距離が、Ｐ⁺ベース層２０によって短縮されることがなく、さらに、比較的低いソース・ドレイン間電圧で臨界電界強度に到達する部位が存在しないので、アバランシュ降伏が引き起こされ難いという利点が得られる。また、従来のMOSFETでは、Ｐ⁺ベース層２０は、寄生バイポーラトランジスタの導通を抑えるという役割を担うべく形成されたものであるが、実施の形態によるMOSFETでは、Ｐベース層６が複数の帯状部として分割配置されているために電界の集中が解消されるので、Ｐ⁺ベース層２０を除去しても寄生バイポーラトランジスタの導通を抑制することができる。
【００３６】
また、図４および図５が示すように、実施の形態によるMOSFETでは、ゲート電極１４の直下に位置する低抵抗のＮ層１７はＰベース層６よりも深く形成されている。このため、Ｐベース層６とＮ^-層１０との間のＰＮ接合における接合抵抗が十分に低減される。
【００３７】
図１〜図３が示すように、実施の形態によるMOSFETでは、各ベース層６，７は互いに分離された帯状部として形成されている。そして、これらのＰベース層６，７は、少なくともそれらの長手方向の端部において、Ｐベース領域８によって互いに連結されている。各Ｐベース層６，７，８とＮ^-層１０またはＮ層１７との間のＰＮ接合は、MOSFETに内蔵されるダイオードに該当する。この内蔵ダイオードを導通させた時に発生するホールは各Ｐベース層６，７，８の面積と、それらが含有するＰ型不純物の濃度とに依存するため、Ｐベース層８の近傍において最も多い。内蔵ダイオードを比較的高いｄｉ／ｄｔでリカバリー動作させた場合においても、Ｐベース層８の近傍に孤立したＰベース層６が存在しないため、すでに発生したホールが特定の孤立したＰベース層６へ集中的に流れ込むことがない。したがって、Ｎ^-層１０またはＮ層１７、Ｐベース層６、およびＮソース層５で形成される寄生バイポーラトランジスタが導通するという現象を抑制することができる。
【００３８】
図３〜図５が示すように、実施の形態によるMOSFETでは、半導体基板１の上主面に選択的に形成されるＮソース層５が、各Ｐベース層６の内側に一対一に配置され平面形状が梯子状である互いに平行な複数の梯子状部として、分割配置されている。Ｐベース層６の各帯状部の露出面の中で、その内側に形成されている梯子状部の外側に隣接する部分が、チャネル領域に相当する。ゲート電極１４は、半導体基板１の上主面の中で、互いに隣接する梯子状部に挟まれた領域に、ゲート絶縁膜１３を挟んで対向している。
【００３９】
絶縁層１５に形成される開口部９は、各梯子状部の長手方向に沿った帯状に形成され、しかもチャネル領域から離れるように形成されている。したがって、Ｎソース層５は、梯子状部の横桟部（桁部とも称される）の露出面内に位置するコンタクト部１９を通じてのみ、ソース電極１６に接続されている。また、Ｐベース層６は、各梯子状部の支柱部と横桟部とで囲まれた矩形の露出面内に位置するコンタクト部１８を通じてのみ、ソース電極１６に接続されている。
【００４０】
このため、Ｎソース層５の幅５ａ（図４）を、従来のMOSFETにおける幅５ａ（図１０）に比べて、短く設定することが可能となる。それにより、Ｎソース層５の直下のＰベース層６の部分の抵抗が低くなるので、Ｐベース層６とＮ層１７またはＮ^-層１０との間のＰＮ接合が逆バイアス状態となり、アバランシェ降伏が起こり、アバランシェ電流が流れた場合であっても、従来のMOSFETに比べて寄生バイポーラトランジスタが導通し難くなる。
【００４１】
図３が示すように、実施の形態によるMOSFETでは、ソース層５とＰベース層６との間の半導体基板１の上主面に露出する境界は、各梯子状部の外側に沿った部分、すなわちチャネル領域と境界をなす部分である第１境界部分Ｉと、各梯子状部の内側に沿った部分、すなわち各梯子状部の支柱部と横桟部とで囲まれたＰベース層６の矩形の露出面部分と境界をなす部分である第２境界部分ＩＩとを、含んでいる。第１境界部分Ｉおよび第２境界部分ＩＩの長さは、図３に描かれるように、パターンの反復単位内での長さとして定められる代表長さを用いて互いに比較することができる。
【００４２】
実施の形態によるMOSFETでは、好ましくは、第１境界部分Ｉよりも第２境界部分ＩＩが長く設定される。それによって、Ｎソース層５の幅５ａが短くなるのに加えて、開口部９の延在方向に沿ったＰベース層６の露出面の長さ（すなわち、隣接する横桟部の間隔；桁間隔）７ａに比べて、Ｎソース層５の長さ（すなわち、横桟部の幅；桁幅）５ｂが、十分に小さい値に制限される。その結果、Ｐベース層６とＮ層１７またはＮ^-層１０との間のＰＮ接合が逆バイアス状態となり、アバランシェ降伏が起こり、アバランシェ電流が流れたとしても、Ｎ^-層１０またはＮ層１７、Ｐベース層６、およびＮソース層５で形成される寄生バイポーラトランジスタが、導通し難くなる。
【００４３】
さらに、好ましくは、桁幅５ｂは、桁間隔７ａの１０分の１以下に設定される。これによって、寄生バイポーラトランジスタが、さらに導通し難くなる。
【００４４】
さらに、好ましくは、図３のＣ−Ｃ切断線に沿った断面図の別の例である図６が示すように、Ｎ層１７がＰベース層６の直下において選択的に浅く形成されている。Ｐベース層６の直下の領域は電流の経路ではなく、また、Ｐベース層６とＮ^-層１０またはＮ層１７との間のＰＮ接合が逆バイアス状態となった場合でも、Ｐベース層６の直下での電界の集中が抑制され、それによって耐圧の低下が抑制される。
【００４５】
さらに、好ましくは、ゲート電極１４に対向するＮ層１７の露出面の面積が、Ｐベース層６の露出面の面積の４倍以下に抑えられる。これにより、帰還容量が低く抑えられるので、スイッチング動作にともなうスイッチング損失が低く抑えられる。図７はこのことを裏付ける実証データである。図７のグラフにおいて、横軸は、図４に示すゲート幅ＷＧおよびゲート間隔ＷＣＤを用いて表現される関数（ＷＧ−４μｍ）／（ＷＧ＋ＷＣＤ）を表し、縦軸は、ソース・ドレイン間電圧が２５Ｖで動作周波数が１ＭＨｚであるときの帰還容量Ｃｒｓｓを表している。従来のMOSFET（ただし、Ｐベース層６の平面形状は正方形ではなく円形であるが、実質的な差異はない）に関するデータは白丸で表され、実施の形態のMOSFETに関するデータは黒丸で表されている。
【００４６】
図７が示すように、関数値が０．６であるときに、実施の形態によるMOSFETと従来のMOSFETとの間で、帰還容量Ｃｒｓｓが一致する。このことは、ゲート間隔ＷＣＤが４μｍであって、ゲート幅ＷＧが１６μｍであるとき、すなわち上記した面積の比率が４倍であるときに、二つのMOSFETにおける帰還容量Ｃｒｓｓが一致し、さらに上記した面積の比率が４倍以下であれば、帰還容量Ｃｒｓｓは、従来のMOSFETにおける値よりも低くなることを意味している。
【００４７】
なお、以上の説明では、半導体装置がＮチャネル型のMOSFETである例を採り上げたが、導電型が反転したＰチャネル型のMOSFETについても、本願発明は同様に実施可能である。さらに、半導体基板１の下主面にＮ⁺層１１が露出するＮチャネル型のMOSFETに限らず、Ｎ⁺層１１と半導体基板１の下主面との間にＰ型の半導体層が介挿されたＮチャネル型のIGBTに対しても、本願発明は適用可能である。さらに、Ｎチャネル型のIGBTの導電型を反転したＰチャネル型のIGBTに対しても同様である。また、MOSFETおよびIGBTに限らず、半導体基板１の上主面にMOS構造を有する縦型で絶縁ゲート型の半導体装置全般に、本願発明は適用可能である。
【００４８】
また、複数のＰベース層６のすべてにＮソース層５が備わっている例を示したが、本発明は一般には、端部に位置するＰベース層７だけでなく、内側に配列するＰベース層６の一部にＮソース層５が備わらない形態で実施することも可能である。
【００４９】
さらに、半導体基板１は、代表的にはシリコン基板であるが、他の半導体材料を用いた半導体基板であっても、本願発明は同様に実施可能である。
【００５０】
【発明の効果】
本願発明の装置では、第３半導体層が互いに平行な複数の帯状部として配置され、しかも第３半導体層の底部に高不純物濃度の下方突起部が形成されないので、低い逆バイアスの下で臨界電界強度に達する部位が存在しない。このため、誘導負荷の下で装置がターンオフしたときに、アバランシェ電流の特定の部位への集中を回避することができる。また、第３半導体層が第２半導体層よりも浅いので、第３半導体層とその周囲との間のＰＮ接合における接合抵抗が十分に低減される。さらに、第３半導体層をなす複数の帯状部が、第５半導体層を通じて互いに連結されているので、装置に内蔵されるダイイオードのリカバリー動作において、残留する小数キャリアが第３半導体層の特定部分へ集中する現象が抑制され、それにより寄生バイポーラトランジスタの導通が抑制される。さらに、第２半導体層が第３半導体層の直下おいて選択的に浅く形成されているので、第３半導体層とその周囲との間のＰＮ接合が逆バイアス状態となった場合でも、第３半導体層の直下での電界の集中が抑制され、それによって耐圧の低下が抑制される。
【図面の簡単な説明】
【図１】実施の形態における図８の領域Ａの部分拡大平面図である。
【図２】実施の形態の別の装置例での図８の領域Ａの部分拡大平面図である。
【図３】実施の形態における図８の領域Ｂの部分拡大平面図である。
【図４】図３のＣ−Ｃ断面図である。
【図５】図３のＤ−Ｄ断面図である。
【図６】実施の形態の別の装置例における断面図である。
【図７】実施の形態の装置の実証データを示すグラフである。
【図８】実施の形態の装置および従来の装置に共通の平面図である。
【図９】従来の装置における図８の領域Ａの部分拡大平面図である。
【図１０】図９のＥ−Ｅ断面図である。
【符号の説明】
１半導体基板、５Ｎソース層（第４半導体層，第６半導体層）、６Ｐベース層（第３半導体層）、７Ｐベース層（第３半導体層）、８Ｐベース層（第５半導体層）、１０Ｎ^-層（第１半導体層）、１２ドレイン電極（第２主電極）、１３ゲート絶縁膜（絶縁膜）、１４ゲート電極、１６ソース電極（第１主電極）、１７Ｎ層（第２半導体層）、２０Ｐ⁺ベース層（下方突起部）、Ｉ第１境界部分、II 第２境界部分。

Claims

半導体装置であって、上主面および下主面を有する半導体基板を備え、当該半導体基板は、
第１導電型の第１半導体層と、
前記上主面に露出するように前記第１半導体層の上に形成され、当該第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層と、
当該第２半導体層よりも浅く前記上主面に選択的に形成され、互いに平行な複数の帯状部として分割配置され、底部において不純物濃度が周囲よりも高い下方突起部を有しない第２導電型の第３半導体層と、
前記上主面に選択的に形成され、互いに平行な複数の梯子状部として分割配置され、当該複数の梯子状部の各々は、前記複数の帯状部の少なくとも一部のいずれかの一つに個別に対応して、その内側に、それよりも浅く、かつそれに沿って延在するように、形成された第１導電型の第４半導体層と、
前記上主面に選択的に形成され、前記複数の帯状部を互いに連結する第２導電型の第５半導体層と、を備え、
前記半導体装置は、
前記上主面の中で前記複数の梯子状部の隣り合う各組に挟まれた領域の上に形成された絶縁膜と、
当該絶縁膜の上に形成され前記領域に対向するゲート電極と、
前記複数の帯状部の各々と前記複数の梯子状部の各々とに接続され、かつ当該複数の梯子状部の各々には少なくともその横桟部を通じて接続された第１主電極と、
前記下主面に接続された第２主電極と、をさらに備え、
前記第２半導体層が、前記第３半導体層の直下おいて選択的に浅く形成されている、半導体装置。