KR100687108B1 - 기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력반도체 소자 - Google Patents

기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력반도체 소자 Download PDF

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Abstract

고전력 트랜지스터 내에 기생적으로 형성되는 바이폴라 트랜지스터의 턴온을 효과적으로 방지할 수 있는고전력 집적 소자를 제공한다. 본 발명에 따른 고전력 소자는 제1　도전형의　드레인　영역; 상기　드레인　영역　상에　형성된　제1　도전형의　제1　에피텍셜　영역; 상기　제1　에피텍셜　영역의 표면에 형성되며 제2 도전형을 갖는 다수의 바디　영역;상기 각 바디 영역의 표면에 적어도 하나 형성된 제1 도전형의 소스영역; 상기 각 바디 영역 상에 형성되어 상기 소스영역과 중첩되며, 적어도 그 일단부가 상기 소스영역의 일단부 보다 연장된 소스전극 콘택 영역; 및 상기 이웃하는 소스전극 콘택영역 사이의 바디영역 및 에피층을 지나는 다수의 게이트를 포함한다.
전력용　반도체,　MOSFET, 기생, 바이폴라 트랜지스터,　콘택,　소스

Description

기생 바이폴라 트랜지스터의 턴온을 억제할 수 있는 고전력 반도체 소자{High power semiconductor device capable of preventing parasitic bipolr transostor from tuing on}
도　1a는　종래　기술에　따른　고전력　MOSFET의　구성을　개략적으로　보이는　단면도.
도 1b는 도　1a의 고전력 MOSFET 및 그 내부에 기생적으로 형성되는 바이폴라 트랜지스터의 관계를 보이는 회로도.
도 2a, 도　2b 및 도 2c는　각각 종래 고전력 MOSFET 칩의 모서리 부분, 가장자리 부분 및 게이트 패드 부분에 위치하는 셀의 구조를 보이는 레이아웃.
도 3a는 도 2a의 A-A'선 및 도 2b의 J-J'선을 따른 단면도.
도 3b는 도 2a의 B-B'선, 도 2b의 I-I'선 및 도 2c의 K-K'선을 따른 단면도.
도 3c는 도 2a의 C-C'선을 따른 단면도.
도 3d는 도 2a의 D-D'선을 따른 단면도.
도　4는 도 2a의 소스영역과 콘택영역의 개략적인 배치 및 전류의 흐름 방향을 보이는 평면도.
도 5는 본 발명의 실시예에 따른 MOSFET의 셀 구성을 개략적으로 보이는 사시도.
도 6은 MOSFET의 칩 구성을 보이는 평면도.
도 7a는 도 6에 보이는 칩의 모서리 부분에 위치하는 셀의 레이아웃.
도 7b 및 도 7c는 각각 7a의 E-E'선 및 F-F'선을 따른 단면도.
도 8a는　도 6에 보이는 칩의가장자리 부분에 위치하는 셀의 레이아웃.
도 8b는 도 8a 보이는 레이아웃 상의 게이트 금속전극 및 소스 금속전극 배치를 보이는 레이아웃.
도 9a는 도 6에 보이는 칩의 게이트 패드 근처에 위치하는 셀의 레이아웃.
도 9b는 도 9a 보이는 레이아웃 상의 게이트 금속전극 및 소스 금속전극 배치를 보이는 레이아웃.
도　10은 도 7a의 　소스영역과 콘택영역의 개략적인 배치 및 전류의 흐름 방향을 보이는 평면도.
<도면의　주요　부분에　대한　부호의　설명>
Sub: 반도체 기판 EL: 에피층
PB: 바디 영역 G: 게이트
S: 소오스 D: 드레인
CT: 콘택영역
본　발명은　고전력　반도체　소자에　관한　것으로서,　특히　높은 전류밀 도(di/dt)에　대해 견고성(ruggedness)이 향상되며 MOSFET (metal　oxide　semiconductor　field　effect　transistor)의 턴 오프(turn off) 상태에서 기생 바이폴라 트랜지스터(parasitic bipolar transistor)가 턴온되는 것을 효과적으로 방지할 수 있는 고전력　MOSFET에　관한　것이다.
고전력　소자는　높은　항복　전압(breakdown　voltage),　낮은　온-저항(on-resistance),　빠른　스위칭　속도 즉,　낮은　스위칭　손실 특성을　가져야　한다.　　이에　따라,　바이폴라　트랜지스터에　비해　낮은　입력　임피던스,　빠른　스위칭　속도,　우수한안전　동작영역을　갖는　MOSFET이　고전력　소자로서　이용되고　있다.
도　1a는　종래　기술에　따른　고전력　MOSFET의　구성을　개략적으로　보이는　단면도이다.　종래　고전력　MOSFET는　드레인으로서 역할하는 p형　반도체　기판(sub), 반도체 기판(sub)　상에　형성된　n형　에피층(epitaxial　layer)(EL),에피층(EL)의 표면에　형성된　p형　바디영역(body region)(PB),　에피층(EL)　및 바디영역(PB) 상에　형성된　게이트(G),　게이트(G)　양단의　바디영역(PB)　표면에　형성된　n+형　소스영역(S)을　포함한다. 도 1a에서 도면부호 'IL'은 PSG(phosphor silicate glass) 등과 같은 절연막을 나타낸다.
고전력　MOSFET의　항복전압 및 온저항 특성을 향상시키기 위해서는 반도체 기판 상에 에피층(EL)을　필수적으로 형성하여야 하기　때문에,　고전력 MOSFET 내부에 바이폴라　트랜지스터가 기생적으로 형성된다. 일예로, n+형　소스영역(S), p형 바디영역(PB), n형 에피층(EL)이 각각 에미터(emitter), 베이스(base), 콜렉터 (collector)처럼 역할하여 npn 기생 바이폴라 트랜지스터가 형성될 수 있다. 도　1b는 도 1a와 같은 고전력 MOSFET 및 그 내부에 기생적으로 형성되는 바이폴라 트랜지스터의 관계를 보이는 회로도이다.
기생　트랜지스터가　부득이하게　턴온이　되면　래치(latch)가 발생하여 소자가　파괴될　수　있는　가능성이 높아진다.　따라서　기생　바이폴라　트랜지스터의　턴온이　억제되도록 고전력 MOSFET을 설계할　필요가　있다.
고전력 MOSFET이　턴　온(turn on)에서　턴　오프(turn off)로　전환되면　게이트(G) 아래의　채널이　닫혀진다. 따라서, 채널을 통하여 전류가　흐를 수　없고　　모든　전류는 MOSFET의　내부　다이오드(D1)로　흐르게　된다. 즉, 전력용　MOSFET의　드레인단에　양의　전압을　가하면　n형 에피층(EL)과 p형 바디영역(PB) 사이에 형성되는 내부 다이오드(D1)에　역바이어스가　인가되고,　게이트(G)　전압이　오프되면　변위전류(displacement current)에 의해 내부　다이오드(D1)의 공핍영역(depletion region)을 통하여 p형 바디영역(PB)으로　전류가　흐른다. 이때, 소스영역 하부 p형 바디영역(PB)의 저항, 즉 베이스 분포 저항(Rbe)으로　인한　전압변화가　일어나게　되고, 전압변화가npn　기생 바이폴라　트랜지스터를　턴온시킬 수　있는　정도, 예를 들어 0.7 V 이상이 되면, 래치가 발생할 수 있다. 전류와베이스　분포저항(Rbe)의 곱에 의해 결정되는 전압변화의 크기가 일정크기 보다 작으면　npn 기생 트랜지스터의 턴온을 방지할 수 있으나, 전류　밀도가　점점　증가하여　전압이 일정 크기 이상으로　변하면　npn 기생 바이폴라 트랜지스터가　턴온되고, npn 바이폴라 트랜지스터의 전류　증폭 특성에　의해　기하급수적으로 전류 가　증가해　소자가 파괴되는 문제점이 있다.
이하, 도 2a 내지 도 2c, 도 3a 내지 도 3d, 그리고 도 4를 참조하여 종래 고전력 MOSFET의 문제점을 보다 구체적으로 설명한다.
도 2a, 도　2b, 도 2c는　각각 종래 고전력 MOSFET 칩의 모서리 부분, 가장자리 부분 및 게이트 패드 부분의 확대 레이아웃이다. 도 3a는 도 2a의 A-A'선 및 도 2b의 J-J'선을 따른 단면도이고, 도 3b는 도 2a의 B-B'선, 도 2b의 I-I'선 및 도 2c의 K-K'선을 따른 단면도이고, 도 3c는 도 2a의 C-C'선을 따른 단면도이며, 도 3d는 도 2a의 D-D'선을 따른 단면도이다.
칩의 링　영역과　스크라이브　레인의　하단영역에서　흘러오는　전류는　도　3a에 보이는 바와 같은 구조의 좌측에서부터　안쪽으로 흘러들어오기　때문에　항상　소스전극 콘택영역(이하, 콘택영역이라 함)(CT) 보다 n+　소스영역(S)을　먼저 만나게 된다. 즉, 링　영역(ring region)과　스크라이브　레인(scribe lane)에서 흘러　들어오는　전류는　n형 에피층(EL)과　p형 바디영역(PB)으로 이루어지는 다이오드를 통하여 흐른 뒤, 콘택영역(CT)으로　빠져나가야　함에도 불구하고　n+　소스　영역(S)에 의해 통로가 막힌다. 이에 따라, 전류는　n+　소스　영역(S)의 저면을 따라서 흐르다가　도　3b와 같이 바디영역(PB)과 콘택영역(CT)이 접하는 부분에 이르러서야 콘택영역(CT)을 통하여 빠져나간다.　종래 고전력 MOFET의 구조적 특성상 전류가　항상 소스영역(S)　하단　p형 바디영역(PB)의 베이스　분포저항(Rbe)을 거치게　된다. 도 3a와 같이 콘택영역(CT)과 p형 바디영역(PB)이 접하지 않는 부분에서는 콘택영역(CT)을 통하여 전류가 빠져나갈 수 있는 통로가　막혀져 　있어, 전류는 통로를　찾기　위해　p형 바디영역(PB) 내부를 통하여 흐르다가 도 3b 및 도 3c에 보이는 바와 같이 콘택영역(CT)과 p형 바디영역(PW)이 접하는 부분에 이르면, 콘택영역(CT)으로 빠져나가게 된다. 따라서, 도 3a와 같이 전류가 빠져나갈 수 있는 통로가 막혀있는 구조는, 베이스　분포저항(Rbe)에　의해　전압　변화가 일어나, npn　기생 트랜지스터의　턴온이 일어날 가능성이 매우 높은 바람직하지 않은 구조이다. 또한　도 3b와 같이,　전류가 소스영역(S)의 하단부를 거쳐 콘택영역(CT)으로 빠져나갈 수 있는 구조에서도, 역시　베이스　분포저항(Rbe)을 통하여 전류가 흐르기 때문에 역시 작기는 하지만 전압의 변화가 일어나, 트랜지스터의　턴온을　피할 수　없다.
도　4는 도 2a의 n+　소스영역(S)과 콘택영역 (CT)의 개략적인 배치 및 전류의 흐름 방향을 보이는 평면도로서, MOSFET의 턴-오프 상태에서 소스영역(S)을 향하는 전류의 흐름 보이는 개략도이다. 콘택영역(CT)을　n+　소스영역(S) 보다　먼저　만나는 전류(I1)는 콘택영역(CT)을 통하여 쉽게 빠져 나가기 때문에 기생　바이폴라　트랜지스터의　턴온에 영향을 미치지 않는다. 그러나, n+　소스영역(S)의　하단　부분을　거치게　되는　전류(I2)는 콘택영역(CT)으로　빠져나가기 전에　소스영역(S) 하부의 베이스 분포저항(Rbe)을 통하여 흐르게 됨으로써, 기생 바이폴라　트랜지스터의　턴온을　일으키는 전압변화의 요인이 된다.
일단　기생 바이폴라 트랜지스터가 턴온되면, 바이폴라　트랜지스터의　전류　증폭특성에 의해 전류의　밀도가 자체적으로　증가하고, 밀도가　제일　높은　부분에서　소자가　파괴가　된다.　이러한 현상은 칩의 모서리 부분 뿐만 아니라, 가 장자리 부분 및 게이트 패드 부분에서도 일어날 수 있다.
단위　시간당　흐르는　전류　밀도(di/dt)를　조절하여　기생　바이폴라　트랜지스터의　턴온을　방지할　수　있다.　즉,　전류밀도가　높으면　기생　바이폴라　트랜지스터가　턴온되어　소자를　파괴시킬　수　있는　확률이　증가하므로,　전류밀도를　감소시키기　위해　n+　소스영역(S)　하부에 주입되는 p형 불순물의　농도를　높여, 즉, 베이스　분포저항(Rbe)을　감소시켜 다이오드의　턴온을　억제시키고자　하는　방법을　사용할 수 있다. 그러나,　이러한 방법은　n+형　소스영역(S)　좌우측의　바디영역(PB)　농도에　영향을　주어　게이트(G)의　턴온　전압에　부정적인　영향을　미치며, 또한 n+형　소스영역(S)의　농도를　낮추게　되어　채널　저항을 증가시킬 우려가 있어 소자의 동작에 악영향을 미칠 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 고전력 트랜지스터 내에 기생적으로 형성되는 바이폴라 트랜지스터의 턴온을 효과적으로 방지할 수 있는, 고전력 집적 소자를 제공하는데 그 목적이 있다.
본발명의 일양태에 따른 전력소자는, 제1　도전형의　드레인　영역; 상기　드레인　영역　상에　형성된　제1　도전형의　제1　에피텍셜　영역; 상기　제1　에피텍셜　영역의 표면에 형성되며 제2 도전형을 갖는 다수의 바디　영역; 상기 각 바디 영역의 표면에 적어도 하나 형성된 제1 도전형의 소스영역; 상기 각 바디 영역 상에 형성되어 상기 소스영역과 중첩되며, 적어도 그 일단부가 상기 소스영역의 일단부 보다 연장된 소스전극 콘택 영역; 및상기 이웃하는 소스전극 콘택영역 사이의 바디영역 및 에피층을 지나는 다수의 게이트를 포함하는 전력 소자를포함한다.
본 발명의 다른 양태에 따른 전력소자는, 스크라이브 레인 및 상기 스크라이브 레인 내측을 따라서 형성된 링 영역을 갖는 고전력 소자에 있어서, 상기 링 영역에 의해 둘러싸인 제1　도전형의　드레인　영역; 상기　드레인　영역　상에　형성된　제1　도전형의　제1　에피텍셜　영역; 상기　제1　에피텍셜　영역의 표면에 형성되며 제2 도전형을 갖는 다수의 바디　영역; 상기 각 바디 영역의 표면에 적어도 하나 형성된 제1 도전형의 소스영역; 상기 각 바디 영역 상에 형성되어 상기 소스영역과 중첩되며, 상기 스크라이브 레인 하단부로부터 흘러들어오는 전류에 상기 소스영역 보다 먼저 접하는 소스전극 콘택 영역; 및 상기 이웃하는 소스전극 콘택영역 사이의 바디영역 및 에피층을 지나는 다수의 게이트를 포함한다.
이하　도 5, 도 6, 도 7a 내지 도 7c, 도 8a 및 도 8b, 도 9a 및 도 9b 그리고 도 10을 참조하여, 본　발명에　따른　고전력　MOSFET을　설명한다.
본 발명의 실시예에 따른 MOSFET의 셀 구성을 개략적으로 보이는 도 5에 보이는 바와 같이, 본 발명에 따른 고전력　MOSFET은　드레인으로서 역할하는 p형　반도체　기판(sub), 상기 반도체 기판(sub) 상에 형성된　n형　에피층(epitaxial　layer)(EL),　에피층(EL)　표면에　형성되며　스트라이프 형상을 갖는 다수의 p형바디영역(PB),　바디영역(PB)　표면에　형성되며 다수의 사다리(ladder) 형상을 갖는　n+형　소스영역(S), p형 바디영역(PB) 및 n+형　소스영역(S)을 지나고 스트라이프 형상을 가지며 그 일단부는 이웃하는 n+형　소스영역(S)의 일단부 보다 연장 된 다수의 소스전극 콘택영역(이하, 콘택영역이라 함)(CT), 이웃하는 소스전극 콘택영역(CT) 사이의 바디영역 및 에피층을 지나는 스트라이프 형상의 다수의 게이트(G)를 포함한다.
본 발명에 따른 고전력 MOSFET 내에는 n+　소스영역(S), p형 바디영역(PB), n형 에피층(EL)이 각각 에미터(emitter), 베이스(base), 콜렉터(collector)와 같이 역할하여 기생 바이폴라 트랜지스터가 형성될 수 있다.
도 6은 본 발명에 따른 고전력 MOSFET의 칩 구성을 보이는 평면도, 스크라이브 레인, 주활성 영역(main active area), 주활성 영역을 둘러싸는 불순물 영역으로 이루어진 링 영역(RA), 상기 주활성 영역의 일측 중심부에 위치한 게이트 패드(gate pad) 및 주활성 영역을 가로지르는 버스라인(bus line)의 배치를 보이고 있다. 상기 주활성 영역에는 도 5와 같은 구조의 고전력 MOSFET이 형성된다.
도 6에 보이는 칩의 모서리 부분에 위치하는 셀의 레이아웃인 도 7a에 보이는 바와 같이, 콘택영역(CT)의 일단부가 n+　소스영역(S)의 일단부 보다 연장된 위치에 존재함에 따라, 도 10에 보이는 바와 같이, MOSFET의 턴-오프 상태에서 스크라이브 레인 하단부 및 링 영역 하단부로부터 소자의 내부를 향하여 흐르는 전류(I)가 n+ 소스영역(S)을 만나지 않고 바로 콘택영역(CT)을 만날 수 있다. 즉, 전류(I)가　n+ 소스영역(S) 하부의 p형 바디영역의 저항, 즉 베이스 분포 저항을 거치지 않고 바로 콘택영역(CT)을 통하여 외부로 빠져 나갈 수 있다. 한편, 각각 도 7a의 E-E'선 및 E-F '선을 따른 단면도인 도 7b와 도 7c를 비교하여 보면, di/dt 특성면에서는　도　7c와　같은　구조가　도　7b의　구조가 보다 양호하나, n+의　소 스영역(S)의 면적이　감소하는 만큼　드레인-소스　저항이　증가한다. 따라서, 설계시 di/dt 특성 및 드레인-소스 저항 상호간의 트레이드-오프(trade-off) 관계를 고려하여야 한다.
도　8a 및 도 9a는　각각 칩 가장자리 부분 및 게이트 패드 부분의 셀 구조를 보이는　레이아웃이다. 칩 가장자리 부분 및 게이트 패드 부분에서도 역시 소스　콘택영역(CT)의 일단부를 n+　소스영역(S)의 일단부 보다 연장된 영역에 위치시킨다. 즉 소스 콘택영역(CT)의 일단부를 소스영역(S)의 일단부 보다 셀 가장자리 영역에 가깝게 위치시시킨다. 이에 따라, p형 바디 영역(PB)과 콘택영역(CT)의 접촉 면적이 증가하여 MOSFET 트랜지스터의 턴-오프 상태에서 소스영역(S)을 향하여 흐르는 　전류가　먼저　소스　콘택영역으로　빠질 수 있다.　이를 위해, 가장자리 영역의 　n+　소스영역(S)의 면적은 종래 보다 감소하지만 그에 따른 영향은 극히　미미하다.
도 8b 및 도9b는 각각 도 8a 및 도 9a와 같은 배치를 갖는 가장자리 영역 및 게이트 패드 영역 상에 게이트 전극(GM)과 소스 전극(SM)을 배치한 상태를 보이는 레이아웃이다. 도 8a에 보이는 바와 같이, 게이트 전극(GM)과 소스 전극(SM)은 각각 핑거구조를 가지며 서로 맞물릴 수 있다. 즉, 요철 형상을 갖는 다수의 소스 전극(SM)의 오목부 및 볼록부에, 역시 요철 형상을 갖는 게이트 전극(GM)의 볼록부및 오목부가 각각 위치할 수 있다.
전술한 바와 같이 이루어지는 본　발명은,　고전력　MOSFET의　단위　활성　 셀들 내에 소스 전극 콘택영역의 일단부가 소스 영역의 일단부 보다 연장된 구조를 갖도록 함으로써, 고전력 MOSFET의　di/dt 특성을 향상시킬 수 있다. 즉, 본　발명은　MOSFET의 턴 오프　상태에서　다이오드로　흐르는　전류가　소스　영역 바로 아래의 바디영역(베이스 분포저항)을 통과하는 것을 방지함으로써 기생　바이폴라트랜지스터의　턴온을 억제할 수 있다.

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 스크라이브 레인 및 상기 스크라이브 레인 내측을 따라서 형성된 링 영역을 갖는 고전력 모스펫 셀로서,
    상기 링 영역에 의해 둘러싸인 제1　도전형의　드레인　영역;
    상기　드레인　영역　상에　형성된　제1　도전형의　제1　에피텍셜　영역;
    상기　제1　에피텍셜　영역의 표면에 형성되며 제2 도전형을 갖는 다수의 바디　영역;
    상기 각 바디 영역의 표면에 적어도 하나 형성된 제1 도전형의 소스영역;
    상기 각 바디 영역 상에 형성되어 상기 소스영역과 중첩되고, 적어도 그 일단부가 상기 소스 영역의 일단부 보다 연장되며, 상기 소스영역 보다 셀 가장자리에 가깝게 위치하여 상기 스크라이브 레인 하단부로부터 흘러들어오는 전류에 상기 소스영역 보다 먼저 접하는 소스전극 콘택 영역; 및
    상기 이웃하는 소스전극 콘택영역 사이의 바디영역 및 에피층을 지나는 다수의 게이트
    를 포함하는 고전력 모스펫 셀.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 바디영역은 스트라이프 형상을 갖는 고전력 모스펫 셀.
  10. 제 9 항에 있어서,
    상기 게이트는 스트라이프 형상을 갖는 고전력 모스펫 셀.
  11. 제 6 항에 있어서,
    상기 소스전극 콘택영역을 통하여 상기 소스에 연결되며 연속되는 오목부 및 볼록부로 이루어지는 요철 형상을 갖는 소스 전극; 및
    상기 게이트에 연결되며 요철 형상을 가지며 상기 소스 전극의 오목부 및 볼록부에 각각 맞물리는 볼록부 및 오목부를 갖는 게이트 전극을 더 포함하는 고전력 모스펫 셀.
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