CN109155338B - 使用主体区扩展的碳化硅金属氧化物半导体（mos）装置单元中的电场屏蔽 - Google Patents

使用主体区扩展的碳化硅金属氧化物半导体（mos）装置单元中的电场屏蔽 Download PDF

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Abstract

本文所公开的主题涉及半导体功率装置，例如碳化硅（SiC）功率装置。具体来说，本文所公开的主题涉及采取主体区扩展形式的屏蔽区，其降低反向偏置下的半导体装置的相邻装置单元的阱区之间存在的电场。所公开的主体区扩展具有与主体区相同的导电类型，并且从主体区向外延伸，并且延伸到第一装置单元的JFET区中，使得主体区扩展与具有相同导电类型的相邻装置单元的区域之间的距离小于或等于平行JFET宽度。所公开的屏蔽区相对于相当尺寸的常规条带装置使能优良性能，同时仍然提供相似的可靠性（例如在反向偏置的长期高温稳定性）。

Description

使用主体区扩展的碳化硅金属氧化物半导体（MOS）装置单元 中的电场屏蔽
相关申请的交叉引用
本申请要求序号为62/340396，标题为“ELECTRIC FIELD SHIELDING IN SILICONCARBIDE METAL-OXIDE-SEMICONDUCTOR （MOS） DEVICE CELLS”，2016年5月23日提交的美国临时申请的优先权和益处，由此通过引用将其全部结合于此以用于所有目的。
技术领域
本文所公开的主题涉及半导体功率装置（例如碳化硅（SiC）功率装置），包括场晶体管（例如MOSFET、DMOSFET、UMOSFET、VMOSFET、沟槽MOSFET等）、绝缘栅双极晶体管（IGBT）和绝缘基MOS控制晶闸管（IBMCT）。
背景技术
此小节意在向读者介绍可与本公开的各种方面（其在下面描述和/或要求保护）相关的现有技术的各种方面。本论述被认为在为读者提供背景信息以促进对本公开的各种方面的更好了解方面是有帮助的。相应地，应当理解，这些陈述要就此来阅读，而不是现有技术的承认。
遍及现代电气系统广泛使用功率转换装置，以便将电力从一种形式转换成另一种形式以供负载消耗。许多功率电子系统利用各种半导体装置和组件，例如晶闸管、二极管和各种类型的晶体管（例如金属氧化物半导体场效应晶体管（MOSFET）、绝缘栅双极晶体管（IGBT）和其他适当晶体管）。
具体对于高频、高电压和/或高电流应用，碳化硅（SiC）装置可在高温操作、降低传导和开关损耗以及比对应硅（Si）装置更小的管芯大小方面提供多个优点。但是，SiC还造成相对于Si的多个技术和设计挑战，例如SiC装置制作期间的更低掺杂剂扩散以及操作期间的SiC装置内的更高电场（例如在反向偏置下）。虽然SiC装置的SiC部分可对这些更高电场是鲁棒的，但是SiC装置的其他部分（例如氧化硅（SiO2）介电层在这些更高电场下可能出故障）。相应地，期望开发SiC装置设计，其降低高电场，以改进装置可靠性而基本上无需减损装置性能。
发明内容
在实施例中，一种装置包括多个装置单元，其至少部分设置在具有第一导电类型的半导体装置层中。每个装置单元包括：具有第二导电类型的主体区，所述主体区设置在装置单元的中心附近；具有第一导电类型的源区，所述源区设置成与装置单元的主体区相邻；具有第二导电类型的沟道区，所述沟道区设置成与装置单元的源区相邻；以及具有第一导电类型的JFET区，所述JFET区设置成与装置单元的沟道区相邻。JFET区在装置单元的沟道区与多个装置单元的相邻装置单元的沟道区的平行部分之间具有平行JFET宽度，其中多个装置单元的至少一个装置单元包括具有第二导电类型的主体区扩展，其经过至少一个装置单元的源区、经过至少一个装置单元的沟道区从至少一个装置单元的主体区向外延伸，并且延伸到JFET区中，使得至少一个装置单元的主体区扩展与具有第二导电类型的相邻装置单元的区域之间的距离小于或等于平行JFET宽度。
在另一个实施例中，一种制造装置单元的方法包括将装置单元的阱区注入半导体层，其中阱区包括装置单元的沟道区。该方法包括将装置单元的源区注入与装置单元的阱区相邻的半导体层，并且将装置单元的主体区注入与装置单元的源区相邻的半导体层。该方法还包括将主体区扩展注入半导体层，其经过装置单元的源区的一部分并且经过装置单元的沟道区的一部分从装置单元的主体区向外延伸，其中装置单元的主体区扩展与相邻装置单元的沟道区之间的距离小于或等于装置单元的沟道区的平行部分与相邻装置单元的沟道区之间的距离。
附图说明
在通过参照附图阅读以下详细描述时，将会更好地了解本发明的这些及其他特征、方面和优点，附图中，相似附图标记遍及附图表示相似部件，其中：
图1A是典型平面MOSFET装置的示意图；
图1B是示出典型MOSFET装置的各种区域的电阻的示意图；
图2是包括具有条带单元布局的典型MOSFET装置结构的SiC层的表面的俯视图；
图3是包括多个正方形半导体装置单元的SiC层的俯视图；
图4是包括多个交错正方形半导体装置单元的SiC层的俯视图；
图5是包括多个六边形半导体装置单元的SiC层的俯视图；
图6是描绘SiC层的一部分中以及设置在SiC层之上的介电层的一部分中的归一化电场强度的图表，其中SiC层的部分设置在反向偏置下的未屏蔽正方形装置单元的平行部分之间；
图7A是描绘SiC层的一部分中以及设置在SiC层之上的介电层的一部分中的归一化电场强度的图表，其中SiC层的部分设置在反向偏置下的未屏蔽正方形装置单元的阱区的角之间；
图7B是描绘按照本技术的实施例的SiC层的一部分中以及设置在SiC层之上的介电层的一部分中的归一化电场强度的图表，其中SiC层的部分设置在通过主体区扩展所屏蔽并且操作反向偏置的正方形装置单元的阱区的角之间；
图8-15是按照本技术的实施例、具有包括多个正方形SiC装置单元（其具有主体区扩展的不同示例）的装置布局的SiC层的俯视图；
图16-20是按照本技术的实施例、具有包括多个延长矩形SiC装置单元（其具有主体区扩展的不同示例）的装置布局的SiC层的俯视图；
图21-29是按照本技术的实施例、具有包括多个六边形SiC装置单元（其具有主体区扩展的不同示例）的装置布局的SiC层的俯视图；以及
图30和图31是按照本技术的实施例、具有包括多个延长六边形SiC装置单元（其具有主体区扩展的不同示例）的装置布局的SiC层的俯视图。
具体实施方式
下面将描述一个或多个具体实施例。为了提供对这些实施例的简明描述，在本说明书中并非描述实际实现的全部特征。应当理解，在任何这种实际实现的开发中，如同在任何工程或设计项目中一样，必须进行许多实现特定的决定以实现开发人员的特定目标，例如与系统相关和业务相关约束（其可逐实现而改变）的顺应性。此外，应当理解，这种开发努力可能是复杂且费时的，但将仍然是获益于本公开的技术人员进行的设计、制作和制造的常规事务。
在介绍本公开的各种实施例的元件时，冠词“一（a、an）”和“所述”打算表示存在元件的一个或多个。术语“包含”、“包括”和“具有”打算是包含性的，并且表示可存在除了列示元件之外的附加元件。另外应当理解，本公开提及的“一个实施例”或“实施例”并不打算在被理解为排除也结合了所述特征的附加实施例的存在。可理解，为了简洁起见，当前所公开特征的形状、位置和对齐示为和描述为相对理想的（例如具有完美笔直和对齐特征的正方形、矩形和六边形单元以及屏蔽区）。但是，如本领域的技术人员可理解，可产生具有次于理想形状或者不规则特征的蜂窝设计的过程变化和技术限制仍然可处于本技术的精神之内。因此，如本文中用来描述特征的形状、位置或对齐的术语“基本上”意在包含理想或目标形状、位置和对齐以及产生于半导体制作过程中的可变性的不完全实现形状、位置和对齐，如由本领域的技术人员可理解。另外，半导体装置单元在本文中描述为在半导体层的“表面”、“表面中”、“表面上”或者“沿表面”设置或制作，这意在包括半导体装置单元，其具有设置在半导体层的块体之内的部分、设置成接近半导体层的表面的部分、设置成与半导体层的表面齐平的部分和/或设置在半导体层的表面上方或之上的部分。
现代功率电子器件的基本构建块之一是场效应晶体管（FET）装置。例如，图1A示出平面n沟道场效应晶体管（即，DMOSFET，以下称作MOSFET装置10）的活动单元。可理解，为了更清楚地示出MOSFET装置10以及以下论述的其他装置的某些组件，可省略某些通常理解的设计元件（例如顶部金属化、钝化、边缘终端等）。
图1A的所示MOSFET装置10包括半导体装置层2（例如外延SiC层），其具有第一表面4和第二表面6。半导体装置层2包括：具有第一导电类型的漂移区16（例如n型漂移层16）；具有第二导电类型的阱区18（例如p阱18），设置成与漂移区16相邻并且接近第一表面4。半导体装置层2还包括具有第一导电类型的源区20（例如n型源区20），其与阱区18相邻并且接近第一表面4。介电层24（又称作栅绝缘层或栅介电层）设置在半导体装置层2的第一表面4的一部分上，以及栅电极26设置在介电层24上。半导体装置层2的第二表面6是衬底层14（例如SiC衬底层），以及漏极接触部12沿衬底层14设置在装置10的底部。
在接通状态操作期间，适当栅电压（例如处于或超过MOSFET装置10的阈值电压（VTH））可使反型层在沟道区28中形成，以及使导电通路因载流子的积聚而在结型场效应晶体管（JFET）区29中增强，从而允许电流从漏极接触部12（即，漏电极）流动到源极接触部22（即，源电极）。应当理解，对于本文所论述的MOSFET装置，沟道区28可一般定义为设置在栅电极26和栅电介质24下方的阱区18的上部。此外，虽然以下可在SiC MOSFET装置的上下文中论述本途径，但是应当理解，本途径可以可适用于其他类型的材料系统（例如硅（Si）、锗（Ge）、氮化铝（AlN）、氮化镓（GaN）、砷化镓（GaAs）、金刚石（C）或者任何其他适当宽带隙半导体）以及利用n和p沟道设计两者的其他类型的装置结构（例如UMOSFET、VMOSFET、绝缘栅双极晶体管（IGBT）、绝缘基MOS控制晶闸管（IBMCT）或者任何其他适当FET和/或MOS装置）。
图1B是图1A的SiC装置10的示意截面图。图1B所示的MOSFET装置10的源极接触部22一般提供到源电极的欧姆连接，并且设置在源区20的一部分和阱区18的一部分两者之上。源极接触部22一般是金属界面，其包括位于MOSFET装置10的这些半导体部分与金属源电极之间的一个或多个金属层。为了清楚起见，设置在接触部22下方的MOSFET装置10的源区20的部分（例如n+源区20）在本文中可更具体地称作MOSFET装置10的源极接触区42。类似地，MOSFET装置10的阱区18的一部分（其可在比阱区18的其余部分更高的等级来掺杂）在本文中可更具体地称作MOSFET装置10的主体区39（例如p+主体区39）。为了清楚起见，设置在接触部22下方（例如由其所覆盖、与其直接电连接）的主体区39的部分在本文中可更具体地称作MOSFET装置10的体接触区44（例如p+体接触区44）。
如图1B所示，MOSFET装置10的各种区域各自可具有关联电阻以及MOSFET装置10的总电阻（例如接通状态电阻Rds（on）），其可表示为这些电阻的每个的总和。例如，如图1B所示，MOSFET装置10的接通状态电阻Rds（on）可近似为下列之和：电阻Rs 30（例如源区20的电阻和接触部22的电阻）；电阻Rch 32（例如图1A所示区域28的反型沟道电阻）；电阻Racc 34（例如栅极氧化物24与位于阱区18之间的漂移层16的部分之间的聚积层的电阻；电阻RJFET 36（例如阱区18之间的未耗尽颈区的电阻）；电阻Rdrift 38（例如关于漂移层16的电阻）；以及电阻Rsub 40（例如关于衬底层14的电阻）。要注意，图1B所示的电阻不是意在详尽的，而是其他电阻（例如漏极接触部电阻、扩展电阻等）潜在地可存在于半导体装置10之内。
在某些情况下，图1B所示的一个或两个电阻组件可主导半导体装置10的传导损耗，并且解决这些因素能够显著影响Rds（on）。例如，对于漂移电阻38、衬底电阻40和接触部电阻30没那么显著（与其他电阻组件相比）的装置（例如低电压装置或者遭受低反型层迁移率的装置（例如SiC装置）），沟道电阻（Rch 32）可占装置传导损耗的重要部分。进一步举例，在中电压和高电压装置中，JFET区电阻（RJFET 36）可占总传导损耗的重要部分。
图2示出包括具有常规条带单元布局的MOSFET装置结构41的半导体装置层2的俯视图。根据尺寸，常规MOSFET装置结构41可描述为具有特定沟道长度（Lch 43）、从沟道区到欧姆区的长度（Lch_to_ohm 45）、欧姆区的宽度（Wohm 47）和JFET区的宽度（WJFET 49）。虽然图2所示的常规条带单元布局提供良好可靠性（例如长期和高温性能），但是MOSFET装置结构41的相对高沟道电阻（Rch 32）和JFET电阻（RJFET 36）引起相对高Rds（on），其减小装置的电气性能。
能够对半导体装置降低沟道电阻（Rch 32）和JFET电阻（RJFET 36）的一种方式是通过使用蜂窝装置设计。图3-5示出具有不同常规蜂窝设计和布局的半导体装置层2的俯视图。这些常规设计可描述为相对于以下所论述的本技术的被屏蔽装置单元未屏蔽。可理解，对于图3-5以及对于以下所呈现的装置单元的俯视图，省略装置单元的某些特征（例如栅极接触部26、介电层24、接触部22），以提供半导体装置层2的表面的无阻碍视图。具体来说，图3示出对齐布局51中的正方形装置单元50，而图4示出交错或偏移布局52中的正方形蜂窝装置单元。图5示出对齐布局55中的六边形装置单元54。一般来说，图3-5所示的所示单元设计和布局通过如图2所示相对于条带单元布局降低沟道电阻（Rch 32）和JFET电阻（RJFET 36）两者来启用降低的Rds（on）。例如，图3的正方形装置单元50提供比图2的条带装置41低大约20%的Rds（on），假定相似过程/技术限制尺寸（例如相同的Lch 43、Lch_to_ohm 45、Wohm 47和WJFET49）。可理解，本文所示的布局使用表示半导体表面2上的半导体装置的多个装置单元的子集的几个装置单元。
图3-5中，所示常规正方形装置单元50和六边形装置单元54各自包括体接触区44，其设置在每个单元的中心65，如图1B所示，作为阱区18的部分。体接触区44由源区20所包围。更具体来说，每个单元的体接触区44可由源区20的源极接触区42所包围，其中源极接触区42的掺杂可与源区20的其余部分相同。每个单元的源区20由沟道区28（如图1A和图1B所示，其也作为阱区18的部分）所包围。沟道区28又由JFET区29所包围。一般来说，JFET区29的特定部分的宽度定义为具有与JFET区29的掺杂类型（例如n型）相反的掺杂类型（例如p型）的区域之间的最短距离。虽然每个装置单元包括单元周边周围的JFET区29，但是这些JFET区29有时为了简洁起见而可共同称作半导体装置层2的JFET区29。还可理解，半导体装置层2、源区20（包括源极接触区42）和JFET区29具有第一导电类型（例如n型），而阱区18（包括体接触区44和沟道区28）具有第二导电类型（例如p型）。如本文所述，当两个单元的边界的任何部分相接触（例如沿装置单元边界的侧面68或者在装置单元边界的角69）时，两个装置单元可称作相邻单元或邻近单元。因此可理解，图3的每个正方形装置单元50具有八个相邻或邻近单元，而图4的每个交错正方形单元50和图5的每个六边形装置单元54具有六个相邻或邻近单元。
虽然图3-5所示的蜂窝设计可相对于条带单元布局（如图2所示）启用更低的Rds（on），但是当前认识到，这类蜂窝设计在阻断条件下的相邻装置单元的阱区的角之间的JFET区29的部分中能够具有基本上更高的电场。对于SiC MOS装置，设置在JFET区29之上的介电层24（例如SiO2）中的电场（图1和图2所示）与装置单元在反向偏置下操作时的Si装置中的电场相比可能是大约10倍。虽然SiC一般对更高电场是鲁棒的，但是介电层24可在长期操作期间经历击穿，从而引起SiC装置单元50和54的可靠性问题。
具体来说，在反向偏置下的SiC MOSFET中，图3-5所示的相邻装置单元50和54的阱区的角之间的JFET区29的最宽部分中存在的电场比JFET区29的其他部分中要高许多。如图3所示，装置单元50的沟道区28的角之间的对角线距离60大于相邻装置单元50的沟道区28的平行部分之间的距离49（即，WJFET,parallel 49）。图6是绘制沿图3所示箭头64所设置的未屏蔽装置单元50的部分的反向偏置下的电场的强度（以任意单位（au））的图表70。更具体来说，对于Vds = 1200 V的示例未屏蔽装置单元50（即，1200 V SiC MOSFET正方形装置单元，具有8×1015 cm-3 epi掺杂和11 µm厚漂移层，其中WJFET,parallel 49为2.6 µm），图6包括示出图1A的JFET区29中的电场的第一曲线72，并且包括示出介电层24（如图1A和图1B所示）中的电场的第二曲线74。如图6的图表70所示，在装置单元50的中心65（即，在x = 0 µm），半导体装置层2和介电层24两者中的电场低，并且电场在JFET区29的中间（即，在大约x = 4.7 µm）增加到最大场强。
图7A是绘制反向偏置下的未屏蔽SiC装置单元50的部分的电场的强度（以任意单位（au））的图表80，其中该部分沿图3中示出的对角线箭头66设置。与图6相似，对于具有与针对图6所指示相同的尺寸和条件的示例常规SiC装置单元50，图7A的图表80包括示出半导体装置层2中的电场的第一曲线82，并且包括示出设置在半导体装置层2之上的介电层24中的电场（如图1A和图1B所示）的第二曲线84。如图7A所示，在常规SiC装置单元50的中心（即，在x＝0 μm），电场低，并且以对角线经过常规装置单元50的角移动，电场在JFET区29的中间（即，在大约x＝6.65 μm）增加到峰场强。比较图6和图7，对于示例未屏蔽SiC正方形单元50，单元角之间（即，沿图3的箭头66的距离60）的峰或最大电场比单元50的平行部分之间（即，沿图3的箭头64的距离49）的峰或最大电场高大约20%。因此，如图7A所示，介电层24中的峰电场在相邻装置单元50的阱区18的角之间（例如在相邻装置单元的沟道区28的角之间，在相邻单元交会的角69）更大，这可对这类未屏蔽装置单元50引起长期可靠性问题。
鉴于以上所述，本实施例针对蜂窝装置设计，其结合采取主体区39的注入扩展的形式的一个或多个屏蔽区，其在相邻装置单元的角69交会的位置中降低JFET区29中（以及图1B所示的栅介电层24中）的电场，而没有显著增加Rds（on）。相应地，当前所公开装置的屏蔽区设计成使得注入扩展与相邻装置单元的阱区之间的距离小于或等于相邻装置单元的阱区的平行部分之间的距离。因此，本设计确保JFET区29的部分不宽于相邻装置单元的沟道区的平行部分之间的JFET区29的宽度（即，WJFET,parallel 49）。此外，本设计保持沟道区宽度和/或JFET区密度，其比具有相当尺寸（例如，相同的Lch、Lch_to_ohm、Wohm）的常规条带装置（例如图2的条带单元装置41）的沟道区宽度和/或JFET区密度更大或者与其相等。因此，当前所公开的屏蔽装置单元相对于相当尺寸的常规条带装置单元提供优良性能，同时仍然提供相似可靠性（例如长期高温稳定性）。此外，当前所公开的蜂窝设计的屏蔽区可与装置单元的其他特征同时注入，并且因此没有增加制作的复杂度或成本。
如所提及的，本实施例针对作为主体区扩展的屏蔽区。如本文所使用的“扩展”一般指注入区，其将装置单元的特征（例如主体区39）扩展到超出其典型边界。具体来说，某些所公开装置设计和布局包括具有主体区扩展的至少一个装置单元。如本文所使用的，“主体区扩展”是装置单元的主体区39的扩展，其从装置单元的中心65附近向外投射，经过装置单元的源区20和沟道区28，并且进入多个装置单元交会的JFET区29的一部分。如以下所论述的，由于主体区扩展与相邻装置单元的阱区之间的距离然后限定JFET区的这个部分的宽度，所以所公开主体区扩展确保JFET区29的部分不宽于WJFET,parallel 49，从而抑制上述电场并且改进装置可靠性。
如以上针对图1A和图1B所论述，装置单元的主体区39可以比阱区18的其余部分更高的等级来掺杂。设置在接触部22下方（即，与其直接电连接）的主体区39的部分在本文中更具体地称作体接触区44。有鉴于此，在某些实施例中，接触部22的一部分可以设置在所公开主体区扩展的至少一部分之上（即，与其直接电连接）。对于这类状况，主体区扩展还可描述为并且称作“体接触区扩展”。但是，在其他实施例中，按照所公开实施例，接触部22可设置在体接触区44之上，而不在装置单元的主体区扩展之上。
还可理解，在某些实施例中，所公开主体区扩展可使用用来形成主体区39的相同注入步骤来形成，在这种情况下，主体区扩展在掺杂浓度和深度方面基本上与主体区39相同。但是，在其他实施例中，所公开主体区扩展可使用与主体区39不同的注入步骤（例如终端注入步骤）来形成，在这种情况下，主体区扩展一般将具有与那个注入步骤期间所形成的特征相同的掺杂浓度和深度。可注意，当前所公开的主体区扩展在终端步骤期间被注入时可附加地或备选地被称作并且描述为“终端注入屏蔽扩展”。另外，如以下所论述的，所公开主体区扩展可具有特定宽度或最大宽度，其一般是与相同注入操作期间所限定的其他特征的宽度（例如主体区39的宽度）相同的大小或者比其更小。在某些实施例中，所公开主体区扩展可具有通过用于使用当前光刻/注入技术来限定特征的更低实际可取得极限所限定或限制的宽度。例如，在某些实施例中，所公开主体区扩展的宽度可小于大约1 μm（例如在大约0.1 μm与大约1 μm之间）或者小于大约0.5 μm（例如在大约0.1 μm与大约0.5 μm之间）。在某些实施例中，主体区扩展的宽度可相对恒定或者可跨主体区扩展的长度改变。
图8-31示出具有包括至少一个主体区扩展以降低装置阱区之间的JFET区中的电场的各种装置单元和布局的半导体装置层2的实施例的俯视图。更具体来说，图8-15示出正方形装置单元的示例布局，图16-20示出延长矩形装置单元的示例布局，图21-29示出六边形装置单元的示例布局，以及图30-31示出延长六边形装置单元的示例布局，每个布局包括多个主体区扩展。图16-20的延长矩形装置单元以及图30和图31的延长六边形装置单元可包括申请号为14/313,785和14/313,820、标题均为“CELLULAR LAYOUT FOR SEMICONDUCTORDEVICES”，均于2014年6月24日提交的共同待决美国专利申请中描述的一个或多个特征，通过引用将其整体结合到本文中以用于全部目的。可理解，虽然呈现了装置设计和布局的多个不同示例实施例，但是预计这些只是示例。因此，在其他实施例中，本途径的主体区扩展可具有其他形状（例如正方形、圆形、延长或失真形状），而没有否定本途径的效果。还可理解，图8-31所示的所公开蜂窝布局实施例的沟道和/或JFET密度一般比具有相同设计参数的（如图2所示的）条带装置41的沟道和/或JFET密度更大。应当理解，按照本公开，以下所呈现的蜂窝设计和布局只作为示例来提供，并且在其他实施例中，蜂窝设计和布局的其他变化可包括主体区扩展。
鉴于以上所述，图8示出按照本技术的实施例的包括多个正方形装置单元92的装置布局90。所示正方形装置单元92各自包括具有特定宽度95的单个主体区扩展94。主体区扩展94经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。如上所论述的，主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图8所示单元92的主体区扩展94经过源极接触区42的一个角、经过源区20的一个角并且经过沟道区28的一个角从主体区39延伸，并且延伸到JFET区29中。另外，图8所示的主体区扩展94基本上在相同方向定向，意味着它们经过每个单元92的阱区18的等效角延伸。
为了示出所公开主体区扩展94所提供的改进，图7B是对反向偏置下的图8的SiC装置单元92的实施例的部分来绘制电场的幅值（以与图6和图7A相同的任意单位（a.u.））的图表86，其中装置单元92的特定部分沿图8所示对角线箭头96来设置。与图6和图7A相似，对于具有与图6和图7A所表示的未屏蔽装置单元相同的尺寸的示例SiC装置单元92，图7B的图表86包括示出SiC层2中的电场的第一曲线87，并且包括示出设置在SiC层2之上的介电层24中的电场（如图1A和图1B所示）的第二曲线88。如图7B所示，在SiC装置单元92的中心65（即，在x＝0 μm），SiC层2和介电层24两者中的电场低，以及经过装置单元92的角以对角线移动，电场在到达主体区扩展94之前（即，在大约x＝5.75 μm）增加到峰场强（即，在大约x＝5.5 μm），并且此后电场的幅值急剧下降。在介电层24中也观察到对应下降，如由曲线88所示。比较图7A和图7B，图8的屏蔽SiC装置单元92的阱区的角之间（即，沿箭头96）的峰或最大电场比图3的未屏蔽SiC正方形单元50的角之间（即，沿箭头66）的峰或最大电场要低大约20%。因此，如图7B所示，介电层24中的峰值电场在相邻装置单元92的阱区的角之间的JFET区29的部分中较低，这可产生这些SiC装置单元92的改进长期可靠性。
图9示出按照本技术的实施例的包括多个正方形装置单元92的装置布局100。图9的正方形装置单元92各自包括单个主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图9的单元92的主体区扩展94经过源极接触区42的一个角、经过源区20的一个角并且经过沟道区28的一个角从主体区39延伸，并且延伸到JFET区29中。因此，图9所示装置单元92的多个主体区扩展94相对于相邻装置单元92的主体区扩展94基本上平行地或者基本上垂直地定向。
图10示出按照本技术的实施例的包括多个正方形装置单元92的装置布局110。图10的单元92的正方形装置单元92的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图10的单元92的主体区扩展94经过源极接触区42的两个相邻角、经过源区20的两个相邻角、经过沟道区28的两个相邻角从主体区39延伸，并且延伸到JFET区29中。此外，如通过图10的布局110所示，没有包括从其主体区39延伸的主体扩展94的装置单元92由包括主体扩展94的装置单元92所分隔（例如在四侧上所包围）。
在某些实施例中，装置单元92的主体区扩展94能够一直经过JFET区29延伸并且相互连接。可理解，虽然这些设计提供有效屏蔽，但是它们可还因对给定扩展宽度95的略低沟道/JFET密度而相对于主体区扩展94没有连接的设计引起略高的Rds（on）。另一方面，连续条带扩展在技术上能够具有更小宽度95，因而使对Rds（on）的影响最小化。例如，图11示出按照本技术的实施例的包括多个正方形装置单元92的装置布局120。图11的正方形装置单元92的每个包括主体区扩展94（即，连续条带扩展94），其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中，以相互耦合（重叠）。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图11的单元92的主体区扩展94经过源极接触区42的两个相对角、经过源区20的两个相对角并且经过沟道区28的两个相对角从主体区39延伸，并且延伸到JFET区29中，以连接到相邻单元92的主体区扩展94。
图12示出按照本技术的实施例的包括多个正方形装置单元92的装置布局130。图10的正方形装置单元92的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图12的某些单元92的主体区扩展94经过源极接触区42的相对角的两个集合（例如全部角）、经过源区20的相对角的两个集合（例如全部角）并且经过沟道区28的相对角的两个集合（例如全部角）从主体区39延伸，并且延伸到JFET区29中。此外，如通过图12的布局130所示，包括主体扩展94的装置单元92由没有包括从其主体区39延伸的主体扩展94的相邻装置单元92所分隔（例如隔离、在四侧和四角上所包围、在全部侧上所包围）。
图13示出按照本技术的实施例的包括多个正方形装置单元92的装置布局140。图13的所示正方形装置单元92全部包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图13的单元92的主体区扩展94经过源极接触区42的相邻角、经过源区20的相邻角并且经过沟道区28的相邻角从主体区39延伸，并且经过JFET区29连接到相邻单元92的主体区扩展94。
图14示出按照本技术的实施例的包括多个正方形装置单元92的装置布局150。图14的正方形装置单元92的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图14的某些单元92的主体区扩展94经过源极接触区42的相对角、经过源区20的相对角并且经过沟道区28的相对角从主体区39延伸，并且延伸到JFET区29中。此外，如通过图14的布局150所示，包括主体扩展94的装置单元92由没有包括从其主体区39延伸的主体扩展94的装置单元92所分隔（例如隔离、在全部侧上所包围）。
所公开主体区扩展94还可例如与正方形蜂窝装置的其他布局一起使用。例如，图15示出按照本技术的实施例的包括多个交错正方形装置单元92的装置布局160。图15的正方形装置单元92的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元92的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元92的主体区扩展94之间（例如具有第二导电类型的相邻装置单元92的区域之间）的距离60全部小于或等于相邻单元92的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图15的单元92的主体区扩展94经过源极接触区42的两个相对侧、经过源区20的两个相对侧并且经过沟道区28的两个相对侧从主体区39延伸，并且延伸到JFET区29中。图15的单元92的主体区扩展94还可一般描述为平分装置单元92（例如平分装置单元92的源极接触区42、源区20和/或沟道区28）。
如所述，当前所公开的主体区扩展94还可与具有其他形状的装置单元一起使用。例如，图16示出按照本技术的实施例的包括多个延长矩形装置单元172的装置布局170。图16的装置单元172的每个包括主体区扩展94，其经过源区20、经过沟道区从设置在每个装置单元172的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元172的主体区扩展94之间（例如具有第二导电类型的相邻装置单元172的区域之间）的距离60全部小于或等于相邻单元172的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图15的单元172的主体区扩展94经过源区20的两个相对侧、经过沟道区28的两个相对侧从主体区39延伸，并且延伸到JFET区29中。因此，由于单元设计的差异，图16所示的主体区扩展94没有像其他所公开实施例一样穿过源极接触区42。图15的单元172的主体区扩展94还可一般描述为平分装置单元172（例如平分装置单元172的主体区39、源区20和/或沟道区28）。
图17示出按照本技术的实施例的包括多个延长矩形装置单元172的装置布局180。图16的装置单元172的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元172的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元172的主体区扩展94之间（例如具有第二导电类型的相邻装置单元172的区域之间）的距离60全部小于或等于相邻单元172的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图17的单元172的主体区扩展94经过源极接触区42的一部分、经过源区20的部分、经过沟道区28的两个相对角从主体区39延伸，并且延伸到JFET区29中。
图18示出按照本技术的实施例的包括多个延长矩形装置单元172的装置布局190。图18的装置单元172的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元172的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元172的主体区扩展94之间（例如具有第二导电类型的相邻装置单元172的区域之间）的距离60全部小于或等于相邻单元172的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图18的单元172的主体区扩展94包括第一部分，其经过源极接触区42的一部分、经过源区20的一部分、经过沟道区28的角从主体区39延伸，并且延伸到JFET区29中，以及包括第二部分，其经过源区20的一侧、经过沟道区28的一侧从主体区39延伸，并且延伸到JFET区29中。对于图18所示的装置单元172，由主体区扩展94所穿过的角和侧面彼此相邻。
图19示出按照本技术的实施例的包括多个延长矩形装置单元172的装置布局200。图19的装置单元172的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元172的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元172的主体区扩展94之间（例如具有第二导电类型的相邻装置单元172的区域之间）的距离60全部小于或等于相邻单元172的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图19的单元172的主体区扩展94经过源极接触区42的一部分、经过源区20的一部分、经过沟道区28的角从主体区39延伸，并且延伸到JFET区29中。另外，图19所示的主体区扩展94基本上在相同方向定向，意味着它们经过每个单元172的等效角延伸，并且基本上相互平行。
图20示出按照本技术的实施例的包括多个延长矩形装置单元172的装置布局210。图20的装置单元172全部包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元172的中心65附近的主体区39延伸，并且向外延伸到JFET区29中，从而相互连接。所示主体区扩展94一般确保阱区18与相邻装置单元172的主体区扩展94之间（例如具有第二导电类型的相邻装置单元172的区域之间）的距离60全部小于或等于相邻单元172的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图20的单元172的主体区扩展94经过源极接触区42的部分、经过源区20的部分并且经过沟道区28的两个相对角从主体区39延伸，并且经过JFET区29与相邻单元172的主体区扩展94耦合（重叠）。
如所述，当前所公开的主体区扩展还可与具有六边形形状的蜂窝装置一起使用。例如，图21示出按照本技术的实施例的包括多个六边形装置单元222的装置布局220。图21的装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图21的装置单元222的主体区扩展94经过源区20的两个相对侧、经过沟道区28的两个相对角从主体区39延伸，并且延伸到JFET区29中。图21的单元222的主体区扩展94还可一般描述为平分装置单元222（例如平分装置单元222的主体区39、源区20和/或沟道区28）。
图22示出按照本技术的实施例的包括多个六边形装置单元222的装置布局230。图22的装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图22的单元222的主体区扩展94经过源极接触区42的一部分（例如角和相邻侧）、经过源区20的两个相邻角、经过沟道区28的两个相邻角从主体区39延伸，并且延伸到JFET区29中。
图23示出按照本技术的实施例的包括多个六边形装置单元222的装置布局240。图23的六边形装置单元222的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel49。图23的单元222的主体区扩展94经过源极接触区42（例如其全部角和两个相对侧）、经过源区20的相对角的三个集合（例如全部角）并且经过沟道区28的相对角的三个集合（例如全部角）从主体区39延伸，并且延伸到JFET区29中。此外，如通过图23的布局240所示，包括主体扩展94的装置单元222由没有包括从其主体区39延伸的主体区扩展94的装置单元222所分隔（例如隔离、在六侧上所包围、在全部侧上所包围）。
图24示出按照本技术的实施例的包括多个六边形装置单元222的装置布局250。图24的六边形装置单元222的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel49。图24的装置单元222A的一部分具有主体区扩展94，其经过源极接触区42、经过源区20的两个相对角、经过沟道区28的两个相对侧从主体区39延伸，并且延伸到JFET区29中。图24的装置单元222B的另一个部分具有主体区扩展94，其经过源极接触区42、经过源区20的相对角的两个集合、经过沟道区28的相对角的两个集合从主体区39延伸，并且延伸到JFET区29中。图24的布局250的装置单元的其余部分没有包括从其主体区39延伸的主体区扩展94；但是，其JFET区29由相邻单元222的主体区扩展94所屏蔽。
图25示出按照本技术的实施例的包括多个六边形装置单元222的装置布局260。图25的六边形装置单元222的一部分包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel49。图25的装置单元222的一部分具有主体区扩展94，其经过源极接触区42、经过源区20的相对角的两个集合、经过沟道区28的相对角的两个集合从主体区39延伸，并且延伸到JFET区29中。此外，布局260中的装置单元222的仅交替列包括主体区扩展94，以及没有主体区扩展94的装置单元222的JFET区29由相邻单元的主体区扩展94所屏蔽。
图26示出按照本技术的实施例的包括多个六边形装置单元222的装置布局270。图26的六边形装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图26的装置单元222包括主体区扩展94，其经过源极接触区42（例如角和/或侧）、经过源区20的两个（例如既不相邻也不相对的）角、经过沟道区28的两个（例如不相邻、不相对的）角从主体区39延伸，并且延伸到JFET区29中。
图27示出按照本技术的实施例的包括多个六边形装置单元222的装置布局280。图27的装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中，以相互连接。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图27的单元222的主体区扩展94经过源极接触区42（例如角和/或侧面）、经过源区20的四个相邻角并且经过沟道区28的四个相邻角从主体区39延伸，并且经过JFET区29与相邻单元222的主体区扩展94耦合（重叠）。对于图27的布局280，每个单元222的主体区扩展94连接到两个相邻装置单元222的主体区扩展94，各自在两个位置。
图28示出按照本技术的实施例的包括多个六边形装置单元222的装置布局290。图28的装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中，以相互连接。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图28的单元222的主体区扩展94经过源极接触区42（例如角和/或侧面）、经过源区20的相对角的两个集合、经过沟道区28的相对角的两个集合从主体区39延伸，并且经过JFET区29与相邻单元222的主体区扩展94连接。对于图28的布局290，每个单元222的主体区扩展94连接到两个相邻装置单元222的主体区扩展94，各自在两个位置。
图29示出按照本技术的实施例的包括多个六边形装置单元222的装置布局300。图29的装置单元222的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元222的中心65附近的主体区39延伸，并且向外延伸到JFET区29中，以相互连接。所示主体区扩展94一般确保阱区18与相邻装置单元222的主体区扩展94之间（例如具有第二导电类型的相邻装置单元222的区域之间）的距离60全部小于或等于相邻单元222的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图29的单元222的主体区扩展94经过源极接触区42（例如角和/或侧面）、经过源区20的相对角的两个集合、经过沟道区28的相对角的两个集合从主体区39延伸，并且经过JFET区29与相邻单元222的主体区扩展94耦合（重叠）。对于图29的布局300，每个单元222的主体区扩展94由一个连接或者由两个连接来连接到三个相邻装置单元222的主体区扩展94。
图30示出按照本技术的实施例的包括多个延长六边形装置单元312的装置布局310。图30的延长六边形装置单元312的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元312的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元312的主体区扩展94之间（例如具有第二导电类型的相邻装置单元312的区域之间）的距离60全部小于或等于相邻单元312的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图26的装置单元312包括主体区扩展94，其经过源极接触区42的部分、经过源区20的一部分（例如两个相邻角）、经过沟道区28的两个相邻角从主体区39延伸，并且延伸到JFET区29中。
图31示出按照本技术的实施例的包括多个延长六边形装置单元312的装置布局320。图31的延长六边形装置单元312的每个包括主体区扩展94，其经过源区20、经过沟道区28从设置在每个装置单元312的中心65附近的主体区39延伸，并且向外延伸到JFET区29中。所示主体区扩展94一般确保阱区18与相邻装置单元312的主体区扩展94之间（例如具有第二导电类型的相邻装置单元312的区域之间）的距离60全部小于或等于相邻单元312的阱区18的平行部分之间的距离49。换言之，主体区扩展94一般确保JFET区29的部分不宽于WJFET,parallel 49。图26的装置单元312包括主体区扩展94，其经过源极接触区42的部分、经过源区20的两个相对角、经过沟道区28的两个相对角从主体区39延伸，并且延伸到JFET区29中。
本公开的技术效果包括蜂窝装置设计，其结合采取主体区扩展形式的一个或多个屏蔽区，其降低装置单元的阱区之间的JFET区中的电场，而没有显著增加Rds（on）。所公开主体区扩展设计成使具有第二导电类型的区域（例如主体区扩展和阱区的角）之间的距离小于或等于相邻单元的阱区的平行部分之间的距离，同时保持比相当尺寸的常规条带装置的沟道区宽度和/或JFET区密度更大或者与其相等的沟道区宽度和/或JFET区密度。相应地，当前所公开的屏蔽装置单元相对于相当尺寸的常规条带装置提供优良性能，同时仍然提供相似可靠性（例如长期高温稳定性）。此外，当前所公开的蜂窝设计的主体区扩展可连同装置单元的其他特征一起注入，并且因此没有增加制作的复杂度或成本。

Claims (20)

1.一种半导体装置，包括：
多个装置单元，所述多个装置单元至少部分设置在具有第一导电类型的半导体装置层中，其中所述多个装置单元的每个装置单元包括：
具有第二导电类型的主体区，所述主体区设置在所述装置单元的中心附近；
具有所述第一导电类型的源区，所述源区设置成与所述装置单元的所述主体区相邻；
具有所述第二导电类型的沟道区，所述沟道区设置成与所述装置单元的所述源区相邻；以及
具有所述第一导电类型的JFET区，所述JFET区设置成与所述装置单元的所述沟道区相邻，其中所述JFET区在所述装置单元的所述沟道区与所述多个装置单元的相邻装置单元的沟道区的平行部分之间具有平行JFET宽度，
其中所述多个装置单元的至少一个装置单元包括具有所述第二导电类型的主体区扩展，所述主体区扩展是屏蔽区并且经过所述至少一个装置单元的所述源区、经过所述至少一个装置单元的所述沟道区从所述至少一个装置单元的所述主体区向外延伸并且延伸到所述JFET区中，使得所述至少一个装置单元的所述主体区扩展与具有所述第二导电类型的所述相邻装置单元的区域之间的距离小于或等于所述平行JFET宽度，以及
其中设置成与所述至少一个装置单元相邻的所述多个装置单元中的一个或多个装置单元没有包括相应的主体区扩展，并且其中所述一个或多个装置单元被所述至少一个装置单元的所述主体区扩展屏蔽。
2.如权利要求1所述的半导体装置，其中所述半导体装置层是碳化硅（SiC）半导体装置层。
3.如权利要求1所述的半导体装置，其中所述至少一个装置单元的所述主体区扩展与具有所述第二导电类型的所述相邻装置单元的所述区域之间的所述距离小于所述平行JFET宽度。
4.如权利要求1所述的半导体装置，包括设置在所述至少一个装置单元的所述主体区扩展的至少一部分之上的欧姆接触部。
5.如权利要求1所述的半导体装置，其中所述至少一个装置单元的所述主体区扩展具有0.1 μm与1 μm之间的宽度。
6.如权利要求5所述的半导体装置，其中所述装置单元的所述主体区扩展的所述宽度在0.1 μm与0.5 μm之间。
7.如权利要求5所述的半导体装置，其中所述至少一个装置单元的所述主体区扩展的所述宽度跨所述主体区扩展的长度改变。
8.如权利要求1所述的半导体装置，其中所述多个装置单元的至少两个装置单元包括相应主体区扩展，并且其中所述至少两个装置单元的所述主体区扩展朝向彼此延伸并且彼此重叠。
9.如权利要求1所述的半导体装置，其中所述至少一个装置单元的所述主体区扩展没有经过所述至少一个装置单元的所述沟道区的全部角延伸。
10.如权利要求1所述的半导体装置，其中所述多个装置单元的每个包括相应主体扩展。
11.如权利要求1所述的半导体装置，其中所述多个装置单元的每个具有矩形形状或者六边形形状。
12.如权利要求1所述的半导体装置，其中所述多个装置单元的每个具有正方形。
13.如权利要求1所述的半导体装置，其中所述装置是场效应晶体管（FET）、绝缘栅双极晶体管（IGBT）或者绝缘基MOS控制晶闸管（IBMCT）。
14.一种制造半导体装置单元的方法，包括：
将所述半导体装置单元的阱区注入半导体层，其中所述阱区包括所述半导体装置单元的沟道区；
将所述半导体装置单元的源区与所述半导体装置单元的所述阱区相邻地注入所述半导体层；
将所述半导体装置单元的主体区与所述半导体装置单元的所述源区相邻地注入所述半导体层；以及
将主体区扩展注入所述半导体层，所述主体区扩展是屏蔽区并且经过所述半导体装置单元的所述源区的一部分并且经过所述半导体装置单元的所述沟道区的一部分从所述半导体装置单元的所述主体区向外延伸，其中所述半导体装置单元的所述主体区扩展与相邻半导体装置单元的沟道区之间的距离小于或等于所述相邻半导体装置单元的所述沟道区与所述半导体装置单元的所述沟道区的平行部分之间的距离，
其中设置成与所述半导体装置单元相邻的多个半导体装置单元中的一个或多个半导体装置单元没有包括相应的主体区扩展，并且其中所述一个或多个半导体装置单元被所述半导体装置单元的所述主体区扩展屏蔽。
15.如权利要求14所述的方法，其中注入所述主体区扩展包括在与利用相同掩蔽/光刻/注入过程注入所述主体区相同的时间来注入所述主体区扩展。
16.如权利要求14所述的方法，其中注入所述主体区扩展包括在与利用相同掩蔽/光刻/注入过程注入终端区相同的时间来注入所述主体区扩展。
17.如权利要求14所述的方法，包括在所述主体区扩展的至少一部分之上沉积金属接触部。
18.如权利要求14所述的方法，其中所述半导体装置层是碳化硅（SiC）半导体装置层。
19.如权利要求14所述的方法，其中所述半导体装置单元具有矩形形状或者六边形形状。
20.如权利要求14所述的方法，其中所述半导体装置单元是场效应晶体管（FET）、绝缘栅双极晶体管（IGBT）或者绝缘基MOS控制晶闸管（IBMCT）装置的部分。
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