CN102334176A - 碳化硅衬底 - Google Patents

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Abstract

本发明提供了一种碳化硅衬底(81)，其具有衬底区域(R1)和支撑部(30)。该衬底区域(R1)具有第一单晶衬底(11)。支撑部(30)连接到第一单晶(11)的第一背面(B1)。第一单晶衬底(11)的位错密度小于支撑部(30)的位错密度。衬底区域(R1)和支撑部(30)中的至少一个具有空洞。

Description

碳化硅衬底
技术领域
本发明涉及一种碳化硅衬底。
背景技术
近来，已引入SiC(碳化硅)衬底作为用于制造半导体器件的半导体衬底。与更广泛使用的Si(硅)相比，SiC具有更宽的带隙。因此，使用SiC衬底的半导体器件具有诸如高击穿电压和低导通电阻的优点，除此之外，在高温环境下，其特性不会降低太多。
为了能够有效率地制造半导体器件，衬底必须具有特定尺寸或更大。根据美国专利No.7,314,520(专利文献1)，可以制造具有的尺寸至少为76mm(3英寸)的SiC衬底。
现有技术文献
专利文献
专利文献1：美国专利No.7,314,520
发明内容
本发明要解决的问题
SiC单晶衬底的工业可利用的尺寸最大约为100mm(4英寸)，并因此难以通过使用大的单晶衬底来有效率地制造半导体器件。当在六面晶系SiC中将利用不同于(0001)面的面特性时，这造成特别严重的问题。以下将对此进行讨论。
通常通过切割通过不容易发生堆叠差错的(0001)面的表面生长所获得的SiC晶锭来制造具有非常少量缺陷的SiC单晶衬底。因此，其遵循：没有平行于生长表面地切割具有的面取向不同于(0001)面的单晶衬底。结果，变得难以确保单晶衬底的完整尺寸，或者有效地利用大部分晶锭。因此，尤其难以利用SiC的不同于(0001)面的面以高效率来制造半导体器件。
作为涉及到困难的、努力放大SiC单晶衬底尺寸的替代方式，考虑到使用支撑部和在其上接合的多个小单晶衬底的碳化硅衬底。可以根据需要，通过增加单晶衬底的数目使碳化硅衬底变大。
然后，如上所述具有彼此接合的支撑部和单晶衬底的碳化硅衬底容易翘曲并且可能破裂，这是因为单晶衬底和支撑部之间存在性质差异。
根据以下内容制作本发明，并且本发明的目的在于提供一种不太会发生翘曲的碳化硅衬底，其具有彼此接合的支撑部和单晶衬底。
解决问题的手段
根据本发明的碳化硅衬底具有衬底区域和支撑部。所述衬底区域具有第一单晶衬底。所述第一单晶衬底具有彼此相对的第一正面和第一背面以及连接所述第一正面和所述第一背面的第一侧面。所述支撑部接合到所述第一背面。所述第一单晶衬底的位错密度小于所述支撑部的位错密度。所述衬底区域和所述支撑部中的至少一个具有空洞。
根据本发明，由于所述第一单晶衬底的位错密度小于所述支撑部的位错密度，因此可以在第一单晶衬底中获得极高晶体质量的碳化硅衬底。另外，由于空洞减轻了碳化硅衬底中的应力，因此可以减小碳化硅衬底的翘曲。
优选地，所述支撑部中每单位体积的空洞数目大于所述第一单晶衬底中每单位体积的空洞数目。在使支撑部中的空洞数目较大的同时使第一单晶衬底中的空洞数目较小，使得可以提供用于减轻应力的足够大量的空洞。因此，可以在不降低第一单晶衬底的质量的情况下减少碳化硅衬底的翘曲。
优选地，所述第一单晶衬底具有作为每单位体积的杂质浓度的第一浓度，所述支撑部具有作为每单位体积的杂质浓度的第二浓度，并且所述第二浓度高于所述第一浓度。因此，可以使支撑部的电气电阻较低。
优选地，所述衬底区域包括第二单晶衬底。所述第二单晶衬底具有彼此相反的第二正面和第二背面以及连接所述第二正面和所述第二背面的第二侧面。所述第二背面接合到所述支撑部。由于第一正面和第二正面都被提供作为衬底区域的表面，因此可以增加碳化硅衬底的表面面积。
优选地，所述衬底区域包括在彼此面对的所述第一侧面和所述第二侧面之间设置的空间部。所述空间部具有部分填充所述空间部的填充部。因此，与没有提供填充部时相比，可以减少外来物质在空间部中的沉积。
优选地，所述第一单晶衬底具有第一孔隙率，并且所述空间部具有第二孔隙率。所述第二孔隙率高于所述第一孔隙率。空间部的变形促进应力的减轻。因此，可以进一步减小碳化硅衬底的翘曲。
优选地，所述衬底区域包括第三单晶衬底。所述第三单晶衬底与所述第一单晶衬底的所述第一正面相结合。因此，衬底区域变成具有堆叠结构。
优选地，所述支撑部中每单位体积的空洞数目为至少10cm-3。因此，可以进一步减小碳化硅衬底的翘曲。
优选地，所述空洞数目涉及至少为1μm3的体积的空洞。因此，可以更可靠地减小碳化硅衬底的翘曲。
优选地，第一正面相对于{0001}面具有至少50°且至多65°的偏离角。更优选地，所述第一正面的偏离取向与所述第一单晶衬底的<1-100>方向所形成的角度至多为5°。进一步优选地，在所述第一单晶衬底的<1-100>方向上，所述第一正面相对于{03-38}面的偏离角至少为-3°且至多为5°。因此，与第一正面为{0001}面相比，可以提高所述第一正面的沟道迁移率。
优选地，所述第一正面相对于{0001}面具有的偏离角至少为50°且至多为65°。所述第一正面的偏离取向与所述第一单晶衬底的<11-20>方向所形成的角度至多为5°。因此，与第一正面为{0001}面相比，可以提高所述第一正面的沟道迁移率。
优选地，通过切片形成所述第一单晶衬底的所述第一背面。具体来讲，所述第一背面是通过切片而此后不经历抛光形成的。因此，第一背面具有起伏。当通过升华在第一背面上设置支撑部时，起伏的凹部中的空间可以被用作其中累积升华气体的间隙。
本发明的效果
如从以上描述中明显的，本发明提供不太会发生翘曲的碳化硅衬底，其具有彼此接合的支撑部和单晶衬底。
附图说明
图1是示意性示出根据本发明实施例1的碳化硅衬底的结构的平面图。
图2是沿着图1中的II-II线截取的示意性横截面图。
图3是示意性示出根据本发明实施例1的碳化硅衬底的制造方法的第一步骤的横截面图。
图4是图3的局部放大图。
图5是示意性示出根据本发明实施例1的碳化硅衬底的制造方法的第二步骤处、通过升华造成的材料移动方向的局部横截面图。
图6是示意性示出根据本发明实施例1的碳化硅衬底的制造方法的第二步骤处、通过升华造成的间隙移动方向的局部横截面图。
图7是示意性示出根据本发明实施例1的碳化硅衬底的制造方法的第二步骤处、通过升华造成的空洞移动方向的局部横截面图。
图8是示意性示出根据本发明实施例2的碳化硅衬底的结构的横截面图。
图9是示意性示出根据本发明实施例3的碳化硅衬底的结构的横截面图。
图10是示意性示出根据本发明实施例4的碳化硅衬底的结构的横截面图。
图11是示意性示出根据本发明实施例4的变形形式的碳化硅衬底的制造方法中的步骤的横截面图。
图12是示意性示出根据本发明实施例5的碳化硅衬底的结构的横截面图。
图13是示意性示出根据本发明实施例6的碳化硅衬底的结构的横截面图。
图14是示意性示出根据本发明实施例7的半导体器件的结构的局部横截面图。
图15是代表根据本发明实施例7的半导体器件的制造方法的示意性流程图。
图16是示意性示出根据本发明实施例7的半导体器件的制造方法的第一步骤的局部横截面图。
图17是示意性示出根据本发明实施例7的半导体器件的制造方法的第二步骤的局部横截面图。
图18是示意性示出根据本发明实施例7的半导体器件的制造方法的第三步骤的局部横截面图。
图19是示意性示出根据本发明实施例7的半导体器件的制造方法的第四步骤的局部横截面图。
具体实施方式
以下，将参照附图来描述本发明的实施例。
[实施例1]
参照图1和图2，根据本实施例的碳化硅衬底81具有支撑部30和衬底区域R1。衬底区域R1具有单晶衬底11至19以及空间(空间部)GP。空间部GP具有填充部20。衬底区域R1和支撑部30具有桥接其间界面的空洞V1。具体来讲，空洞V1具有在衬底区域R1中包括的空洞V1a和在支撑部30中包括的空洞V1b。当从二维角度观察时，空洞V1位于单晶衬底11至19中的每个单晶衬底之间的边界处。另外，支撑部30在其内具有空洞Vc。
单晶衬底11(第一单晶衬底)具有彼此相反的第一正面F1和第一背面B1以及第一侧面S1，并且第一侧面S1连接第一正面F1和第一背面B1。单晶衬底12(第二单晶衬底)具有彼此相对的第二正面F2和第二背面B2以及第二侧面S2，第二侧面S2连接第二正面F2和第二背面B2。第一单晶衬底和第二单晶衬底被布置成使得第一侧面S1和第二侧面S2彼此面对且其间具有空间GP。第一侧面和第二侧面之间的最短距离优选地至多为5mm，更优选地至多为1mm，进一步优选地至多为100μm，并且最优选地至多为10μm。
单晶衬底11至19中的每个单晶衬底的正面优选地具有{03-38}的面取向。然而，注意的是，可以将{0001}、{11-20}或{1-100}作为面取向。另外，还可以使用与以上提及的每个面取向偏离几度的面。
填充部20填充空间GP中的一部分，以连接第一正面F1和第二正面F2。由于如图2所示的空间GP具有相对大的空洞V1a，因此与单晶衬底11至19中的每个单晶衬底的孔隙率(第一孔隙率)相比，其具有更高的孔隙率(第二孔隙率)。
支撑部30接合到单晶衬底11至19中的每个单晶衬底，例如，接合到第一背面B1和第二背面B2中的每个。支撑部30具有例如盘形，其直径优选地至少为50mm，并且更优选地至少为150mm。
支撑部30中的每单位体积的空洞数目大于单晶衬底11至19中的每个单晶衬底中的每单位体积的空洞数目。优选地，支撑部30中的每单位体积的空洞数目为至少10cm-3。这里，空洞数目是指具有特定体积或更大体积的空洞的数目，并且所述体积是例如1μm。
另外，单晶衬底11至19中的每个单晶衬底的位错密度小于支撑部30的位错密度。具体来讲，在单晶衬底11至19中的晶体质量高于支撑部30中的晶体质量。
优选地，单晶衬底11至19中的每个单晶衬底具有作为每单体体积的杂质浓度的第一浓度，并且支撑部30具有作为每单位体积的杂质浓度的第二浓度。第二浓度高于第一浓度。
接着，将描述制造碳化硅衬底81的方法。为了便于描述，以下，可能仅提及在单晶衬底11至19之中的单晶衬底11和12。然而，注意的是，以与单晶衬底11和12相同的方式处理单晶衬底13至19。
参照图3和图4，准备支撑部30、单晶衬底11至19、即单晶衬底组10以及加热设备。加热设备具有第一加热体91和第二加热体92、隔热容器40、加热器50和加热器电源150。隔热容器40由隔热性质高的材料形成。例如，加热器50是电气电阻型加热器。第一加热体91和第二加热体92从加热器50吸收辐射热，以达到对支撑部30和单晶衬底组10进行加热的功能。例如，第一加热体91和第二加热体92由具有低孔隙率的石墨形成。
此后，第一加热体91、单晶衬底组10、支撑部30和第二加热体92按此次序堆叠布置。具体来讲，首先，单晶衬底11至19在第一加热体91上布置成矩阵。以举例的方式，单晶衬底11和12被布置成使得第一侧面S1和第二侧面S2彼此面对且其间具有空间GP。然后，在单晶衬底组10的表面上放置支撑部30。此后，在支撑部30上放置第二加热体92。此后，第一加热体、单晶衬底组10、支撑部30和第二加热体92接连堆叠地容纳在设置有加热器50的隔热容器40内。
接着，将隔热容器40中的气氛设定成降低的压力气氛。将气氛的压力设定成高于10-1Pa并低于104Pa。
上述气氛可以是惰性气体气氛。可以使用诸如He或Ar的稀有气体、氮气或者稀有气体和氮气的混合气体作为惰性气体。当使用的是混合气体时，氮气的比率为例如60％。隔热容器40内的压力优选地至多为50kPa，并且更优选地至多为10kPa。
此后，用加热器50，通过第一加热体91和第二加热体92，将单晶衬底组10和支撑部30加热至引起升华和再结晶反应的温度。通过进行加热以产生温度差异，使得支撑部30的温度变得高于单晶衬底组10的温度。
参照图5，在以上提及的加热步骤的开始，简单地将支撑部30放置在单晶衬底11和12中的每个上并且不与之接合。因此，在单晶衬底11和12的背面(图5中的上表面)中的每个与支撑部30，存在小间隙GQ。另外，如上所述，在单晶衬底11和12之间，形成空间GP。具体来讲，如果单晶衬底11和12的背面是通过切片形成的，也就是说，通过切片而不经历抛光形成的，则在背面上存在起伏。因此，通过起伏的凹部中的空间，可以容易地并且可靠地提供合适尺寸的间隙。
当使支撑部30的温度高于如上所述的单晶衬底11和12中的每个的温度时，在间隙GQ中因为升华而出现材料移动，如箭头Mc所指示的。另外，因为升华而发生材料从支撑部30移动到空间GP，如箭头Mb所指示的。另外，因为空间GP中的升华而发生材料如箭头Ma所指示地从单晶衬底11和12中的每个的背面侧(图中的上侧)移动到正面侧(图中的下侧)。
另外，参照图6，图5中由箭头Ma至Mc指示的材料移动对应于图6中由箭头H1a至H1c指示的空间GP和间隙GQ中腔体的腔体移动。这里，间隙GQ的高度(图中垂直方向上的尺寸)在面中发生显著变化，并且因为存在这个变化，所以与间隙GP相对应的腔体移动的速度在面中发生显著变化。
另外，参照图7，因为存在这种变化，所以与间隙GQ(图6)相对应的腔体不能在保持其形状的情况下移动，并且替代地，产生多个空洞Vc(图7)。
另外，通过与箭头H1a和H1b指示相对应的空间GP(图6)的腔体移动，填充一部分空间GP的填充部20被形成为连接第一正面F1和第二正面F2。结果，产生由空洞V1b和空洞V1a组成的空洞V1，空洞V1b位于支撑部30中面对空间GP(图7)，空洞V1a被设置在空间GP(图7)中。
随着加热继续进行，空洞V1a、V1b和Vc分别如箭头H2a、H2b和H2c所指示地移动。因此，得到图2所示的碳化硅衬底81。
根据本实施例，由于单晶衬底11至19中的每个单晶衬底的位错密度小于支撑部30的位错密度，因此可以使碳化硅衬底的晶体质量特别高于单晶衬底11至19中的每个单晶衬底的晶体质量。另外，由于碳化硅衬底中的应力由于空洞V1和Vc而减轻，因此可以减少碳化硅衬底81的翘曲。
另外，支撑部30中的每单位体积的空洞数目大于单晶衬底11至19中的每个单晶衬底中的每单位体积的空洞数目。因此，可以确保提供足够大量的空洞以减轻应力，这是通过增大支撑部30中的空洞数目、同时控制单晶衬底11至19中的每个单晶衬底中的空洞数目来实现的。因此，可以减少碳化硅衬底81的翘曲而不会劣化单晶衬底11至19的质量。
另外，由于形成了第一正面F1和第二正面F2(图2)，因此，可以使碳化硅衬底81的表面面积大于当只形成了第一正面F1时的表面面积。
另外，空间GP具有部分填充空间GP的填充部20，以连接第一正面F1和第二正面F2。因此，可以防止在空间GP中沉积外来物质。
另外，由于空间GP的孔隙率(第二孔隙率)高于单晶衬底11的孔隙率(第一孔隙率)，因此填充部20更容易发生变形。这意味着，可以通过填充部20容易地减小应力，并因此可以进一步减小碳化硅衬底81的翘曲。优选地，使空间GP的孔隙率高于其他单晶衬底12至19中的每个单晶衬底的孔隙率。
优选地，单晶衬底11具有作为每单位体积的杂质浓度的第一浓度，并且支撑部30具有作为每单位体积的杂质浓度的第二浓度。第二浓度高于第一浓度。因此，可以使支撑部30的电气电阻变低。
优选地，支撑部30中的每单位体积的空洞数目为至少10cm-3。因此，可以进一步减少碳化硅衬底81的翘曲。
优选地，以上提及的空洞数目代表具有的体积至少为1μm3的空洞的数目。因此，可以进一步减少碳化硅衬底81的翘曲。
优选地，单晶衬底11至19中的每个单晶衬底具有4H多型的SiC晶体结构。因此，可以得到适于制造功率半导体的碳化硅衬底81。
优选地，为了防止碳化硅衬底81出现裂缝，在碳化硅衬底81中，使支撑部30与单晶衬底11至19之间的热膨胀系数差异尽可能小。因此，可以进一步减少碳化硅衬底81的翘曲。为此，例如，支撑部30可以适于具有的晶体结构与单晶衬底11至19的晶体结构相同。
优选地，使热处理之前准备的单晶衬底组10中的每个单晶衬底(图4)和支撑部30的面内厚度变化尽可能小。以举例的方式，该变化限于最多为10μm。
在热处理之前准备的支撑部30的电气电阻被设定成优选地低于50mΩ·cm并且更优选地低于10mΩ·cm。
将碳化硅衬底81的支撑部30的杂质浓度优选地设定为至少5×1018cm-3，并且更优选为至少1×1020cm-3。当使用如此的碳化硅衬底81制造诸如垂直型MOSFET(金属氧化物场效应晶体管)的垂直型半导体器件时，可以减小垂直型半导体器件的导通电阻，在所述垂直型半导体器件中，使电流在垂直方向上流动。
碳化硅衬底81的平均电气电阻优选地至多为5mΩ·cm，并且更优选地，至多为1mΩ·cm。
优选地，碳化硅衬底81的厚度(图2中的垂直方向上的尺寸)为至少300μm。
优选地，第一正面F1相对于{0001}面具有的偏离角至少为50°且至多为65°。因此，与第一正面为{0001}面时相比，可以改进第一正面F1处的沟道迁移率。更优选地，满足以下第一条件或第二条件中的任一个。
在第一条件下，第一正面F1的偏离取向与单晶衬底11的<1-100>方向所形成的角度至多为5°。更优选地，在单晶衬底11的<1-100>方向上，第一正面F1相对于{03-38}面的偏离角至少为-3°且至多为5°。
在第二条件下，第一正面F1的偏离取向和单晶衬底11的<11-20>方向形成的角度至多为5°。
虽然以上已描述单晶衬底11的第一正面F1的优选取向，但是对于剩余的单晶衬底12至19中的每个单晶衬底的表面取向，同样如此。
(实施例2)
主要参照图8，根据本实施例的碳化硅衬底82没有空洞V1b(图2)。可以通过形成填充部20得到碳化硅衬底82，形成填充部20主要是通过箭头Ma(图5)指示的材料移动而基本上没有箭头Mb(图5)指示的材料移动。
除了这点外，结构与上述实施例1的结构基本上相同。因此，用相同的附图标记表示相同或相应的元件，并且将不再重复对其的描述。本实施例还获得与实施例1所获得的效果相似的效果。
(实施例3)
主要参照图9，根据本实施例的碳化硅衬底83具有衬底区域R3以替代衬底区域R1(图2)。衬底区域R3具有被填充部21充分填充的空间GP。另外，除了空洞Vc外，支撑部30还具有空洞V2。空洞V2仅位于支撑部30的内部。可以通过在空洞V1进入并且完全位于支撑部30中之前一直继续热处理来得到碳化硅衬底83。
填充部21的材料可以包括例如碳化硅(SiC)、硅(Si)、粘合剂、抗蚀剂、树脂或氧化硅(SiO2)。
除了这点外，结构与上述实施例1的结构基本上相同。因此，用相同的附图标记表示相同或相应的元件，并且将不再重复对其的描述。本实施例还获得与实施例1所获得的效果相似的效果。
(实施例4)
参照图10，根据本实施例的碳化硅衬底84具有衬底区域R4以替代衬底区域R1(图2)。衬底区域R4具有未填充的空间部GP。在碳化硅衬底84中，可以通过例如由图中的中心箭头所指示的、在第一背面B1和第二背面B2上沉积碳化硅来形成支撑部30。在进行这种沉积时形成空洞Vc。通过沉积形成的支撑部30不是一定会具有单晶结构，并且其可以具有多晶结构。
将参照图11来描述本实施例的变形形式。在本实施例中，预先准备具有空洞Vc的支撑部30。可以使用与实施例1的支撑部相类似的支撑部或者多晶体或烧结体作为支撑部30。如图中的箭头所指示的，支撑部30的表面和单晶衬底11至13中的每个单晶衬底的背面被接合。可以通过加热单晶衬底11至13中的每个单晶衬底与支撑部30之间的界面来进行这种接合。
除了这点外，结构与上述实施例1的结构基本上相同。因此，用相同的附图标记表示相同或相应的元件，并且将不再重复对其的描述。本实施例还获得与实施例1所获得的效果相似的效果。
(实施例5)
参照图12，根据本实施例的碳化硅衬底85具有衬底区域R5以替代衬底区域R1(图2)。衬底区域R5仅具有单晶衬底11，而不是具有单晶衬底11至19(图1)。
除了这点外，结构与上述实施例1的结构基本上相同。因此，用相同的附图标记表示相同或相应的元件，并且将不再重复对其的描述。本实施例还获得与实施例1所获得的效果相似的效果。
(实施例6)
参照图13，根据本实施例的碳化硅衬底86具有衬底区域R6以替代衬底区域R5(图12)。衬底区域R6除了具有单晶衬底11之外还具有单晶衬底41(第三单晶衬底)。第三单晶衬底41接合到单晶衬底11(第一单晶衬底)的第一正面F1。因此，衬底区域R6具有堆叠结构。
(第七实施例)
参照图14，根据本实施例的半导体器件100是垂直型DiMOSFET(双注入金属氧化物半导体场效应晶体管)，其具有碳化硅衬底81、缓冲层121、击穿电压保持层122、p区123、n+区124、p+区125、氧化物膜126、源电极111、上源电极127、栅电极110和漏电极112。
在本实施例中，碳化硅衬底81具有n型导电性，并且如实施例1中所述，其具有支撑部30和单晶衬底11。漏电极112设置在支撑部30上，使得支撑部30位于漏电极与单晶衬底11之间。缓冲层121设置在单晶衬底11上，使得单晶衬底11位于缓冲层与支撑部30之间。
缓冲层121具有n型导电性，并且其厚度为例如0.5μm。缓冲层121中的n型导电性杂质的浓度为例如5×1017cm-3。
击穿电压保持层122形成在缓冲层121上，并且其由具有n型导电性的碳化硅形成。击穿电压保持层122的厚度为10μm，并且n型导电性杂质的浓度为5×1015cm-3。
在击穿电压保持层122的表面上，形成彼此间隔开的具有p型导电性的多个p区123。在p区123中，在p区123的表面层处形成n+区124。在靠近n+区124的位置处形成p+区125。形成氧化物膜126，其从一个p区123上的n+区124上方延伸到暴露在两个p区123之间的击穿电压保持层122、另一个p区123和所述另一个p区123中的上述n+区124的上方。在氧化物膜126上形成栅电极110。另外，在n+区124和p+区125上，形成源电极111。在源电极111上形成上源电极127。
在从氧化物膜126与半导体层中的每个、即n+区124、p+区125、p区123和击穿电压保持层122之间的界面开始的10nm内的区域中，氮原子的最高浓度至少为1×1021cm-3。因此，可以提高尤其氧化物膜126下方的沟道区域(p区123中与位于n+区124和击穿电压保持层122之间的氧化物膜126接触的部分)处的迁移率。
接着，将描述制造半导体器件100的方法。虽然图16至图19中示出仅在单晶衬底11至19(图1)之中的单晶衬底11附近进行的处理步骤，但是在单晶衬底12至19中的每个单晶衬底附近执行类似的处理步骤。
首先，在衬底准备步骤(步骤S110：图15)中，准备碳化硅衬底81(图1和图2)。碳化硅衬底81具有n型导电性。
参照图16，在外延层形成步骤(步骤S120：图15)中，采用以下方式来形成缓冲层121和击穿电压保持层122。
首先，在碳化硅衬底81的单晶衬底11的表面上，形成缓冲层121。缓冲层121形成在具有n型导电性的碳化硅上，并且以举例的方式，其是厚度为0.5μm的外延层。另外，缓冲层121中的导电杂质的浓度为例如5×1017cm-3。
接着，在缓冲层121上形成击穿电压保持层122。具体来讲，通过外延生长来形成由具有n型导电性的碳化硅形成的层。例如，击穿电压保持层122的厚度为10μm。击穿电压保持层122中的n型导电杂质的浓度为例如5×1015cm-3。
参照图17，在注入步骤(步骤S130：图15)处，采用以下方式来形成p区123、n+区124和n+区125。
首先，将p型杂质选择性地引入到击穿电压保持层122的一部分，使得形成p区123。接着，将n型导电杂质选择性地引入到指定区域，以形成n+区124，并且将p型导电杂质选择性地引入到指定区域，以形成p+区125。使用由例如氧化物膜形成的掩模来进行选择性引入杂质。
在如此的注入步骤之后，进行激活退火处理。以举例的方式，在氩气气氛中、在1700℃的加热温度处退火30分钟。
参照图18，执行栅绝缘膜形成步骤(步骤S140：图15)。具体来讲，形成氧化物膜126以覆盖击穿电压保持层122、p区123、n+区124和p+区125。可以通过干法氧化(热氧化)来形成膜。例如，用于进行干法氧化的条件为：加热温度为1200℃且加热时间为30分钟。
此后，进行氮气退火步骤(步骤S150)。具体来将，在一氧化氮(NO)气氛中进行退火。例如，用于进行这个工艺的条件为：加热温度为1100℃且加热时间为120分钟。结果，在击穿电压保持层122、p区123、n+区124和p+区125中的每个与氧化物膜126之间的界面附近引入氮原子。
在使用一氧化氮进行退火步骤之后，可以使用氩(Ar)气作为惰性气体进行退火。例如，用于这个工艺的条件是：加热温度为1100℃且加热时间为60分钟。
参照图19，通过电极形成步骤(步骤S160：图15)，采用以下方式来形成源电极111和漏电极112。
首先，使用光刻法，在氧化物膜126上形成具有图案的抗蚀剂膜。使用抗蚀剂膜作为掩模，通过蚀刻来去除氧化物膜126位于n+区124和p+区125上的部分。因此，在氧化物膜126中形成开口。接着，导电膜被形成为接触开口中的n+区124和p+区125中的每个。然后，去除抗蚀剂膜，由此去除(剥离)导电膜的位于抗蚀剂膜上的部分。导电膜可以是金属膜，并且以举例的方式，其由镍(Ni)形成。作为该剥离的结果，形成源电极111。
这里，优选地执行用于合金的热处理。通过举例的方式，在作为惰性气体的氩(Ar)气气氛中、950℃的加热温度处进行热处理2分钟。
再次参照图14，在源电极111上形成上源电极127。另外，在碳化硅衬底81的背面上形成漏电极112。在氧化物膜126上形成栅电极110。通过上述步骤，得到半导体器件100。
注意的是，可以使用与本实施例具有相反导电类型、即p型和n型颠倒的结构。
另外，用于制造半导体器件100的碳化硅衬底不限于根据实施例1的碳化硅衬底81，并且其可以是碳化硅衬底82至86(实施例2至6)中的任一个。
另外，虽然将垂直型DiMOSFET描述为实例，但可以使用根据本发明的半导体衬底制造其他半导体器件。例如，可以制造RESURF-JFET(减小的表面场-结型场效应晶体管)或肖特基二极管。
实例
将具有的直径为100mm、厚度为300μm、多型4H、面取向为(03-38)、n型杂质浓度为1×1020cm-3、微管密度为1×104cm-2且堆叠差错密度为1×1015cm-1的碳化硅晶片准备作为支撑部30(图3)。将具有20×20mm的正方形形状、厚度为300μm、多型4H、面取向为(03-38)、n型杂质浓度为1×1019cm-3、微管密度为0.2cm-2且堆叠差错密度为1cm-1的碳化硅晶片准备作为单晶衬底组10中的每个单晶衬底，也就是说，单晶衬底11至19(图1)中的每个单晶衬底。另外，将石墨片准备作为第一加热体91和第二加热体92中的每个。
单晶衬底11至19在第一加热体91上被布置成矩阵。在单晶衬底组10上，放置支撑部30。然后，将第二加热体92放置在支撑部30上。以此方式，准备由第一加热体91、单晶衬底组10、支撑部30和第二加热体92组成的堆叠体。
上述的堆叠体被容纳在加热设备的隔热容器40(图3)中。接着，将隔热容器40中的气氛设定为1Pa压力的氮气气氛。此后，通过加热器50将隔热容器40中的温度加热至大约2100℃。这里，通过加热器50进行加热，与第一加热体91相比，加热器50的位置更靠近第二加热体92。结果，使第二加热体92的温度高于第一加热体91。因此，使面对第一加热体91的单晶衬底组10的温度低于面对第二加热体92的支撑部30的温度。这种状态保持24小时，以获得热处理。结果，得到碳化硅衬底81(图1、图2)。
碳化硅衬底81的支撑部30的每单位体积的空洞数目为10cm-3或更高。另外，支撑衬底30中的杂质浓度为5×1020cm-3。具体来讲，使热处理后的支撑部30的杂质浓度高于热处理前的值1×1020cm-3。这是因为考虑到支撑部30吸收上述气氛中的氮。
用SEM(扫描电子显微镜)检测碳化硅衬底81的横截面，并且发现在热处理前已经存在于单晶衬底11和支撑部30之间的界面处的间隙GQ(图5)基本上消失。
在本实施中，使单晶衬底11的温度低于热处理中的支撑部30的温度，同时在没有这种温度差异的情况下进行热处理的实验。结果，发现与本发明的实例相比，留下了更多间隙GQ。
作为本发明实例的另外的样品，通过与上述相同的方法，针对面取向(0001)和(03-38)中的每个，制造直径为50mm、75mm、100mm、125mm和150mm的碳化硅衬底。作为对比例，准备由与以上提及的尺寸相对应的单晶形成的衬底。这些衬底中的每个经历离子注入和激活退火。用于激活退火的条件是：气氛是Ar气氛；压力为90kPa；热增加速率为100℃/min；温度为1800℃；并且保持时间为30分钟。
测量以上述方式得到的每个衬底的翘曲。结果在表1中示出。
[表1]
Figure BPA00001424852800191
这些结果表明，在本发明的样品中，衬底的翘曲可以进一步减少。
另外，测量每个衬底发生破裂的可能性。结果如表2中所示。
[表2]
Figure BPA00001424852800201
这些结果表明，在本发明的样品中，可以减小破裂的可能性。
虽然在以上实例中Ar气氛用于激活退火，但是当使用诸如He或N2气体气氛的其他惰性气体气氛时观察到类似结果。
研究碳化硅衬底81的支撑部中的每单位体积的空洞数目与衬底翘曲之间的相关性。发现，每单位体积的空洞数目越少，衬底的翘曲越大。另外发现，当每单位体积具有1μm3或更大体积的空洞的数目小于10cm-3。
这里已描述的实施例只是实例并且不应该被理解为是限制性的。本发明的范围由每个权利要求结合适当考虑对实施例的书面描述来确定，并且本发明的范围包含权利要求中语言的含义内且等价于权利要求中语言的修改。
对附图标记的描述
11单晶衬底(第一单晶衬底)、12单晶衬底(第二单晶衬底)、13-19单晶衬底、20填充部、30支撑部、41单晶衬底(第三单晶衬底)、81-86碳化硅衬底、91第一加热体、92第二加热体、100半导体器件、R1、R3-R6衬底区域。

Claims (14)

1.一种碳化硅衬底(81)，其包括：
衬底区域(R1)，所述衬底区域(R1)包括第一单晶衬底(11)，所述第一单晶衬底具有彼此相反的第一正面(F1)和第一背面(B1)、以及连接所述第一正面和所述第一背面的第一侧面(S1)；以及，
支撑部(30)，所述支撑部(30)与所述第一背面相接合；
其中，所述第一单晶衬底的位错密度低于所述支撑部的位错密度，并且所述衬底区域和所述支撑部中的至少一个具有空洞。
2.根据权利要求1所述的碳化硅衬底(81)，其中，
所述支撑部中每单位体积的空洞数目大于所述第一单晶衬底中每单位体积的空洞数目。
3.根据权利要求1所述的碳化硅衬底(81)，其中，
所述第一单晶衬底具有作为每单位体积的杂质浓度的第一浓度，所述支撑部具有作为每单位体积的杂质浓度的第二浓度，并且所述第二浓度高于所述第一浓度。
4.根据权利要求1所述的碳化硅衬底(81)，其中，
所述衬底区域包括第二单晶衬底(12)，所述第二单晶衬底(12)具有彼此相反的第二正面(F2)和第二背面(B2)、以及连接所述第二正面和所述第二背面的第二侧面(S2)，并且所述第二背面与所述支撑部相接合。
5.根据权利要求4所述的碳化硅衬底，其中，
所述衬底区域包括被定位在彼此面对的所述第一侧面和所述第二侧面之间的空间部(GP)，并且所述空间部具有部分地填充该空间部的填充部(20)。
6.根据权利要求5所述的碳化硅衬底，其中，
所述第一单晶衬底具有第一孔隙率，所述空间部具有第二孔隙率，并且所述第二孔隙率高于所述第一孔隙率。
7.根据权利要求1所述的碳化硅衬底(86)，其中，
所述衬底区域包括与所述第一单晶衬底的所述第一正面相接合的第三单晶衬底(41)。
8.根据权利要求1所述的碳化硅衬底，其中，
在所述支撑部中的每单位体积的空洞数目为至少10cm-3。
9.根据权利要求8所述的碳化硅衬底，其中，
所述空洞数目涉及具有至少为1μm3的体积的空洞。
10.根据权利要求1所述的碳化硅衬底，其中，
所述第一正面相对于{0001}面具有至少50°且至多65°的偏离角。
11.根据权利要求10所述的碳化硅衬底，其中，
由所述第一正面的偏离取向与所述第一单晶衬底的<1-100>方向所形成的角度至多为5°。
12.根据权利要求11所述的碳化硅衬底，其中，
在所述第一单晶衬底的<1-100>方向上，所述第一正面相对于{03-38}面的偏离角至少为-3°且至多为5°。
13.根据权利要求10所述的碳化硅衬底，其中，
由所述第一正面的偏离取向与所述第一单晶衬底的<11-20>方向所形成的角度至多为5°。
14.根据权利要求1所述的碳化硅衬底(81)，其中，
通过切片来形成所述第一单晶衬底的所述第一背面(B1)。
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