CN109155337B - 使用沟道区延伸部在碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽 - Google Patents

使用沟道区延伸部在碳化硅金属氧化物半导体（mos）器件单元中的电场屏蔽 Download PDF

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Abstract

本文中公开的主题涉及半导体功率器件，例如碳化硅(SiC)功率器件。具体而言，本文中公开的主题涉及形式为沟道区延伸部的屏蔽区，其减小在反向偏置下半导体器件的相邻器件单元的阱区之间存在的电场。所公开的沟道区延伸部具有与沟道区相同的导电类型，并从沟道区向外延伸并进入第一器件单元的JFET区中，使得沟道区延伸部和具有相同导电类型的相邻器件单元的区之间的距离小于或等于平行JFET宽度。所公开的屏蔽区实现相对于相当尺寸的常规带状器件的优异性能，同时仍提供相似的可靠性(例如在反向偏置时长期的高温稳定性)。

Description

使用沟道区延伸部在碳化硅金属氧化物半导体(MOS)器件单 元中的电场屏蔽
相关申请的交叉引用
本申请要求2016年5月23日提交的名称为“ELECTRIC FIELD SHIELDING INSILICON CARBIDE METAL-OXIDE-SEMICONDUCTOR(MOS)DEVICE CELLS”的美国临时申请序列第62/340,396号的优先权，出于所有目的，该申请通过引用被全文并入本文中。
背景技术
本文中公开的主题涉及半导体功率器件，例如，碳化硅(SiC)功率器件，包括场控晶体管(例如MOSFET、DMOSFET、UMOSFET、VMOSFET、沟道MOSFET等)、绝缘栅双极晶体管(IGBT)和绝缘基极MOS控制的晶闸管(IBMCT)。
此部分旨在向读者介绍可能与本公开的各种方面相关的技术的各种方面，这些方面在下文中描述及/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各种方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
功率转换器件广泛用在现代电力系统中，将一种形式的电功率转换成另一种形式，用于由负载消耗。许多电力电子系统利用各种半导体器件和部件，例如晶闸管、二极管和各种类型的晶体管(例如金属氧化物半导体场效应晶体管(MOSFET))、绝缘栅双极晶体管(IGBT)和其它适合晶体管)。
具体而言，对于高频、高电压和/或高电流应用，碳化硅(SiC)器件可以在高温操作方面提供许多优点，相比对应的硅(Si)器件，有减小的传导和开关损耗以及较小的管芯尺寸。然而，SiC还提出相对于Si的许多技术和设计挑战，例如在SiC器件制造中的较低掺杂剂扩散，以及操作中(例如在反向偏置下)SiC器件内的较高电场。尽管SiC器件的SiC部分对这些较高电场可能是鲁棒的，但SiC器件的其它部分，例如氧化硅(SiO2)介电层可能在这些较高电场下失效。因此，期望开发SiC器件设计，其能减小高电场，以提高器件可靠性，而不实质降低器件性能。
附图说明
当参考附图阅读以下详细描述时，本发明的这些和其它特征、方面以及优点将变得更好的理解，其中在整个附图中，相同的标号表示相同的部件，其中：
图1A是典型的平面MOSFET器件的示意图；
图1B是图示典型的MOSFET器件的各个区域的电阻的示意图；
图2是包括典型的MOSFET器件结构的SiC层的表面的自顶向下视图，该MOSFET器件结构具有带状单元布局；
图3是包括许多方形半导体器件单元的SiC层的自顶向下视图；
图4是包括许多交错的方形半导体器件单元的SiC层的自顶向下视图；
图5是包括许多六边形半导体器件单元的SiC层的自顶向下视图；
图6是描绘SiC层的部分中及设置在SiC层上方的介电层的部分中的标准化电场强度的图形，其中，在反向偏置下SiC层的部分设置在未屏蔽方形器件单元的平行部分之间；
图7A是描绘在SiC层的部分中及设置在SiC层上方的介电层的部分中的标准化电场强度的图形，其中，在反向偏置下SiC层的部分设置在未屏蔽方形器件单元的阱区的角之间；
图7B是根据本技术的实施例描绘在SiC层的部分中及设置在SiC层上方的介电层的部分中的标准化电场强度的图形，其中，SiC层的部分设置在由沟道区延伸部屏蔽并以反向偏置操作的方形器件单元的阱区的角之间；
图8-10是根据本技术的实施例具有器件布局的SiC层的自顶向下视图，器件布局包括许多方形SiC器件单元，其带有不同示例的沟道区延伸部；
图11-16是根据本技术的实施例具有器件布局的SiC层的自顶向下视图，器件布局包括许多长矩形SiC器件单元，其带有不同示例的沟道区延伸部；
图17-22是根据本技术的实施例具有器件布局的SiC层的自顶向下视图，器件布局包括许多六边形SiC器件单元，其带有不同示例的沟道区延伸部；
图23和图24是根据本技术的实施例具有器件布局的SiC层的自顶向下视图，器件布局包括许多长六边形SiC器件单元，其带有不同示例的沟道区延伸部；以及
图25-27是根据本技术的实施例具有器件布局的SiC层的自顶向下视图，器件布局包括许多方形SiC器件单元，其带有不同示例的沟道区延伸部和源极区延伸部。
具体实施方式
下文将描述一个或多个具体实施例。为了提供这些实施例的简要描述，并不在本说明书中描述实际实施方案的所有特征。应了解，在如任何工程或设计项目的任何此类实际实施方式的开发过程中，众多针对实施方式的决定必须实现开发者的具体目标，例如遵守可能在各个实施方式之间变化的相关系统和相关商业约束。此外，应当理解的是，这种开发工作可能复杂且耗时，但是对于受益于本公开的普通技术人员来说，这仍是常规的设计、生产和制造工作。
在介绍本发明的各种实施例的元件时，冠词“一个(a/an)”和“所述”旨在意味着存在所述元件中的一个或多个。术语“包括”和“具有”旨在为包括性的并且意味着可能存在除了所列元件之外的额外元件。另外，应理解，引用本公开的“一个实施例”或“一实施例”并非意欲被解释为排除也结合所叙述特征的另外的实施例的存在。可以认识到，为了简单起见，目前公开的特征的形状、位置和排列图示和描述为是相对理想的(例如方形、矩形和六边形单元及具有完美直的和对准的特征的屏蔽区)。然而，如本领域技术人员可认识到，过程变形和技术限制可导致不太理想形状的蜂窝(cellular)设计，或者不规则特征仍可以在本技术的精神内。因此，如本文中使用术语“基本上”描述特征的形状、位置或排列时，旨在包括理想或目标形状、位置和排列以及由于半导体制造工艺的差异造成的不完美实施的形状、位置和排列，如本领域技术人员可以认识到的。另外，半导体器件单元在本文中描述为“在表面处”、“在表面中”、“在表面上”或“沿半导体层的表面”设置或制造，其旨在包括这样的半导体器件单元，其具有设置在大块半导体层内的部分，在半导体层的表面的近侧设置的部分，甚至与半导体层的表面一起设置的部分和/或设置在半导体层的表面之上或顶部的部分。
现代电力电子器件的基本构建块之一是场效应晶体管(FET)器件。例如，图1A图示了平面n沟道场效应晶体管即DMOSFET，以下MOSFET器件10，的有源单元。可以认识到，为了更清楚地图示MOSFET器件10的某些部件以及下面讨论的其它器件，可以省略某些通常理解的设计元素(例如顶部金属化、钝化、边缘端接等)。
图1A图示的MOSFET器件10包括半导体器件层2(例如，外延SiC层)，半导体器件层2具有第一表面4和第二表面6。半导体器件层2包括漂移区16和阱区18，漂移区16具有第一导电类型(例如n型漂移层16)，阱区18具有第二导电类型(例如，p阱18)并邻近漂移区16且在第一表面4的近侧设置。半导体器件层2还包括源极区20，源极区20具有第一导电类型(例如n型源极区20)，邻近阱区18且在第一表面4的近侧。介电层24(也称作栅极绝缘层或栅极介电层)设置在半导体器件层2的第一表面4的一部分上，以及栅电极26设置在介电层24上。半导体器件层2的第二表面6是衬底层14(例如SiC衬底层)，并且漏极接触12沿衬底层14设置在器件10的底部。
在导通状态操作中，适当的栅极电压(例如处于或超过MOSFET器件10的阈值电压(VTH)可以使逆转层形成于沟道区28中，以及在结型场效应晶体管(JFET)区29中由于载流子的积累形成增强的导电路径，允许电流从漏极接触12(即漏电极)流到源极接触22(即源电极)。应当认识到，对于本文中讨论的MOSFET器件，沟道区28通常可以限定为设置在栅电极26和栅极介电(gate dielectric)24下方的阱区18的上部。而且，尽管在SiC MOSFET器件的背景下在下面讨论本方法，但应当认识到，本方法可以适用于其它类型的材料系统(例如，硅(Si)、锗(Ge)、氮化铝(AIN)、氮化镓(GaN)、砷化镓(GaAs)、钻石(C)或任何其它适合的宽带隙半导体)以及使用n沟道和p沟道设计的其它类型的器件结构(例如，UMOSFET、VMOSFET、绝缘栅双极晶体管(IGBT)、绝缘基极MOS控制的晶闸管(IBMCT)或任何其它适合的FET和/或MOS器件)。
图1B是图1A的SiC器件10的示意性横截面图。图1B中图示的MOSFET器件10的源极接触22通常提供到源电极的欧姆连接，且设置在源极区20的部分和阱区18的部分上。源极接触22通常是金属界面，金属界面包括位于MOSFET器件10的这些半导体部分和金属源电极之间的一个或多个金属层。为清楚起见，设置在接触22下方的MOSFET器件10的源极区20(例如n+源极区20)的部分在本文中可以更具体地称作MOSFET器件10的源极接触区42。类似地，MOSFET器件10的阱区18的部分可以比阱区18的其余部分以更高的水平掺杂，其在本文中可以更具体地称作MOSFET器件10的体区39(例如，p+体区39)。为清楚起见，设置在接触22下方(例如由接触22覆盖、直接电连接到接触22)的体区39的部分在本文中可以更具体地称作MOSFET器件10的体接触区44(例如p+体接触区44)。
如图1B中所示，MOSFET器件10的各个区域可分别具有关联的电阻，MOSFET器件10的总电阻(例如导通状态电阻，Rds(on))可以表示为这些电阻中的每一个的总和。例如，如图1B中所图示，MOSFET器件10的导通状态电阻，Rds(on)可以近似为以下的总和：电阻Rs 30(例如源极区20的电阻和接触22的电阻)；电阻Rch 32(例如，图1A中图示的区域28的逆沟道电阻)；电阻Racc 34(例如，栅极氧化物24和位于阱区18之间的漂移层16的部分之间的积累层的电阻)；电阻RJFET 36(例如阱区18之间的未耗尽颈区的电阻)；电阻Rdrift 38(例如关于漂移层16的电阻)；以及电阻Rsub 40(例如关于衬底层14的电阻)。注意，图1B中图示的电阻{ut}不旨在是穷举的，其它电阻(例如，漏极接触电阻、扩散电阻等)可能潜在地存在于半导体器件10内。
在某些情况下，图1B中图示的一个或两个电阻分量可以主导半导体器件10的传导损耗，并且解决这些因素可显著影响Rds(on)。例如，对于漂移电阻38、衬底电阻40和接触电阻30较不显著(与其它电阻部件相比)的器件，例如低压器件或遭受低逆转层迁移率的器件(例如SiC器件)，沟道电阻(Rch 32)可占器件传导损耗的很大部分。通过另外的示例，在中高压器件中，JFET区电阻(RJFET 36)可以占总传导损耗的相当大的部分。
图2图示了包括MOSFET器件结构41的半导体器件层2的自顶向下视图，MOSFET器件结构41具有常规的带状单元布局。在尺寸方面，常规的MOSFET器件结构41可以描述为具有特定的沟道长度(Lch 43)，从沟道区到欧姆区的长度(Lch_to_ohm 45)，欧姆区的宽度(Wohm 47)和JFET区的宽度(WJFET 49)。尽管在图2中图示的常规带状单元布局提供良好的可靠性(例如长期的高温性能)，但MOSFET器件结构41的相对高的沟道电阻(Rch 32)和JFET电阻(RJFET36)导致相对高的Rds(on)，这降低了器件的电性能。
可以减小半导体器件的沟道电阻(Rch 32)和JFET电阻(RJFET 36)的一种方式是通过使用蜂窝(cellular)器件设计。图3-5图示了具有不同的常规蜂窝设计和布局的半导体器件层2的自顶向下视图。这些常规设计可以描述为相对于下面讨论的本技术的屏蔽器件单元是没有屏蔽的。可以认识到，对于图3-5以及对于下面呈现的器件单元的自顶向下视图，器件单元的某些特征(例如栅极接触26、介电层24、接触22)被省略，以提供对半导体器件层2的表面的不阻挡视图。具体来说，图3图示了对齐布局51中的方形器件单元50，而图4图示了交错或偏置布局52的方形蜂窝器件单元50。图5图示了对齐布局55的六边形器件单元54。通常，图3-5中示出的所图示的单元设计和布局使得通过相对于图2中图示的带状单元布局减小沟道电阻(Rch 32)和JFET电阻(RJFET 36)，来减小Rds(on)。例如，假设类似的工艺/技术限制尺寸(例如，相同的Lch43、Lch_to_ohm45、Wohm47和WJFET49)，相比图2的带状器件41，图3的方形器件单元50提供低大约20％的Rds(on)。可以认识到，本文中图示的布局使用几个器件单元，这几个器件单元代表在半导体表面2上的半导体器件的许多器件单元的子集。
在图3-5中，图示的常规方形器件单元50和六边形器件单元54分别包括设置在每个单元的中心65中的体接触区44，如图1B中图示，所述体接触区44为阱区18的一部分。体接触区44被源极区20围绕。更具体而言，每个单元的体接触区44可以被源极区20的源极接触区42围绕，其中，源极接触区42的掺杂可以与源极区20的其余部分相同。每个单元的源极区20被沟道区28围绕，如在图1A和图1B中图示，沟道区28也是阱区18的一部分。沟道区28又被JFET区29围绕。通常，JFET区29的特定部分的宽度限定为在具有与JFET区29的掺杂类型(例如n型)相反掺杂类型(例如p型)的区域之间的最短的距离。尽管每个器件单元在单元的周界周围包括JFET区29，这些JFET区29有时为了简单可以统称为半导体器件层2的JFET区29。还可以认识到，半导体器件层2，源极区20，包括源极接触区42，和JFET区29具有第一导电类型(例如n型)，而阱区18，包括体接触区44和沟道区28具有第二导电类型(例如p型)。如本文中所使用，当两个单元的边界的任何部分接触(例如沿器件单元边界的一侧68或者在器件单元边界的一角69)时，两个器件单元可以称作相邻单元或邻近单元。因此，可以认识到，图3的每个方形器件单元50具有八个相邻或邻近单元，而图4的每个交错方形单元50和图5的每个六边形器件单元54具有六个相邻或邻近单元。
尽管图3-5中图示的蜂窝设计可以相对于图2中图示的带状单元布局实现较低Rds(on)，但目前认为这种蜂窝设计可能在阻断条件下，在相邻器件单元的阱区的角之间的JFET区29的部分中具有基本上更高的电场。对于SiC MOS器件，当器件单元在反向偏置下操作时，设置在JFET区29之上(图1和图2中图示)的介电层24(例如，SiO2)中的电场可以是比Si器件高十倍左右。尽管SiC通常对更高的电场是鲁棒的，但介电层24可能在长期操作中经历击穿，导致给SiC器件单元50和54带来可靠性问题。
具体而言，在SiC MOSFET中，在反向偏置下，在图3-5中图示的相邻器件单元50和54的阱区的角之间的JFET区29的最宽部分中存在的电场比JFET区29的其它部分中的电场基本上更高。如图3中图示，在器件单元50的沟道区28的角之间的对角距离60比在相邻器件单元50的沟道区28的平行部分(即WJFET，parallel 49)之间的距离49更大。图6是绘制对于沿图3中图示的箭头64设置的未屏蔽区器件单元50的部分，在反向偏置下电场(任意单位(au))的强度的图形70。更具体而言，图6包括图示图1A中的JFET区29中的电场的第一曲线72，并包括第二曲线74，第二曲线74图示例如对于示例未屏蔽器件单元50(即1200V SiC MOSFET方形器件单元，具有8x1015em-3外延掺杂和11μm厚的漂移层，其中，WJFET，parallel 49为2.6μm)，在Vas＝1200V时介电层24(如图1A和图1B中图示)中的电场。如图6的图形70图示，在器件单元50的中心65(即在x＝0μm)，半导体器件层2和介电层24两者中的电场较低，并且在JFET区29的中间(即在近似x＝4.7μm)电场增大到最大场强。
图7A是描绘在反向偏置下对于未屏蔽SiC器件单元50的部分的电场强度(任意单位(au))的图形80，其中，所述部分沿图3中图示的对角箭头66设置。与图6类似，对于具有图6指示的相同尺寸和条件的示例常规SiC器件单元50，图7A的图形80包括第一曲线82，且包括第二曲线84，第一曲线82图示半导体器件层2中的电场，第二曲线84图示设置在半导体器件层2之上的介电层24(如图1A和图1B中图示)中的电场。如图7A图示，在常规SiC器件单元50的中心(即在x＝0μm)，电场较低，且通过常规器件单元50的角对角线移动，在JFET区29中间(即在近似x＝6.65μm)，电场增大到峰值场强。与图6和图7相比，对于示例未屏蔽SiC方形单元50，在单元角之间的峰值或最大电场(即沿图3的箭头66的距离60)比单元50的平行部分之间(即沿图3的箭头64的距离49)的峰值或最大电场近似高20％。结果，如图7A中所示，介电层24中的峰值电场在相邻器件单元50的阱区18的角之间(例如在相邻器件单元的沟道区28的角之间，在相邻单元相接的角69处)更大，这可能导致这种未屏蔽器件单元50的长期可靠性问题。
出于这种考虑，本实施例涉及这样的蜂窝器件设计，其结合有形式为沟道区28的植入延伸部的一个或多个屏蔽区，其在相邻器件单元的角69相接的位置减小JFET区29(以及在图1B中图示的栅极介电层24)中的电场，而不显著增大Rds(on)。因此，目前公开器件的屏蔽区被设计成使得植入延伸部和相邻器件单元的阱区之间的距离小于或等于相邻器件单元的阱区的平行部分之间的距离。因此，目前的设计确保JFET区29没有任何部分比在相邻器件单元的沟道区的平行部分之间的JFET区29的宽度(即WJFET，parallel49)更宽。此外，目前的设计保持沟道区宽度和/或JFET区密度大于或等于具有相当尺寸(例如相同的Lch、Lch_to_ohm、Wohm)的常规带状器件(例如图2的带状器件单元41)的沟道区宽度和/或JFET区密度。因此，目前公开的屏蔽器件单元提供相对于相当尺寸的常规带状器件单元的优异性能，同时仍提供类似的可靠性(例如长期的高温稳定性)。而且，目前公开的蜂窝设计的屏蔽区可以与器件单元的其它特征同时植入，因此并不增加制造的复杂性或成本。
出于前述考虑，本实施例涉及包括为沟道区延伸部的屏蔽区的器件单元设计。如本文中所使用的“延伸部”指将器件单元的特征(例如沟道区28)延伸到其典型边界之外的大体上的植入区。具体而言，某些公开的器件设计和布局在每个器件单元典型地包括至少一个沟道区延伸部。如本文中所使用的“沟道区延伸部”为器件单元的沟道区28的延伸部(其为阱区18的一部分，如图1A和图1B图示)，其向外突出到多个器件单元相接的JFET区29的部分中。如下面所讨论，由于第一器件单元的沟道区延伸部和相邻器件单元的阱区之间的距离限定JFET区的此部分的宽度，所公开的沟道区延伸部确保JFET区29没有任何部分比WJFET，parallel 49宽，抑制了前述的电场，提高了器件可靠性，且减小局部漏致势垒降低(DIBL)。
也可以认识到，可以使用与用来形成阱区18相同的植入步骤形成所公开的沟道区延伸部，因此，在掺杂浓度和深度方面，沟道区延伸部可以与阱区18基本上相同。另外，所公开的沟道区延伸部可以具有特定的宽度或最大宽度，其大致比在阱植入处理中限定的其它特征的宽度(例如阱区18的宽度)要小。在某些实施例中，所公开的沟道区延伸部可以具有宽度，该宽度由实际上较不可达到的极限限定或限制，用于使用本植入技术限定特征。如下面所讨论，在某些实施例中，器件单元的沟道区延伸部的宽度可以大于两倍的器件单元的沟道长度(即＞2Lch)，且器件单元还可包括在与沟道延伸部相同的方向上延伸的源极区延伸部。如本文中所使用的“源极区延伸部”是在与沟道延伸部相同的方向上延伸的器件单元的源极区20的延伸部。
图8-27图示了具有各种布局的半导体层2的实施例的自顶向下视图，所述布局包括设置在否则将为JFET区的最宽部分(即在相邻器件单元的阱区之间)中的至少一个沟道延伸部，以减小JFET区的此部分中的电场。更具体而言，图8-10图示了方形器件单元的示例布局，图11-16图示了长矩形器件单元的示例布局，图17-22图示了六边形器件单元的示例布局，图23和图24图示了长六边形器件单元的示例布局，以及图24-27图示了还包括源极区延伸部的方形器件单元的示例布局，其中，每种布局包括多个沟道区延伸部。图11-16的长矩形器件单元和图23和图24的长六边形器件单元可包括均于2014年6月24日提交的共同待决的美国专利申请第14/313,785和14/313,820号中描述的一个或多个特征，出于所有目的，这两个申请通过引用被全文并入本文中。可以认识到，尽管下面呈现了器件和布局的许多个不同的示例实施例，但这些仅旨在是示例。因此，在其它实施例中，本方法的沟道区延伸部可以具有其它形状(例如方形、圆形、弯曲、变化的宽度、细长或畸变形状)，而不否定本方法的效果。还可以认识到，图8-27中图示的所公开蜂窝布局实施例的沟道和/或JFET密度通常大于图2中图示的具有相同设计参数的带状器件单元布局41的沟道和/或JFET密度。
出于前述考虑，图8图示了根据本技术的实施例的包括许多个方形器件单元1092的器件布局1090。图示的方形器件单元1092各自包括将沟道区28延伸到JFET区29中的单个沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1092的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1092的区域之间)的所有距离60小于或等于在相邻单元1092的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。在某些实施例中，沟道区延伸部1094的宽度1096可以小于大约1μm(例如在大约0.1μm到大约1μm之间)，或者小于大约0.5μm(例如在大约0.1μm到大约0.5μm之间)。此外，图8中图示的沟道区延伸部1094基本上在相同的方向上定向，意味着他们从每个单元1092的相同角延伸，且延伸方向基本上彼此平行。可以认识到，在某些实施例中，沟道区延伸部1094可以与器件单元的对角线不对齐，或者在相对于彼此的平行方向上定向，如图8中图示。还可以注意，类似于图8中图示的实施例，所公开的沟道区延伸部当沿箭头1098移动时提供电场的减小，如关于图7B在下面陈述的。可以认识到，对于许多图示的实施例，沟道区延伸部1094并不从沟道区28的所有角或所有侧延伸。
为了图示由所公开的沟道区延伸部1094提供的改进，图7B是描绘对于在反向偏置下图8的SiC器件单元1092的实施例的部分的电场的幅值(与图6和图7A相同的任意单位(a.u.))的图形86，其中，器件单元1092的特定部分沿图8中图示的对角箭头1098设置。与图6和图7A类似，对于具有与图6和图7A中表示的未屏蔽器件单元相同尺寸的示例SiC器件单元1092，图7B的图形86包括图示SiC层2中的电场的第一曲线87，并包括图示设置在SiC层2上方的介电层24(如图1A和图1B图示)中的电场的第二曲线88。如图7B中图示，在SiC器件单元1092的中心65(即在x＝0μm)，SiC层2和介质层24两者中的电场较低，且通过器件单元1092的角对角线移动，电场在达到沟道区延伸部1094(即在大约x＝5.75μm)之前增大到峰值场强(即在大约x＝5.5μm)，且之后电场的幅值大幅下降。如由曲线88所示，在介电层24中还观察到对应的下降。比较图7A和图7B，图8的(即沿箭头1098)屏蔽的SiC器件单元1092的阱区的角之间的峰值或最大电场比对于图3的未屏蔽SiC方形单元50的角(即沿箭头66)之间的峰值或最大电场低大约20％。结果，如图7B中所示，介电层24中的峰值电场在相邻器件单元1092阱区的角之间的JFET区29的部分中较低，这可能带来改进这些SiC器件单元1092的长期可靠性。
在某些实施例中，器件单元1092的沟道区延伸部1094可一直通过JFET区29延伸，并与相邻器件单元1092的沟道区延伸部1094重叠。可以认识到，尽管此设计提供有效的屏蔽，但相对于沟道区延伸部1094不连接的设计，由于稍微较低的JFET密度，它们也会导致稍微较高的Rds(on)。例如，图9图示了根据本技术的实施例的包括许多方形器件单元1092的器件布局1100。图9的方形器件单元1092各自包括沟道区延伸部1094，沟道区延伸部1094从沟道区28的两个相对的角延伸并进入到JFET区29中，以与两个相邻器件单元1092的沟道区延伸部1094重叠。此外，图9中图示的沟道区延伸部1094基本上在相同的方向上定向，意味着它们从每个单元1092的相同角延伸，并在基本上相对于彼此平行的方向上定向。因此，沟道区延伸部1094大体上确保在相邻器件单元1092的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1092的区域之间)的所有距离60小于或等于在相邻单元1092的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
例如，还可以与方形蜂窝器件的其它布局一起使用所公开的沟道区延伸部。图10图示了根据本技术的实施例的包括许多交错的方形器件单元1092的器件布局1110。图10的单元1092的每个方形器件单元1092包括从沟道区28的两个相对侧延伸并进入到JFET区29中的沟道区延伸部1094。沟道区延伸部1094大体上确保在相邻器件单元1092的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1092的区域之间)的所有距离60小于或等于在相邻单元1092的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel49宽。
如提到的，目前公开的沟道区延伸部还可以用于具有其它单元形状的蜂窝器件。例如，图11图示了根据本技术的实施例包括许多长矩形器件单元1122的器件布局1120。图11的每个矩形器件单元1122包括从沟道区28的两个相对侧延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于或等于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图12图示了根据本技术的实施例的包括许多长矩形SiC器件单元1122的器件布局1130。图12的每个矩形器件单元1122包括从沟道区28的两个相对角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于或等于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图13图示了根据本技术的实施例的包括许多长矩形器件单元1122的器件布局1140。图13的每个矩形器件单元1122包括从沟道区28的一个角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于或等于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图14图示了根据本技术的实施例的包括许多长矩形器件单元1122的器件布局1150。图14的每个矩形器件单元1122包括从沟道区28延伸到JFET区29中的沟道区延伸部1094。更具体而言，图14的矩形器件单元1122具有从沟道区28的角延伸的第一沟道区延伸部和通过邻近该角的沟道区28的侧延伸的第二沟道区延伸部。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于或等于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图15图示了根据本技术的实施例的包括许多长矩形器件单元1122的器件布局1160。图15的每个矩形器件单元1122包括两个沟道区延伸部1094，沟道区延伸部1094将沟道区28延伸到JFET区29中，以与两个不同的相邻器件单元1122的沟道延伸部1094重叠。更具体而言，图15中图示的器件单元1122具有从沟道区28的角延伸的第一沟道延伸部1094和从邻近该角的沟道区28的侧延伸的第二沟道延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于或等于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图16图示了根据本技术的实施例的包括许多长矩形器件单元1122的器件布局1170。图16的每个矩形器件单元1122包括沟道区延伸部1094，沟道区延伸部1094从沟道区28的两个相对角延伸并进入JFET区29中，以与两个不同的相邻器件单元1122的沟道区延伸部1094重叠。因此，沟道区延伸部1094大体上确保在相邻器件单元1122的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1122的区域之间)的所有距离60小于在相邻单元1122的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
如提到的，目前公开的沟道区延伸部还可以用于具有六边形形状的蜂窝器件。例如，图17图示了根据本技术的实施例的包括许多六边形SiC器件单元1182的器件布局1180。图17的每个器件单元1182包括从沟道区28的两个相对角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图18图示了根据本技术的实施例的包括许多六边形器件单元1182的器件布局1190。图18的每个器件单元1182包括从沟道区28的两个相邻角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图19图示了根据本技术的实施例的包括许多六边形器件单元1182的器件布局1200。图19的器件单元1182的一部分包括将沟道区28延伸到JFET区29中的沟道区延伸部1094。更具体而言，图19的图示的布局1200包括：器件单元1182的第一列1202，其各自包括从器件单元1182的阱区28的两对相对角(两对相邻角)延伸的沟道区延伸部1094；之后是器件单元1182的第二列1204，其不包括沟道延伸部1094，并被相邻单元1182的沟道区延伸部1094屏蔽。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图20图示了根据本技术的实施例的包括许多六边形器件单元1182的器件布局1210。图20的每个器件单元1182包括从沟道区28的两个角延伸并进入到JFET区29中的沟道区延伸部1094。更具体而言，图20的图示布局1210包括：器件单元1182的第一列1212，其各自包括从单元1182的沟道区28的两个(例如不相邻、不相对)角延伸的沟道区延伸部1094；之后是器件单元1182的第二列1214，其各自包括从单元1182的沟道区28的两个(例如不相邻，不相对)角延伸的沟道区延伸部1094，其中，两个角对于列1212和1214是相同的。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图21图示了根据本技术的实施例的包括许多六边形器件单元1182的器件布局1220。图21的器件单元1182的一部分包括将沟道区28延伸到JFET区29中的沟道区延伸部1094。更具体而言，图21中图示的器件单元1182的一部分包括从沟道区28的所有角延伸的沟道区延伸部1094。另外，器件单元1182的剩余部分并不包括从其沟道区28延伸的沟道延伸部1094，器件单元1182相接的JFET区29的部分被相邻器件单元1182的沟道区延伸部1094屏蔽。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。此外，对于图21的器件布局1220，包括沟道区延伸部1094的器件单元1182被不包括沟道区延伸部1094的器件单元1182分开(例如隔离，在六个侧上围绕，在所有侧上围绕)。
图22图示了根据本技术的实施例的包括许多六边形器件单元1182的器件布局1230。图22的器件单元1182的一部分包括将沟道区28延伸到JFET区29中的沟道区延伸部1094。更具体而言，图22中图示的器件单元1182的一部分包括从单元1182的沟道区28的两个相对角延伸的沟道区延伸部1094。器件单元1182的另一部分包括从单元1182的沟道区28的两对相对角(或两对相邻角)延伸的沟道区延伸部1094。器件单元1182的又一部分并不包括沟道延伸部1094，且器件单元1182相接的JFET区的部分被相邻器件单元1182的沟道区延伸部1094屏蔽。因此，沟道区延伸部1094大体上确保在相邻器件单元1182的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1182的区域之间)的所有距离60小于或等于在相邻单元1182的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图23图示了根据本技术的实施例的包括许多长六边形器件单元1242的器件布局1240。图23的每个器件单元1242包括从沟道区28的两个相邻角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1242的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1242的区域之间)的所有距离60小于或等于在相邻单元1242的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图24图示了根据本技术的实施例的包括许多长六边形器件单元1242的器件布局1250。图24的每个器件单元1242包括从沟道区28的两个相对角延伸并进入到JFET区29中的沟道区延伸部1094。因此，沟道区延伸部1094大体上确保在相邻器件单元1242的阱区18和沟道区延伸部1094之间(例如在具有第二导电类型的相邻器件单元1242的区域之间)的所有距离60小于或等于在相邻单元1242的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
如提到的，在某些实施例中，器件单元的沟道区延伸部的宽度可以大于两倍的器件单元的沟道长度43(即＞2Lch)。对于这些实施例，器件单元还可包括在与沟道延伸部相同的方向上延伸的源极区延伸部，使得沟道区延伸部可在器件操作中形成导电沟道。图25-27为根据本技术的实施例的包括许多示例器件单元的器件布局的自顶向下视图，器件单元既具有沟道区延伸部也具有源极区延伸部。可以认识到，可以在用来形成器件单元的源极区20的相同植入步骤中植入这些源极区延伸部。还可以认识到，尽管图25-27的示例器件单元为方形器件单元(或变形的方形器件单元)，但根据本公开，在其它实施例中，沟道和源极区延伸部可以用于具有其它形状(例如矩形、六边形、长六边形、不规则等)的器件单元。
图25图示了根据本技术的实施例的包括许多器件单元1262的器件布局1260。图25的每个器件单元1262包括从沟道区28的一个角延伸并进入到JFET区29中的沟道区延伸部1264。对于器件单元1262，沟道区延伸部1264的宽度1096大于两倍的沟道长度43。因此，器件单元1262各自包括在与沟道区延伸部1264相同的方向上延伸的源极区延伸部1266。因此，沟道区延伸部1264大体上确保在相邻器件单元1262的阱区18和沟道区延伸部1264之间(例如在具有第二导电类型的相邻器件单元1262的区域之间)的所有距离60小于或等于在相邻单元1262的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
在某些实施例中，与沟道区延伸部类似，所公开的源极区延伸部还可以耦合到相邻器件单元的源极区延伸部。图26图示了根据本技术的实施例的包括许多器件单元1262的器件布局1270。图26的每个器件单元1262包括沟道区延伸部1264，沟道区延伸部1264将沟道区28延伸到JFET区29中，以与两个不同的相邻单元1262的沟道延伸部1264重叠。此外，对于图26中图示的器件单元1262，沟道区延伸部1264的宽度1096大于两倍的沟道长度43。器件单元1262各自包括在与沟道区延伸部1264相同的方向上延伸的源极区延伸部1266，并与两个相邻单元1262的源极区延伸部1266重叠。因此，沟道区延伸部1264大体上确保在相邻器件单元1262的阱区18和沟道区延伸部1264之间(例如在具有第二导电类型的相邻器件单元1262的区域之间)的所有距离60小于或等于在相邻单元1262的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1094大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
图27图示了根据本技术的实施例的包括许多器件单元1282的器件布局1280。图27的每个器件单元1282包括从沟道区28的两个相对侧延伸并进入到JFET区29中的沟道区延伸部1284。此外，对于器件单元1282，至少一个沟道区延伸部1284的最大宽度1096大于两倍的沟道长度43，因此，器件单元1282各自包括在与沟道延伸部1284相同的方向上延伸的源极区延伸部1286。因此，沟道区延伸部1284大体上确保在相邻器件单元1282的阱区18和沟道区延伸部1284之间(例如在具有第二导电类型的相邻器件单元1282的区域之间)的所有距离60小于或等于在相邻单元1282的阱区18的平行部分之间的距离49。换言之，沟道区延伸部1284大体上确保JFET区29没有任何部分比WJFET，parallel 49宽。
本公开的技术效果包括并入形式为沟道区延伸部的一个或多个屏蔽区的蜂窝器件设计，其减小在多个器件单元相接处JFET区的部分中的电场，而不显著增大Rds(on)。所公开的沟道区延伸部被设计成使单元阱区角和相邻器件单元阱区之间的距离小于或等于单元的阱区的平行部分之间的距离，同时保持沟道区宽度和/或JFET区密度大于或等于相当尺寸的常规带状器件单元的沟道区宽度和/或JFET区密度。因此，目前公开的屏蔽蜂窝器件单元提供相对于相当尺寸的常规带状器件单元的优异性能，同时仍提供相似的可靠性(例如长期的高温稳定性，减小的DIBL)。而且，目前公开的蜂窝设计的沟道区延伸部可以与器件单元的阱区一起植入，因此，并不增大制造的复杂性或成本。

Claims (20)

1.一种半导体器件，包括：
多个器件单元，所述多个器件单元至少部分地设置在半导体器件层中，所述半导体器件层具有第一导电类型，其中，所述多个中的每个器件单元包括：
具有第二导电类型的体区，所述体区靠近所述器件单元的中心设置；
具有所述第一导电类型的源极区，所述源极区邻近所述器件单元的所述体区设置；
具有所述第二导电类型的沟道区，所述沟道区邻近所述器件单元的所述源极区设置；以及
具有所述第一导电类型的JFET区，所述JFET区邻近所述器件单元的所述沟道区设置，
其中，所述JFET区具有在所述器件单元的所述沟道区和所述多个器件单元的相邻器件单元的沟道区的平行部分之间的平行JFET宽度，
其中，所述多个器件单元的至少一个器件单元包括具有所述第二导电类型的沟道区延伸部，所述沟道区延伸部从所述至少一个器件单元的所述沟道区向外延伸并进入所述JFET区中，使得所述至少一个器件单元的所述沟道区延伸部和具有所述第二导电类型的相邻器件单元的区域之间的距离小于或等于所述平行JFET宽度，
其中，所述至少一个器件单元的所述沟道区延伸部具有大于两倍的所述至少一个器件单元的所述沟道区的长度（Lch）的宽度，并且其中，所述至少一个器件单元包括源极区延伸部，所述源极区延伸部在与所述至少一个器件单元的所述沟道区延伸部的相同方向上从所述器件单元的所述源极区延伸。
2.根据权利要求1所述的半导体器件，其中，所述半导体器件层是碳化硅（SiC）半导体器件层。
3.根据权利要求1所述的半导体器件，其中，所述至少一个器件单元的所述沟道区延伸部和具有所述第二导电类型的相邻器件单元的所述区域之间的所述距离小于所述平行JFET宽度。
4.根据权利要求1所述的半导体器件，其中，所述至少一个器件单元的所述沟道区延伸部具有在0.1 µm到2 µm之间的宽度。
5.根据权利要求4所述的半导体器件，其中，所述至少一个器件单元的所述沟道区延伸部的宽度在0.1 µm到1 µm之间。
6.根据权利要求1所述的半导体器件，其中，所述多个器件单元的至少两个器件单元包括各自的沟道区延伸部，并且其中，所述至少两个器件单元的所述沟道区延伸部朝彼此延伸并相互重叠。
7.根据权利要求1所述的半导体器件，其中，所述多个器件单元的至少两个器件单元包括各自的沟道区延伸部和各自的源极区延伸部，并且其中，所述至少两个器件单元的所述沟道区延伸部朝彼此延伸并相互重叠。
8.根据权利要求7所述的半导体器件，其中，所述至少两个器件单元的所述源极区延伸部还朝彼此延伸并相互重叠。
9.根据权利要求1所述的半导体器件，其中，所述至少一个器件单元的所述沟道区延伸部并不通过所述至少一个器件单元的所述沟道区的所有角延伸。
10.根据权利要求1所述的半导体器件，其中，所述沟道区延伸部具有可变宽度。
11.根据权利要求1所述的半导体器件，其中，邻近所述至少一个器件单元设置的所述多个器件单元的一个或多个器件单元不包括各自的沟道区延伸部，并且其中，一个或多个器件单元的JFET区的最宽部分被至少一个相邻器件单元的沟道区延伸部屏蔽。
12.根据权利要求1所述的半导体器件，其中，所述至少一个器件单元的所述沟道区延伸部从所述器件单元的所述沟道区的至少一个角和至少一侧延伸。
13.根据权利要求1所述的半导体器件，其中，所述多个器件单元的每一个具有方形形状或六边形形状。
14.根据权利要求13所述的半导体器件，其中，所述方形是长矩形形状。
15.根据权利要求13所述的半导体器件，其中，所述六边形是长六边形形状。
16.根据权利要求1所述的半导体器件，其中，所述器件为场效应晶体管（FET）、绝缘栅双极晶体管（IGBT）或绝缘基极MOS控制的晶闸管（IBMCT）。
17.一种制造半导体器件单元的方法，包括：
将具有第一导电类型的源极区植入到具有所述第一导电类型的半导体层中；
将具有第二导电类型的阱区植入到所述半导体层中，以形成邻近所述源极区的沟道区；以及
将具有所述第二导电类型的沟道区延伸部植入到所述半导体层中，所述沟道区延伸部从所述沟道区延伸并进入所述半导体器件单元的JFET区中，其中，所述半导体器件单元的所述沟道区延伸部和具有所述第二导电类型的相邻半导体器件单元的部分之间的距离小于或等于所述器件单元的所述沟道区的平行部分和所述相邻半导体器件单元的沟道区之间的距离，
其中，植入所述阱区包括限定大于或等于两倍的所述沟道区的长度（Lch）的沟道区延伸部的宽度，且包括植入具有所述第一导电类型的源极区延伸部，所述源极区延伸部从所述源极区在与所述沟道区延伸部相同的方向上延伸。
18.根据权利要求17所述的方法，其中，所述阱区与所述沟道区延伸部同时植入。
19.根据权利要求17所述的方法，其中，所述源极区延伸部与所述源极区同时植入。
20.根据权利要求17所述的方法，其中，所述源极区在所述阱区之后植入。
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