JP4990140B2 - パワー半導体デバイス - Google Patents

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Description

本発明はパワー半導体デバイスに関し、より詳細には、基板の表面の上に分配されたセルのアレイを含み、各セルが基板表面に形成され且つベース領域により基板内で囲まれたソース領域を有するパワー半導体デバイスに関する。この種類のパワー半導体デバイスは、欧州特許明細書ＥＰ ０２ ２９１ ４５８．４の主題である。
ＭＯＳＦＥＴ（金属酸化膜半導体電界効果型トランジスタ）は、これらの通電性能及びオフ状態の電圧遮断性能が高いこと並びにオン状態での電圧降下が低いことに起因してパワーエレクトロニクス用途に使用される。産業上の利用に関して、パワーＭＯＳＦＥＴデバイスは、携帯用電子機器、電源装置、電気通信、及びとりわけ、限定ではないが特にスイッチングデバイスのような自動車用電子機器に関連する多くの産業用途といった多様なエレクトロニクス分野で一般的に使用される。
通常、パワーＭＯＳＦＥＴは、セルのアレイの各セルにおいて、ソース領域、ソース領域を囲むベース領域及びドレイン領域が交互にｐ型及びｎ型ドープされ、絶縁ゲート層が基板の表面に設けられた、基板の深さ方向に延びる構造を有する。例えば、ソース領域及びドレイン領域がｎ型であり、ベース領域がｐ型である場合、ある閾値よりも高い電圧を印加し、ソースを基準として正のバイアスをゲートにかけることにより、基板の表面とゲート層との間のゲート酸化物絶縁層の下のベース領域にｎ型反転層又はチャネルが形成され、従ってソースとドレイン領域との間の電気的接続が形成され、これによりデバイスのオン状態で電流が流れることが可能となる。デバイスがオンにされると、電気的なドレイン−ソース抵抗は、オン状態抵抗（ＲＤＳＯＮ）と呼ばれ、とりわけスイッチデバイスにおいては可能な限り低い必要がある。例えば、数十万セル／ｃｍ２のセル密度を有する高セル密度垂直絶縁ゲートＦＥＴ（ＩＧＦＥＴ）は、低単価で単位面積当たり特に低いオン状態抵抗を提供する。
オフ状態において、電圧遮断性能は降伏電圧によって制限される。通常、ＭＯＳＦＥＴデバイスの設計は、各ベースセル領域がエピタキシャル層内で電気的に絶縁されるように配置することによって、この電気絶縁の課題に対処している。理想的には、降伏電圧を向上させながら良好なスナップバックイミュニティを得て、更に非クランプ誘導性スイッチング（ＵＩＳと呼ばれる）性能を高めるために、全てのベース領域が同電位にあることが必要である。多くの場合、高い降伏電圧に対して有利なパラメータは、低いオン状態抵抗に対しては不利である。
一般的に言えば、高いエネルギー性能（ＵＩＳ）を保証するために固有ベース領域に対する良好な電気接触を維持しながら、オン状態抵抗と降伏電圧との間の折衷を更に向上させる必要性が存在し、特許明細書ＥＰ １ ３８７ ４０８はこの必要性に対処している。
米国特許明細書６０３７６３２では、基板のドレイン領域内でその表面に平行に逆の導電型の層が埋設され、電流経路として機能し空乏層が到達したときにデバイスの電極とは異なる電位に設定される複数のストリップを備えたＭＯＳＦＥＴデバイスを記載している。
２００３年４月、ＸＰ０１０６５３７８４ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ（ＩＳＰＳＤ ’０３）の第１５回国際シンポジウムの紀要において、Ｓ．Ａｌｖｅｓ他による文献「Ｖｅｒｔｉｃａｌ Ｎ−ｃｈａｎｎｅｌ ＦＩＬＭＯＳＦＥＴｓ ｆｏｒ Ｆｕｔｕｒｅ １２Ｖ／４２Ｖ Ｄｕａｌ Ｂａｔｔｅｒｉｅｓ Ａｕｔｏｍｏｔｉｖｅ Ａｐｐｌｉｃａｔｉｏｎｓ（将来の１２Ｖ／４２Ｖデュアルバッテリ車両用途におけるＦＩＬＭＯＳＦＥＴ）」では、複数の浮遊電圧ストライプ又はスクエアを含み、逆の導電型の層を基板のドレイン領域内で且つその表面に平行なドリフト領域において統合された従来のＭＯＳＦＥＴデバイスを記載している。米国特許明細書ＵＳ−Ａ−２００２／００９６７１５、及びＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ．４７，ｎ°６，２０００年６月，１２８０−１２８５ページ，ＸＰ０００９５８３６９においてＸ．Ｂ．Ｃｈｅｎ他による文献「Ａ Ｎｏｖｅｌ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｓｕｓｔａｉｎｉｎｇ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｂｕｒｉｅｄ Ｏｐｐｏｓｉｔｅｌｙ Ｄｏｐｅｄ Ｒｅｇｉｏｎｓ（埋設逆ドープ領域を備えた新規の高電圧維持構造）」では、埋設領域を備えた他のＭＯＳトランジスタ構造を記載している。
他の半導体デバイスもまた、オン状態抵抗と降伏電圧との間の折衷の影響を受ける。例えば、国際特許明細書ＷＯ０１７８１５２は、基板の層内にその層の厚み方向で離間した「ベッド」で逆の導電型のアイランドが埋設されたショットキーダイオードデバイスを記述している。参考文献０−７８０３−７３５７−Ｘ／０２／＄１７．００ ２００２ ＩＥＥＥでＩＥＥＥによって発行された、Ｗａｔａｒｕ Ｓａｉｔｏｈ， Ｉｃｈｉｒｏ Ｏｍｕｒａ， Ｋｅｎ’ｉｃｈｉ Ｔｏｋａｎｏ， Ｔｓｕｎｅｏ Ｏｇｕｒａ 及びＨｉｒｏｍｉｃｈｉ Ｏｈａｓｈｉによる論文「Ｕｌｔｒａ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＳＢＤ ｗｉｔｈ Ｐ−Ｂｕｒｉｅｄ Ｆｌｏａｔｉｎｇ Ｌａｙｅｒ（Ｐ型埋設浮動層を備えた超低オン抵抗）」もまた、逆の導電型でありストリップ又はドットの形態の設電気的浮遊層を有するショットキー障壁ダイオード（ＳＢＤ）を記述している。
しかしながら、これらの場合の各々において、提案された解決策は降伏電圧に関しては次善最適であることが認められている。
欧州特許明細書ＥＰ ０２ ２９１ ４５８．４公報 米国特許明細書６０３７６３２公報 国際特許明細書ＷＯ０１７８１５２公報 ０−７８０３−７３５７−Ｘ／０２／＄１７．００ ２００２ ＩＥＥＥでＩＥＥＥによって発行された、Ｗａｔａｒｕ Ｓａｉｔｏｈ， Ｉｃｈｉｒｏ Ｏｍｕｒａ， Ｋｅｎ’ｉｃｈｉ Ｔｏｋａｎｏ， Ｔｓｕｎｅｏ Ｏｇｕｒａ 及びＨｉｒｏｍｉｃｈｉ Ｏｈａｓｈｉによる論文「Ｕｌｔｒａ Ｌｏｗ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＳＢＤ ｗｉｔｈ Ｐ−Ｂｕｒｉｅｄ Ｆｌｏａｔｉｎｇ Ｌａｙｅｒ（Ｐ型埋設浮動層を備えた超低オン抵抗）」
本発明は、添付の請求項で記載されたようなパワー半導体デバイスを提供する。
以下の説明では、層及び領域は特定の導電型を有し特定の材料からなるものとして説明されるが、これは例証として説明されるに過ぎない点は理解されるであろう。本発明は、本明細書で具体的に引用された以外の他の導電型及び他の材料に対しても適用可能である。
図１は、併合作業前の製造工程のステージでの本発明の実施形態による半導体デバイスの個々のセルの平面図をより詳細に示している。セルは、基板の表面上にアレイの状態で分配され、各セルは基板表面に形成されたソース領域、基板内でソース領域を囲むベース領域、及びベース領域を囲むドレイン領域を有する。この配列は、高チャンネル密度及び低オン状態抵抗をもたらす。
図１に示されるように、本発明の実施形態において、アレイは、セルが列と行とに配置された矩形アレイである。各個々のセルのソース及びドレイン領域は、４つの分岐部８０を有し、その各々は隣接セルの同様な分岐部８０に向かって横方向外側に延び、隣接セルのソース領域分岐部が並置端部を与える。各個々のセルの４つの分岐部は、この特定の実施態様においては十字形状を形成するように配列されているが、他の実施態様においては、放射状に延びる異なる数の分岐部が異なるように配列される。
絶縁ゲートは、酸化物層（図１では見えない）により絶縁されたポリシリコン層３２を備える。デバイスの中央部分３４は絶縁ゲート層３２が除去された状態で図１に示され、中央部分３４の線は、Ｐ型からＮ型或いはその逆のようなドーパント導電型の遷移部を表す。セルの各分岐部８０は、製造工程のこのステージでは、別個のベース領域３６内にソース領域３７を含む。
ベース領域３６は、電流チャンネルを形成するのに使用される半導体材料内のＰ導電性ドープ領域であり、この構造は、ＭＯＳＦＥＴ、ＩＧＦＥＴ又は或る種のＩＧＢＴに適用可能である。電流チャンネルは、上にある絶縁ゲート層３２によって制御される。
ドレイン領域はアレイの全てのセルに対し共通であり、ベース領域３６の周り及び下方で横方向に延びる。個々のセルのチャンネルが、分岐部内のソース領域３７の縁部と、ベース領域３６及び共通ドレイン領域の接合部との間に形成される構成を有するのではなく、本発明のこの実施形態の半導体デバイスは、特許明細書ＥＰ０２２９１４５８．４に記載されたデバイスと同様、個々のセルが分岐部８０の並置端部に隣接しこの間にある隣接ＰＨＶ領域の併合操作によって互いに接続されたベース領域３６とアレイ状に整列して、絶縁ゲート層３２の下方で基板内のアレイの個々のセルのソース領域を囲む単一のベース領域を形成するように構成される。Ｐ Ｈｉｇｈ Ｖｏｔａｇｅとも呼ばれる併合ベース領域３６は、ＰＨＶ又は本体領域とも呼ばれる。
より詳細には、各セルのソース領域分岐部は、隣接セルの少なくとも１つのソース領域分岐部に向って横方向外側に各々が延びて、隣接セルのソース領域分岐部で並置端部を提供する。アレイの個々のセルのベース領域は、対応する複数のベース領域分岐部を備え、各々が隣接セルの少なくとも１つのベース領域分岐部に向かって横方向外側に延び、隣接セルのベース領域分岐部は、ソース領域分岐部の並置端部の間で隣接して共に併合されて、基板内でソース領域を囲む単一のベース領域が形成される。
本発明のこの実施形態では、各個々のセルの４つの分岐部８０は直線状であって、図１の実施形態では直線部であるが図２の実施形態では凹曲セグメントである４つのセグメント４１によって互いに接続される。図２の凹曲セグメント４１は、鋭い半径部分での電場集中を低減し、ＰＨＶ本体領域３６の円形状域について実質的に一定の半径を獲得するのを容易にすることによってデバイスの降伏電圧の性能の向上を可能にする。
４つの分岐部８０は、ベース領域の併合操作の前であっても、絶縁ゲート層３２の半径方向対向部分間の最間隔である幅４３よりも小さい幅４４を有するように配置される。幅４４は、各分岐部８０のソース領域３７の幅である。
個々のセルの構造的寸法は、作動電圧の設計範囲に依存することは理解されるであろう。好ましい実施形態において、各分岐部８０の幅４４は、数μｍ（マイクロメートル）程度、或いはほぼ１から３．５μｍの範囲であり、２つの平行セグメントの間の幅４３は、幅４４よりもほぼ０．５から２μｍ大きい。各分岐部８０は、１０μｍ未満で好ましくは２．５から５μｍの範囲の長さ４６を有する。各平行分岐部８０は、間隔４７を離間して配置され、欧州特許明細書ＥＰ０２２９１４５８．４のデバイスでは、間隔４７はほぼ３から７μｍの範囲で好ましくは４から５μｍであり、本発明の実施形態においては、以下で説明されるように、この間隔は例えば８μｍまで大きくすることができる。これらの寸法とともに、絶縁ゲート層３２の分岐部は、各分岐部８０内のソース領域３７の幅４４よりも幅広とすることができる。
本発明のこの実施形態においては、分岐部８０は、下にある半導体材料の上に絶縁ゲート層が堆積された後に、絶縁ゲート層３２内に好ましくは形成される。４つの分岐部８０が形成された後、ベース領域３６が最初に形成され、続いてソース領域が拡大中央域４８内だけでなく分岐部８０内にも形成される。両方の領域は、下にある半導体材料内に適切なドーパント型（Ｎ型又はＰ型）を組み込むことによって形成される。
各コンタクトセグメント部分４１内で、ドープコンタクト領域３８は、ソース領域の中央部分４８内に位置するベース領域の表面コンタクト域であり、コンタクトセグメント部分４１内にあるか或いはこれによって境界付けられる。ドープコンタクト領域３８は、例えば高濃度でＰ型にドープされるが、一般的にはソース領域３７よりもドーパント濃度が低く、ベース領域３６は、更に低濃度のＰ型ドープ領域である。
図３は、分岐部８０の端部間の隣接ベース領域３６内の併合操作後の図２のデバイスの個々のセルの平面図を示す。併合操作後、別個のベース又はＰＨＶ領域の最初のアレイはベース領域３６の単一マトリクスを形成し、一方、ドレイン領域の横方向凸状電流伝達経路域３９は、基板表面では横方向に物理的に分離されたままであるが、セルの下方では相互接続し、この経路域に対して同じ電圧が印加される。図１の実施形態の隣接ベース領域３６の間の併合操作は、ほぼ同様の構造をもたらす。
図１から図３で説明及び図示された本発明の実施形態による半導体デバイスにおいて、連続したポリシリコンゲート層３２内の特定のセル開口部がソース領域３７及びベース領域を形成し、そのベース領域３６は、分岐部８０の端部下で拡散により共に併合され、すなわち、連続したベース領域３６を形成する。単一のベース領域３６が基板内のアレイの個々のセルのソース領域３７を囲み、横方向の接合部は併合ベース領域とドレイン領域との間に単に凹面となる。この接合は、図４及び図５に示されるように、隣接セル間のデバイスのオン状態用の丸みのある電流伝導経路域３９のドレイン領域において定められ、デバイスのオフ状態では、この電流伝導経路３９は消失してソース領域とドレイン電極との間の電流フローが阻止される。
図４は、２つの隣接する個々のセルの分岐部の２つの並置端部の間で図２のＡ−Ａ線に沿った半導体デバイスの一部分の簡略化された断面図である。隣接水平分岐部の各々のＰＨＶ又はベース領域の併合工程から生じる併合ＰＨＶを示すのに関連する層のみが図４に示されている。高温でのＰＨＶ領域の併合は、全ての分岐部の全てのＰＨＶ領域間の接触連続性を生じさせ、併合ＰＨＶ領域のマトリクスが形成されるようにする。併合ベース又はＰＨＶ領域を有することにより、ベース領域が常に分極されることになるので、寄生ＮＰＮ又はＰＮＰ二極性（スナップバック効果とも呼ばれる）が回避される。従って、非クランプ誘導性スイッチング（ＵＩＳ）と同様に降伏電圧が改善され、これにより個々のセルの間で循環する電圧及び電流がより高いレベルを維持できるようになる。
この併合又は拡散は、何れかの追加のマスク層を必要とせずに実際のレイアウトに関連したプロセスパラメータ最適化によって実現される。併合又は拡散操作は、ＰＨＶのインプラントと併合又は拡散自体の２段階で行われる。
ＰＨＶ又はベース領域のインプラントは、正確なドーピング量の使用を必要とする。この段階が終了すると、併合又は拡散工程が２つのパラメータ：すなわち時間と温度を伴って開始することができる。１１００℃で１から２時間の間持続する併合又は拡散において、個々のセルの構造的寸法は、例えば、各分岐部の幅４４が１から３．５μｍであるようにされる。或る程度までは、ＰＨＶのインプラントの間で使用されるドーピング量もまた、個々のセルの構造的寸法に影響する。
別の実施形態においては、マスキング及び拡散を用いて単一の本体領域３６を得るのではなく、別のマスキング及びインプラント段階が付加されて、隣接する個々のセルの隣接本体領域を併合する。このことにより、セルのコンタクト領域の幅の選択における自由度が大きくなり、特に高スタンドオフ電圧のデバイスの場合には、別のドライブ（又は横方向拡散）段階を必要とせずに、コンタクト連続領域を高レベルの均一性と隣接セル分岐部の並置端部での丸みのあるコーナーと併合して形成することが可能となる。
図５は、図２の線Ｂ−Ｂに沿った半導体デバイスの一部の簡略化された断面図を表す。図４に見られるように、併合工程は２つの隣接する個々のセルの各２つの隣接分岐部８０の並置端部間で隣接した線Ａ−Ａの位置で行われ、これに対し、図５に示されるように線Ｂ−Ｂの位置では、２つの隣接する個々のセルの２つの平行分岐部間のＰＨＶ領域の併合は存在しない。
図６は、完成したＭＯＳＦＥＴデバイスにおいて形成されている付加的な層を示す個々のセルの線Ｃ−Ｃに沿った半導体デバイスの深さ全体の部分断面図を表す。
図６に示されているように、ＭＯＳＦＥＴデバイスは、ドレイン電極８３、及び第１の表面９２とこの第１の表面に平行な第２の表面９４とを有する半導体基板６２を含み、第１の表面と第２の表面との間に電流を通電するように構成される。
基板６２は通常、高いドーパント濃度を有する第１の基板層６３と、第１の基板層６３の上に形成された第２の基板層６４とを含み、第２の層６４は第１の基板層６３と同じ導電型であるが、より低い濃度にドープされる。例えば、ＮチャンネルＭＯＳＦＥＴデバイスにおいては、第１の基板層６３及び第２の基板層６４はＮ型伝導性を有する。ＰチャンネルＭＯＳＦＥＴでは、第１の基板層６３及び第２の基板層６４はＰ型伝導性を有する。ドープ層６４は、完成デバイスの所望の降伏電圧に基づいたドーパント濃度を有する。本発明のこの実施形態において、第２の基板層６４の厚みは、例えば、ほぼ１から１０μｍの範囲にある。第２の基板層６４は、以下に説明される方法を用いて形成される。ベース又はＰＨＶ領域３６の周りの下にある第２の基板層６４の部分は、共通ドレイン領域３９の一部を形成する。
ベース又はＰＨＶ領域３６は、基板６２の第１の表面から形成され、基板６２内に深さ６９まで延びる。ベース又はＰＨＶ領域３６は、第２の基板層６４に対して逆の導電型を有するドーパントでドープされる。例えば、ＮチャンネルＭＯＳＦＥＴデバイスでは、ベース又はＰＨＶ領域３６はＰ型伝導性を有する。Ｐ型ＭＯＳＦＥＴデバイスでは、ベース又はＮＨＶ領域３６はＮ型伝導性を有する。前述のように、ＮＨＶ又はＰＨＶ領域３６は通常、その絶縁破壊特性のために「Ｈｉｇｈ Ｖｏｌｔａｇｅ（高電圧）」領域と呼ばれる。本発明のこの実施形態においては、ＮＨＶ又はＰＨＶ領域は、例えば１μｍの範囲内の深さ６９を備えたドーピング表面プロフィールを有する。
分岐部８０及び中央域４８におけるソース領域３７は、ベース又はＰＨＶ領域３６内でこれらに囲まれて形成され、深さ６９よりも浅い深さまで延びる。本発明のこの実施形態では、ソース領域は、例えば０．１５から０．２５μｍの範囲の深さを有する。図２の線Ｃ−Ｃに沿った図６で分かるように、ソース領域は、ベース又はＰＨＶ領域３６内部で２つの部分を有するように見えるが、これは、その断面がコンタクトセグメント部分４１の１つの中心を通って取っているためである。ソース領域３７は、第２の基板層６４及び第１の基板層６３と同じ導電型を有するドーパントがドープされる。
コンタクトセグメント部分４１内で、ドープコンタクト領域３８が形成され、約１μｍ未満の深さにまでベース又はＰＨＶ領域３６に延びる。ドープコンタクト領域は、ベース又はＰＨＶ領域３６と同じ導電型を有するドーパントがドープされるが、ベース又はＰＨＶ領域３６よりも高いドーパント濃度にドープされる。
ゲート酸化物層７６は、中央域４８のソース領域の一部分、ベース又はＰＨＶ領域３６の一部分、及びドープ層６４の上に形成される。ゲート酸化物層７６は通常、酸化シリコンを含み、作動電圧に応じた数十ナノメートル（数百オングストローム）の厚みを有し、公知の技法を用いて形成することができる。適切な加工技法を使用することによって、絶縁ゲート層３２がゲート酸化物層７６の上に形成され、例えば、ポリシリコンなどのドープ多結晶半導体材料を含む。
追加層７８が、適切な技法を用いて絶縁ゲート層３２の上に形成され、通常は、酸化シリコンなどの誘電体を含む。任意選択的に、これらの追加層７８は、絶縁ゲート層３２上に形成された窒化シリコン層とその窒化シリコン層上に形成された酸化シリコン層などの複数層を含む。
好ましくは、ゲート酸化物層７６、絶縁ゲート層３２、及び追加層７８が基板６２上に形成される。次いで、ベース又はＰＨＶ領域３６がドープ層６４内に形成され、続いてソース領域３７がマスクとして生成された層を用いて分岐部８０並びに中央域４８に形成され、次に、ドープコンタクト領域３８が形成される。ベース又はＰＨＶ領域３６、ソース領域３７、及びドープコンタクト領域３８は、例えばイオンインプラント技法を用いて形成される。
ソースオーム層又はソース電極８２が追加層７８上に形成され、ソース領域３７とドープドベースコンタクト領域３８の両方に接触し、その２つを共に短絡させる。例えば酸化シリコンを含むスペーサ領域７９が、ソースオーム層８２を絶縁ゲート層３２から分離する。スペーサ領域７９は、酸化シリコン層を堆積させた後、マスク除去エッチング工程を行い、この図に示されているような構造を得ることによって形成される。
ソースオーム層８２は、障壁層を有するか又は有さずに金属層を含むことができる。パッシベージョン層が、ＭＯＳＦＥＴデバイスの上面に形成することができる。
共通ドレインオーム層又はドレイン電極８３が、基板６２の第２の表面の上に形成され、通常は、チタン／ニッケル／銀又は同様のものなどの多層メタライゼーションを含む。矢印８６は、電流がどのようにドレイン領域３７からソース領域の電流伝導経路３９に流れるかをより明確に示すものであり、次いで電流は、ドレイン領域を通過してドレイン電極８３に流れる。
図７及び図９に示されるように、第２の基板層６４は基板に対して逆の導電型の浮遊電圧領域を含み、該領域は、併合ベース領域３６の下方で基板６４内に埋め込まれ各セルの併合ベース領域の特徴部に対応し並置された特徴部１０２を提供する。オフ状態での動作において、電流伝導経路３９を阻止する空乏層が浮遊電圧領域１０２に達すると、浮遊電圧領域の電圧は、突き抜け現象によって急激にソース領域３７の電圧にまでされ、その結果、新しい空乏層が浮遊電圧領域１０２の下方でこれに隣接して形成され、これによってドレイン領域内の空乏層の成長が促進される。従って、同じ寸法、幾何形状、及びドーパント濃度の場合のオフ状態でのデバイスの降伏電圧が増大する。十分な降伏電圧が維持されたままで、ドレイン領域の電流伝導経路のドーパント濃度を高めることができるので、結果としてこれによりオン状態抵抗での低下も可能となる。要約すると、様々なパラメータを変更することによって、オフ状態降伏電圧とオン状態抵抗との間のどのようなトレードオフが選択されても、全体の妥協的性能は、浮遊電圧領域１０２の付加によって改善される。
本発明の１つの実施形態において、図８及び図９に示されるように、浮遊電圧領域１０２は、必ずしも同一である必要はないがその横方向形状が併合ベース領域３６に類似する特徴部１０４を提示する。この実施形態においては、特徴部１０４は連続しており、隣接セル間の電流伝導経路３９を囲む、ドレイン領域に対して逆の導電型のリングを定める。
加えて、本発明のこれらの実施形態においては、浮遊電圧領域１０２はドレイン領域に対して逆の導電型のアイランド又はプラグ１０６を含み、これらは電流伝導経路３９の各々の内部の中央に位置している。アイランド１０６は、電流伝導経路３９の断面積を幾分制限し、これはオン状態抵抗を高める傾向があるが、これらは、オフ状態降伏電圧の遙かに顕著な増大をもたらし、オン状態抵抗とオフ状態降伏電圧との間の妥協に対してかなり確実に寄与する。特に、十分な降伏電圧を維持しながら、セル横方向寸法及び特に電流伝導経路３９の直径をアイランド１０６による電流伝導経路３９の断面積の制約の補償をはるかに上回って増大させることができ、例えば、図８に示されるように、本発明のこの実施形態では、隣接セルとの間隔４７が８μｍとすることができる。
本発明のこの実施形態において、基板の層６４は、実際には層６３上のエピタキャル成長の連続ステップによって生成される、事実上２つの層１０８及び１１０を含む。浮遊領域１０２は、層１０８と層１１０との間の境界面に隣接して延びる。本発明のこの実施形態において、浮遊領域１０２は、第２のエピタキシャル成長ステップが層１１０を生成する前に層１０８の上へのｐ型ドーパントの堆積又はインプラントすることによって、或いは超高エネルギーインプラントによって生成される。後続の工程ステップは、境界面でのドーパントを境界面の両側で層１０８及び層１１０内に拡散させる。全てのこのような後続の工程ステップのプロセスパラメータは、浮遊領域１０２のドーパント拡散へのこれらの影響を考慮して計算し、必要であれば調整する必要がある点は理解されるであろう。
本発明の１つの実施形態においては、図７に示されるように、電流伝導経路３９の各々は、境界面に隣接して追加層１１２を含み、この層は２つの層１０８及び１１０よりも低濃度にドープされ且つ２つの層１０８及び１１０と同じ導電型のものである。オフ状態において、層１１２は、電流伝導経路３９内の空乏層を基板内により深く且つドレイン電極８３に近接させ、これによって降伏電圧を高める。低濃度ドープ層１１２の付加は、オン状態抵抗を高める傾向があるが、この層が薄くなるように配置され、この付加によって降伏電圧で得られる向上と比較すれば影響は小さい。本発明の１つの実施形態においては、低濃度ドープ層１１２は、第２のエピタキシャル成長ステップの間の堆積のパラメータを調整することによって生成される。本発明の別の実施形態においては、低濃度ドープ層１１２は、第２のエピタキシャル成長ステップの前の更なるエピタキシャル成長ステップ或いは高エネルギーインプラントによって生成される。
ベース又はＰＨＶ領域３６の断面構成は、ＭＯＳＦＥＴデバイスの降伏電圧特性を更に高めるように修正することができる。例えば、個々のセルの分岐部８０は、電流伝導経路３９を定めるベース−ドレイン接合での凸状横方向形状を導入することなく、隣接する個々のセルのベース領域がそれぞれの分岐部の並置端部でこれに隣接して併合できる限り、様々な形状を有することができる。
また、各セルにおいて互いに直角に延びる４つの分岐部８０を有する代わりに、他の構成を選択することができ、例えば、各セルは１２０°で延びる３つの分岐部を有することができ、セルの分岐部は電流伝導経路３９を囲む六角辺を有するハニカム様のネットワークを形成する。或いは、各セルは４つよりも多い分岐部を有することができる。例えば、６０°で延びる６つの分岐部を有する個々のセルの構成においては、セルの分岐部は、電流伝導経路３９を囲む三角辺を有するネットワークを形成する。
例証として示された本発明の１つの実施形態による、ベース領域併合操作の前のパワー半導体デバイスの製造中の個々のセルの平面図である。 例証として示された本発明の別の実施形態によるベース領域併合操作の後のパワー半導体デバイスの製造中の個々のセルの平面図である。 ベース領域併合操作後の図２のパワー半導体デバイスの個々のセルの平面図である。 併合ベース領域を示す図２の線Ａ−Ａに沿ったパワー半導体デバイスの一部の簡略化された断面図である。 図２の線Ｂ−Ｂに沿ったパワー半導体デバイスの一部の簡略化された断面図である。 パワー半導体デバイスの一部の図２の線Ｃ−Ｃに沿った簡略化された断面図である。 パワー半導体デバイス内の基板の構造を示す図２の線Ｃ−Ｃに沿った拡大断面図である。 本発明の実施形態での電流フローを示す基板の断面の概略透視図である。 セルの一部の詳細な分解透視図を伴った、図３のデバイス内の４つの隣接セルの隣接部分を含む素子の透視切り欠き図である。
符号の説明
３２ 絶縁ゲート領域
３６ 併合ベース領域
３７ ソース領域
６３ 第１の基板層
７６ ゲート酸化物層
７８ 追加層
８３ ドレイン電極
１０２ 浮遊電圧領域
１０６ アイランド又はプラグ
１１２ 追加層

Claims (5)

  1. 基板（６２）の表面上に分配されたセルのアレイを備えるパワー半導体デバイスであって、各セルが、
    前記基板表面に形成されたソース領域（３７）と、
    前記基板内で前記ソース領域を囲むベース領域（３６）と、
    前記ベース領域の下方において横方向に延びるドレイン領域と、
    前記ドレイン領域に接触するドレイン電極（８３）と、
    を有し、
    前記アレイの個々のセルが、隣接セルの少なくとも１つの分岐部（８０）に向かって横方向外側に各々が延びた複数の領域分岐部（８０）を備え、前記隣接セルの分岐部（８０）のソース領域（３７）が並置端部を提供し、前記隣接セルの前記ベース領域（３６）が、前記並置端部間に隣接して共に併合されて前記基板内の前記アレイの個々のセルのソース領域（３７）を囲む単一のベース領域を形成し、併合ベース領域とドレイン領域との間の接合部が、横方向に凹面のみのものであって、接合部が、隣接するセルの前記ソース領域と前記ドレイン領域との間の前記デバイスのオン状態において各々の電流伝導経路（３９）を定め、前記電流伝導経路（３９）が前記デバイスのオフ状態では消失して前記ソース領域（３７）と前記ドレイン電極（８３）との間の電流フローが阻止されるパワー半導体デバイスにおいて、
    前記基板が２つの層（１０８、１１０）を有し、前記ドレイン領域に対して逆の導電型の浮遊電圧領域（１０２）が、前記基板（６２）に埋め込まれ、前記浮遊電圧領域（１０２）が、前記併合ベース領域（３６）の下で前記基板の２つの層（１０８、１１０）の間の境界面に隣接して延び、接合部によって画定された前記セルの各々の電流伝導経路（３９）の各々を囲む浮遊電圧特徴部（１０４）を提供し、その結果、前記電流伝導経路を阻止する空乏層が前記浮遊電圧領域（１０２）に到達すると、前記浮遊電圧領域（１０２）の電圧が前記ソース領域（３７）の電圧に向かい、これによって前記空乏層の成長が促進されることを特徴とするパワー半導体デバイス。
  2. 前記浮遊電圧特徴部（１０４）が、それぞれのセルの前記電流伝導経路（３９）を囲む、前記ドレイン領域に対して逆の導電型のリングを定めることを特徴とする請求項１に記載のパワー半導体デバイス。
  3. 隣接セルの前記浮遊電圧特徴部（１０４）が前記リングの周りで共に併合することを特徴とする請求項２に記載のパワー半導体デバイス。
  4. 前記浮遊電圧領域（１０２）が、前記各々の電流伝導経路（３９）内に位置するそれぞれのアイランド（１０６）を含むことを特徴とする請求項１乃至３のいずれか１項に記載のパワー半導体デバイス。
  5. 前記電流伝導経路（３９）の各々が、前記２つの層（１０８、１１０）よりも低濃度にドープされ且つ前記２つの層と同じ導電型である追加層（１１２）を前記境界面に隣接して含むことを特徴とする請求項１に記載のパワー半導体デバイス。
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