CN102956706A - 具有翼结构的晶体管 - Google Patents

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Abstract

一种半导体器件包括：有源区域，具有沟道区域和至少一个翼区域，该至少一个翼区域与位于栅极介电层下方的沟道区域相邻。至少一个翼区域可以为在沟道区域两侧的两个对称翼区域。

Description

具有翼结构的晶体管
技术领域
本发明涉及半导体器件。更具体地来说，本发明涉及具有翼结构的中压和高压晶体管器件。
背景技术
当对于中压和高压应用采用诸如金属氧化物半导体场效应晶体管(MOSFET)的薄栅氧化物器件时，采用多个工艺克服电气性能和集成的问题。通常利用轻掺杂阱注入，从而优化击穿电压。例如，薄栅氧化物横向双扩散金属氧化物半导体(LDMOS)晶体管可以利用若干轻阱掺杂浓度，从而提高击穿电压。然而，将轻掺杂浓度应用于薄栅LDMOS的阱的技术使用了若干光掩模并且增加了器件的制造成本。
发明内容
为解决上述问题，本发明提供了一种集成电路结构，具有形成在其中的晶体管，晶体管包括：半导体衬底，具有通过隔离区域所限定的有源区域；栅极介电层，位于半导体衬底的有源区域的一部分上方；以及栅电极，位于栅极介电层上方；其中，位于栅极介电层下方的有源区域的一部分包括沟道区域和至少一个翼区域。
其中，位于栅极介电层下方的有源区域的一部分包括两个翼区域，两个翼区域被设置在沟道区域的对边的两侧。
其中，翼区域对称。
其中，翼区域在周期期间远离电流移动角电场，在周期期间将从约2V至约400V范围内变动的电压施加给栅电极。
其中，翼区域在周期期间远离电流移动角电场，在周期期间将从约8V至约400V范围内变动的电压施加给栅电极。
其中，翼区域具有邻接沟道区域的一边，边包括两端，其中，至少一端距离栅极介电层的最近边约0.1微米。
其中，翼区域具有邻接沟道区域的一边，边终止于距离栅极介电层的最近边至少约0.1微米处。
其中，翼区域为矩形；梯形，具有邻接沟道区域的长边；三角形，具有邻接沟道区域的底边；或者半圆形，具有邻接沟道区域的底边。
其中，垂直于长边或者底边的翼区域尺寸具有至少约0.2微米的最大长度。
其中，晶体管为双扩散漏极MOS(DDDMOS)或者横向漏极MOS(LDMOS)器件的一部分。
此外，还提供了一种晶体管，包括：半导体衬底，具有通过隔离区域限定的有源区域，有源区域包括：源极区域；漏极区域；沟道区域，具有至少1微米的长度；以及多个对称翼区域，位于沟道区域两侧；以及栅极介电层，位于沟道区域和多个对称翼区域、以及隔离区域的一部分的上方；以及栅电极，位于栅极介电层上方；其中，晶体管的阈值电压为至少8V。
其中，多个对称翼区域具有曲线锯图案，该曲线锯图案终止于距离栅极介电层的最近边至少约0.1微米处。
其中，多个对称翼区域具有波形图案，波形图案终止于距离栅极介电层的最近边至少约0.1微米处。
其中，多个对称翼区域至少为位于沟道区域的每侧上的至少两个翼区域。
其中，多个对称翼区域具有至少约0.2微米的最大宽度。
其中，多个翼区域在周期期间远离电流移动角电场，在周期期间，将从约8V至约400V范围内变动的电压施加给栅电极。
沟道区域具有从约0.4微米至约2微米范围内变动的宽度。
此外，还提供了一种横向漏极MOS(LDMOS)晶体管，包括：栅电极；漏极区域，被限定在栅电极和第一隔离区域之间；源极区域，被限定在栅电极和第二隔区域之间，源极区域和漏极区域被设置在栅电极的两侧；沟道区域，完全位于漏极区域和源极区域之间的栅电极下方，沟道区域具有宽度和长度，沟道长度为至少1微米；多个翼区域邻接沟道区域的长边，翼区域具有宽度和长度；其中，多个翼区域具有短于沟道区域长度的长度和至少0.2微米的最大宽度。
其中，漏极区域宽度和源极区域具有在从约0.4微米至约2微米范围内变动的宽度。
其中，晶体管的阈值电压大于3V。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的多方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为现有技术晶体管的透视图。
图2为根据本发明的各个实施例的晶体管的实施例的俯视图。
图3A至图3H为根据本发明的各个实施例具有翼区域晶体管有源区域的不同实例的俯视图。
图4A为根据本发明的各个实施例的LDMOS晶体管的实施例的俯视图。
图4B和图4C为根据本发明的各个实施例的图4A中的LDMOS晶体管的横截面图。
具体实施方式
据了解为了实施各个实施例的不同部件，以下描述提供了许多不同的实施例或示例。以下描述元件和布置的特定实例以简化本公开。当然这些仅仅是实例并不打算限定。另外，本公开可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明和清楚的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。而且，在以下描述中第一部件形成在第二部件上包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入第一部件和第二部件之间的实施例，使得第一部件和第二部件可能不直接接触。
图1为描述传统金属氧化物半导体场效应晶体管(MOSFET)的相对位置和形状的透视图。将MOSFET用于放大或切换电信号。氧化物绝缘栅电极103上的电源可以在有源区域101内感应导电沟道，该有源区域位于称作源极105和漏极107的两个其他接触之间，该源极105和漏极107位于栅电极的两侧。沟道可以为n型或者p型，并且相应地称作nMOSFET或pMOSFET(通常也为nMOS和pMOS)。有源区域101包括源极区域、漏极区域、以及沟道区域。通过隔离区域(未示出)来围绕有源区域，从而将相邻晶体管彼此分离。沟道区域101具有宽度W和长度L，通常称作沟道宽度和沟道长度。沟道宽度约为与源极和漏极区域相同的宽度。沟道长度约为与栅电极的宽度相同的长度。通常通过将杂质注入半导体材料来完成有源区域中的材料的导电类型。为了改变材料的导电性，各种晶体管设计改变注入有源区域101的不同部件中的杂质类型和数量。例如，沟道区域可以为n型或p型，并且源极和漏极区域可以具有与沟道区域相反的导电类型。在一些晶体管中，在源极区域和漏极区域处使用一种以上的导电类型。例如，源极区域可以包括n型阱和p型阱。在其他晶体管中，使用具有导电梯度的多个阱，例如，较低的n型导电性的较大阱和较大阱内的较高n型导电性的较小阱。一些晶体管还包括内嵌在有源区域中的各个较小的隔离区域。
当MOSFET以中电压(约2-8伏)至高电压(约8-400伏)直到最高(约大于400伏)应用工作时，碰撞电离生成大量电子，通过位于沟道区域和在该沟道区域周围的隔离区域之间的界面处的较强的角电场捕获该大量电子。捕获的电子损害了在沟道区域周围的氧化物材料，并且排斥沟道电流，实际上，将电阻添加到沟道中的电流。这种效应进一步劣化了晶体管的击穿电压和阈值电压。例如，捕获效应对于具有从约0.42微米至约2微米范围内变动的沟道宽度的晶体管来说更明显。在具有约0.42微米的沟道宽度的数模(DAC)器件的一个实例中，在几个操作周期以后，击穿电压劣化到约2伏并且阈值电压从约1伏增大到2.5伏，因为阈值电压大于击穿电压，所以对于预期目的来说，致使不可操作的器件。
形成缓变阱可以降低漏极电场，从而减小电子捕获效应。为了在缓变阱中形成不同掺杂浓度的浓度梯度，使用至少两个光掩模，从而掩盖与离子注入不同的有源区域的部分。由于不得不设计和制造光掩模并且具有与每种光刻应用相关联的额外的制造步骤，光掩模的使用增加了制造成本。因此，在最小化光刻操作的数量的同时，寻求制造中压至高压晶体管的器件设计和方法。
图2为描述根据本发明的各个实施例的晶体管200的示例性布局结构的晶体管200的俯视图，该晶体管的示例性布局结构降低了通过中压至高电压操作所导致的重碰撞电离的不利作用而没有使用掺杂浓度梯度，从而相应地最小化光刻操作的数量。晶体管200包括：围绕有源区域(组合的203、205、207、209以及211)的隔离区域201和位于有源区域一部分上方的栅电极213。有源区域包括：源极区域205、沟道区域207、漏极区域203、以及邻接沟道区域207的至少一个翼区域(209和211)。源极区域205和漏极区域203位于沟道区域207的两侧。如图2所示，至少一个翼区域209或211可能位于沟道区域207的相同侧或者沟道区域207的不同侧。在图2中，翼区域209和211对称地位于沟道区域207的两侧。
沟道区域207具有宽度215和长度219。在一些实施例中，宽度215与源极区域205和漏极区域203的宽度相同。沟道长度219可以与栅电极213的宽度相同。翼区域209和211还具有例如217的长度和例如223、227的宽度。
根据各个实施例，翼区域209和211在沟道长度方向上没有越过沟道区域207延伸，并且完全位于栅电极213的下部。虽然暴露翼区域209或211的一部分未必损害晶体管，但是具有位于栅电极213下方的翼区域209或211降低了接触被设置为太接近翼区域209或211和导致短路的可能性。此外，最小化有源区域，从而降低了材料成本。因此，翼区域长度217可以与沟道长度219相同或者小于沟道长度219。因为使用不同光掩模形成栅电极213和有源区域，可以建立上层位移(overlay shift)221和225，从而确保翼区域209和211完全位于栅电极213下方。因为不同光刻工艺具有不同的最大上层位移和校正方法，所以可以基于所使用的光刻工艺指定该上层位移221或225。例如，对于约1微米的沟道长度来说，可以将上层位移221和225指定为约0.1微米。即，即使光掩模没有完全彼此覆盖并且高达0.1微米的错位，翼区域209和211也仍完全位于栅电极213的下方。当上层校正方法发展时，可以将上层位移指定为更小值。
根据各个实施例，通过沟道区域207形成翼区域209和211并且包括相同的材料和掺杂。因此，仅将一个光掩模用于形成有源区域，该有源区域包括沟道区域207和翼区域209和211。应该相信，在晶体管工作期间，翼区域远离电流沟道移动角电场。远离移动电场减少了电子捕获。还可以进一步从沟道区域去除捕获的电子，从而降低了通过电子排斥电流导致的电阻效应。
在一些实施例中，针对沟道宽度215限定翼区域209和211的宽度223和227。在一些实施例中，可以将在翼区域的最宽部分处的宽度223或227的最小宽度限定为沟道宽度的百分比，例如，在沟道宽度的约10％和约50％之间，从而可以在约0.1至约2微米之间。在一个实例中，位于最宽部分处的最小宽度至少为0.2微米，从而充分远离沟道区域移动电场。
位于翼区域209和211的最宽部分处的该最小宽度可以通过翼区域209和211的形状改变。除了图2以外，图3A至3H描述了翼区域的各种示例性形状但没有穷举。图2示出了位于沟道区域207的每侧上的一个矩形翼区域209或211。矩形翼区域基本上反映为对称地位于沟道区域两侧。图3A示出了位于沟道区域的每侧上的两个矩形区域311，该矩形区域在翼区域最宽部分处具有最小宽度301。矩形翼区域311也基本上反映为对称地位于沟道区域321两侧。以上层位移偏移量341从沟道区域边缘偏离最接近源极和漏极区域(322和323)的翼区域的边缘。在一些实施例中，根据电场，用于漏极区域边缘和源极区域边缘的上层位移偏移量341可能不同。
图3B示出了位于沟道区域321每侧上的三个矩形区域(312和313)，该矩形区域在翼区域的最宽部分处具有最小宽度302。矩形翼区域(312和313)也基本上反映为对称地位于沟道区域两侧。所示的矩形翼区域(312和313)可以相等地间隔开，但是不是必须相等地间隔开。此外，矩形区域(312和313)不是必须具有相同尺寸或者具有相同形状。如图3B所示的，在至少一个实施例中，一个矩形翼区域312长于(沿沟道长度方向)另一矩形翼区域313。
图3C示出了位于沟道区域321的每侧上的一个圆形翼区域314，该圆形翼区域在翼区域314的最宽部分处具有最小宽度303。圆形翼区域314还基本上反映为对称地位于沟道区域321的两侧。与具有矩形翼区域的实施例类似地，没有限定圆形翼区域314的数量和尺寸。应该注意，通过电流光刻工艺，可在制造工艺以后，通过圆角形成如图3A和图3B所示的矩形翼区域，例如，311、312、以及313。
图3D示出了位于沟道区域321的每侧上的一个不规则形状的翼区域315，该不规则形状的翼区域在翼区域315的最宽部分处具有最小宽度304。不规则形状的翼区域315也基本上反映为对称地位于沟道区域321的两侧。图3E示出了位于沟道区域的每侧上的一个锯齿状翼区域316，该锯齿状翼区域在翼区域316的最宽部分处具有最小宽度305。不规则形状的矩形区域316也基本上反映为对称地位于沟道区域321的两侧。
图3F示出了位于沟道区域321的一侧上的两个三角形翼区域317和位于沟道区域的另一侧上的矩形翼区域318。三角形翼区域317在翼区域317的最宽部分处具有最小宽度306。矩形翼区域318具有宽度307。在该实例中不对称。这是位于沟道321两侧的翼区域不是相同形状和/或不具有相同数量的实例。
图3G示出了仅位于沟道区域321的一侧上的一个圆波形翼区域319，该圆波形翼区域在翼区域319的最宽部分处具有最小宽度308。对于更宽的沟道来说，例如，约2微米的沟道宽度仅在沟道区域的一侧上具有翼区域，该沟道宽度可以充分降低电压劣化。当然，翼区域形状仅为示例性的，单侧翼区域可以为本文所述的任何形状，或者可以为可以充分远离电流沟道移动电场的任何其他形状。
图3H示出了位于沟道区域的每侧上的一个不规则四边形翼区域320，该不规则四边形翼区域在翼区域的最宽部分处具有最小宽度309。该实例示出了关于位于沟道区域321的中心处的虚轴旋转对称。
具有翼区域的有源区域布局可应用于任何水平/横向晶体管设计。尤其是，可以将翼区域用在横向功率MOSFET中，例如，横向扩散金属氧化物半导体/横向双扩散MOS(LDMOS)和双扩散的漏极MOS(DDDMOS)晶体管。图4A为根据本发明的各个实施例的示例性LDMOS晶体管400的俯视图。LDMOS晶体管400包括：围绕有源区域(组合的403、405、407、409、以及411)的隔离区域401和位于有源区域一部分上方的栅电极413。有源区域包括源极区域405、沟道区域407、漏极区域403、以及至少一个邻接沟道区域407的翼区域(409和411)。源极区域405和漏极区域403位于沟道区域两侧。将翼区域409和411对称地设置在沟道区域407的两侧。在至少一个实施例中，翼区域409和411具有与沟道区域407相同的材料和结构。截面图A和B示出了LDMOS 400的两种不同切割，其中，示图A示出了通常结合LDMOS所示和所述的结构并且示图B示出了包括翼区域411的结构。
图4B为根据示图A的图4A的LDMOS 400的横截面图。示图A穿过整个有源区域切割。在图4B中，LDMOS 400包括衬底400，该衬底通常为硅衬底，但是可选地，可以包括硅锗、砷化镓、或者其他适当半导体材料。衬底410可以进一步包括其他部件，例如，隐埋层或外延层。
衬底410具有N阱区域420(还称作高压N阱或者HVNW)。HVNW420具有N型掺杂并且可以具有在约1015和1017cm-3之间变动的掺杂浓度。HVNW 420可以具有在约2微米和5微米之间变动的厚度。
P阱区域430(还称作高压P阱或者HVPW)位于衬底410中，并且与HVNW 420相邻。HVPW 430具有P型掺杂并且可以具有在约1015和1017cm-3之间变动的掺杂浓度。HVPW 410可以具有在约1.5微米和4微米之间变动的厚度。例如，HVPW 430可以为约2.5微米厚度。
将P阱区域435(还称作低压P阱或LVPW)设置为覆盖HVPW 430的一部分并且与HVPW 430的另一部分横向接触。在其他实施例中，P阱区域435直接与HVNW 420横向接触，而没有HVPW 430的中间部分。LVPW 435具有P型掺杂并且可以具有在约1016和1018cm-3之间变动的掺杂浓度。LVPW 435可以具有在约0.5微米和2微米之间变动的厚度。在另一实例中，LVPW 435的厚度可以具有在约1微米和1.5微米之间的范围。
可以通过诸如离子注入的适当掺杂工艺形成掺杂区域，该掺杂区域包括HVNW 420、HVPW 430、以及LVPW 435。当HVPW 430和LVPW 435基本上彼此覆盖时，可以通过一连串注入工艺在相同的图案化掺杂开口的下方形成HVPW 430和LVPW 435，具有提高的制造效率。HVPW 430和LVPW 435可以由诸如硼的P型掺杂形成，并且HVNW 420可以由诸如磷的N型掺杂形成。HVNW 420、HVPW 430和LVPW 435可以分别通过现在已知的或者将来发展的多个工艺步骤形成，例如，在衬底410上生长牺牲氧化层，开口于用于N阱区域或P阱区域的位置的图案，以及注入杂质。注意，在一些LDMOS晶体管中，LVPW 435可以通过具有形成在其间的一些HVPW 430与HVNW 420相邻。
将用作源极的N型掺杂区域440设置在LVPW 435中。将用作漏极的N型掺杂区域450设置在HVNW 420中。用于N沟道金属氧化物半导体(MOS)晶体管的源极440和漏极450可以掺杂有N型杂质，例如磷。源极440和漏极450可以通过离子注入和/或扩散形成。可以进一步包括其他工艺步骤，从而形成源极440和漏极450。例如，快速热退火(RTA)工艺可以用于激活注入杂质。源极和漏极可以具有通过多步注入所形成的不同掺杂剖面。例如，可以包括诸如轻掺杂漏极(LDD)和双扩散漏极(DDD)的额外掺杂部件。此外，源极和漏极可以具有不同结构，例如，凸起的、凹进的、或者变形的。将沟道区域限定在源极440和漏极450之间。
可以将隔离部件460设置在HVNW 420中，并且横向位于源极440和漏极450之间。隔离部件可以与漏极450相邻。隔离部件460可以为浅沟槽隔离(STI)或者其他适当隔离结构，例如，局部硅氧化(LOCOS)结构或深沟道区域。隔离部件可以具有约大于1微米的厚度。
除了隔离部件460以外，LDMOS 400可以进一步包括各种隔离部件，例如，462、464、以及466，这些隔离部件被设置和设计为限定各个有源区域并且彼此隔离。LVPW 435可以进一步包括P型阱区域470，该P型阱区域用作LVPW 435的体接触。体接触470可以掺杂有比LVPW 435的掺杂浓度更高的P型杂质(诸如硼)的浓度，从而提供了与LVPW 435的接触。
在衬底410上方形成栅极480并且横向插入源极440和漏极450之间。栅极480可以在源极440和漏极450之间的隔离部件460的上方延伸。栅极480包括薄栅介电层482，该薄栅介电层具有将低压(例如，在约1伏和6伏之间的电压)用于操作LDMOS 400的厚度。薄栅介电层的厚度可以具有在约50埃和300埃之间的范围。例如，栅极介电层482可以具有约130埃的厚度。栅极介电层482可以包括：氧化硅、高介电常数(高k)材料、氮氧化硅、其他适当材料、或者其组合。可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、其他适当工艺、或者其组合形成栅极介电层482。栅极480包括栅电极484，该栅电极连接至金属互连并且被设置为覆盖栅极介电层482。栅极480可以进一步包括间隔件486和488，在栅电极484和栅极介电层482的两侧上形成该间隔件486和488。
图4C为根据示图B的图4A的LDMOS 400的横截面图。示图B穿过有源区域的翼区域411部分切割。在图4C中，LDMOS 400包括如上所述的衬底410。在一些实施例中，翼区域411包括沟道区域407的相同材料和结构，该沟道区域包括HVNW 420、HVPW 430、LVPW 435、以及隔离部件460，该隔离部件可以为STI或LOCOS。将图4B的隔离部件460连接至图4C中的隔离部件401。在源极侧上，隔离部件401连接至图4B的隔离部件464和462。在LDMOS 400的漏极侧上，隔离部件401连接至图4B的隔离部件466。
翼区域411具有邻接沟道区域407(图4A)的纵长边和邻接隔离部件401的对边。实际上，隔离部件401环绕晶体管400的整个有源区域，该晶体管的整个有源区域包括位于栅电极叠层下方的翼区域的对边。
隔离部件401可以包括不同结构并且可以使用不同工艺技术形成该隔离部件。例如，隔离部件401可以包括局部硅氧化(LOCOS)、浅沟槽隔离(STI)、和/或其他适当隔离结构。可以使用热氧化在图案化掩模层下方形成LOCOS。STI的形成可以包括：蚀刻位于衬底中的沟槽、通过诸如氧化硅、氮化硅、或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有诸如热氧化衬垫层的多次结构，其中，氮化硅填充该沟槽。在至少一个实施例中，使用工艺序列制造STI结构，例如，该工艺序列为：生长衬垫氧化物，形成低压化学汽相沉积(LPCVD)氮化物层，使用光刻胶和掩模图案化STI开口，在衬底中蚀刻沟槽，任选地生长热氧化物沟槽衬垫以改善沟槽截面，通过CVD氧化物填充沟槽，使用化学机械平整化(CMP)以进行后蚀刻，以及使用氮化物剥离以保留STI结构。
图4A至图4C描述了一种类型的晶体管，LDMOS晶体管，该晶体管可以包括翼区域，从而降低了电子捕获效应，而在制作工艺中没有使用额外的掩模。除了所述的一种晶体管以外，其他类型的晶体管和不同LDMOS设计还可以使用翼区域，从而克服相同的效果。实例包括但不限于DDDMOS和其他水平功率MOSFET。
通常以形成逻辑单元或功能单元的图案同时制造大量MOSFET。逻辑单元或功能单元还可以包括其他半导体器件和其他类型、设计、或尺寸的晶体管。可以通过低电阻界面将每个晶体管的栅电极连接至上层互连结构。上层互连结构包括导电材料并且可以具有多层结构。多个逻辑单元和/或功能单元连同互连结构一起形成集成电路。互连结构沿着和/或通过一个或多个介电层延伸，从而电连接位于一个互连层中和/或位于互连层之间的部件。互连结构包括：与各种晶体管元件的接触，例如，栅极接触、体接触、源极接触、和/或漏极接触。互连可以包括：铜、钨、钛、氮化钛、金、铝、碳纳米管、富勒烯(carbon fullerene)、导电难熔金属、这些材料的合金和/或其他材料。可以通过CVD、PVD、电镀、和/或其他工艺形成该互连。介电层可以包括：二氧化硅、FSG、黑钻石(BLACK(a productof Applied Materials of Santa Clara，California))、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯(PARYLENE)、BCB、FLARE、以及SILK、和/或其他材料，并且可以通过CVD、ALD、PVD、旋涂和/或其他工艺形成该介电层。
在一方面，本发明提供了集成电路结构，该集成电路结构具有在其中的晶体管。该晶体管包括：半导体衬底，具有通过隔离区域所限定的有源区域；栅极介电层，位于半导体衬底的有源区域的一部分上方；以及栅电极，位于栅极介电层上方。位于栅极介电层下方的有源区域的一部分包括沟道区域和至少一个翼区域。
在另一方面，本发明提供了晶体管，包括：半导体衬底，具有通过隔离区域所限定的有源区域；栅极介电层，位于沟道区域和多个对称的翼区域以及隔离区域的一部分上方；栅电极，位于栅极介电层上方。有源区域包括：源极区域；漏极区域；沟道区域，具有至少1微米的长度；以及多个对称翼区域，位于沟道区域两侧。晶体管的阈值电压为至少8V。
在又一方面，本发明提供了横向漏极MOS(LDMOS)晶体管，包括：栅电极；漏电极，被限定在栅电极和第一隔离区域之间；源极区域，被限定在栅电极和第二隔离区域之间；沟道区域，完全位于漏极区域和源极区域之间的栅电极下方；以及多个翼区域，邻接沟道区域的长边。将源极区域与漏极区域设置在栅电极的两侧。翼区域具有长度和宽度。沟道区域具有宽度和长度。沟道长度为至少1微米。多个翼区域具有短于沟道区域的长度和至少0.2微米的最大宽度。
上面论述了若干实施例的部件。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电路结构，其中形成有晶体管，所述晶体管包括：
半导体衬底，具有通过隔离区域限定的有源区域；
栅极介电层，位于所述半导体衬底的所述有源区域的一部分上方；以及
栅电极，位于所述栅极介电层上方；
其中，位于所述栅极介电层下方的所述有源区域的所述一部分包括沟道区域和至少一个翼区域。
2.根据权利要求1所述的集成电路结构，其中，位于所述栅极介电层下方的所述有源区域的所述一部分包括两个翼区域，所述两个翼区域在所述沟道区域的对边上相对设置。
3.根据权利要求2所述的集成电路结构，其中，所述两个翼区域是对称的。
4.根据权利要求1所述的集成电路结构，其中，所述翼区域在周期期间使角电场移动远离电流，所述周期为将从约2V至约400V范围内变动的电压施加给所述栅电极的周期。
5.根据权利要求1所述的集成电路结构，其中，所述翼区域在周期期间使角电场移动远离电流，所述周期为将从约8V至约400V范围内变动的电压施加给所述栅电极的周期。
6.根据权利要求1所述的集成电路结构，其中，所述翼区域具有邻接所述沟道区域的一边，所述一边包括两端，其中，至少一端距离所述栅极介电层的最近边约0.1微米。
7.根据权利要求1所述的集成电路结构，其中，所述翼区域具有邻接所述沟道区域的一边，所述一边终止于距离所述栅极介电层的最近边至少约0.1微米处。
8.根据权利要求1所述的集成电路结构，其中，所述翼区域为：矩形；梯形，具有邻接所述沟道区域的长边；三角形，具有邻接所述沟道区域的底边；或者半圆形，具有邻接所述沟道区域的底边。
9.一种晶体管，包括：
半导体衬底，具有通过隔离区域限定的有源区域，所述有源区域包括：源极区域；漏极区域；沟道区域，具有至少1微米的长度；以及多个对称翼区域，位于所述沟道区域两侧；以及
栅极介电层，位于所述沟道区域和所述多个对称翼区域、以及所述隔离区域的一部分的上方；以及
栅电极，位于所述栅极介电层上方；
其中，晶体管的阈值电压为至少8V。
10.一种横向漏极MOS(LDMOS)晶体管，包括：
栅电极；
漏极区域，被限定在所述栅电极和第一隔离区域之间；
源极区域，被限定在所述栅电极和第二隔离区域之间，所述源极区域和所述漏极区域被设置在所述栅电极的两侧；
沟道区域，完全位于所述漏极区域和所述源极区域之间的所述栅电极下方，所述沟道区域具有宽度和长度，所述沟道长度为至少1微米；多个翼区域邻接所述沟道区域的长边，所述翼区域具有宽度和长度；
其中，所述多个翼区域的长度短于所述沟道区域的长度，所述多个翼区域的最大宽度为至少0.2微米。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465526A (zh) * 2013-09-16 2015-03-25 上海宝芯源功率半导体有限公司 一种bcd工艺中集成结型场效应晶体管的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150001204A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 트랜지스터 및 반도체 소자
KR102068395B1 (ko) 2017-03-29 2020-01-21 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7206103A (zh) * 1971-05-08 1972-11-10
US20040097041A1 (en) * 2001-07-20 2004-05-20 International Business Machines Corporation Inverse-T gate structure using damascene processing
JP2004235334A (ja) * 2003-01-29 2004-08-19 Mitsubishi Electric Corp 半導体素子
US6847065B1 (en) * 2003-04-16 2005-01-25 Raytheon Company Radiation-hardened transistor fabricated by modified CMOS process
US20070018258A1 (en) * 2005-07-05 2007-01-25 Anchor Chen High-Voltage Device Structure
CN101562195A (zh) * 2008-04-15 2009-10-21 台湾积体电路制造股份有限公司 半导体结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5766969A (en) * 1996-12-06 1998-06-16 Advanced Micro Devices, Inc. Multiple spacer formation/removal technique for forming a graded junction
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP5372776B2 (ja) * 2007-12-25 2013-12-18 出光興産株式会社 酸化物半導体電界効果型トランジスタ及びその製造方法
US7888732B2 (en) * 2008-04-11 2011-02-15 Texas Instruments Incorporated Lateral drain-extended MOSFET having channel along sidewall of drain extension dielectric
KR101009400B1 (ko) * 2008-10-06 2011-01-19 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
WO2012036752A2 (en) * 2010-09-17 2012-03-22 Aplus Flash Technology, Inc. An eeprom-based, data-oriented combo nvm design

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7206103A (zh) * 1971-05-08 1972-11-10
US20040097041A1 (en) * 2001-07-20 2004-05-20 International Business Machines Corporation Inverse-T gate structure using damascene processing
JP2004235334A (ja) * 2003-01-29 2004-08-19 Mitsubishi Electric Corp 半導体素子
US6847065B1 (en) * 2003-04-16 2005-01-25 Raytheon Company Radiation-hardened transistor fabricated by modified CMOS process
US20070018258A1 (en) * 2005-07-05 2007-01-25 Anchor Chen High-Voltage Device Structure
CN101562195A (zh) * 2008-04-15 2009-10-21 台湾积体电路制造股份有限公司 半导体结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465526A (zh) * 2013-09-16 2015-03-25 上海宝芯源功率半导体有限公司 一种bcd工艺中集成结型场效应晶体管的方法
CN104465526B (zh) * 2013-09-16 2017-11-10 上海宝芯源功率半导体有限公司 一种bcd工艺中集成结型场效应晶体管的方法

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Publication number Publication date
US20150295055A1 (en) 2015-10-15
US9099556B2 (en) 2015-08-04
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