KR101009400B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 기판 내에 형성된 제1 도전형 딥 웰, 상기 제1 도전형 딥 웰이 형성된 기판 내에 형성된 소자 분리막들, 상기 소자 분리막들 사이에 형성된 제1 도전형 딥 웰의 일 영역에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 일 영역에 형성된 제1 게이트 패턴, 상기 소자 분리막들 중 어느 하나의 소자 분리막 상에 형성된 제2 게이트 패턴, 상기 제1 게이트 패턴의 일측에 인접한 제2 도전형 웰의 표면 내에 형성되는 제1 도전형 소스 영역, 상기 제1 게이트 패턴의 타측에 인접한 제2 도전형 웰의 표면 및 상기 제1 게이트 패턴의 타측에 인접한 제1 도전형 딥 웰 표면에 걸쳐 형성되는 제1 도전형 제1 드레인 영역, 및 상기 제2 도전형 웰과 이격하여 상기 제1 도전형 딥 웰의 표면 내에 형성되는 제1 도전형 제2 드레인 영역을 포함한다.
LDMOS(Lateral Double diffused Metal-Oxide Semiconductor)

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 LDMOS(Lateral Double diffused Metal-Oxide Semiconductor)에 관한 것이다.
LDMOS는 다수 캐리어 소자로서 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력소자이다. 상기 LDMOS는 주로 스위칭 소자로 사용되기 때문에 많은 전류를 구동하기 위해서는 채널 길이가 짧아야 한다.
반면 고전압을 견디기 위해서는 P형 바디의 도핑 농도가 충분히 높아 역바이어스 인가시 펀치쓰루 브레이크다운(punch-through breakdown)이 일어나지 않도록 설계해야 한다.
일반적으로 P형 바디에 보론(boron)을 기판에 비소(arsenic)를 하나의 마스크를 이용하여 임플란트하고, 열처리를 통하여 채널을 형성한다. 이때 채널 길이는 열처리 온도 및 시간을 통해 결정되는 보론과 비소의 확산의 차이를 이용한다. P형 바디의 임플란트 농도를 조절하여 매우 짧은 채널 길이에도 불구하고, 펀치 쓰루 브레이크 다운을 방지할 수 있다.
반면 채널 영역에서의 도핑 집중이 일정하지 않고 소스 쪽은 도핑 집중이 높이 채널 끝부분에서는 도핑 집이 낮은 일정하지 않은 도핑 프로파일을 갖는다. 채널 영역의 도핑 프로파일이 일정하지 않기 때문에 LDMOS의 채널 길이는 가변적이지 않으며, 오로지 게이트의 폭만을 조절하여 채널의 사이즈(size)를 조절할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 채널 길이가 일정하면서 동시에 게이트와 자기 정렬된 채널을 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 기판 내에 형성된 제1 도전형 딥 웰, 상기 제1 도전형 딥 웰이 형성된 기판 내에 형성된 소자 분리막들, 상기 소자 분리막들 사이에 형성된 제1 도전형 딥 웰의 일 영역에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 일 영역에 형성된 제1 게이트 패턴, 상기 소자 분리막들 중 어느 하나의 소자 분리막 상에 형성된 제2 게이트 패턴, 상기 제1 게이트 패턴의 일측에 인접한 제2 도전형 웰의 표면 내에 형성되는 제1 도전형 소스 영역, 상기 제1 게이트 패턴의 타측에 인접한 제2 도전형 웰의 표면 및 상기 제1 게이트 패턴의 타측에 인접한 제1 도전형 딥 웰 표면에 걸쳐 형성되는 제1 도전형 제1 드레인 영역, 및 상기 제2 도전형 웰과 이격하여 상기 제1 도전형 딥 웰의 표면 내에 형성되는 제1 도전형 제2 드레인 영역을 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 기판 내에 제1 도전형 불순물 이온을 주입하여 제1 도전형 딥 웰을 형성하는 단계, 상기 기판 내에 제2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 딥 웰의 일 영역 내에 제2 도전형 웰을 형성하는 단계, 상기 제1 도전형 딥 웰, 및 상기 제2 도전형 웰이 형성된 기판 내에 소자 분리막들을 형성하는 단계, 상기 제2 도전형 웰의 일 영역 상에 제1 게이트 패턴을 형성하고 상기 소자 분리막들 중 어느 하나에 제2 게이트 패턴을 형성하는 단계, 상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴의 일측과 인접한 제2 도전형 웰 표면 내에 소스 영역을 형성하는 단계, 상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴의 타측에 인접한 제2 도전형 웰의 표면 및 제1 도전형 딥 웰 표면에 걸쳐 제1 드레인 영역을 형성하는 단계, 및 상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 도전형 딥 웰의 표면 내에 상기 제2 도전형 웰과 이격하여 제2 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 항복 전압 특성 및 온-저항 특성에 큰 변동없이 채널 길이가 일정하면서 동시에 게이트와 자기 정렬된 채널을 갖도록 하는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시 예에 따른 반도체 소자(100)의 단면도를 나타낸다. 도 1을 참조하면, 상기 반도체 소자(100)는 기판(101), 제1 도전형 딥 웰(Deep Well, 105), 제2 도전형 웰(110), 소자 분리막들(120-1,120-2,120-3), 제1 게이트 패턴(140), 제2 게이트 패턴(157), 제1 도전형 제1 소스 영역(124), 제1 도전형 제1 드리프트 영역, 제2 도전형 도핑 영역(130), 제1 도전형 제1 드레인 영역(125), 제1 도전형 제2 드레인 영역(127), 제1 도전형 제2 드리프트 영역(162), 및 제1 도전형 웰(160), 층간 절연막(170), 콘택들(182), 및 금속 배선(185)을 포함한다.
상기 기판(101)은 P형 에피텍셜층일 수 있다. 상기 제1 도전형 딥 웰(105)은 상기 기판(101) 내에 제1 도전형(예컨대, N형) 불순물 이온을 선택적으로 주입하여 형성된다.
상기 제2 도전형(예컨대, P형) 웰(110)은 상기 제1 도전형 딥 웰(105) 내에 제2 도전형(P형) 불순물 이온을 선택적으로 주입하여 상기 제1 도전형 딥 웰(105)의 일 영역에 형성된다.
상기 소자 분리막들(120-1,120-2,120-3)은 소자를 분리하기 위하여 상기 기판(101) 내에 형성된다. 예컨대, 상기 소자 분리막들(120-1,120-2,120-3)은 제1 소자 분리막(120-1), 제2 소자 분리막(120-2), 및 제3 소자 분리막(120-3)을 포함한다.
상기 제1 게이트 패턴(140)은 상기 제2 도전형 웰(110)의 일 영역 상에 형성된다. 상기 제2 게이트 패턴(155)은 상기 소자 분리막 상에 형성된다. 예컨대, 상기 제2 게이트 패턴(155)은 상기 제2 소자 분리막(120-2) 상에 형성될 수 있다.
상기 제1 게이트 패턴(140) 및 상기 제2 게이트 패턴(155) 각각은 게이트 산화막(137, 153) 및 게이트 전극(135, 152)이 적층된 구조일 수 있다.
이때 상기 제1 게이트 패턴(140)의 일 측벽 및 상기 제1 소스 영역(124)의 일부를 덮는 제1 스페이서(143) 및 상기 제1 게이트 패턴(140)의 타 측벽 및 상기 제1 드레인 영역(125)의 일 영역을 덮는 제2 스페이서(145)가 형성될 수 있다.
또한 상기 제2 게이트 패턴(155)의 일 측벽 및 상기 제1 드레인 영역(125)의 다른 영역을 덮는 제3 스페이서(156) 및 상기 제2 게이트 패턴(155)의 타 측벽 및 상기 제2 소자 분리막(120-2)의 일부를 덮는 제4 스페이서(157)가 형성될 수 있다.
상기 제1 도전형 소스 영역(124)은 상기 제1 게이트 패턴(140)의 일측에 인접한 제2 도전형 웰(110)의 표면 내에 형성된다. 상기 제2 도전형 도핑 영역(130)은 상기 제1 도전형 소스 영역(124)과 인접한 제2 도전형 웰(110)의 표면 내에 형성된다. 예컨대, 상기 제2 도전형 도핑 영역(130)은 상기 제1 도전형 소스 영역(124)과 상기 제1 소자 분리막(120-1) 사이의 제2 도전형 웰(110)의 표면 내에 형성될 수 있다.
상기 제1 도전형 제1 드레인 영역(125)은 상기 제1 게이트 패턴(140)의 타측에 인접한 제2 도전형 웰(110)의 표면 및 상기 제1 게이트 패턴(140)의 타측에 인접한 제1 도전형 딥 웰(105) 표면 내에 형성된다. 예컨대, 상기 제1 도전형 제1 드레인 영역(125)은 상기 제1 게이트 패턴(140)의 타측과 상기 제2 소자 분리막 사이의 제2 도전형 웰(110) 및 제1 도전형 딥 웰(105)의 표면에 걸쳐 형성될 수 있다.
상기 제1 도전형 소스 영역(124)에 인접한 제1 게이트 패턴(140)의 일부 및 상기 제1 도전형 드레인 영역(125)에 인접한 제1 게이트 패턴(140)과 일부와 각각 중첩하여 제1 도전형 제1 드리프트 영역(128)이 형성될 수 있다.
상기 제1 도전형 제2 드레인 영역(127)은 상기 제2 도전형 웰(110)과 이격하여 상기 제1 도전형 딥 웰(105)의 표면 내에 형성된다. 예컨대, 상기 제1 도전형 제2 드레인 영역(127)은 상기 제2 소자 분리막(120-2)과 상기 제3 소자 분리막(120-3) 사이의 제1 도전형 딥 웰(105)의 표면 내에 형성되며, 상기 제2 소자 분리막(120-2)에 의하여 상기 제2 도전형 웰(110)과 격리될 수 있다.
이때 상기 제1 도전형 제2 드레인 영역(127) 하부의 제1 도전형 딥 웰(105) 내에는 제1 도전형 제2 드리프트 영역(162) 및 제1 도전형 웰(160) 중 적어도 하나가 형성될 수 있다.
이때 상기 기판(101), 제1 도전형 딥 웰(105), 제2 도전형 웰(110), 제1 게이트 패턴(140), 제1 도전형 제1 소스 영역(124), 제2 도전형 도핑 영역(130), 제1 도전형 제1 드레인 영역(125)은 제1 도전형 MOS(190; 예컨대, NMOS)를 형성한다.
또한 상기 제1 도전형 딥 웰(105), 상기 제1 도전형 제1 드레인 영역(125), 상기 제2 게이트 패턴(155), 상기 제1 도전형 제2 드레인 영역(127), 상기 제1 도전형 제2 드리프트 영역(162), 및 상기 제1 도전형 웰(160)은 레지스터(Resistor, 195)를 형성한다.
따라서 본 발명의 실시 예에 따른 LDMOS(100)는 NMOS(190)와 레지스터를 결합한 구조이다. 상기 LDMOS(100)의 채널은 NMOS(190) 구조에 형성되므로 채널 영역의 도핑 농도는 NMOS와 같이 균일한 농도 분포를 가지게 된다. 또한 NMOS의 드레인 에 해당하는 상기 제1 도전형 제1 드레인 영역(125)이 상기 제2 도전형 웰(110)과 상기 제1 도전형 딥 웰(105)에 모두 걸쳐 형성된다. 즉 상기 채널을 통하여 상기 제1 도전형 소스 영역(124)으로부터 상기 제1 드레인 영역(125)으로 공급된 전자들은 상기 제1 드레인 영역(125)을 통하여 상기 제1 도전형 딥웰(105)로 제공될 수 있다.
도 2는 일반적인 LDMOS와 도 1에 도시된 LDMOS의 항복 전압 특성을 나타낸다. 여기서 점선으로 표시된 부분은 일반적인 LDMOS의 항복 전압 특성을 나타내고, 실선으로 표시된 부분은 도 1에 도시된 LDMOS의 항복 전압 특성을 나타낸다.
도 2를 참조하면, 일반적인 LDMOS의 항복 전압(V1)과 도 1에 도시된 LDMOS의 항복 전압(V2)이 거의 차이가 없고, 일반적인 LDMOS의 누설 전류(Drain current)와 도 1에 도시된 LDMOS의 누설 전류도 동일함을 알 수 있다.
도 3은 일반적인 LDMOS와 도 1에 도시된 LDMOS의 드레인 전류와 게이트 전압 사이의 특성을 나타낸다. 여기서 점선으로 표시된 부분은 일반적인 LDMOS의 특성을 나타내고, 실선으로 표시된 부분은 도 1에 도시된 LDMOS의 특성을 나타낸다.
도 3을 참조하면, 일반적인 LDMOS와 도 1에 도시된 LDMOS의 항복 전압 및 온-저항이 거의 유사한 특성을 갖는 것을 알 수 있다.
상기 층간 절연막(170)은 상술한 구성들이 형성된 기판(101) 상에 형성된다. 상기 콘택들(182)은 상기 층간 절연막(170)을 관통하여 상기 제2 도전형 도핑 영역(130), 상기 제1 도전형 소스 영역(124), 상기 제1 도전형 제1 드레인 영역(125), 및 상기 제1 도전형 제2 드레인 영역(127)과 연결된다. 상기 금속 배 선(185)은 상기 콘택들(182) 중 대응하는 콘택과 접촉하도록 상기 층간 절연막(170) 상에 형성된다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.
먼저 도 4a에 도시된 바와 같이, 실리콘 기판(401)을 준비한다. 상기 실리콘 기판(401)은 에피텍셜 성장법에 의해 성장한 에피텍셜층(epitaxial layer)을 포함할 수 있다. 이때 상기 에피텍셜층(401)은 P형 불순물 이온이 도핑된 P형 에피텍셜층일 수 있다. 다음으로 상기 실리콘 기판(401) 내에 제1 도전형(예컨대, N형) 불순물 이온을 선택적으로 주입하여 제1 도전형 딥 웰(410)을 형성한다.
다음으로 도 4b에 도시된 바와 같이, 상기 실리콘 기판(401) 내에 제2 도전형(예컨대, P형) 불순물 이온을 선택적으로 주입하여 상기 제 1 도전형 딥 웰(410)의 일 영역 내에 제2 도전형 웰(415)을 형성한다. 또한 상기 실리콘 기판(401) 내에 제1 도전형 불순물 이온을 선택적으로 주입하여 상기 제2 도전형 웰(415)과 이격하여 상기 제1 도전형 딥 웰(410)의 다른 영역에 제1 도전형 웰(425) 및 제1 도전형 드리프트 영역(420) 중 적어도 하나를 형성한다. 상기 제1 도전형 웰(425) 및 상기 제1 도전형 드리프트 영역(420)이 모두 형성될 때, 상기 제1 도전형 드리프트 영역(420)은 상기 제1 도전형 웰(425) 주위를 감싸도록 형성될 수 있다.
다음으로 도 4c에 도시된 바와 같이, 상기 제1 도전형 딥 웰(410), 상기 제2 도전형 웰(415), 상기 제1 도전형 웰(425), 및 상기 제1 도전형 드리프트 영역(420)이 형성된 실리콘 기판(401) 내에 소자 분리 영역을 형성한다. 상기 소자 분리 영역은 제1 소자 분리막(430-1), 제2 소자 분리막(430-2), 및 제3 소자 분리막(430-3)을 포함한다.
상기 소자 분리 영역을 형성함으로써 상기 제2 도전형 웰(415)은 상기 제1 소자 분리막(430-1)과 상기 제2 소자 분리막(430-2) 사이의 제1 도전형 딥 웰(410)의 일 영역에 형성되며, 상기 제1 도전형 웰(425)은 상기 제2 소자 분리막(430-2)과 상기 제3 소자 분리막(430-3) 사이의 상기 제1 도전형 딥 웰(410)의 다른 영역에 형성되며, 상기 제1 도전형 드리프트 영역(420)은 상기 제2 소자 분리막(430-2)과 상기 제3 소자 분리막(430-3) 하부의 상기 제1 도전형 웰(425) 주변의 제1 도전형 딥 웰(410)의 또 다른 영역에 형성될 수 있다.
다음으로 도 4d에 도시된 바와 같이, 상기 제2 도전형 웰(415)의 일 영역 상에 제1 게이트 패턴(435)을 형성하고, 상기 제2 소자 분리막(430-2) 상에 제2 게이트 패턴(445)을 형성한다. 이때 상기 제1 게이트 패턴(435) 및 상기 제2 게이트 패턴(445)은 각각 게이트 산화막(432) 및 게이트 전극(434)이 적층된 구조일 수 있다.
예컨대, 상기 실리콘 기판(401) 전면에 산화막(미도시) 및 게이트 폴리(미도시)를 순차적으로 증착하고, 포토리소그라피(photolithography) 공정 및 식각 공정을 통하여 상기 산화막 및 게이트 폴리를 패터닝하여 상기 게이트 산화막(432) 및 상기 게이트 전극(434)이 적층된 게이트 패턴을 형성할 수 있다.
이어서 상기 실리콘 기판(401)에 선택적으로 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴(435)의 양쪽 모서리 인접 영역 각각과 중첩되도록 상기 제2 도전형 P형 웰(415) 내에 제1 도전형 LDD(Lightly Doped Drain) 영역(450)을 형성한다.
또한 상기 실리콘 기판(401)에 선택적으로 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴(435)의 일측과 인접한 제2 도전형 웰(415) 표면 내에 제1 도전형 소스 영역(452)을 형성한다.
상기 실리콘 기판(401)에 선택적으로 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴(435)의 타측에 인접한 제2 도전형 웰(415)의 표면 및 제1 도전형 딥 웰(410) 표면 모두에 걸쳐 제1 도전형 제1 드레인 영역(454)을 형성한다.
예컨대, 상기 제1 도전형 제1 드레인 영역(454)은 상기 제1 게이트 패턴(435)의 타측과 상기 제2 소자 분리막(430-2) 사이의 제2 도전형 웰(415) 및 제1 도전형 딥 웰(410) 표면에 걸쳐 형성된다.
또한 상기 실리콘 기판(401)에 선택적으로 제1 도전형 불순물 이온을 주입하여 상기 제1 도전형 웰(425) 표면 내에 제1 도전형 제2 드레인 영역(456)을 형성한다.
상기 제1 도전형 소스 영역(452), 상기 제1 도전형 제1 드레인 영역(454), 및 상기 제1 도전형 제2 드레인 영역(456)은 동일한 마스크를 사용하여 제1 도전형 불순물 이온을 상기 실리콘 기판(401) 내에 선택적으로 주입함으로써 동시에 형성될 수 있다.
다음으로 도 4e에 도시된 바와 같이, 상기 실리콘 기판(401)에 선택적으로 제2 도전형 불순물 이온을 주입하여 상기 제1 도전형 소스 영역(452)과 인접한 제2 도전형 웰(415)의 표면 내에 제2 도전형 도핑 영역(472)을 형성한다.
예컨대, 상기 제2 도전형 도핑 영역(472)은 상기 제1 도전형 소스 영역(452)과 상기 제1 소자 분리막(120-1) 사이의 제2 도전형 웰(415)의 표면 내에 형성될 수 있다.
다음으로 도 4f에 도시된 바와 같이, 상기 제1 게이트 패턴(435) 및 상기 제2 게이트 패턴(445) 각각의 측벽에 스페이서(spacer, 462,464, 466, 468)를 형성한다.
예컨대, 상기 제1 게이트 패턴(435) 및 상기 제2 게이트 패턴(445)이 형성된 실리콘 기판(401) 상에 절연막을 증착하고 증착된 절연막을 에치백(etch-back)하여 상기 스페이서(462,464, 466, 468)를 형성할 수 있다.
다음으로 도 4g에 도시된 바와 같이, 도 4f에 도시된 구성들이 형성된 기판(401) 상에 CVD(Chemical Vapor Deposition)법을 이용하여 층간 절연막(480)을 형성한다.
상기 층간 절연막(480)을 관통하여 상기 제2 도전형 도핑 영역(472), 상기 제1 도전형 소스 영역(452) 상기 제1 도전형 제1 드레인 영역(454), 및 상기 제1 도전형 제2 드레인 영역(456) 각각을 노출시키는 컨택홀들(미도시)을 형성하고, 상기 콘택홀들 내에 금속 물질을 채워 금속 콘택들(482, 484, 486)를 형성한다. 이어서 상기 금속 콘택들(482, 484, 486) 중 대응하는 콘택과 접촉하도록 상기 층간 절연막(170) 상에 금속 배선(490)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 2는 일반적인 LDMOS와 도 1에 도시된 LDMOS의 항복 전압 특성을 나타낸다.
도 3은 일반적인 LDMOS와 도 1에 도시된 LDMOS의 드레인 전류와 게이트 전압 사이의 특성을 나타낸다.
도 4a 내지 도 4g는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 단면도이다.

Claims (14)

  1. 기판 내에 형성된 제1 도전형 딥 웰;
    상기 제1 도전형 딥 웰이 형성된 기판 내에 형성된 제1 소자 분리막, 제2 소자 분리막, 및 제3 소자 분리막;
    상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 제1 도전형 딥 웰의 일 영역에 형성된 제2 도전형 웰;
    상기 제2 도전형 웰의 일 영역에 형성된 제1 게이트 패턴;
    상기 제2 소자 분리막 상에 형성된 제2 게이트 패턴;
    상기 제1 게이트 패턴의 일측에 인접한 제2 도전형 웰의 표면 내에 형성되는 제1 도전형 소스 영역;
    상기 제1 게이트 패턴의 타측에 인접한 제2 도전형 웰의 표면 및 상기 제1 게이트 패턴의 타측에 인접한 제1 도전형 딥 웰 표면에 걸쳐 형성되는 제1 도전형 제1 드레인 영역;
    상기 제2 소자 분리막과 상기 제3 소자 분리막 사이의 제1 도전형 딥 웰에 형성되는 제1 도전형 웰; 및
    상기 제2 도전형 웰과 이격하여 상기 제1 도전형 웰 내에 형성되는 제1 도전형 제2 드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 반도체 소자는,
    상기 제1 도전형 소스 영역과 인접한 제2 도전형 웰의 표면 내에 형성되는 제2 도전형 도핑 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제1 도전형 제1 드레인 영역은,
    상기 제1 게이트 패턴의 타측과 상기 제2 소자 분리막 사이의 제2 도전형 웰 및 제1 도전형 딥 웰의 표면에 걸쳐 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 반도체 소자는,
    상기 제1 게이트 패턴의 일 측벽 및 상기 제1 소스 영역의 일부를 덮는 제1 스페이서;
    상기 제1 게이트 패턴의 타 측벽 및 상기 제1 드레인 영역의 일 영역을 덮는 제2 스페이서;
    상기 제2 게이트 패턴의 일 측벽 및 상기 제1 드레인 영역의 다른 영역을 덮는 제3 스페이서;
    상기 제2 게이트 패턴의 타 측벽 및 상기 제2 소자 분리막의 일부를 덮는 제4 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 반도체 소자는,
    상기 제1 도전형 소스 영역에 인접한 제1 게이트 패턴의 일부 및 상기 제1 도전형 드레인 영역에 인접한 제1 게이트 패턴과 일부와 각각 중첩하여 형성된 제1 도전형 드리프트 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 기판 내에 제1 도전형 불순물 이온을 주입하여 제1 도전형 딥 웰을 형성하는 단계;
    상기 기판 내에 제2 도전형 불순물 이온을 주입하여 상기 제 1 도전형 딥 웰의 일 영역 내에 제2 도전형 웰을 형성하는 단계;
    상기 기판 내에 제1 도전형 불순물 이온을 주입하여 상기 제2 도전형 웰과 이격하여 상기 제1 도전형 딥 웰의 다른 영역에 제1 도전형 웰을 형성하는 단계;
    상기 제1 도전형 딥 웰, 상기 제2 도전형 웰, 및 상기 제1 도전형 웰이 형성된 기판 내에 소자 분리막들을 형성하는 단계;
    상기 제2 도전형 웰의 일 영역 상에 제1 게이트 패턴을 형성하고, 상기 소자 분리막들 중 어느 하나에 제2 게이트 패턴을 형성하는 단계;
    상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴의 일측과 인접한 제2 도전형 웰 표면 내에 소스 영역을 형성하는 단계;
    상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 게이트 패턴의 타측에 인접한 제2 도전형 웰의 표면 및 제1 도전형 딥 웰 표면에 걸쳐 제1 드레인 영역을 형성하는 단계; 및
    상기 기판에 제1 도전형 불순물 이온을 주입하여 상기 제1 도전형 웰 내에 상기 제2 도전형 웰과 이격하여 제2 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 소스 영역, 상기 제1 드레인 영역, 및 상기 제2 드레인 영역은 동일한 마스크를 이용하여 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 기판 제2 도전형 불순물 이온을 주입하여 상기 소스 영역과 인접한 제2 도전형 웰의 표면 내에 제2 도전형 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제8항에 있어서, 상기 소자 분리막들은 제1 소자 분리막, 제2 소자 분리막, 및 제3 소자 분리막을 포함하며,
    상기 제2 도전형 웰은 상기 제1 소자 분리막과 상기 제2 소자 분리막 사이의 제1 도전형 딥 웰의 일 영역에 형성되고,
    상기 제1 도전형 웰은 상기 제2 소자 분리막과 상기 제3 소자 분리막 사이의 제1 도전형 딥 웰의 다른 영역에 형성되고,
    상기 제2 게이트 패턴은 상기 제2 소자 분리막 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 삭제
  13. 제11항에 있어서, 상기 제1 드레인 영역을 형성하는 단계는,
    상기 제1 게이트 패턴의 타측과 상기 제2 소자 분리막 사이의 제2 도전형 웰 및 제1 도전형 딥 웰의 표면에 걸쳐 상기 제1 드레인 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 제1 게이트 패턴의 일 측벽 및 상기 제1 소스 영역의 일부를 덮는 제1 스페이서, 상기 제1 게이트 패턴의 타 측벽 및 상기 제1 드레인 영역의 일 영역을 덮는 제2 스페이서, 상기 제2 게이트 패턴의 일 측벽 및 상기 제1 드레인 영역의 다른 영역을 덮는 제3 스페이서, 및 상기 제2 게이트 패턴의 타 측벽 및 상기 제2 소자 분리막의 일부를 덮는 제4 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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