CN112993039B - Ldmos晶体管及相关系统和方法 - Google Patents

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Abstract

一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管包括硅半导体结构；第一栅极结构和第二栅极结构和沟槽电介质层。第一栅极结构和第二栅极结构设置在硅半导体结构上并且在横向方向上彼此分离。沟槽电介质层设置在硅半导体结构中的沟槽中，并且在正交于横向方向的厚度方向上至少部分地在第一栅极结构和第二栅极结构中的每一个下方延伸。

Description

LDMOS晶体管及相关系统和方法
本申请为分案申请，其原申请是于2017年5月23日向中国专利局提交的专利申请，申请号为201710367154.8，发明名称为“LDMOS晶体管及相关系统和方法”。
相关申请
本申请要求享有于2016年5月24日提交的美国临时专利申请序列号62/340742的优先权权益，其通过引用并入本文。
背景技术
金属氧化物半导体场效应晶体管(通常称为MOSFET)被广泛用在诸如用于开关或放大的电子器件中。MOSFET能够实现快速的开关速度，这使得它们非常适用于高频应用。另外，由于MOSFET是电压控制而不是电流控制的器件，所以MOSFET的控制相对来说比较简单。
通常称为LDMOS晶体管的横向双扩散金属氧化物半导体场效应晶体管是主要在横向方向上在晶体管的半导体材料内阻挡漏极-源极电压的一类MOSFET。LDMOS晶体管常常与集成电路中的其他电路组合，特别在功率应用或射频应用中。
图1是包括硅半导体结构102、源电极104、栅极结构106和漏电极108的常规n沟道LDMOS晶体管100的截面图。源电极104堆叠在LDMOS晶体管100的源极区域112中的硅半导体结构102的顶面110上，漏电极108堆叠在LDMOS晶体管100的漏极区域114中的顶面110上。栅极结构106包括堆叠在LDMOS晶体管100的栅极区域120中的栅电极116、多晶硅层117和二氧化硅层118。硅半导体结构102包括p型衬底122、n阱124、p主体126、源极p+区域128、源极n+区域130和漏极n+区域132。N阱124形成在p型衬底122上，p主体126形成在源电极104下方的n阱124中。漏极n+区域132形成在n阱124中并且接触漏电极108。源极p+区128和源极n+区域130中的每一个形成在p主体126中并且与源电极104接触。源极n+区域130和漏极n+区域132中的每一个比n阱124更重掺杂，源极p+区域128比p主体126更重掺杂。
当跨漏电极108和源电极104施加正电压VDS时，在n阱124和p主体126的界面处的p-n结被反向偏置。因此，默认情况下基本上没有电流从漏电极108流到源电极104。漏极n+区132和n阱124的相对掺杂浓度导致n阱124的称为漂移区134的部分承载大部分电压VDS，从而使得LDMOS晶体管100能够支持相对较大的VDS值，而不会发生击穿。
施加在栅电极116和源电极104之间的正电压VGS在二氧化硅层118下的硅半导体结构102中产生负电荷，导致在p主体126的区域136中形成少数载流子通道(channel)。该通道具有过量的电子，因此将传导电流。因此，当VGS超过阈值且VDS为正值时，电流将在横向138方向上通过硅半导体结构102从漏极n+区域132流向源极n+区域130。然而，由于n阱124中的相对较轻的n型掺杂浓度，电流可能会在漂移区134中遇到相当大的电阻。
发明内容
(A1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构、第一和第二栅极结构以及沟槽电介质层。第一和第二栅极结构可以设置在硅半导体结构上并且在横向方向上彼此分离。沟槽电介质层可以设置在硅半导体结构中的沟槽中，并且在正交于横向方向的厚度方向上至少部分地在第一和第二栅极结构的每一个下方延伸。
(A2)在表示为(A1)的LDMOS晶体管中，硅半导体结构可以包括衬底，形成在衬底上的n阱，形成在n阱中的p主体，形成在p主体中的源极n+区域，及形成在n阱中的漏极n+区域。此外，沟槽电介质层可以在横向方向上设置在p主体和漏极n+区域之间。
(A3)在表示为(A2)的LDMOS晶体管中，硅半导体结构还可以包括形成在p主体中的源极p+区域。源极p+区域可以具有比p主体更大的p型掺杂浓度，并且源极n+区域和漏极n+区域中的每一个可以具有比n阱更大的n型掺杂浓度。
(A4)在表示为(A2)至(A3)的任何LDMOS晶体管中，p主体可以在厚度方向上在沟槽电介质层的下方延伸，并且p主体可以具有渐变的p型掺杂浓度。
(A5)在表示为(A2)至(A4)的任何LDMOS晶体管中，第一栅极结构可以包括在厚度方向上堆叠在硅半导体结构的第一外表面上的第一栅极电介质层和第一栅极导体。此外，第二栅极结构可以包括在厚度方向上堆叠在硅半导体结构的第一外表面上的第二栅极电介质层和第二栅极导体。
(A6)在表示为(A5)的LDMOS晶体管中，第一和第二栅极导体中的每一个可以由多晶硅形成，并且第一和第二栅极电介质层中的每一个可以由二氧化硅形成。
(A7)表示为(A5)或(A6)的任何LDMOS晶体管还可以包括设置在硅半导体结构的第一外表面上并接触源极p+区域和源极n+区域中的每一个的源电极，设置在所述硅半导体结构的所述第一外表面上并与所述漏极n+区域接触的漏电极，堆叠在所述第一栅极导体上的第一栅电极，以及堆叠在所述第二栅极导体上的第二栅电极。
(A8)一种开关电路可以包括表示为(A7)的LDMOS晶体管、用于在相对于源电极的至少两个不同电压幅值之间反复驱动第一栅电极的驱动电路，以及用于将第二栅电极相对于源电极保持在正电压的偏置电路。
(A9)在表示为(A8)的开关电路中，偏置电路可以被配置为将第二栅电极相对于源电极保持在固定的正电压。
(B1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构、设置在硅半导体结构上的第一栅极结构和部分地设置在硅半导体结构的沟槽中的第二栅极结构。
(B2)在表示为(B1)的LDMOS晶体管中，硅半导体结构可以包括衬底，形成在衬底上的n阱，形成在n阱中的p主体，形成在p主体中的源极n+区域，及形成在n阱中的漏极n+区域。第一栅极结构可以在厚度方向上设置在至少部分地在p主体上方的硅半导体结构上，并且第二栅极结构可以在正交于厚度方向的横向方向上设置在p主体和漏极n+区域与之间。
(B3)在表示为(B2)的LDMOS晶体管中，硅半导体结构还可以包括形成在p主体中的源极p+区域。
(B4)在表示为(B2)和(B3)的任何LDMOS晶体管中，p主体可以在厚度方向上比第二栅极结构更深地延伸到硅半导体结构中，并且p主体可以具有渐变的p型掺杂浓度。
(B5)在表示为(B2)至(B4)的任何LDMOS晶体管中，第一栅极结构可以包括在厚度方向上堆叠在硅半导体衬底的第一外表面上的第一栅极电介质层和第一栅极导体，并且第二栅极结构可以包括嵌入位于沟槽中的第二栅极电介质层中的第二栅极导体。
(B6)在表示为(B5)的LDMOS晶体管中，第二栅极结构还可以包括嵌入位于沟槽中的第二栅极电介质层中的第三栅极导体，并且第二和第三栅极导体可以在横向方向上彼此分离。
(B7)在表示为(B6)的LDMOS晶体管中，第二栅极导体可以在横向方向上设置在p主体和第三栅极导体之间，并且第三栅极导体可以在横向方向上设置在第二栅极导体和漏极n+区域之间。
(B8)在表示为(B5)至(B7)的任何LDMOS晶体管中，第一和第二栅极导体中的每一个可以由多晶硅形成，并且第一和第二栅极电介质层中的每一个可以由二氧化硅形成。
(B9)表示为(B5)至(B8)的任何LDMOS晶体管还可以包括设置在硅半导体结构的第一外表面上并与源极n+区域接触的源电极，设置在所述硅半导体结构的第一外表面上并所述漏极n+区域接触的漏电极，堆叠在所述第一栅极导体上的第一栅电极，以及堆叠在所述第二栅极导体上的第二栅电极。
(B10)一种开关电路可以包括表示为(B9)的LDMOS晶体管、用于在相对于源电极的至少两个不同电压幅值之间反复驱动第一栅电极的驱动电路，以及用于将第二栅电极相对于源电极保持在正电压的偏置电路。
(B11)在表示为(B10)的开关电路中，偏置电路可以被配置为将第二栅电极相对于源电极保持在固定的正电压。
(C1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构，所述硅半导体结构包括衬底，形成在衬底上的n阱，在厚度方向上形成在位于硅半导体衬底中的沟槽下方的n阱中的p主体，其中，p主体还在LDMOS晶体管的源极区域中在横向方向上与沟槽相邻，横向方向正交于厚度方向，形成在p主体中的第一n型漂移区，及形成在n阱中的第二n型漂移区，使得第一和第二n型漂移区在横向方向上设置在沟槽的相对的各自侧面上。LDMOS晶体管还可以包括设置在沟槽中的电介质层，及嵌入电介质层中并在厚度方向上延伸到沟槽中的第一和第二栅极导体。第二栅极导体可以在厚度方向上设置在第一栅极导体上方。
(C2)在表示为(C1)的LDMOS晶体管中，硅半导体结构还可以包括：形成在p主体中的源极p+区域和源极n+区域，源极p+区域和源极n+区域在横向方向上相邻；及形成在第二漂移区中的漏极n+区域。此外，第一n型漂移区可以在厚度方向上在位于源极p+区域和源极n+区域中的每一个下方的p主体中形成。
(C3)在表示为(C2)的LDMOS晶体管中，源极p+区域可以具有比p主体更大的p型掺杂浓度，源极n+区域和漏极n+区域中的每一个可以具有比第一和第二n型漂移区中的每一个更大的n型掺杂浓度，并且第一和第二n型漂移区中的每一个可以具有比n阱更大的n型掺杂浓度。
(C4)在表示为(C2)至(C3)的任何LDMOS晶体管中，第一和第二栅极导体中的每一个可以由多晶硅形成，并且电介质层可以由二氧化硅形成。
(C5)表示为(C2)至(C4)的任何LDMOS晶体管还可以包括源极导电插塞，其在厚度方向上沿着源极p+区域和源极n+区域中的每一个并穿过第一n型漂移区延伸，以接触p主体。
(C6)在表示为(C5)的LDMOS晶体管中，第一和第二栅极导体可以通过电介质层与硅半导体结构分离。
(C7)在表示为(C5)至(C6)的任何LDMOS晶体管中，电介质层可以在厚度方向上分离两个栅极导体中的每一个。
(C8)在表示为(C5)至(C7)的任何LDMOS晶体管中，第一栅极导体可以布置为比第二栅极导体更靠近沟槽的底部。
(C9)表示为(C5)至(C8)的任何LDMOS晶体管还可以包括接触源极导电插塞的源电极，接触第一栅极导体的第一栅电极，接触第二栅极导体的第二栅电极及与漏极n+区域接触的漏电极。
(C10)一种开关电路可以包括表示为(C9)的LDMOS晶体管、用于在相对于源电极的至少两个不同电压幅值之间反复驱动第一栅电极的驱动电路，以及用于将第二栅电极相对于源电极保持在正电压的偏置电路。
(C11)在表示为(C10)的开关电路中，偏置电路可以被配置为将第二栅电极相对于源电极保持在固定的正电压。
(D1)一种用于降低横向双扩散金属氧化物半导体场效应(LDMOS)晶体管中的导通电阻的方法可以包括(1)在相对于LDMOS晶体管的源电极的至少两个不同电压幅值之间反复切换第一栅电极，以反复产生和破坏LDMOS晶体管的p主体中的少数载流子通道，及(2)将第二栅电极相对于源电极保持在正电压，以产生LDMOS晶体管的n掺杂部分中的多数载流子通道。
(D2)在表示为(D1)的方法中，LDMOS晶体管的n掺杂部分可以是n阱。
(D3)在表示为(D1)的方法中，LDMOS晶体管的n掺杂部分可以是n型漂移区。
(D4)在表示为(D1)至(D3)的任何方法中，保持步骤可以包括将第二栅电极相对于源电极保持在固定电压。
(E1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构，所述硅半导体结构包括衬底，形成在衬底上的n阱，形成在n阱中的p主体，形成在p主体中的源极n+区域及形成在n阱中并在横向方向上与源极n+区域分离的漏极n+区域。LDMOS晶体管还可以包括在厚度方向上至少部分地设置在硅半导体衬底的沟槽中的电介质层及嵌入电介质层中并在厚度方向上延伸到沟槽中的栅极导体。电介质层和栅极导体可以相对于在厚度方向上延伸的沟槽的中心轴至少基本上对称，如当在正交于横向和厚度方向的方向上的截面中观察LDMOS晶体管时所见到的。
(E2)在表示为(E1)的LDMOS晶体管中，硅半导体结构还可以包括在形成p主体中的源极p+区域。
(E3)在表示为(E2)的LDMOS晶体管中，源极p+区域可以具有比p主体更大的p型掺杂浓度，并且源极n+区域和漏极n+区域中的每一个可以具有比n阱更大的n型掺杂浓度。
(E4)在表示为(E2)和(E3)的任何LDMOS晶体管中，栅极导体可以由多晶硅形成，并且电介质层可以由二氧化硅形成。
(E5)表示为(E2)至(E4)的任何LDMOS晶体管还可以包括接触源极p+区域和源极n+区域中的每一个的源电极，接触栅极导体的栅电极，和接触漏极n+区域的漏电极。
(E6)一种开关电路可以包括表示为(E5)的LDMOS晶体管和用于在相对于源电极的至少两个不同电压幅值之间反复驱动栅电极的驱动电路。
(F1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构，所述硅半导体结构包括衬底，在衬底上形成的n-阱，形成在n-阱中的p主体，形成在p主体中的源极n+区域及形成在n阱中并在横向方向上与源极n+区域分离的漏极n+区域。所述LDMOS晶体管还可以包括在正交于横向方向的厚度方向上形成在所述硅半导体结构上的电介质层，嵌入所述电介质层中并在厚度方向上延伸到所述硅半导体衬底的沟槽中的栅极导体，及在厚度方向上延伸穿过电介质层和沟槽以接触漏极n+区域的漏极导电插塞。
(F2)在表示为(F1)的LDMOS晶体管中，栅极导体可以由多晶硅形成，并且电介质层可以由二氧化硅形成。
(F3)表示为(F1)至(F2)的LDMOS的任一晶体管还可以包括在厚度方向上延伸穿过电介质层并与源极n+区域接触的源极导电插塞。
(F4)在表示为(F3)的LDMOS晶体管中，硅半导体结构还可以包括形成于p主体中的源极p+区域，并且LDMOS晶体管还可以包括在厚度方向上延伸穿过电介质层并接触源极p+区域的主体导电插塞。
(F5)在表示为(F4)的LDMOS晶体管中，源极p+区域可以具有比p主体更大的p型掺杂浓度，并且源极n+区域和漏极n+区域中的每一个可以具有比n阱更大的n型掺杂浓度。
(F6)表示为(F4)或(F5)的LDMOS中的任一晶体管还可以包括接触主体导电插塞和源极导电插塞中的每一个的源电极，接触栅极导体的栅电极和接触漏极导电插塞的漏电极。
(F7)一种开关电路可以包括(F6)的LDMOS晶体管和用于在相对于源电极的至少两个不同电压幅值之间反复驱动栅电极的驱动电路。
(G1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构，所述硅半导体结构包括衬底，形成在衬底上的n阱，形成在n阱中并横向布置在硅半导体结构中的沟槽的相对的各自侧面上的第一和第二p主体，形成在n阱中并且部分地围绕沟槽的n型横向扩散漏极及在厚度方向上形成在沟槽下方的n型横向扩散漏极中的漏极n+区域。漏极n+区域可以在横向方向上与第一和第二p主体中的每一个分离。LDMOS晶体管还可以包括设置在沟槽中的电介质层，在厚度方向上穿过电介质层和沟槽延伸以接触漏极n+区域的漏极导电插塞；及嵌入电介质层中并在厚度方向上延伸到沟槽中的第一和第二栅极导体，其中，第一和第二栅极导体横向设置在漏极导电插塞的相对的各自侧面上。
(G2)在表示为G1的LDMOS晶体管中，第一和第二栅极导体中的每一个可以由多晶硅形成，并且电介质层可以由二氧化硅形成。
(G3)在以(G1)至(G2)表示的任何LDMOS晶体管中，硅半导体结构还可以包括设置在第一p主体中的第一源极p+区域和第一源极n+区域，及设置在第二p主体中的第二源极p+区域和第二源极n+区域。此外，LDMOS晶体管还可以包括在厚度方向上沿第一源极p+区域和第一源极n+区域中的每一个延伸以接触第一p主体的第一源极导电插塞及在厚度方向上沿第二源极p+区域和第二源极n+区域中的每一个延伸以接触第二p主体的第二源极导电插塞。
(G4)在表示为(G3)的LDMOS晶体管中，第一源极p+区域可以具有比第一p主体更大的p型掺杂浓度，第二源极p+区域可以具有比第二p主体更大的p型掺杂浓度，第一源极p+区域、第二源极n+区域和漏极n+区域中的每一个可以具有比n型横向扩散漏极更大的n型掺杂浓度，并且n型横向扩散漏极可以具有比n阱更大的n型掺杂浓度。
(G5)表示为(G3)至(G4)的任何LDMOS晶体管还可以包括接触第一和第二源极导电插塞中的每一个的源电极，接触第一和第二栅极导体中的每一个的栅电极，及接触漏极导电插塞的漏电极。
(G6)一种开关电路可以包括表示为(G5)的LDMOS晶体管和用于在相对于源电极的至少两个不同电压幅值之间反复驱动栅电极的驱动电路。
(H1)一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管可以包括硅半导体结构，所述硅半导体结构包括衬底，形成在衬底上的n阱，形成在n阱中并在横向上与形成在硅半导体结构中的沟槽相邻的p主体，形成在p主体中的第一n型漂移区，在厚度方向上形成在沟槽下方的n型横向扩散漏极，及形成在n阱中的第二n型漂移区，使得第一和第二n型漂移区在横向方向上设置在沟槽的相对的各自侧面上。LDMOS晶体管还可以包括设置在沟槽中的电介质层和嵌入电介质层中并在厚度方向上延伸到沟槽中的栅极导体。
(H2)在表示为(H1)的LDMOS晶体管中，栅极导体和第一漂移区之间的横向间隔距离可以小于栅极导体和第二漂移区之间的横向间隔距离。
(H3)在表示为(H1)至(H2)的任何LDMOS晶体管中，栅极导体可以通过电介质层与硅半导体结构分离。
(H4)在表示为(H1)至(H3)的任何LDMOS晶体管中，栅极导体可以由多晶硅形成，并且电介质层可以由二氧化硅形成。
(H5)在表示为(H1)至(H4)的任何LDMOS晶体管中，硅半导体结构还可以包括(1)形成在p主体中的源极p+区域和源极n+区域，其中，源极p+区域和源极n+区域在横向方向上相邻，及(2)形成在第二漂移区中的漏极n+区域，其中，漏极n+区域在横向方向上与源极n+区域分离。此外，第一n型漂移区可以在厚度方向上位于源极p+区域和源极n+区域中的每一个下方的p主体中形成，并且LDMOS晶体管还可以包括在厚度方向上沿源极p+区域和源极n+区域中的每一个并穿过第一n型漂移区延伸以接触p主体的源极导电插塞。
(H6)在表示为(H5)的LDMOS晶体管中，源极p+区域可以具有比p主体更大的p型掺杂浓度，源极n+区域和漏极n+区域中的每一个可以具有比n型横向扩散漏极更大的n型掺杂浓度，n型横向扩散漏极可以具有比第一和第二n型漂移区中的每一个更大的n型掺杂浓度，并且第一和第二n型漂移区可以具有比n阱更大的n型掺杂浓度。
(H7)表示为(H5)和(H6)的任何LDMOS晶体管还可以包括接触源极导电插塞的源电极，接触栅极导体的栅电极及接触漏极n+区域的漏电极。
(H8)一种开关电路可以包括权利要求(H7)所述的LDMOS晶体管和用于在相对于源电极的至少两个不同电压幅值之间反复驱动栅电极的驱动电路。
附图说明
图1是现有技术的LDMOS晶体管的截面图。
图2是根据实施例的包括两个栅极结构的LDMOS晶体管的截面图。
图3示意性地示出了根据实施例的包括图2的LDMOS晶体管的两个实例的降压转换器。
图4示出了根据实施例的用于降低LDMOS晶体管中的导通电阻的方法。
图5是根据实施例的包括两个栅极结构的LDMOS晶体管的截面图。其中，栅极结构中的一个部分地形成在沟槽中。
图6是根据实施例的包括三个栅极导体的LDMOS晶体管的截面图，其中，栅极导体中的两个至少部分地形成在沟槽中。
图7是根据实施例的包括三个栅极导体的LDMOS晶体管的截面图，其中，栅极导体中的一个没有相对于源电极偏置。
图8是根据实施例的图7的LDMOS晶体管的截面图，其中，栅极导体中的一个相对于源电极偏置在20伏特。
图9是根据实施例的包括形成在沟槽中的对称栅极结构的LDMOS晶体管的截面图。
图10是根据实施例的准沟槽(quasi-trench)LDMOS晶体管的截面图。
图11是根据实施例的包括两个源极区的LDMOS晶体管的截面图。
图12是根据实施例的包括两个漂移区的LDMOS晶体管的截面图。
图13是根据实施例的在沟槽中包括两个栅极导体的LDMOS晶体管的截面图。
具体实施方式
申请人开发了LDMOS晶体管和相关系统和方法，其显着地提高了现有技术水平。某些实施例包括多个栅极导体，以促进低导通电阻和高击穿电压。另外，一些实施例包括至少部分地形成在硅半导体结构的沟槽中的一个或多个结构，以促进高晶体管性能和小晶体管间距。
图2是包括硅半导体结构202、源电极204、漏电极206，第一栅极结构208、第二栅极结构210和沟槽电介质层212的双栅极结构LDMOS晶体管200的截面图。源电极204和漏电极206各自设置在硅半导体结构202的第一外表面214上。第一栅极结构208和第二栅极结构210在与厚度方向216正交的横向方向218上彼此分离。第一栅极结构208包括在厚度216方向上堆叠在第一外表面214上的第一栅极电介质层220、第一栅极导体222和第一栅电极224。第二栅极结构210包括在厚度216方向上堆叠在第一外表面214上的第二栅极电介质层226、第二栅极导体228和第二栅电极230。第二栅极结构210可任选地在横向218方向上比第一栅极结构208更长以促进LDMOS晶体管200的高击穿电压和/或促进低积聚电阻。
沟槽电介质层212嵌入到硅半导体结构202的沟槽232中，使得沟槽电介质层212在厚度216方向上至少部分地在第一栅极结构208和第二栅极结构210中的每一个之下延伸。第一栅极电介质层220、第二栅极电介质层226和沟槽电介质层212各自由例如二氧化硅形成。
第一栅极导体222和第二栅极导体228均由例如多晶硅形成。虽然第一栅极电介质层220、第二栅极电介质层226和沟槽电介质层212被示出为分离的元件，但是这些电介质层中的一个或多个可以在不脱离本发明的范围的情况下组合。
硅半导体结构202包括p型衬底234、n阱236、p主体238、源极p+区域240、源极n+区域242和漏极n+区域244。源极p+区域240具有比p主体238更大的p型掺杂浓度，源极n+区域242和漏极n+区域244中的每一个具有比n阱236更大的n型掺杂浓度。n阱236形成在衬底234上，p主体238形成在至少部分地位于源电极204下方的n阱236中。漏极n+区域244形成在n阱236中并且接触漏电极206。源极p+区域240和漏极n+区域242中的每一个形成在p主体238中并接触源电极204。沟槽电介质层212在横向218方向上设置在p主体238的至少一部分和漏极n+区域244之间。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替P型衬底234。在不脱离其范围的情况下，硅半导体结构202可以包括附加的杂质区。
硅半导体结构202的一个或多个区域可选地具有渐变的掺杂浓度。例如，在一些实施例中，n阱236具有渐变的n型掺杂浓度，其中，n型掺杂浓度在漏极n+区域244附近最大，p主体238具有渐变的p型掺杂浓度，其中，p型掺杂浓度在源极n+区域242附近是最大的。如图所示，p主体238可任选地至少部分地在第一栅极结构208和第二栅极结构210中的每一个下方延伸，以实现降低的表面场效应，从而使得n阱236能够具有相对高的n型掺杂浓度以促进LDMOS晶体管200的低导通电阻，而不降低晶体管200的击穿电压。
当跨漏电极206和源电极204施加正电压VDS时，反向偏置形成在n阱236和p主体238的界面处的p-n结，使得默认情况下极少的电流在漏电极206和源电极204之间流动。然而，施加在第一栅电极224和源电极204之间的正电压VGS在第一栅极电介质层220下方的半导体结构202中产生负电荷，导致在p主体238的区域246中形成少数载流子通道。该通道具有过量的电子，因此通过p主体238从n阱236到源极n+区域242传导电流。结果，当VGS超过阈值且VDS为正值时，电流将主要在横向218方向上通过硅半导体结构202，从漏极n+区域244流到源极n+区域242。阈值部分地由p主体238中的掺杂浓度和第一栅极电介质层220的厚度确定。例如，可以通过减少相邻于第一栅极结构208的p主体238中的p型掺杂浓度和/或通过减小第一栅极电介质层220的厚度来降低阈值电压。源极p+区域240在p主体238和源电极204之间形成欧姆接触，以帮助防止激活硅半导体衬底202中的寄生双极结晶体管(未示出)。
第二栅极结构210可以有利地用于促进LDMOS晶体管200的低导通电阻和高击穿。特别地，相对于源电极204施加到第二栅电极230的正偏置电压导致负电荷在沟槽电介质层212下方的n阱236中聚集。这些负电荷在与沟槽电介质层212相邻的n阱236中产生多数载流子通道，从而提供穿过n阱236的低电阻电流路径。另外，将正偏置电压施加到第二栅电极230减小了漏极n+区域244和第二栅极导体228之间的电位差，从而促进了LDMOS晶体管200的高击穿电压。可任选地，将恒定偏置电压施加到第二栅电极230，即第二栅电极230上的偏置电压，即使在LDMOS晶体管200的开关期间第一栅电极224上的电压改变时，仍然保持恒定，以促进LDMOS晶体管200中的低开关损耗以及偏置第二栅电极230的电路(未示出)的简单性。
LDMOS晶体管200的一种可能的应用是在开关功率转换器中。例如，图3示意性地示出了包括LDMOS晶体管200的两个实例(以下称为LDMOS晶体管200(1))和LDMOS晶体管200(2))的降压转换器300。LDMOS晶体管200(1)和200(2)在图3中示意性地示出，以有助于说明的清楚。降压转换器300还包括电耦合到输入电源(未示出)的输入端口302、输入电容器304、电感器306、输出电容器308、电耦合到负载(未示出)的输出端口310、第一驱动电路312、第一偏置电路314、第二驱动电路316、第二偏置电路318和控制器320。
输入端口302跨正输入节点322和参考节点324电耦合。输入电容器304跨正输入节点322和参考节点326电耦合，输入电容器304提供用于由降压转换器300提取的输入纹波电流的路径。LDMOS晶体管200(1)的漏电极206电耦合到正输入节点322，LDMOS晶体管200(1)的源电极204电耦合到开关节点Vx。LDMOS晶体管200(1)的第一栅电极224和第二栅电极230分别电耦合到第一驱动电路312和第一偏置电路314。LDMOS晶体管200(2)的漏电极206电耦合到开关节点Vx，LDMOS晶体管200(2)的源电极204电耦合到参考节点324。LDMOS晶体管200(2)的第一栅电极224和第二栅电极230分别电耦合到第二驱动电路316和第二偏置电路318。LDMOS晶体管200(1)和200(2)、第一驱动电路312、第一偏置电路314、第二驱动电路316和第二偏置电路318共同形成开关电路328。电感器306电耦合在开关节点Vx和正输出节点330之间，输出端口310跨正输出节点330和参考节点324电耦合。输出电容器308跨正输出节点330和参考节点324电耦合，输出电容器308提供用于由降压转换器300产生的输出纹波电流的路径。
控制器320控制开关电路328的切换以将来自电源(电耦合到输入端口302)的功率传送到负载(电耦合到输出端口310)。特别地，控制器320控制第一驱动电路312以在两个不同的电压幅值之间反复切换LDMOS晶体管200(1)的第一栅电极224，以重复产生并破坏LDMOS晶体管200(1)的p主体238中的少数载流子通道。因此，在控制器320的控制下，LDMOS晶体管200(1)在其导通状态和非导通状态之间反复切换。控制器320还控制第二驱动电路316以在两个不同的电压幅值之间反复切换LDMOS晶体管200(2)的第一栅电极224，使得LDMOS晶体管200(2)在其导通状态和非导通状态之间反复切换。控制器320控制LDMOS晶体管200(2)的开关，使得其执行续流功能，或换句话说，使得当LDMOS晶体管200(1)处于其非导通状态时，LDMOS晶体管200(2)提供用于流过电感器306的电流的路径。在一些实施例中，控制器320控制开关电路328的切换以调节降压转换器300的一个或多个参数，例如输入电压Vin、输入电流Iin、输入功率Pin、输出电压Vout、输出电流Iout和输出功率Pout。没有示出控制器320和降压转换器300的其它部件之间的连接以有助于说明的清楚。
第一偏置电路314在LDMOS晶体管200(1)的第二栅电极230上保持恒定电压，以在晶体管的n阱236中建立多数载流子通道，由此促进晶体管的低导通电阻和高击穿电压。类似地，第二偏置电路318在LDMOS晶体管200(2)的第二栅电极230上保持恒定电压，以在晶体管的n阱236中建立多数载流子通道，从而促进晶体管的低导通电阻和高击穿电压。
应当理解，LDMOS晶体管200不限于在降压转换器中使用，或者甚至不限于在开关功率转换器中使用。例如，LDMOS晶体管200可以可替换地在放大器中使用。
图4示出了用于降低LDMOS晶体管中的导通电阻的方法400。在步骤402中，相对于源电极在至少两个不同的电压幅值之间反复切换第一栅电极，以反复产生和破坏晶体管的p主体中的少数载流子通道。在步骤402的一个示例中，第一驱动电路312在两个不同的电压幅值之间反复切换LDMOS晶体管200(1)的第一栅电极224，以反复产生并破坏LDMOS晶体管200(1)的p主体238中的少数载流子通道。(参见图2和图3)。在步骤404中，将第二栅电极相对于源电极保持在正电压，以在LDMOS晶体管的n掺杂部分中产生多数载流子通道。在步骤404的一个示例中，第一偏置电路314在LDMOS晶体管200(1)的第二栅电极230上保持恒定的正电压，以在LDMOS晶体管200(1)的n阱236中建立多数载流子通道。(参见图2和图3)。
申请人另外确定第二栅极区可以至少部分地形成在沟槽中，以进一步促进高击穿电压和小晶体管尺寸。例如，图5是包括两个栅极结构的LDMOS晶体管500的截面图，其中，两个栅极结构中的一个部分地形成在沟槽中。LDMOS晶体管500包括硅半导体结构502、源电极504、漏电极506、第一栅极结构508和第二栅极结构510。源电极504和漏电极506均设置在硅半导体结构502的第一外表面514上。
第一栅极结构508和第二栅极结构510在横向方向518上至少部分地彼此分离。第一栅极结构508包括在正交于横向518方向的厚度516方向上堆叠在第一外表面514上的第一栅极电介质层520、第一栅极导体522和第一栅极电极524。第二栅极结构510包括第二栅极导体528、第二栅极电介质层526和栅电极530。第二栅极导体528嵌入位于硅半导体结构502的沟槽532中的第二栅极电介质层526中，第二栅极电极530接触第二栅极导体528。第一栅极电介质层520和第二栅极电介质层526均由例如二氧化硅形成。第一栅极导体522和第二栅极导体528均由例如多晶硅形成。
硅半导体结构502包括p型衬底534、n阱536、p主体538、源极p+区域540、源极n+区域542和漏极n+区域544。源极p+区域540具有比p主体538更大的p型掺杂浓度，源极n+区域542和漏极n+区域544中的每一个具有比n阱536更大的n型掺杂浓度。N阱536形成在衬底534上，p主体538形成在至少部分地在源电极504下方的n阱536中。漏极n+区域544形成在n阱536中并接触漏电极506。源极p+区域540和源极n+区域542中的每一个形成在p主体538中并接触源电极504。第二栅极电介质层526和第二栅极导体528在横向518方向上设置在p主体538和漏极n+区域544之间。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替p型衬底534。在不脱离其范围的情况下，硅半导体结构502可以包括附加的杂质区域。
硅半导体结构502的一个或多个区域可任选地具有渐变的掺杂浓度。例如，在一些实施例中，n阱536具有渐变的n型掺杂浓度，其中，n型掺杂浓度在漏极n+区域544附近最大，p主体538具有渐变的p型掺杂浓度，其中，p型掺杂浓度在源极n+区域542附近最大。如图所示，p主体538可任选地比第二栅极结构510更深地延伸到硅半导体结构502中，以实现降低的表面场效应，从而使得n阱536能够具有相对高的n型掺杂浓度以促进LDMOS晶体管500的低导通电阻，而不降低晶体管500的击穿电压。
LDMOS晶体管500可以以与上面关于图2的LDMOS晶体管200讨论的方式类似的方式操作。例如，可以在第一栅电极524和源电极504之间施加正电压VGS以在第一栅极电介质层520下方的半导体结构502中产生负电荷，导致在p主体538的区域546中形成少数载流子通道。另外，可以相对于源电极504将正偏置电压施加到第二栅电极530，以使负电荷聚集在第二栅介质层526附近的n阱536中，以在第二栅极电介质层526周围的n阱536中产生多数载流子通道，从而促进LDMOS晶体管500的低导通电阻和高击穿电压。
LDMOS晶体管500的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管500的相应实例代替。LDMOS晶体管500也可以与图4的方法400一起使用。
申请人已经确定使用额外的栅极导体可以进一步改善晶体管的性能，但可能带来增加制造成本的缺点。图6是包括三个栅极导体的LDMOS晶体管600的截面图，其中，栅极导体中的两个至少部分地形成在沟槽中。LDMOS晶体管600包括硅半导体结构602、源电极604、漏电极606、第一栅极结构608和第二栅极结构610。源电极604和漏电极606均设置在硅半导体结构602的第一外表面614上。
第一栅极结构608和第二栅极结构610在横向618方向上至少部分地彼此分离。第一栅极结构608包括在厚度616方向上堆叠在第一外表面614上的第一栅极电介质层620、第一栅极导体622和第一栅电极624，其中，厚度616方向与横向方向618正交。第二栅极结构610包括第二栅极导体628、第三栅极导体629、第二栅极电介质层626和第二栅电极630。第二栅极导体628和第三栅极导体629分别嵌入硅半导体结构602的沟槽632中的第二栅极电介质层626中。第二栅极导体628和第三栅极导体629在横向618方向上彼此分离。第二栅电极630接触第二栅极导体628，而第三栅极导体629可任选地是电浮置的，即它不接触栅电极。第一栅极电介质层620和第二栅极电介质层626均由例如二氧化硅形成。第一栅极导体622、第二栅极导体628和第三栅极导体629均由例如多晶硅形成。
硅半导体结构602包括p型衬底634、n阱636、p主体638、源极p+区域640、源极n+区域642和漏极n+区域644。源极p+区域640具有比p主体638更大的p型掺杂浓度，源极n+区域642和漏极n+区域644中的每一个具有比n阱636更大的n型掺杂浓度。n阱636形成在衬底634上，p主体638形成在至少部分地在源电极604下方的n阱636中。漏极n+区域644形成在n阱636中并接触漏电极606。源极p+区域640和源极n+区域642中的每一个形成在p主体638中并接触源电极604。n阱636包括第一部分648、第二部分650和第三部分652。第一部分648在p主体638和第二栅极结构610之间，第二部分650在厚度616方向上在第二栅极结构610下方。第三部分652在漏极n+区域644下方。
第二栅极电介质层626、第二栅极导体628和第三栅极导体629横向618设置在p主体638和漏极n+区域644之间。第二栅极导体628横向设置在p主体638和第三栅极导体629之间，第三栅极导体629横向设置在第二栅极导体628和漏极n+区域644之间。第二栅极导体628与n阱636的第一部分648分开第一横向间隔距离654，第一栅极导体628和第二栅极导体629彼此分开第二横向间隔距离656。第三栅极导体629与n阱636的第三部分652分开第三横向间隔距离658。在一些实施例中，第二横向间隔距离656大于第一横向间隔距离654和第三横向间隔距离658中的每一个。在特定实施例中，第一横向间隔距离654和第三横向间隔距离658中的每一个为0.12微米，第二横向间隔距离656为0.18微米。
在第二栅极结构610中使用两个栅极导体，即第一栅极导体628和第二栅极导体629有助于实现对导通电阻和击穿电压二者的优化。特别地，第一横向间隔距离654显著影响源极电阻，而第三横向间隔距离658显著影响击穿电压。第一栅极导体628和第二栅极导体629的使用使得能够个别地选择第一横向间隔距离654和第三横向间隔距离658，从而促进对导通电阻和击穿电压二者的优化。相反，如果省略第二栅极导体629，则不可能优化导通电阻和击穿电压二者。例如，第二横向间隔距离656足够大以支持第一栅极导体628和第二栅极导体629之间的期望电压，并且促进LDMOS晶体管600的可制造性。
硅半导体结构602的一个或多个区域可任选地具有渐变的掺杂浓度。例如，在一些实施例中，n阱636具有渐变的n型掺杂浓度，其中，n型掺杂浓度在漏极n+区域644附近最大，p主体638具有渐变的p型掺杂浓度，其中，p型掺杂浓度在源极n+区域642附近最大。如图所示，在厚度616方向上第二栅极结构610可任选地比p主体638更深地延伸到硅半导体结构602中，以有效地将漏极漂移区嵌入到硅半导体结构602中，由此促进小器件间距，即相邻LDMOS晶体管600的小横向618间隔。小器件间距又通过屏蔽米勒电容而促进低导通电阻以及低电容。在不脱离其范围的情况下，可以用不同类型衬底(例如n型衬底或本征衬底)代替p型衬底634。在不脱离其范围的情况下，硅半导体结构602可以包括附加的杂质区。
LDMOS晶体管600可以以与上文关于图2的LDMOS晶体管200讨论的方式类似的方式操作。例如，可以在第一栅电极624和源电极604之间施加正电压VGS以在第一栅极电介质层620下方的半导体结构602中产生负电荷，使得在p主体638的区域646中形成少数载流子通道。另外，相对于源电极604将正偏置电压施加到第二栅电极630使得在第二栅极电介质层626附近的n阱636的第一部分648中聚集负电荷，以在n阱636的第一部分648中产生多数载流子通道。第三栅极导体629增大了第二栅极导体628和漏极n+区域644之间的间隔，从而有利地促进了低栅极-漏极电容和高击穿电压。由于第三栅极导体629是电浮置的，所以第三栅极导体629通常将在LDMOS晶体管600的开关期间被电容性地充电到漏电极606和第二栅极导体628的电压之间的电压。在不脱离其范围的情况下，第三栅极导体629可以可替换地被相对于源电极604偏置。
LDMOS晶体管600的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管600的相应实例代替。LDMOS晶体管600也可以与图4的方法400一起使用。
图7和图8共同示出了偏置第二栅极导体如何可以促进LDMOS晶体管的高击穿电压。图7是LDMOS晶体管700的截面图，其类似于图6的LDMOS晶体管600。LDMOS晶体管700包括第一栅极结构708、第二栅极结构710、n阱736、p主体738、源极n+区域742和漏极n+区域744。第二栅极结构710包括第二栅极电介质层726、第二栅极导体728和第三栅极导体729。第三栅极导体729是电浮置的。图7中第二栅极导体728没有相对于源电极偏置。线748示出了当晶体管工作在其导电状态时LDMOS晶体管700中的模拟电位。仅示出一些线748以有助于说明的清楚。在p主体738和第二栅极电介质层726之间存在大的电位梯度，如图7中可以看出的。
图8是类似于图7的LDMOS晶体管700的截面图，但第二栅极导体728相对于源电极偏置在20伏。如通过比较图7和图8可以理解的，当第二栅极导体728被偏置在20伏时比当第二栅极导体728不偏置时，电位明显更均匀地分布。因此，相对于源电极偏置第二栅极导体728促进了LDMOS晶体管700中的高击穿电压。
图9是包括形成在沟槽中的对称栅极结构的LDMOS晶体管900的截面图。LDMOS晶体管900包括硅半导体结构902、源电极904、栅电极906、漏电极908、电介质层910、栅极导体912和间隔物914和916。沟槽918在厚度920方向上形成在硅半导体结构902中，电介质层910设置在沟槽918中并延伸到硅半导体结构902的第一外表面922。栅极导体912嵌入电介质层910中，并在厚度920方向上延伸到沟槽918中。栅极导体912与硅半导体结构902由电介质层910分离。间隔物914和916在横向924方向上彼此分离，其中，横向方向924与厚度920方向正交。间隔物914和916在硅半导体结构922的第一外表面922上结合电介质层910和栅极导体912。
由栅极导体912和电介质层910形成的栅极结构926至少基本对称。特别地，当在正交于厚度920和横向924方向的方向上(即，进入图9的页面)的截面中观察LDMOS晶体管900时，电介质层910和栅极导体912中的每一个相对于在厚度920方向上延伸的沟槽918的中心轴928至少基本上对称。这种基本上对称的构造有利地促进了制造简单性，从而在借助LDMOS晶体管900的源极侧和漏极侧上的类似厚度的电介质层910可以实现可接受的导通电阻和击穿电压额定值的应用中，有助于实现其导通状态下的LDMOS晶体管900的高导电性。在本文中，“基本上对称”表示在正负百分之十内对称。
硅半导体结构902包括p型衬底930、n阱932、p主体934、源极p+区域936、源极n+区域938和漏极n+区域940。源极p+区域936具有比p主体934更大的p型掺杂浓度，源极n+区域938和漏极n+区域940中的每一个具有比n阱932更大的n型掺杂浓度。n阱932形成在衬底930上，p主体934形成在n阱932中。漏极n+区域938形成在n阱932中，源极p+区域936和源极n+区域938中的每一个形成在p主体934中。漏极n+区域940在横向924方向上与源极n+区域938分离。硅半导体结构902的一个或多个区域可任选地具有渐变的掺杂浓度。例如，在一些实施例中，n阱932具有渐变的n型掺杂浓度，其中，n型掺杂浓度在漏极n+区域940附近最大，p主体934具有渐变的p型掺杂浓度，其中，p型掺杂浓度在源极n+区域938附近最大。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替p型衬底930。在不脱离其范围的情况下，硅半导体902可以包括附加的杂质区。
源电极904接触源极p+区域936和源极n+区域938中的每一个。栅电极906接触栅极导体912，漏电极908接触漏极n+区域940。源电极904和漏电极908均设置在硅半导体结构902的第一外表面922上。栅极导体912例如由多晶硅形成，电介质层910例如由二氧化硅形成。
当跨漏电极908和源电极904施加正电压VDS时，反向偏置形成在n阱932和p主体934的界面处的p-n结，使得默认情况下极少的电流在漏电极908和源电极904之间流动。然而，施加在栅电极906和源电极904之间的正电压VGS在栅极导体912周围的硅半导体结构902中产生负电荷，导致在p主体934的区域942中形成少数载流子通道。该通道具有过量的电子，因此通过p主体934从n阱932到源极n+区域938传导电流。结果，当VGS超过阈值Vth且VDS为正值时，电流将通过硅半导体结构902，从漏极n+区域940流到源极n+区域938。
阈值Vth部分地由p主体934中的掺杂浓度和将栅极导体912与p主体934分开的电介质层910的横向924厚度确立。例如，阈值电压Vth可以通过降低与栅极导体912相邻的p主体934中的p型掺杂浓度和/或通过减小栅极导体912和p主体934之间的电介质层910的厚度来降低。源极p+区域936在p主体934和源电极904之间形成欧姆接触，以帮助防止激活硅半导体衬底902中的寄生双极结晶体管(未示出)。
LDMOS晶体管900的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管900的相应的实例代替，其中省略了第一偏置电路314和第二偏置电路318，因为LDMOS晶体管900不包括第二栅极结构。
申请人还开发了准沟槽LDMOS晶体管，其中，漏极区与栅极区的底部在大致相同的高度。该结构有可能实现比全沟槽结构更低的导通电阻，存在潜在的更大制造复杂性的潜在折衷。
例如，图10是包括硅半导体结构1002、主体导电插塞1004、源极导电插塞1006、栅极导体1008、漏极导电插塞1010、源电极1012、栅电极1014、漏电极1016、电介质层1018和间隔物1020和1022的准沟槽LDMOS晶体管1000的截面图。沟槽1024在厚度1026方向上形成在硅半导体结构1002中，使得硅半导体结构1002具有阶梯状的第一外表面1028。
硅半导体结构1002包括p型衬底1030、n阱1032、p主体1034、源极p+区域1036、源极n+区域1038和漏极n+区域1040。源极p+区域1036具有比p主体1034更大的p型掺杂浓度，源极n+区域1038和漏极n+区域1040中的每一个具有比n阱1032更大的n型掺杂浓度。n阱1032形成在衬底1030上，p主体1034形成在n阱1032中。漏极n+区域1040形成在n阱1032中，源极p+区域1036和源极n+区域1038中的每一个形成在p主体1034中。漏极n+区1040在横向1042方向上与源极n+区域1038分离，其中，横向1042方向与厚度1026方向正交。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替P型衬底1030。在不脱离其范围的情况下，硅半导体结构1002可以包括附加的杂质区。
硅半导体结构1002的一个或多个区域可任选地具有渐变的掺杂浓度。例如，在一些实施例中，n阱1032具有渐变的n型掺杂浓度，其中，n型掺杂浓度在漏极n+区域1040附近最大，p主体1034具有渐变的p型掺杂浓度，其中，p型掺杂浓度在源极+区域1038附近最大。
电介质层1018在厚度1026方向上设置在硅半导体结构1002的第一外表面1028上，电介质层1018具有远离硅半导体结构1002的外表面1044。在一些实施例中，电介质层1018的外表面1044至少基本上是平面。主体导电插塞1004在厚度1026方向上延伸穿过电介质层1018以接触源极p+区域1036，源极导电插塞1006在厚度1026方向上延伸穿过电介质层1018以接触源极n+区域1038。栅极导体1008嵌入电介质层1018中并在厚度1026方向上延伸到沟槽1024中。栅极导体1008由电介质层1018与硅半导体结构1002分离。漏极导电插塞1010延伸穿过电介质层1018和沟槽1024以接触漏极n+区域1040。
源电极1012接触主体导电插塞1004和源极导电插塞1006中的每一个。栅电极1014接触栅极导体1008，漏电极1016接触漏极导电插塞1010。间隔物1020将栅极导体1008与源极导电插塞1006横向1042分离，间隔物1022将栅极导体1008与漏极导电插塞1010横向1042分离。例如，主体导电插塞1004、源极导电插塞1006和漏极导电插塞1010中的每一个由金属形成。栅极导体1008例如由多晶硅形成，电介质层1018例如由二氧化硅形成。
当跨漏电极1016和源电极1012施加正电压VDS时，反向偏置形成在n阱1032和p主体1034的界面处的p-n结，使得默认情况下极少的电流在漏电极1016和源电极1012之间流动。然而，施加在栅电极1014和源电极1012之间的正电压VGS在栅极导体1008周围的半导体结构1002中产生负电荷，导致在p主体1034的区域1046中形成少数载流子通道。该通道具有过量的电子，因此通过p主体1034从n阱1032到源极n+区域1038传导电流。结果，当VGS超过阈值Vth且VDS为正值时，电流将通过硅半导体结构1002，从漏极n+区域1040流到源极n+区域1038。
应当理解，由于LDMOS晶体管1000的准沟槽配置，电流必须流过n阱1032的距离相对较短。特别地，在LDMOS晶体管1000中，电流仅需要沿着栅极导体1008的一侧和底部流动。该相对较短的电流路径促进了低导通电阻。相反，在全沟槽器件中，电流需要沿着栅极导体的两侧以及底部流动。
阈值Vth部分地由p主体1034中的掺杂浓度和将栅极导体1008与p主体1034分开的电介质层1018的横向1042厚度确立。例如，阈值电压Vth可以通过降低与栅极导体1008相邻的p主体1034中的p型掺杂浓度和/或通过减小栅极导体1008和p主体1034之间的电介质层1018的厚度来降低。源极p+区域1036在p主体1034和主体导电插塞1004之间形成欧姆接触，以帮助防止激活硅半导体衬底1002中的寄生双极结晶体管(未示出)。
LDMOS晶体管1000的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管1000的相应实例代替，其中省略了第一偏置电路314和第二偏置电路318，因为LDMOS晶体管1000不包括第二栅极结构。
图11是包括两个源极区的LDMOS晶体管1100的截面图。LDMOS晶体管1100包括硅半导体结构1102、第一源极导电插塞1104、第二源极导电插塞1106、漏极导电插塞1108、电介质层1110、第一栅极导体1112、第二栅极导体1114、源电极1116、栅电极1118和漏电极1120。沟槽1122在厚度1124方向上形成在硅半导体结构1102中，电介质层1110设置在沟槽1122中。
硅半导体结构1102包括p型衬底1126、n阱1128、第一p主体1130、第二p主体1132、第一源极p+区域1134、第一源极n+区域1136、第二源极p+区域1138、第二源极n+区域1140、n型横向扩散漏极1142和漏极n+区域1144。第一源极p+区域1134具有比第一p主体1130更大的p型掺杂浓度，第二源极p+区域1138具有比第二p主体1132更大的p型掺杂浓度。第一源极n+区域1136、第二源极n+区域1140和漏极n+区域1144中的每一个具有比n型横向扩散漏极1142更大的n型掺杂浓度，n型横向扩散漏极1142具有比n阱1128更大的n型掺杂浓度。
n阱1128形成在衬底1126上。第一p主体1130和第二p主体1132中的每一个形成在n阱1128中并且在横向1146方向上设置在沟槽1122的相对的各自侧面上，其中，横向1146方向与厚度1124方向正交。第一源极p+区域1134和第一源极n+区域1136形成在与硅半导体结构1102的第一外表面1148相邻的第一p主体1130中。第二源极p+区域1138和第二源极n+区域1140形成在与第一外表面1148相邻的第二p主体1132中。n型横向扩散漏极1142形成在n阱1128中并且部分地围绕沟槽1122。漏极n+区域1144在厚度1124方向上形成在位于沟槽1122下方的n型横向扩散漏极1142中，漏极区1144与第一p主体1130和第二p主体1132中的每一个横向1146分离。硅半导体结构1102的一个或多个区域可任选地具有渐变的掺杂浓度。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替p型衬底1126。在不脱离其范围的情况下，硅半导体结构1102可以包括附加的杂质区。
漏极导电插塞1108在厚度1124方向延伸穿过电介质层1110和沟槽1122以接触漏极n+区域1144。第一源极导电插塞1104沿着第一源极p+区域1134和第一源极n+区域1136中的每一个在厚度1124方向上延伸以接触第一p主体1130。该结构通过使用单个导电插塞以接触第一源极n+区域1136和第一p主体1130中的每一个来促进小的器件间距。类似地，第二源极导电插塞1106沿着第二源极p+区域1138和第二源极n+区域1140中的每一个在厚度1124方向上延伸以接触第二p主体1132，从而通过使用单个导电插塞来接触源极n+区域1140和第二p主体1132中的每一个而同样促进小的器件间距。第一栅极导体1112和第二栅极导体1114中的每一个嵌入电介质层1110中并且在厚度1124方向上延伸到沟槽1122中，第一栅极导体1112和第二栅极导体1114横向1146设置在漏极导电插塞1108的相对的各自侧面上。第一栅极导体1112和第二栅极导体1114中的每一个与硅半导体结构1102由电介质层1110分离。
源电极1116接触第一源极导电插塞1104和第二源极导电插塞1106中的每一个。栅电极1118接触第一栅极导体1112和第二栅极导体1114中的每一个。漏电极1120接触漏极导电插塞1108。第一源极导电插塞1104、第二源极导电插塞1106和漏极导电插塞1108中的每一个例如由金属形成。第一栅极导体1112和第二栅极导体1114各自由例如多晶硅形成，电介质层1110例如由二氧化硅形成。
当跨漏电极1120和源电极1116施加正电压VDS时，反向偏置形成在(a)n阱1128和第一p主体1130的界面、(b)n型横向扩散漏极1142和第一p主体1130的界面、(c)n阱1128和第二p主体1132的界面，以及(d)n型横向扩散漏极1142和第二p主体1132的界面中的每一个处的p-n结，使得默认情况下极少的电流在漏电极1120和源电极1116之间流动。然而，施加在栅电极1118和源电极1116之间的正电压VGS在第一栅极导体1112和第二栅极导体1114中的每一个周围的硅半导体结构1102中产生负电荷，导致在第一p主体1130的区域1150和第二p主体1132的区域1152中的每一个中形成各自的少数载流子通道。每一个通道具有过量的电子，因此通过其各自的p主体1130或1132传导电流。结果，当VGS超过阈值Vth且VDS为正值时，电流将通过硅半导体结构1102，从漏极n+区域1144流到第一源极n+区域1136和第二源极n+区域1140中的每一个。阈值Vth部分地由第一p主体1130和第二p主体1132中的每一个中的掺杂浓度以及分别将第一栅极导体1112和第二栅极导体1114与第一p主体1130和第二p主体1132分开的电介质层1110的横向1146厚度确立。
该LMDOS晶体管1100具有两个源极区域，通过为电流流动提供两个并行路径来促进低导通电阻。然而，第一栅极导体1112和第二栅极导体1114的横向1146尺寸必须相对较大以获得高击穿电压，导致LDMOS晶体管1100在高击穿电压额定值下具有相对大的间距。
LDMOS晶体管1100的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管1100的相应实例代替，其中省略了第一偏置电路314和第二偏置电路318，因为LDMOS晶体管1100不包括第二栅极结构。
图12是包括多个漂移区的LDMOS晶体管1200的截面图。LDMOS晶体管1200包括硅半导体结构1202、源极导电插塞1204、电介质层1206、栅极导体1208、源电极1210、栅电极1212和漏电极1214。沟槽1216在厚度1218方向上形成在硅半导体结构1202中，电介质层1206设置在沟槽1216中。
硅半导体结构1202包括p型衬底1220、n阱1222、p主体1224、第一n型漂移区1226、源极p+区域1228、源极n+区域1230、n型横向扩散漏极1232、第二n型漂移区1234和漏极n+区域1236。源极p+区域1228具有比p主体1224更大的p型掺杂浓度。源极n+区域1230和漏极n+区域1236中的每一个具有比n型横向扩散漏极1232更大的n型掺杂浓度，n型横向扩散漏极1232具有比第一n型漂移区1226和第二n型漂移区1234中的每一个更大的n型掺杂浓度。第一n型漂移区1226和第二n型漂移区1234中的每一个又具有比n阱1222更大的n型掺杂浓度。
n阱1222形成在衬底1220上。p主体1224形成在n阱1222中，并且在横向1240方向上与沟槽1216相邻，其中，横向1240方向与厚度1218方向正交。源极p+区域1228和源极n+区域1230形成在与硅半导体结构1202的第一外表面1238相邻的p主体1224中。源极p+区域1228和源极n+区域1230也横向1240彼此相邻。第一n型漂移区1226在厚度1218方向上设置在源极p+区域1228和源极n+区域1230中的每一个的下方。n型横向扩散漏极1232在厚度1218方向上设置在沟槽1216下方。第二n型漂移区1234形成在n阱1222中，使得第一n型漂移区域1226和第二n型漂移区域1234在横向1240方向上设置在沟槽1216的相对的各自侧面上。漏极n+区域1236设置在与硅半导体结构1202的第一外表面1238相邻的第二n型漂移区1234中。漏极n+区域1236在横向1240方向上与源极n+区域1230分离。硅半导体结构1202的一个或多个区域可任选地具有渐变的掺杂浓度。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替p型衬底1220。在不脱离其范围的情况下，硅半导体结构1202可以包括附加的杂质区。
源极导电插塞1204沿着源极p+区域1228和源极n+区域1230中的每一个延伸并且在厚度1218方向上穿过第一n型漂移区1226以接触p主体1224。栅极导体1208嵌入电介质层1206中并且在厚度1218方向上延伸到沟槽1216中，栅极导体1212与硅半导体结构1202由电介质层1206分离。栅极导体1208与第一n型漂移区1226之间的横向间隔距离1242小于栅极导体1208与第二n型漂移区1234之间的横向间隔距离1243。电介质层1206在栅极导体1208与第二n型漂移区1234之间的部分1244实现了减小的表面场效应，从而使得第二漂移区1234能够具有相对高的n型掺杂浓度以促进LDMOS晶体管1200的低导通电阻，而不降低晶体管的击穿电压。
源电极1210接触源极导电插塞1204，栅电极1212接触栅极导体1208。漏电极1214接触漏极n+区域1236。源极导电插塞1204例如由金属形成。栅极导体1208例如由多晶硅形成，电介质层1206例如由二氧化硅形成。
当跨漏电极1214和源电极1210施加正电压VDS时，反向偏置形成在n阱1222和p主体1224的界面处的p-n结，使得默认情况下极少的电流在漏电极1214和源电极1210之间流动。然而，施加在栅电极1212和源电极1210之间的正电压VGS在栅极导体1208周围的半导体结构1202中产生负电荷，导致在p主体1224的区域1246中形成少数载流子通道。该通道具有过量的电子，因此通过p主体1224传导电流。结果，当VGS超过阈值Vth且VDS为正值时，电流将通过硅半导体结构1202，从漏极n+区域1236流到源极n+区域1230。阈值Vth部分地由p主体1224中的掺杂浓度以及将栅极导体1208与p主体1224分开的电介质层1206的横向1240厚度确立。
该LMDOS晶体管1200包括两个漂移区，即第一n型漂移区1226和第二n型漂移区1234，有助于通过允许独立地限定栅极尺寸LG1和LG2来实现优化LDMOS晶体管1200。特别地，LG1主要由第一n型漂移区1226限定，而LG2主要由第二n型漂移区1234限定。例如，在LDMOS晶体管1200的设计期间通过优化尺寸LG2，获得LDMOS晶体管1200的期望的击穿电压。在一些实施例中，在单独的工艺步骤中形成第一n型漂移区1226和第二n型漂移区1234。
LDMOS晶体管1200的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管1200的相应的实例代替，其中省略了第一偏置电路314和第二偏置电路318，因为LDMOS晶体管1200不包括第二栅极结构。
图13是在沟槽中包括两个栅极导体的LDMOS晶体管1300的截面图。LDMOS晶体管1300包括硅半导体结构1302、源极导电插塞1304、电介质层1306、第一栅极导体1308、第二栅极导体1310、源电极1312、第一栅电极1314、第二栅电极1315和漏电极1316。沟槽1318在厚度1320方向上形成在硅半导体结构1302中，电介质层1306设置在沟槽1318中。
硅半导体结构1302包括p型衬底1322、n阱1324、p主体1326、第一n型漂移区1328、源极p+区域1330、源极n+区域1332、第二n型漂移区1334和漏极n+区域1336。源极p+区域1330具有比p主体1326更大的p型掺杂浓度。源极n+区域1332和漏极n+区域1336中的每一个具有比第一n型漂移区1328和第二n型漂移区1334中的每一个更大的n型掺杂浓度。第一n型漂移区1328和第二n型漂移区1334中的每一个又具有比n阱1324更大的n型掺杂浓度。
n阱1324形成在衬底1322上。P主体1326在厚度1320方向上形成在位于沟槽1318下方的n阱1324中。此外，p主体1326在LDMOS晶体管1300的源极区域1340中、在横向1338方向上与沟槽1318相邻，其中，横向1338方向与厚度1320方向正交。源极p+区域1330和源极n+区域1332各自形成在与硅半导体结构1302的第一外表面1342相邻的p主体1326中。源极p+区域1330和源极n+区域1332也横向1338彼此相邻。第一n型漂移区1328在厚度1320方向上设置在源极p+区域1330和源极n+区域1332中的每一个的下方。第二n型漂移区1334形成在n阱1324中，使得第一n型漂移区1328和第二n型漂移区1334在横向1338方向上设置在沟槽1318的相对的各自侧面上。漏极n+区域1336设置在与硅半导体结构1302的第一外表面1342相邻的第二n型漂移区1334中。硅半导体结构1302的一个或多个区域可任选地具有渐变的掺杂浓度。在不脱离其范围的情况下，可以用不同类型的衬底(例如n型衬底或本征衬底)代替p型衬底1332。在不脱离其范围的情况下，硅半导体结构1302可以包括附加的杂质区。
源极导电插塞1304在厚度1320方向上沿着源极p+区域1330和源极n+区域1332中的每一个并穿过第一n型漂移区1328延伸以接触p主体1326。第一栅极导体1308和第二栅极导体1310中的每一个嵌入电介质层1306中并在厚度1320方向上延伸到沟槽1318中。第二栅极导体1310在厚度1320方向上、在沟槽1318中设置在第一栅极导体1308上方，使得第一栅极导体1308比第二栅极导体1310更靠近沟槽1318的底部1344。第一栅极导体1308和第二栅极导体1310由电介质层1306彼此分离并与硅半导体结构1302分离。
源电极1312接触源极导电插塞1304。第一栅电极1314接触第一栅极导体1308，第二栅电极1315接触第二栅极导体1310。漏电极1316接触漏极n+区域1336。源极导电插塞1304例如由金属形成。第一栅极导体1308和第二栅极导体1310中的每一个例如由多晶硅形成，电介质层1306例如由二氧化硅形成。
当跨漏电极1316和源电极1312施加正电压VDS时，反向偏置形成在(a)n阱1324和p主体1326及(b)第二n型漂移区1334和p主体1326的界面中的每一个界面处的p-n结，使得默认情况下极少的电流在漏电极1316和源电极1312之间流动。然而，施加在栅电极1314和源电极1312之间的正电压VGS在第一栅极导体1308周围的半导体结构1302中产生负电荷，导致在p主体1326的区域1346中形成少数载流子通道。该通道具有过量的电子，因此通过p主体1326传导电流。结果，当VGS超过阈值Vth且VDS为正值时，电流将通过硅半导体结构1302，从漏极n+区域1336流到源极n+区域1332。阈值Vth部分地由p主体1326中的掺杂浓度以及将第一栅极导体1308与p主体1326分开的电介质层1306的厚度确立。
第二栅极导体1310可以有利地用于促进LDMOS晶体管1300的低导通电阻和高击穿。特别地，可以相对于源电极1312将正偏置电压施加到第二栅电极1315，导致负电荷在相邻于第二栅极导体1310的第一n型漂移区1328和第二n型漂移区1334中的每一个中聚集。这些负电荷在相邻于第二栅极导体1310的第一n型漂移区1328和第二n型漂移区1334中的每一个中产生各自的多数载流子通道，以促进通过每个n型漂移区的电流路径中的低电阻。另外，将正偏置电压施加到第二栅电极1315减小了漏极n+区域1336和第二栅极导体1310之间的电位差，从而促进了LDMOS晶体管1300的高击穿电压。可任选地，将恒定偏置电压施加到第二栅电极1315，即第二栅电极1315上的偏置电压，即使在LDMOS晶体管1300的开关期间第一栅电极1314上的电压改变时，仍然保持恒定，以促进LDMOS晶体管1300中的低开关损耗以及偏置第二栅电极1315的电路(未示出)的简单性。
LDMOS晶体管1300的可能应用包括但不限于开关功率转换器应用。例如，图3的降压转换器300中的LDMOS晶体管200(1)和200(2)中的每一个可以用LDMOS晶体管1300的相应实例代替。LDMOS晶体管1300也可以与图4的方法400一起使用。
本文公开的多个LDMOS晶体管可以形成在共同的衬底上。这样的多个晶体管不一定具有相同的结构。例如，图10的LDMOS晶体管1000的实例和图11的LDMOS晶体管1100的实例可以形成在共同的p型衬底上。作为另一示例，图12的LDMOS晶体管1200的实例和图13的LDMOS晶体管1300的实例可以形成在共同的衬底上。
在不脱离其范围的情况下，可以在上述器件、方法和系统中进行改变。例如，上述讨论的n沟道LDMOS晶体管可以被修改为p沟道LDMOS晶体管。因此，应当注意，上述描述中包含并且在附图中示出的内容应被解释为说明性的而不是限制性的。以下权利要求旨在涵盖本文所述的一般和特定特征，以及本方法和系统的范围的所有表述，其就语言来说可以被称为落于其间。

Claims (21)

1.一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管，包括：
硅半导体结构，所述硅半导体结构包括：
衬底，
n阱，所述n阱形成在所述衬底上，
p主体，所述p主体形成在所述n阱中，
源极n+区域，所述源极n+区域形成在所述p主体中，以及
漏极n+区域，所述漏极n+区域形成在所述n阱中并且在横向方向上与所述源极n+区域分离；
电介质层，所述电介质层在正交于所述横向方向的厚度方向上形成在所述硅半导体结构上；
栅极导体，所述栅极导体嵌入所述电介质层中并且在所述厚度方向上延伸到所述硅半导体衬底的沟槽中；以及
漏极导电插塞，所述漏极导电插塞在所述厚度方向上延伸穿过所述电介质层和所述沟槽以接触所述漏极n+区域。
2.根据权利要求1所述的LDMOS晶体管，所述栅极导体由多晶硅形成，并且所述电介质层由二氧化硅形成。
3.根据权利要求1所述的LDMOS晶体管，还包括在所述厚度方向上延伸穿过所述电介质层并且接触所述源极n+区域的源极导电插塞。
4.根据权利要求3所述的LDMOS晶体管，其中：
所述硅半导体结构还包括形成在所述p主体中的源极p+区域；并且
所述LDMOS晶体管还包括在所述厚度方向上延伸穿过所述电介质层并且接触所述源极p+区域的主体导电插塞。
5.根据权利要求4所述的LDMOS晶体管，其中：
所述源极p+区域具有比所述p主体更大的p型掺杂浓度；并且
所述源极n+区域和所述漏极n+区域中的每一个均具有比所述n阱更大的n型掺杂浓度。
6.根据权利要求4所述的LDMOS晶体管，还包括：
源电极，所述源电极接触所述主体导电插塞和所述源极导电插塞中的每一个；
栅电极，所述栅电极接触所述栅极导体；以及
漏电极，所述漏电极接触所述漏极导电插塞。
7.一种开关电路，包括：
根据权利要求6所述的LDMOS晶体管；以及
驱动电路，所述驱动电路用于在相对于所述源电极的至少两个不同的电压幅值之间反复驱动所述栅电极。
8.一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管，包括：
硅半导体结构，所述硅半导体结构包括：
衬底，
n阱，所述n阱形成在所述衬底上，
第一p主体和第二p主体，所述第一p主体和所述第二p主体形成在所述n阱中并且横向地设置在所述硅半导体结构中的沟槽的相对的各自侧面上，
n型横向扩散漏极，所述n型横向扩散漏极形成在所述n阱中并且部分地围绕所述沟槽，以及
漏极n+区域，所述漏极n+区域在厚度方向上形成在所述沟槽下方的所述n型横向扩散漏极中，所述漏极n+区域在横向方向上与所述第一p主体和所述第二p主体中的每一个分离；
电介质层，所述电介质层设置在所述沟槽中；
漏极导电插塞，所述漏极导电插塞在所述厚度方向上延伸穿过所述电介质层和所述沟槽以接触所述漏极n+区域；以及
第一栅极导体和第二栅极导体，所述第一栅极导体和所述第二栅极导体嵌入所述电介质层中并且在所述厚度方向上延伸到所述沟槽中，所述第一栅极导体和所述第二栅极导体横向地设置在所述漏极导电插塞的相对的各自侧面上。
9.根据权利要求8所述的LDMOS晶体管，所述第一栅极导体和所述第二栅极导体中的每一个由多晶硅形成，并且所述电介质层由二氧化硅形成。
10.根据权利要求8所述的LDMOS晶体管，其中：
所述硅半导体结构还包括：
第一源极p+区域和第一源极n+区域，所述第一源极p+区域和所述第一源极n+区域设置在所述第一p主体中，以及
第二源极p+区域和第二源极n+区域，所述第二源极p+区域和所述第二源极n+区域设置在所述第二p主体中；并且
所述LDMOS晶体管还包括：
第一源极导电插塞，所述第一源极导电插塞在所述厚度方向上沿所述第一源极p+区域和所述第一源极n+区域中的每一个延伸以接触所述第一p主体；
第二源极导电插塞，所述第二源极导电插塞在所述厚度方向上沿所述第二源极p+区域和所述第二源极n+区域中的每一个延伸以接触所述第二p主体。
11.根据权利要求10所述的LDMOS晶体管，其中：
所述第一源极p+区域具有比所述第一p主体更大的p型掺杂浓度；
所述第二源极p+区域具有比所述第二p主体更大的p型掺杂浓度；
所述第一源极n+区域、所述第二源极n+区域和所述漏极n+区域中的每一个具有比所述n型横向扩散漏极更大的n型掺杂浓度；并且
所述n型横向扩散漏极具有比所述n阱更大的n型掺杂浓度。
12.根据权利要求10所述的LDMOS晶体管，还包括：
源电极，所述源电极接触所述第一源极导电插塞和所述第二源极导电插塞中的每一个；
栅电极，所述栅电极接触所述第一栅极导体和所述第二栅极导体中的每一个，以及
漏电极，所述漏电极接触所述漏极导电插塞。
13.一种开关电路，包括：
根据权利要求12所述的LDMOS晶体管；以及
驱动电路，所述驱动电路用于在相对于所述源电极的至少两个不同的电压幅值之间反复驱动所述栅电极。
14.一种横向双扩散金属氧化物半导体场效应(LDMOS)晶体管，包括：
硅半导体结构，所述硅半导体结构包括：
衬底，
n阱，所述n阱形成在所述衬底上，
p主体，所述p主体形成在所述n阱中并且在横向方向上与形成在所述硅半导体结构中的沟槽相邻，
第一n型漂移区，所述第一n型漂移区形成在所述p主体中，
n型横向扩散漏极，所述n型横向扩散漏极在厚度方向上形成在所述沟槽下方，以及
第二n型漂移区，所述第二n型漂移区形成在所述n阱中，使得所述第一n型漂移区和所述第二n型漂移区在所述横向方向上设置在所述沟槽的相对的各自侧面上；
电介质层，所述电介质层设置在所述沟槽中；以及
栅极导体，所述栅极导体嵌入所述电介质层中并且在所述厚度方向上延伸到所述沟槽中。
15.根据权利要求14所述的LDMOS晶体管，所述栅极导体和所述第一漂移区之间的横向间隔距离小于所述栅极导体和所述第二漂移区之间的横向间隔距离。
16.根据权利要求15所述的LDMOS晶体管，所述栅极导体通过所述电介质层与所述硅半导体结构分离。
17.根据权利要求14所述的LDMOS晶体管，所述栅极导体由多晶硅形成，并且所述电介质层由二氧化硅形成。
18.根据权利要求14所述的LDMOS晶体管，其中：
所述硅半导体结构还包括：
源极p+区域和源极n+区域，所述源极p+区域和所述源极n+区域形成在所述p主体中，所述源极p+区域和所述源极n+区域在所述横向方向上相邻，以及
漏极n+区域，所述漏极n+区域形成在所述第二漂移区中，所述漏极n+区域在所述横向方向上与所述源极n+区域分离；
所述第一n型漂移区在所述厚度方向上形成在位于所述源极p+区域和所述源极n+区域中的每一个下方的所述p主体中；并且
所述LDMOS晶体管还包括源极导电插塞，所述源极导电插塞在所述厚度方向上沿所述源极p+区域和所述源极n+区域中的每一个延伸并且穿过所述第一n型漂移区以接触所述p主体。
19.根据权利要求18所述的LDMOS晶体管，其中：
所述源极p+区域具有比所述p主体更大的p型掺杂浓度；
所述源极n+区域和所述漏极n+区域中的每一个具有比所述n型横向扩散漏极更大的n型掺杂浓度；
所述n型横向扩散漏极具有比所述第一n型漂移区和所述第二n型漂移区中的每一个更大的n型掺杂浓度；并且
所述第一n型漂移区和所述第二n型漂移区中的每一个具有比所述n阱更大的n型掺杂浓度。
20.根据权利要求18所述的LDMOS晶体管，还包括：
源电极，所述源电极接触所述源极导电插塞；
栅电极，所述栅电极接触所述栅极导体；以及
漏电极，所述漏电极接触所述漏极n+区域。
21.一种开关电路，包括：
根据权利要求20所述的LDMOS晶体管；以及
驱动电路，所述驱动电路用于在相对于所述源电极的至少两个不同的电压幅值之间反复驱动所述栅电极。
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