CN113206145B - 改善热载流子注入的功率半导体器件 - Google Patents

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Abstract

本发明提供改善热载流子注入的功率半导体器件，在介质槽中在漏极一侧引入漏极场板，与漏电极相连，具有同电位，改善了介质槽漏极侧空穴注入效应；在介质槽内源极一侧引入屏蔽栅场板，与源电极或地相连，构成屏蔽栅，在降低栅漏寄生电容Cgd的同时，改善了介质槽源极一侧的电子注入效应；通过深槽刻蚀的方法使载流子在路径上避开介质槽侧壁也能改善热载流子注入。本发明针对具有介质槽的功率半导体器件，提供具有长期可靠性、有低导通电阻、开关速度快的功率半导体器件结构。

Description

改善热载流子注入的功率半导体器件
技术领域
本发明属于功率半导体领域，更具体地，涉及改善热载流子注入的功率半导体器件。
技术背景
功率半导体在功率集成电路中应用广泛，尤其是DC-DC、AC-DC等驱动电路，其中，功率LDMOS(Laterally-Diffused Metal-Oxide Semiconductor)器件由于其易集成的特点备受关注。LDMOS的发展历程中，许多创新技术的目的都在于改进LDMOS的优值FOM＝BV2/Ron-sp(FOM，Figure Of Merit)，BV和Ron-sp折中关系的改进有许多手段：超级结(SJ，SuperJunction)，降低表面场技术(RESURF，REduce SURface Field)，硅局部氧化隔离(LOCOS，Local Oxidation of Silicon)，浅槽隔离(STI，Shallow Trench Isolation)，绝缘体上硅(SOI，Silicon On Insulator)等，LDMOS的结构种类各具特点。其中，使用介质槽的LDMOS由于其具有折叠漂移区，减小元胞尺寸的，易集成的特点，受到广泛关注。
热载流子注入效应，是指器件内部，在高电场的作用下，载流子获得的能量，其有效温度高于平衡时晶格温度的载流子，这些载流子的运动轨迹会发生改变，沿垂直于介质(如氧化层)表面的方向，注入介质中，例如被氧化层中的陷阱电荷所俘获，被俘获的电荷会存在于介质层内，对半导体内正常载流子的运动产生影响，这种影响是不可逆的，使得器件的导通电阻下降、阈值电压漂移等问题，同时还可能引发衬底电流，栅极电流增大等问题，影响了电路的正常工作。
随着科技的进步，工艺尺寸越做越小，器件的沟道长度，漂移区长度，栅介质厚度的减小等，都使得器件内部的横向电场和纵向电场变的呈一定比例增大。在器件长期的使用操作下，当施加在功率LDMOS源漏两端的电压差变大时，碰撞电离系数在耗尽区积分为1，器件发生可逆击穿，该情况下会有大量的热载流子出现，热载流子注入效应显著，漂移区介质槽的存在，在拐角处会出现电场集中的现象，使得热载流子被激发，该情况带来热载流子注入介质槽的危害会影响器件的长期可靠性，使得器件性能进一步恶化。另一方面，当器件应用于需要高速开关、高电场、高磁场的环境下时，热载流子注入效应会更加突出。
如今LDMOS器件的发展向着具有低的导通电阻，高阻断电压，低栅漏电容Cgd的方向发展。为了得到低的栅漏电容Cgd，功率MOS最常见的方法主要包括降低栅漏区域的交叠面积，根据电容公示C＝ε*S/d可以知道，降低了交叠面积S，栅漏电容就会下降；还有一种常见的方法是引入屏蔽栅，屏蔽栅的电位结地，起到了法拉第罩的作用，屏蔽了栅漏之间的电势连接，也能够很大程度上的改进栅漏电容Cgd。以下对一些传统的带有介质槽的LDMOS结构缺点进行说明。
一种传统的带有介质槽的LDMOS结构如图1所示，LDMOS漂移区102中有介质槽107的存在，源漏之间的载流子路径被折叠，相对LOCOS而言，STI的器件导通电阻可以做的更小，但不可避免的是介质槽107的左右两侧，当施加在源漏两端的压差较大时，器件内部的电场强度升高达到一定值，尤其是介质槽107拐角处由电场线集中效应，使得电场强度更大，产生热载流子，在介质槽107左侧会有热电子的注入，在介质槽107的右侧会有热空穴的注入，这样的热载流子注入给器件的长期可靠性带来问题。
一种传统的带有介质槽的LDMOS结构如图2所示，通过在一部分漂移区102上方延长第一栅电极114，第二栅电极141嵌入到介质槽107内，起到场板的作用，导通情况下，漂移区102靠近高电位栅电极的一侧会形成积累层，该结构的设计降低了导通电阻，但同时也提高了介质槽源极一侧的热载流子注入效应，另一方面，第一栅电极114的延伸使得栅电极和漂移区102的交叠面积变大，会导致LDMOS器件的栅漏寄生电容Cgd的增大，引发器件开关速度变慢，开关功率增大等问题。
一种传统的带有介质槽的LDMOS结构如图3所示，通过在介质槽107上分引入与源端相连的法拉第罩113，实现法拉第罩的功能，阻断了栅漏之间的电势联系，降低了LDMOS器件的栅漏寄生电容Cgd，但不足的是，这样的设计，只考虑到开关损耗的降低，并没有降低热载流子注入介质槽带来的长期可靠性问题。
因此，为了针对以上问题，有必要改善LDMOS器件中介质槽带来的热载流子注入问题，同时在一定程度上优化栅漏寄生电容Cgd带来的开关损耗问题，本发明的具体实施例就是在这种背景下来出现。
发明内容
本发明提供了新型的带有介质槽的功率LDMOS器件，该器件可用于改善热载流子注入介质槽带来的器件长期可靠性问题。在LDMOS漂移区的介质槽中，通过插入漏电极场板来引入高电位，对空穴施加一个指向介质槽外侧的电场力，以此来影响空穴载流子的运动轨迹。同时将屏蔽栅放入槽内，不仅提供了法拉第罩降低栅漏电容Cgd，还引入了一个低电位，对电子施加一个指向介质槽外侧的电场力，以此来影响电子载流子的运动轨迹，另一方面，在器件位于关断状态时，还对漂移区起到一定的辅助耗尽的作用。漏极场板和屏蔽栅电极的引入，在一定程度上能改善介质槽两侧空穴和电子的注入问题。同时，为了改善热载流子对介质槽的注入，还可以通过引入深电极来改变载流子运动路径，避开载流子对介质槽侧壁的撞击。本发明还在改善热载流子注入的基础上，做了一些寄生效应的改进，例如介质槽的嵌入会在局部引入JFET电阻，通过增加该区域的掺杂浓度，会改善JFET效应，同时降低了电流路径上的导通电阻。
为实现上述发明目的，本发明技术方案如下：
1、本发明提供第一种改善热载流子注入的功率半导体器件，包括：第二掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含漏极场板115、屏蔽栅电极120，漏极场板115位于介质槽107内靠近漏极一侧，屏蔽栅电极120整个位于栅极漏极之间并且位于介质槽107内靠近源极一侧，屏蔽栅电极120靠近源极一侧设置有第一氧化层131，屏蔽栅电极120的底部设有第三氧化层133，漏极场板115靠近漏极一侧设有第二氧化层132；介质槽内的漏极场板115与漏电极110相连，具有相同电位；介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的低电位或接地；
所述功率半导体器件包括漂移区102表面的第二类型掺杂的第一体区103、第一类型掺杂的漏极区106，第一体区103内部设有第二类型掺杂的第二体区104、第一类型掺杂的源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，在漏极区106上表面有漏电极110，第二体区104和源极区105上表面有源电极111；
所述功率半导体器件的栅介质108是栅氧化层，第一氧化层131、第二氧化层132、第三氧化层133可以使栅氧化层也可以是场氧化层；屏蔽栅电极120、第一栅电极114、漏极场板115的材料可以是金属，也可以是多晶硅。
作为优选方案，介质槽107和第一体区103之间设置JFET区121，JFET区为第一掺杂类型，JFET区域121掺杂浓度高于漂移区102。
针对介质槽107和第一体区103之间设置JFET区121的情况，本发明还提供一种制备方法，包括如下步骤：
1)使用离子注入的方式先后形成漂移区和第一体区；
2)使用第一张光刻版在漂移区表面刻蚀形成介质槽；
3)将介质填充到介质槽内；
4)使用第二张光刻版在介质槽刻蚀出所需要的的两个空槽，这两个空槽即所需要淀积的电极对应的位置；
5)使用热氧化的方式在硅表面生长氧化层，包括额外氧化层、栅氧化层、第一氧化层、第二氧化层和第三氧化层；
6)使用淀积技术，在两个空槽区域的位置，以及栅电极对应的位置，形成屏蔽栅电极120和漏极场板115，第一栅电极114；
7)使用离子注入技术，分别形成漏极区106，JFET区121，源极区105和第二体区104；
8)在漏极区106上方以及源极区105和第二体区104上方刻蚀通孔并淀积电极，形成漏电极110和源电极111。
作为优选方案，屏蔽栅电极120下方设置第二栅电极141；第一体区103靠近漏极一侧延伸至第一氧化层131。通过引入垂直沟道来改善沟道长度调制效应。
2、本发明还提供第二种改善热载流子注入的功率半导体器件，包括：第一掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含漏极场板115、以及伸入到介质槽107内的第二栅电极141；第二栅电极141位于介质槽107靠近源极的一侧，漏极场板115位于介质槽107内靠近漏极一侧，第二栅电极141靠近源极一侧设置有第一氧化层131，漏极场板115靠近漏极一侧设有第二氧化层132；介质槽内的漏极场板115与漏电极110相连，具有相同电位；
所述功率半导体器件包括漂移区102表面的第一体区103、漏极区106，第一体区103内部设有第二体区104、源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，在漏极区106上表面有漏电极110，第二体区104和源极区105上表面有源电极111；
所述功率半导体器件的栅介质108是栅氧化层，第一氧化层131、第二氧化层132可以是栅氧化层，或者是场氧化层；屏蔽栅电极120、第一栅电极114、漏极场板115、第二栅电极141的材料可以是金属，或者是多晶硅。
作为优选方式，第二栅电极141底部设有第三氧化层133。以此来降低器件的导通电阻。
作为优选方式，在第二栅电极141和第三氧化层133之间设有屏蔽栅电极120，介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的低电位或接地。第三氧化层133可以是栅氧化层，或者是场氧化层；屏蔽栅电极120的材料可以是金属，或者是多晶硅。
作为优选方式，介质槽107和漏极区106相切，或者在二者之间设置第二漂移区140；第二漂移区140为第一掺杂类型。
3、本发明还提第三种改善热载流子注入的功率半导体器件，包括第一掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含屏蔽栅电极120；屏蔽栅电极120位于介质槽107内靠进源极的一侧，屏蔽栅电极120靠近源极一侧设置有第一氧化层131，屏蔽栅电极120底部设有第三氧化层133；
所述功率半导体器件包括漂移区102表面的第一体区103，第一体区103内部设有第二体区104、源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，在漏极区106上表面有漏电极110，第二体区104和源极区105上表面有源电极111；
器件的漏级包括深嵌入漏电极129和深嵌入漏电极129下方的深漏极区130，深漏极区130接触介质槽107靠近漏级的拐角的位置；
所述功率半导体器件的栅介质108是栅氧化层，第一氧化层131、第二氧化层132可以是栅氧化层，或者是场氧化层；屏蔽栅电极120、第一栅电极114的材料可以是金属，或者是多晶硅。
作为优选方式，介质槽107和栅介质108的材料用氧化硅，或者高介电常数材料。
作为优选方式，第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂；或者第一类型掺杂为P型掺杂，第二类型掺杂为N型掺杂。
本发明的有益效果为：屏蔽栅和漏极场板的引入，器件击穿状态下介质槽内存在外界引入的电位，在不同方向上对热电子、热空穴注入介质槽起到改善的作用，以此来获得器件的长期可靠性。屏蔽栅的引入还可以降低器件的栅漏寄生电容Cgd，降低器件的开关损耗。同时还可以利用深嵌入漏电极来代替漏极场板的作用。
附图说明
图1为一种带有介质槽的LDMOS传统结构。
图2为一种带有介质槽的LDMOS传统结构。
图3为一种带有介质槽的LDMOS传统结构。
图4为本发明实施例1提供的一种改善热载流子注入的LDMOS结构。
图5为本发明实施例2提供的一种改善热载流子注入的LDMOS结构。
图6为本发明实施例3提供的一种改善热载流子注入的LDMOS结构。
图7为本发明实施例4提供的一种改善热载流子注入的LDMOS结构。
图8为本发明实施例5提供的一种改善热载流子注入的LDMOS结构。
图9为本发明实施例6提供的一种改善热载流子注入的LDMOS结构。
图10为本发明实施例7提供的一种改善热载流子注入的LDMOS结构。
图11为本发明实施例8提供的一种改善热载流子注入的LDMOS结构。
图12为本发明实施例2对应的工艺流程图。
图13(a)至图13(h)为本发明实施例2的功率LDMOS结构中对应的工艺步骤。
其中，101为衬底，102为漂移区，103为第一体区，104为第二体区，105为源极区，106为漏极区，107为介质槽，108为栅介质，110为漏电极，111为源电极，113为法拉第罩，114为第一栅电极，115为漏极场板，120为屏蔽栅电极，121为JFET区，129为深嵌入漏电极，130为深漏极区，131为第一氧化层，132为第二氧化层，133为第三氧化层，140为第二漂移区，141为第二栅电极，150为额外氧化层，161为屏蔽栅空槽，162为漏极场板空槽。
具体实施方式
为使本发明所需要解决的问题、方案以及积极效果更加清楚，下面将结合附图对本发明进行进一步的叙述。
以下所涉及到的具体实施例中的结构，尤其是将屏蔽栅电极整合到介质槽内和在介质槽内添加漏极场板，以此来改善热载流子注入的方法，不仅仅适用于LMDOS器件，也可以适用于LIGBT器件、或者是采用了超级结技术、RESURF技术的功率半导体器件。
下述实施例中，介质槽107和栅介质108的材料用氧化硅，或者高介电常数材料；
第一栅电极114的材料是金属或多晶硅。
漏极场板115的材料是金属或多晶硅。
屏蔽栅电极120的材料是金属或多晶硅。
第二栅电极141的材料是金属或多晶硅。
栅介质108是栅氧化层。
第一氧化层131是栅氧化层或场氧化层。
第二氧化层132是栅氧化层或场氧化层。
第三氧化层133是栅氧化层或场氧化层。
第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂；或者第一类型掺杂为P型掺杂，第二类型掺杂为N型掺杂，以下实施例都按第一类型掺杂为N型掺杂，第二类型掺杂为P型掺杂进行说明。
实施例1
如图4所示，一种用于带有介质槽的功率LDMOS器件，包括：第二掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含漏极场板115、屏蔽栅电极120漏极场板115位于介质槽107内靠近漏极一侧，屏蔽栅电极120整个位于栅极漏极之间并且位于介质槽107内靠近源极一侧，屏蔽栅电极120靠近源极一侧设置有第一氧化层131，屏蔽栅电极120的底部设有第三氧化层133，漏极场板115靠近漏极一侧设有第二氧化层132；介质槽内的漏极场板115与漏电极110相连，具有相同电位；介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的低电位或接地。
所述功率半导体器件包括漂移区102表面的第二类型掺杂的第一体区103、第一类型掺杂的漏极区106，第一体区103内部设有第二类型掺杂的第二体区104、第一类型掺杂的源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，在漏极区106上表面有漏电极110，第二体区104和源极区105上表面有源电极111。
在该技术方案中，当第一栅电极114接高电位时，第一体区表面空穴耗尽，产生反型电子沟道，器件开启，源电极111接低电位或地，漏电极110接高电位，为了得到更小的栅漏电容Cgd，一方面第一栅电极114与漂移区102的交叠部分较小，即第一栅电极114只覆盖了漂移区102的很小一部分，所以第一栅电极114起到产生积累层的铲板作用几乎没有；另一方面，在介质槽107内引入屏蔽栅电极120，该屏蔽栅电极120不仅在一定程度上阻断了栅漏之间电势的联系，减小了栅漏寄生电容Cgd。另外，当在源漏之间加的压差足够大时，器件内部电场增大超过临界击穿电场后，会产生热电子-空穴对，屏蔽栅电极120的存在还在介质槽107左侧引入了低电位，该区域电场方向指向介质槽外侧，改善了热电子在该处对介质槽的碰撞；同时漏极场板115的存在提供了高电位，改善了介质槽107右侧的热空穴注入。器件关断时，第一栅电极114接低电位，不开启沟道，源漏之间的电压差由漂移区102和第一体区103构成的反偏PN结来承担，同时屏蔽栅电极120和漏极场板115也能够在击穿时避免热载流子的注入。
实施例2
如图5所示，一种用于带有介质槽的功率LDMOS器件，在该实施例中，在实施例1的基础上，在介质槽107和第一体区103之间引入了第一掺杂类型的JFET区域121。JFET区域121掺杂浓度高于漂移区102。
在该技术方案中，衬底101、第一体区103和第二体区104的掺杂类型为第二类型掺杂，漏极区106、源极区105、漂移区102和JFET区121的掺杂类型为第一类型掺杂。漏电极110与高电位相连，源电极111与低电位或地相连，第一栅电极114接高电位时，第一体区103表面形成沟道，器件导通，介质槽107内的漏极场板115与漏电极110相连，具有相同电位；介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的电位。第二体区103和漂移区102构成的PN结反偏，随着两侧电势差的增加，耗尽区展宽，则在第一氧化层131左侧的漂移区102与第二体区103相连的区域会引入JFET电阻，耗尽区的扩展影响载流子路径上的导通电阻值。因此，在具体实施例1的基础上，加入该稍高浓度JFET区121可以避免这一现象，稍高浓度的掺杂可以改善耗尽区在该处的扩散，使得电子导通路径更宽，上降低了器件的导通电阻。JFET区121掺杂浓度高于漂移区102，具体需要由实际需求决定。该器件的设计仍然具有改善热载流子注入效应的优点，当器件内部电场强大足够大时，产生热电子-空穴对，则屏蔽栅电极120在介质槽107左侧设置了低电位，改善热电子注入，漏极场板115在介质槽107右侧设置了高电位改善热空穴的注入。
此处还给出上述具体实施例2的一种工艺制造流程，如图12所示。
针对图12对应的各个步骤，图13(a)至图13(h)为实施例2的功率LDMOS结构中对应的工艺步骤，下面给出具体步骤对应图的详细注释：
如图13(a)所示，在衬底101上先后通过离子注入的方式形成第一类型掺杂的漂移区102以及第二类型掺杂的第一体区103；
如图13(b)所示，使用第一张光刻版在漂移区表面通过刻蚀形成介质槽；
如图13(c)所示，将介质填充到介质槽内。
如图13(d)所示，用第二张光刻版在介质槽107刻蚀出所需要的的两个屏蔽栅空槽161和漏极场板空槽162的位置。
如图13(e)所示，通过热氧化形成氧化层，其中包括栅介质108、第一氧化层131、第二氧化层132、第三氧化层133以及额外氧化层150，第一氧化层131、第二氧化层132、第三氧化层133可以是栅氧化层也可以是场氧化层，它们可以同时形成，也可以分步形成。额外氧化层150可以与第一氧化层131、第二氧化层132、第三氧化层133同时形成，或者通过不同工艺步骤选择不形成。
如图13(f)所示，利用淀积技术，在屏蔽栅空槽161和漏极场板空槽162对应的位置，以及栅电极对应的位置，淀积形成金属电极或者多晶硅淀积，形成第一栅电极114，屏蔽栅电极120和漏极场板115，三者不是同时形成的。
如图13(g)所示，利用离子注入技术，分别形成第一类型掺杂的漏极区106，JFET区121，源极区105和第二类型掺杂的第二体区104。
如图13(h)所示，在漏极区106上方以及源极区105和第二体区104上方刻蚀通孔并淀积电极，形成漏电极110和源电极111，用于给不同区域的半导体提供电位。
实施例3
如图6所示，一种用于带有介质槽的功率LDMOS器件，在实施例1的基础上，屏蔽栅电极120下方设置第二栅电极141；第一体区103靠近漏极一侧延伸至第一氧化层131。
即相比实施例1，第一体区103的横截面积更大。此实施例中的第一栅电极114的长度要比之前的具体实施例的栅电极更短，因为一部分沟道长度被转移到介质槽107内第二栅电极141左侧对应的位置。
在该技术方案中，衬底101、第一体区103和第二体区104的掺杂类型为第二类型掺杂，JFET区121、漏极区106、源极区105和漂移区102的掺杂类型为第一类型掺杂。介质槽107内的漏极场板115与漏电极110相连，具有相同电位；介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的电位或接地。为了避免在导通情况下沟道穿通，在不改变漂移区102掺杂浓度的条件下，将一部分横向沟道转化为纵向沟道，对应第二栅电极141的左侧，第二体区103的右边缘部分，这样当器件恶化，对应纵向沟道会先发生穿通，这样横向的沟道就避免被穿通。该具体实施例改善了在小尺寸LDMOS器件中的沟道长度调制效应。当漏电极110接高电位，源电极111接低电位，第一栅电极114接高电位，第二栅电极141可以与第一栅电极114相接，也可以接额外偏置电位，但需要确保沟道的开启。当漏源电压足够大时，器件发生击穿，在电场强度足够大的地方会产生热载流子，与源电极111相连的屏蔽栅电极120在介质槽107左侧提供低电位，使热电子载流子受到远离介质槽107方向的力，改变电流路径，起到了改善热电子注入的作用；同理，与漏电极110相连的漏极场板115在介质槽107右侧起到了改善热空穴注入的作用。屏蔽栅电极120的存在，在一定程度上也改善了栅漏寄生电容Cgd。此外JFET区121掺杂浓度比漂移区102更高一些，JFET区121的存在，使得电流路径上的导通电阻在一定程度上变小，降低了导通损耗。
实施例4
如图7所示，一种用于带有介质槽的功率LDMOS器件，包括：第二掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含漏极场板115、以及伸入到介质槽107内的第二栅电极141；第二栅电极141位于介质槽107靠近源极的一侧，漏极场板115位于介质槽107内靠近漏极一侧，第二栅电极141靠近源极一侧设置有第一氧化层131，漏极场板115靠近漏极一侧设有第二氧化层132；介质槽内的漏极场板115与漏电极110相连，具有相同电位；
所述功率半导体器件包括漂移区102表面的第一体区103、漏极区106，第一体区103内部设有第二体区104、源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，在漏极区106上表面有漏电极110，第二体区104和源极区105上表面有源电极111。介质槽107和漏极区106相切。第一体区103、第二体区104为第二类型掺杂，源极区105、漏极区106为第一掺杂类型。
在该技术方案中，当第一栅电极114接高电位时，在第一体区103表面形成反型沟道，器件开启，第一栅电极114还起到场板的作用，在对应的漂移区102表面形成电子的积累层，第二栅电极141与第一栅电极114接相同电位或接额外偏置电位(当接额外偏置时，两个电极不能在制做时不能够接触)，来形成漂移区102对应部分的积累层；为了减小了第二栅电极141与漂移区102的交叠面积，第二栅电极141嵌入介质槽107的深度并不会影响底部漂移区102的载流子运动，即第二栅电极141底部的氧化层较厚，其底部为介质槽107的一部分。短的第二栅电极141，改善了栅漏寄生电容Cgd，但该器件设计没有考虑加入一个低电位的电极，在器件发生击穿的时候，存在介质槽107与漂移区107的界面没有改善热电子注入的问题，但该具体实施例依靠漏极场板115在介质槽107引入高电位，在器件击穿产生热载流子时起到改善介质槽107右侧热空穴注入的问题。
实施例5
如图8所示，一种用于带有介质槽的功率LDMOS器件包括一个LDMOS器件。本实施例和实施例4的区别在于：第二栅电极141底部设有第三氧化层133。以此来降低器件的导通电阻。
在该技术方案中，掺杂类型与实施例4一致，在实施例4的基础上，第二栅电极141长度更长，从介质槽107表面上方，一直延伸嵌入道介质槽107底部并在第二栅电极141底部设置有第三氧化层133。当第一栅电极114接高电位，通过栅介质108在第一体区103表面形成反型沟道，开启器件，源电极111接低电位或地，漏电极110接高电位，漏极场板115与漏电极110相接共享同一电位，第二栅电极141与第一栅电极114接同电位或者其他偏置电位，以此来确保积累层的出现，漂移区102和第一体区103之间的反偏PN结来承担耐压。该实施例与实施例4相比，由于第二栅电极141嵌入介质槽107更深，则积累层更长，对应器件的导通电阻更小；当在漏源之间施加足以产生热载流子的电压差时，该器件只通过漏极场板115来防护介质槽107右侧的热空穴注入；但由于没有设置屏蔽栅电极，而且栅漏之间的交叠面积增大，栅漏寄生电容Cgd会增大，增大开关损耗，而且该器件的设计方式在导通状态下，介质槽107左侧会受到热电子的撞击，造成电子注入介质槽，带来可靠性方面的影响。
实施例6
如图9所示，一种用于带有介质槽的功率LDMOS器件，所述LDMOS器件包括：本实施例和实施例5的区别在于：第二栅电极141和第三氧化层133之间设有屏蔽栅电极120，介质槽107内的屏蔽栅电极120与源电极111相连，具有相同的低电位或接地。
在该技术方案中，衬底101、第一体区103和第二体区104的掺杂类型为第二类型掺杂，漏极区106、源极区105和漂移区102的掺杂类型为第一类型掺杂。第一栅电极114接高电位、漏电极110接高电位，源电极111接低电位或地，漏极场板115与漏电极110相连，屏蔽栅电极120与源电极111相连，第一体区103和漂移区102之间形成的反偏PN结承担漏源之间的压差。第二栅电极141可以与第一栅电极114相连，或连接其他偏置电位，此时由于第一栅电极114的高电位，在第一体区103表面空穴被耗尽，出现反型沟道，器件开启，当在漏源之间施加足以产生热载流子的电压差时，在器件的击穿处，热电子-空穴对产生，移动轨迹会发生改变。由于屏蔽栅电极120的存在，在该处提供了低电位，热电子的路径会远离介质槽107的左侧，从而改善了介质槽107左侧的电子注入效应；由于漏极场板115的存在，在该处提供了与漏电极110相同的高电位，热空穴的路径会远离介质槽107的左侧，从而改善了介质槽107右侧的空穴注入效应。同时，一方面，屏蔽栅电极120的存在在一定程度上改善了LDMOS器件的栅漏寄生电容Cgd，另一方面第一栅电极114的一部分以及第二栅电极141还起到了场板的作用，高电位使得漂移区102靠近高电位的表面出现电子的积累，导通状态下产生了电子积累层，使得导通电阻减小。此外，漏源之间的电位差，会使得第一体区103和漂移区102之间的PN结耗尽，耗尽区展宽承担漏源之间的电压；关断状态下，漏极场板115与漏电极110相连并结高电位，第一栅电极114接低电位或地时(低电位确保不开启沟道)，沟道未开启，第二体区103和漂移区102之间形成的反偏PN结耗尽，阻断高压，同时屏蔽栅电极120还在一定程度上辅助耗尽漂移区102。
实施例7
如图10所示，一种用于带有介质槽的功率LDMOS器件，该实施例在实施例6基础上，在介质槽107和漏极区106之间设置有第二漂移区140，第二漂移区140为第一类型掺杂，掺杂浓度可以与漏极区106一致或比其低。
在该技术方案中，漏极场板115与漏电极110相连，屏蔽栅电极120与源电极111相连，第一栅电极114和第二栅电极141可以相连共享相同电位，或由不同偏置提供电位。第二漂移区140的存在，使得介质槽107与漏极区106之间的距离变大，当在漏源之间施加足以产生热载流子的电压差时，由于漏极场板115的存在，介质槽107右侧和漏极区106具有相同的电位，则第二漂移区140并不参与第一体区103和漂移区102形成反偏PN结的耐压，第二漂移区140提供了更宽的区域供载流子通过，即载流子路径更宽，不会全都沿着介质槽107右壁，一定程度上缓解了热空穴经过介质槽107右壁而产生空穴与介质槽的碰撞，使得空穴更加远离介质槽107的右侧，改善空穴注入的效果更好。同时，屏蔽栅电极120的存在同样提供了防止热电子注入以及降低栅漏电容的作用。但引入第二漂移区140，这样的设计会使得元胞面积变大，具体应用需要根据需求进行折中。
实施例8
如图11所示，一种用于带有介质槽的功率LDMOS器件，包括第一掺杂类型的衬底101，衬底101上有第一掺杂类型的漂移区102，漂移区102表面的介质槽107；
所述介质槽107中包含屏蔽栅电极120；屏蔽栅电极120位于介质槽107内靠进源极的一侧，屏蔽栅电极120靠近源极一侧设置有第一氧化层131，屏蔽栅电极120底部设有第三氧化层133；
所述功率半导体器件包括漂移区102表面的第一体区103，第一体区103内部设有第二体区104、源极区105；栅介质108覆盖第一体区103上表面、并覆盖部分的源极区105和漂移区102上表面，栅介质108上表面有第一栅电极114，第二体区104和源极区105上表面有源电极111，第一体区103、第二体区104为第二掺杂类型，源极区105、漏极区106为第一掺杂类型；
器件的漏级包括深嵌入漏电极129和深嵌入漏电极129下方的深漏极区130，深漏极区130接触介质槽107靠近漏级的拐角的位置。
在该技术方案中，改善空穴注入的方法并不仅限于在介质槽107内引入高电位，也可以将漏极深入半导体内，避开介质槽107在导电通路上的出现。通过深槽刻蚀在漏区刻蚀出一个深槽，然后在通过该深槽进行离子扩散，扩散区域包住介质槽107拐角，形成深漏极区130，随后再进行深嵌入漏电极129的淀积，以此来获得漏极的接触。当源电极111接低电位或接地，深嵌入漏电极129接高电位，第一栅电极114接高电位，在第一体区103表面形成反型沟道，器件开启。屏蔽栅电极120与源电极相接。在深嵌入漏电极129高电位的作用下，器件内部会产生热电子和热空穴，半导体内载流子路径都不经过介质槽107的右侧拐角，在该设计方法的应用下，通过改变载流子的运动路径，当器件发生击穿时，介质槽107的右侧拐角产生的热电子-空穴对，会被深嵌入漏电极129所吸引，有效地改善了介质槽107右侧的空穴注入。另外，在介质槽107内左侧的屏蔽栅电极120不仅用于降低该器件的栅漏寄生电容Cgd，还改善了介质槽107左侧的热电子注入效应。关断状态下，源漏之间的电压差由第一体区103和漂移区102形成的反偏PN结来承担，屏蔽栅电极120的存在还在一定程度上辅助耗尽了漂移区。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种改善热载流子注入的功率半导体器件，其特征在于：包括第二掺杂类型的衬底(101)，衬底(101)上有第一掺杂类型的漂移区(102)，漂移区(102)表面的介质槽(107)；
所述介质槽(107)中包含漏极场板(115)、屏蔽栅电极(120)，漏极场板(115)位于介质槽(107)内靠近漏极一侧，屏蔽栅电极(120)整个位于栅极漏极之间并且位于介质槽(107)内靠近源极一侧，第一栅电极(114)位于栅介质(108)上方，屏蔽栅电极(120)靠近源极一侧设置有第一氧化层(131)，屏蔽栅电极(120)的底部设有第三氧化层(133)，漏极场板(115)靠近漏极一侧设有第二氧化层(132)；介质槽内的漏极场板(115)与漏电极(110)相连，具有相同电位；介质槽(107)内的屏蔽栅电极(120)与源电极(111)相连，具有相同的低电位或接地；
所述功率半导体器件包括漂移区(102)表面的第二类型掺杂的第一体区(103)、第一类型掺杂的漏极区(106)，第一体区(103)内部设有第二类型掺杂的第二体区(104)、第一类型掺杂的源极区(105)；栅介质(108)覆盖第一体区(103)上表面、并覆盖部分的源极区(105)和漂移区(102)上表面，栅介质(108)上表面有第一栅电极(114)，在漏极区(106)上表面有漏电极(110)，第二体区(104)和源极区(105)上表面有源电极(111)。
2.根据权利要求1所述的改善热载流子注入的功率半导体器件，其特征在于：介质槽(107)和第一体区(103)之间设置JFET区(121)，JFET区(121)为第一掺杂类型，JFET区(121)掺杂浓度高于漂移区(102)。
3.根据权利要求1所述的改善热载流子注入的功率半导体器件，其特征在于：屏蔽栅电极(120)下方设置第二栅电极(141)；第一体区(103)靠近漏极一侧延伸至第一氧化层(131)。
4.一种改善热载流子注入的功率半导体器件，其特征在于：第二掺杂类型的衬底(101)，衬底(101)上有第一掺杂类型的漂移区(102)，漂移区(102)表面的介质槽(107)；
所述介质槽(107)中包含漏极场板(115)、以及伸入到介质槽(107)内的第二栅电极(141)；第二栅电极(141)位于介质槽(107)靠近源极的一侧，漏极场板(115)位于介质槽(107)内靠近漏极一侧，第二栅电极(141)靠近源极一侧设置有第一氧化层(131)，漏极场板(115)靠近漏极一侧设有第二氧化层(132)；介质槽内的漏极场板(115)与漏电极(110)相连，具有相同电位；
所述功率半导体器件包括漂移区(102)表面的第一体区(103)、漏极区(106)，第一体区(103)内部设有第二体区(104)、源极区(105)；栅介质(108)覆盖第一体区(103)上表面、并覆盖部分的源极区(105)和漂移区(102)上表面，栅介质(108)上表面有第一栅电极(114)，在漏极区(106)上表面有漏电极(110)，第二体区(104)和源极区(105)上表面有源电极(111)，介质槽(107)和漏极区(106)之间设置第二漂移区(140)；第二漂移区(140)为第一掺杂类型。
5.根据权利要求4所述的改善热载流子注入的功率半导体器件，其特征在于：第二栅电极141底部设有第三氧化层(133)。
6.根据权利要求5所述的改善热载流子注入的功率半导体器件，其特征在于：在第二栅电极(141)和第三氧化层(133)之间设有屏蔽栅电极(120)，介质槽(107)内的屏蔽栅电极(120)与源电极(111)相连，具有相同的低电位或接地。
7.一种改善热载流子注入的功率半导体器件，其特征在于：第一掺杂类型的衬底(101)，衬底(101)上有第一掺杂类型的漂移区(102)，漂移区(102)表面的介质槽(107)；
所述介质槽(107)中包含屏蔽栅电极(120)；屏蔽栅电极(120)位于介质槽(107)内靠进源极的一侧，屏蔽栅电极(120)靠近源极一侧设置有第一氧化层(131)，屏蔽栅电极(120)底部设有第三氧化层(133)；
所述功率半导体器件包括漂移区(102)表面的第一体区(103)，第一体区(103)内部设有第二体区(104)、源极区(105)；栅介质(108)覆盖第一体区(103)上表面、并覆盖部分的源极区(105)和漂移区(102)上表面，栅介质(108)上表面有第一栅电极(114)，第二体区(104)和源极区(105)上表面有源电极(111)；
器件的漏级包括深嵌入漏电极(129)和深嵌入漏电极(129)下方的深漏极区(130)，深漏极区(130)接触介质槽(107)靠近漏级的拐角的位置。
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