CN116469924A - 漂移区电场优化的屏蔽栅mosfet - Google Patents

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Abstract

本发明涉及功率半导体技术，具体涉及一种漂移区电场优化的屏蔽栅MOSFET，包括漏极金属，重掺杂第一导电类型半导体衬底，第一导电类型半导体漂移区，第二导电类型半导体阱区，重掺杂第二导电类型半导体欧姆接触区，重掺杂第一导电类型半导体源区，屏蔽栅多晶硅电极，栅多晶硅电极，屏蔽栅介质层，隔离介质层，栅极介质层，栅源间介质层，源极金属。本发明提出一种漂移区电场优化的屏蔽栅MOSFET，在屏蔽栅中引入不同掺杂类型或不同掺杂浓度的多晶硅区域，当器件处于反向耐压状态时，其屏蔽栅多晶硅电极的电势分布从远离控制栅极到靠近控制栅的方向依次减小，从而优化了器件漂移区的纵向电场分布。

Description

漂移区电场优化的屏蔽栅MOSFET
技术领域
本发明涉及功率半导体技术，具体涉及一种漂移区电场优化的屏蔽栅MOSFET。
背景技术
为了提高DMOS的性能，研究者提出了屏蔽栅(shield-gate)MOSFET等新型结构。屏蔽栅MOSFET可利用其第一层多晶层(即屏蔽栅电极)作为“体内场板”来降低漂移区的电场，所以屏蔽栅MOSFET通常具有更低的导通电阻和更高的击穿电压；此外，与源极电位相连的屏蔽栅电极，还可降低器件栅漏电容，提高器件的开关速度。
图1是传统Trench MOSFET漂移区电场分布示意图。图2是常规屏蔽栅MOSFET的漂移区电场分布示意图。相比传统Trench MOSFET，常规屏蔽栅MOSFET电场分布得到改善，电场积分更大，即承受耐压更高。但是屏蔽栅沟槽底部有较高电场峰值，造成器件可靠性降低，且屏蔽栅中部电场凹陷，使耐压难以进一步提高。因此，常规屏蔽栅MOSFET的漂移区电场分布还有优化空间。
发明内容
针对屏蔽栅MOSFET存在的上述问题，本发明提出一种漂移区电场优化的屏蔽栅MOSFET，在常规屏蔽栅MOSFET的基础上，对屏蔽栅多晶硅电极进行改进，在屏蔽栅多晶硅中引入不同掺杂类型或不同掺杂浓度的多晶硅区域，当器件处于反向耐压状态时，其屏蔽栅从底部到顶部具有依次减小的电势分布，如图3所示。
本发明所采用的技术方案如下：
一种漂移区电场优化的屏蔽栅MOSFET，包括漏极金属1，重掺杂第一导电类型半导体衬底2，第一导电类型半导体漂移区3，第二导电类型半导体体区4，重掺杂第二导电类型半导体欧姆接触区5，重掺杂第一导电类型半导体源区6，屏蔽栅多晶硅电极9，栅多晶硅电极10，屏蔽栅介质层11，隔离介质层12，栅极介质层13，栅源间介质层14，源极金属15。
所述重掺杂第一导电类型半导体衬底2位于漏极金属1上方，第一导电类型半导体漂移区3位于重掺杂第一导电类型半导体衬底2上方，第二导电类型半导体体区4位于第一导电类型半导体漂移区3上方，重掺杂第二导电类型半导体欧姆接触区5位于第二导电类型半导体体区4上方中部，重掺杂第二导电类型半导体欧姆接触区5两侧为重掺杂第一导电类型半导体源区6；由屏蔽栅多晶硅电极9、栅多晶硅电极10、屏蔽栅介质层11、隔离介质层12、栅极介质层13所构成的沟槽结构伸入到第一导电类型半导体漂移区3内；在沟槽内部，屏蔽栅多晶硅电极9位于栅多晶硅电极10下方，两者之间由隔离介质层12隔开，屏蔽栅多晶硅电极9与第一导电类型半导体漂移区3之间由屏蔽栅介质层11隔开，栅多晶硅电极10与第二导电类型半导体体区4之间、栅多晶硅电极10和重掺杂第一导电类型半导体源区6之间都由栅极介质层13隔开；栅源间介质层14位于栅多晶硅电极10上方，且栅源间介质层14覆盖重掺杂第一导电类型半导体源区6的一部分；源极金属15位于重掺杂第二导电类型半导体欧姆接触区5的上方，且覆盖重掺杂第一导电类型半导体源区6的另一部分；栅多晶硅电极10接栅极电位，漏极金属1接漏极电位，源极金属15接源极电位。
屏蔽栅多晶硅电极9的电势分布从远离栅多晶硅电极10到靠近栅多晶硅电极10的方向依次减小。
作为优选方式，所述屏蔽栅多晶硅电极9具有不同掺杂类型的多晶硅区域，其上半部分为屏蔽栅P型多晶硅8，下半部分为屏蔽栅N型多晶硅7，屏蔽栅P型多晶硅接低电位，屏蔽栅N型多晶硅接高电位。
作为优选方式，所述屏蔽栅多晶硅电极9具有不同掺杂浓度的多晶硅区域，其顶部和底部有用于作为电极接触区的高掺杂屏蔽栅低阻多晶硅16，其掺杂浓度大于1e19cm-3，中间区域为低掺杂屏蔽栅高阻多晶硅17，其掺杂浓度小于1e17cm-3，顶部高掺杂屏蔽栅低阻多晶硅16接低电位，底部高掺杂屏蔽栅低阻多晶硅16接高电位。
作为优选方式，屏蔽栅介质层11、隔离介质层12、栅极介质层13、栅源间介质层14的材料选自二氧化硅或或介电常数大于二氧化硅的材料。
作为优选方式，所述结构中的半导体材料为硅或碳化硅。
作为优选方式，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
本发明的有益效果为：本发明在常规屏蔽栅MOSFET的基础上，对屏蔽栅多晶硅电极进行改进，在屏蔽栅多晶硅中引入不同掺杂类型或不同掺杂浓度的多晶硅区域，并通过恰当的电位连接方式在屏蔽栅多晶硅上引入电位。当器件处于反向耐压状态时，屏蔽栅多晶硅上的电位不再是处处相等，其电势从底部到顶部逐渐降低，使得漂移区与屏蔽栅上的电位差变化较小，漂移区与屏蔽栅之间的横向耗尽作用也更加均匀，优化了漂移区的纵向电场分布。
附图说明
图1是传统Trench MOSFET的结构和漂移区电场分布示意图；
图2是常规屏蔽栅MOSFET的结构和漂移区电场分布示意图；
图3是本发明一种漂移区电场优化的屏蔽栅MOSFET的结构和漂移区电场分布示意图；
图4是本发明实施例1的一种漂移区电场优化的屏蔽栅MOSFET结构示意图；
图5是本发明实施例2的一种漂移区电场优化的屏蔽栅MOSFET结构示意图；
附图中，各标号所代表的部件列表如下：
1为漏极金属，2为重掺杂第一导电类型半导体衬底，3为第一导电类型半导体漂移区，4为第二导电类型半导体阱区，5为重掺杂第二导电类型半导体欧姆接触区，6为重掺杂第一导电类型半导体源区，7为屏蔽栅N型多晶硅，8为屏蔽栅P型多晶硅，9为屏蔽栅多晶硅电极，10为栅多晶硅电极，11为屏蔽栅介质层，12为隔离介质层，13为栅极介质层，14为栅源间介质层，15为源极金属，16为屏蔽栅低阻多晶硅，17为屏蔽栅高阻多晶硅。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图4所示，本实施例提供的一种漂移区电场优化的屏蔽栅MOSFET，包括漏极金属1，重掺杂第一导电类型半导体衬底2，第一导电类型半导体漂移区3，第二导电类型半导体体区4，重掺杂第二导电类型半导体欧姆接触区5，重掺杂第一导电类型半导体源区6，屏蔽栅多晶硅电极9，栅多晶硅电极10，屏蔽栅介质层11，隔离介质层12，栅极介质层13，栅源间介质层14，源极金属15。
所述重掺杂第一导电类型半导体衬底2位于漏极金属1上方，第一导电类型半导体漂移区3位于重掺杂第一导电类型半导体衬底2上方，第二导电类型半导体体区4位于第一导电类型半导体漂移区3上方，重掺杂第二导电类型半导体欧姆接触区5位于第二导电类型半导体体区4上方中部，重掺杂第二导电类型半导体欧姆接触区5两侧为重掺杂第一导电类型半导体源区6；由屏蔽栅多晶硅电极9、栅多晶硅电极10、屏蔽栅介质层11、隔离介质层12、栅极介质层13所构成的沟槽结构伸入到第一导电类型半导体漂移区3内；在沟槽内部，屏蔽栅多晶硅电极9位于栅多晶硅电极10下方，两者之间由隔离介质层12隔开，屏蔽栅多晶硅电极9与第一导电类型半导体漂移区3之间由屏蔽栅介质层11隔开，栅多晶硅电极10与第二导电类型半导体体区4之间、栅多晶硅电极10和重掺杂第一导电类型半导体源区6之间都由栅极介质层13隔开；栅源间介质层14位于栅多晶硅电极10上方，且栅源间介质层14覆盖重掺杂第一导电类型半导体源区6的一部分；源极金属15位于重掺杂第二导电类型半导体欧姆接触区5的上方，且覆盖重掺杂第一导电类型半导体源区6的另一部分；栅多晶硅电极10接栅极电位，漏极金属1接漏极电位，源极金属15接源极电位；
屏蔽栅多晶硅电极9的电势分布从远离栅多晶硅电极10到靠近栅多晶硅电极10的方向依次减小。
所述屏蔽栅多晶硅电极9具有不同掺杂类型的多晶硅区域，其上半部分为屏蔽栅P型多晶硅8，下半部分为屏蔽栅N型多晶硅7，屏蔽栅P型多晶硅接低电位，屏蔽栅N型多晶硅接高电位。
作为优选方式，屏蔽栅介质层11、隔离介质层12、栅极介质层13、栅源间介质层14的材料选自二氧化硅或介电常数大于二氧化硅的材料。
作为优选方式，所述结构中的半导体材料为硅或碳化硅。
作为优选方式，所述第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
重掺杂第二导电类型半导体欧姆接触区5、重掺杂第一导电类型半导体源区6的掺杂浓度大于1e19cm-3
本发明提出的实施例1对漂移区电场分布的优化作用体现如下：
当屏蔽栅MOSFET处于反向耐压状态时，漂移区中电势分布为从底部到顶部电势逐渐降低。对于常规屏蔽栅MOSFET，其屏蔽栅上的电位处处相等，都等于源极电位。因此在屏蔽栅底部附近，漂移区与屏蔽栅上的电位差较大，屏蔽栅对漂移区的横向耗尽作用较大；而在屏蔽栅顶部附近，漂移区与屏蔽栅上的电位差较小，屏蔽栅对漂移区的横向耗尽作用较小。这就造成了屏蔽栅对不同深度漂移区的电场调制效果不同，漂移区的纵向电场分布不够均匀，因此屏蔽栅沟槽底部有较高电场峰值，造成器件可靠性降低，且屏蔽栅中部电场凹陷，使耐压难以进一步提高。
图4所示为本实施例提出的一种漂移区电场优化的屏蔽栅MOSFET，在屏蔽栅中引入不同掺杂类型的多晶硅区域，其上半部分为屏蔽栅P型多晶硅8，下半部分为屏蔽栅N型多晶硅7，构成一个PN结，在PN交界处两侧形成耗尽区。此外，P型多晶硅接低电位，N型多晶硅接高电位，使得该PN结处于反偏状态，耗尽区内电场增强，耗尽区宽度增大。PN结耗尽区内的电势分布为从N型区到P型区逐渐降低，对应的屏蔽栅多晶硅从底部到顶部的电势逐渐降低，不同深度的漂移区与屏蔽栅上的电位差变化较小，漂移区与屏蔽栅之间的横向耗尽作用也更加均匀，因此纵向电场的分布可以得到改善。
实施例2
如图5所示，本实施例和实施例1的区别在于：所述屏蔽栅多晶硅电极9具有不同掺杂浓度的多晶硅区域，其顶部和底部有用于作为电极接触区的高掺杂多晶硅16，其掺杂浓度大于1e19cm-3，中间区域为低掺杂屏蔽栅高阻多晶硅17，其掺杂浓度小于1e17cm-3，顶部高掺杂屏蔽栅低阻多晶硅16接低电位，底部高掺杂屏蔽栅低阻多晶硅16接高电位。因为中间区域的低掺杂多晶硅的电阻会比常规的屏蔽栅多晶硅电极的电阻大，因此在低掺杂多晶硅区中的电势分布为从底部到顶部电势逐渐降低，对应的屏蔽栅多晶硅从底部到顶部的电势逐渐降低，也能够达到优化漂移区纵向电场分布的目的。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种漂移区电场优化的屏蔽栅MOSFET，其特征在于包括：漏极金属(1)，重掺杂第一导电类型半导体衬底(2)，第一导电类型半导体漂移区(3)，第二导电类型半导体体区(4)，重掺杂第二导电类型半导体欧姆接触区(5)，重掺杂第一导电类型半导体源区(6)，屏蔽栅多晶硅电极(9)，栅多晶硅电极(10)，屏蔽栅介质层(11)，隔离介质层(12)，栅极介质层(13)，栅源间介质层(14)，源极金属(15)；
所述重掺杂第一导电类型半导体衬底(2)位于漏极金属(1)上方，第一导电类型半导体漂移区(3)位于重掺杂第一导电类型半导体衬底(2)上方，第二导电类型半导体体区(4)位于第一导电类型半导体漂移区(3)上方，重掺杂第二导电类型半导体欧姆接触区(5)位于第二导电类型半导体体区(4)上方中部，重掺杂第二导电类型半导体欧姆接触区(5)两侧为重掺杂第一导电类型半导体源区(6)；由屏蔽栅多晶硅电极(9)、栅多晶硅电极(10)、屏蔽栅介质层(11)、隔离介质层(12)、栅极介质层(13)所构成的沟槽结构伸入到第一导电类型半导体漂移区(3)内；在沟槽内部，屏蔽栅多晶硅电极(9)位于栅多晶硅电极(10)下方，两者之间由隔离介质层(12)隔开，屏蔽栅多晶硅电极(9)与第一导电类型半导体漂移区(3)之间由屏蔽栅介质层(11)隔开，栅多晶硅电极(10)与第二导电类型半导体体区(4)之间、栅多晶硅电极(10)和重掺杂第一导电类型半导体源区(6)之间都由栅极介质层(13)隔开；栅源间介质层(14)位于栅多晶硅电极(10)上方，且栅源间介质层(14)覆盖重掺杂第一导电类型半导体源区(6)的一部分；源极金属(15)位于重掺杂第二导电类型半导体欧姆接触区(5)的上方，且覆盖重掺杂第一导电类型半导体源区(6)的另一部分；栅多晶硅电极(10)接栅极电位，漏极金属(1)接漏极电位，源极金属(15)接源极电位；
屏蔽栅多晶硅电极(9)的电势分布从远离栅多晶硅电极(10)到靠近栅多晶硅电极(10)的方向依次减小。
2.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：所述屏蔽栅多晶硅电极(9)具有不同掺杂类型的多晶硅区域，其上半部分为屏蔽栅P型多晶硅(8)，下半部分为屏蔽栅N型多晶硅(7)，屏蔽栅P型多晶硅接低电位，屏蔽栅N型多晶硅接高电位。
3.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：所述屏蔽栅多晶硅电极(9)具有不同掺杂浓度的多晶硅区域，其顶部和底部有用于作为电极接触区的高掺杂屏蔽栅低阻多晶硅(16)，其掺杂浓度大于1e19cm-3，中间区域为低掺杂屏蔽栅高阻多晶硅(17)，其掺杂浓度小于1e17cm-3，顶部高掺杂屏蔽栅低阻多晶硅(16)接低电位，底部高掺杂屏蔽栅低阻多晶硅(16)接高电位。
4.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：屏蔽栅介质层(11)、隔离介质层(12)、栅极介质层(13)、栅源间介质层(14)的材料选自二氧化硅或介电常数大于二氧化硅的材料。
5.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：半导体材料为硅或碳化硅。
6.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体；或第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
7.根据权利要求1所述的一种漂移区电场优化的屏蔽栅MOSFET，其特征在于：重掺杂第二导电类型半导体欧姆接触区(5)、重掺杂第一导电类型半导体源区(6)的掺杂浓度大于1e19cm-3。
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