CN117855282A - 低压屏蔽栅mosfet及其制备方法、芯片 - Google Patents
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Abstract
本申请属于功率器件技术领域，提供了一种低压屏蔽栅MOSFET及其制备方法、芯片，在衬底层的正面形成凹形结构的N型漂移区，N型漂移区的凹槽内形成多晶硅掺杂层和栅极多晶硅层，栅极多晶硅层位于多晶硅掺杂层的上方，且栅极介质层分别包裹多晶硅掺杂层和栅极多晶硅层，多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，通过P型多晶硅掺杂区和N型多晶硅掺杂区交替设置，通过形成NPN型的多晶硅掺杂层，并结合P型屏蔽区形成多个串联的电容，大大降低器件的源漏间电容。
Description
技术领域
本申请属于功率器件技术领域，尤其涉及一种低压屏蔽栅MOSFET及其制备方法、芯片。
背景技术
屏蔽栅极沟槽(Shield Gate Trench，SGT)结构金属氧化物半导体(Metal OxideSemiconductor，MOS)器件作为开关器件广泛应用于电源管理系统，是核心的功率控制部件。SGTMOS器件的栅极结构包括位于深沟槽中的屏蔽多晶硅结构和多晶硅栅结构，其中该屏蔽多晶硅结构位于深沟槽的下部，多晶硅栅结构位于深沟槽的上部。屏蔽多晶硅结构、多晶硅栅结构和深沟槽之间相互隔离。该有源区的顶层形成沟道区，位于沟道区上的外延层表层形成源区。通过接触孔将该源区引出，通常在用于引出源区的接触孔的底端周围形成重掺杂接触区，该重掺杂接触区与沟道区接触。
然而，目前的SGTMOS器件的结构虽然可以大幅度减小栅漏间的电荷，却大大增加了器件的源漏间电荷，导致器件存在关断损耗增加的问题。
发明内容
为了解决上述技术问题，本申请实施例提供了一种低压屏蔽栅MOSFET及其制备方法、芯片，可以在解决目前的SGTMOS器件的结构为了大幅度减小栅漏间的电荷，却大大增加了器件的源漏间电荷，导致器件的关断损耗增加的问题。
本申请实施例第一方面提供了一种低压屏蔽栅MOSFET，所述低压屏蔽栅MOSFET包括：
衬底层和漏极层，所述漏极层形成于所述衬底层的背面；
缓冲层、N型漂移区，所述缓冲层形成于所述N型漂移区与所述衬底层的正面之间；其中，所述N型漂移区为凹形结构；
栅极介质层，形成于所述N型漂移区的凹槽底部以及凹槽内壁；
多晶硅掺杂层和栅极多晶硅层，形成于所述栅极介质层内，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层；其中，所述多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，所述P型多晶硅掺杂区和所述N型多晶硅掺杂区交替设置；
P型屏蔽区，形成于所述栅极介质层的下方，且与所述栅极介质层接触；
第一P型基区、第二P型基区，形成于所述栅极多晶硅层的两侧，且所述第一P型基区和所述第二P型基区与所述栅极介质层接触；
第一N型源区、第二N型源区，形成于所述栅极介质层的两侧，其中，所述第一N型源区形成于所述第一P型基区上，所述第二N型源区形成于所述第二P型基区上；
第一P型重掺杂区和第二P型重掺杂区，所述第一P型重掺杂区与所述第一N型源区接触，所述第二P型重掺杂区与所述第二N型源区接触；
源极层，形成于所述第一N型源区、所述第二N型源区、所述第一P型重掺杂区和所述第二P型重掺杂区上，且所述源极层与所述多晶硅掺杂层连接。
在一些实施例中，所述多晶硅掺杂层包括一个P型多晶硅掺杂区和两个N型多晶硅掺杂区，所述P型多晶硅掺杂区设置于两个所述N型多晶硅掺杂区之间。
在一个实施例中，所述P型屏蔽区包裹所述栅极介质层的底部。
在一个实施例中，所述P型多晶硅掺杂区与所述N型多晶硅掺杂区平行设置。
在一个实施例中，所述低压屏蔽栅MOSFET还包括：第一P型岛区、第二P型岛区、第一高K介质层、第二高K介质层；
所述第一P型岛区和所述第二P型岛区形成于所述多晶硅掺杂层的两侧，且所述第一P型岛区、所述第二P型岛区与所述栅极介质层互不接触；所述第一高K介质层形成于所述第一P型基区与所述第一P型岛区之间，所述第二高K介质层形成于所述第二P型基区与所述第二P型岛区之间。
在一个实施例中，所述低压屏蔽栅MOSFET还包括：第一肖特基金属层、第二肖特基金属层，所述第一P型重掺杂区和所述第二P型重掺杂区分别与所述N型漂移区的两侧部接触，所述第一肖特基金属层和所述第二肖特基金属层分别形成于所述N型漂移区的两侧部上；所述源极层还与所述第一肖特基金属层以及所述第二肖特基金属层接触。
在一个实施例中，所述N型漂移区的掺杂浓度大于所述P型屏蔽区的掺杂浓度。
在一个实施例中，所述P型多晶硅掺杂区的掺杂浓度等于所述第一P型基区和所述第二P型基区的掺杂浓度。
本申请实施例第二方面还提供了一种低压屏蔽栅MOSFET的制备方法，所述低压屏蔽栅MOSFET的制备方法包括：
在衬底层的正面外延生长漂移层，并依次注入N型掺杂离子形成缓冲层、N型漂移区；
在所述N型漂移区上依次注入P型掺杂离子和N型掺杂离子形成P型基层、N型源层、第一P型重掺杂区和第二P型重掺杂区；其中，所述第一P型重掺杂区和所述第二P型重掺杂区位于所述N型源层的两侧；
在所述N型源层上进行刻蚀形成深入至所述N型漂移区的第一深槽，以将所述N型源层划分为第一N型源区、第二N型源区，并在所述第一深槽的底部以及侧壁形成栅极介质层，并填充多晶硅材料后按照预设顺序注入P型掺杂离子和N型掺杂离子形成多晶硅掺杂层，然后继续形成栅极介质层后填充多晶硅材料形成栅极多晶硅层；其中，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层，所述多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，所述P型多晶硅掺杂区和所述N型多晶硅掺杂区交替设置；
在所述第一N型源区和所述第二N型源区上形成源极层，并在所述衬底层的背面形成漏极层；其中，所述源极层与所述多晶硅掺杂层连接。
本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的低压屏蔽栅MOSFET；或者包括如上述实施例所述的制备方法制备的低压屏蔽栅MOSFET。
本申请实施例的有益效果：在衬底层的正面形成凹形结构的N型漂移区，N型漂移区的凹槽内形成多晶硅掺杂层和栅极多晶硅层，栅极多晶硅层位于多晶硅掺杂层的上方，且栅极介质层分别包裹多晶硅掺杂层和栅极多晶硅层，多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，通过P型多晶硅掺杂区和N型多晶硅掺杂区交替设置，通过形成NPN型的多晶硅掺杂层，并结合P型屏蔽区形成多个串联的电容，大大降低器件的源漏间电容。
附图说明
图1是本申请实施例提供的低压屏蔽栅MOSFET的第一种结构示意图；
图2是本申请实施例提供的低压屏蔽栅MOSFET的第二种结构示意图；
图3是本申请实施例提供的低压屏蔽栅MOSFET的第三种结构示意图；
图4是本申请实施例提供的低压屏蔽栅MOSFET的制备方法的流程示意图；
图5是本申请实施例提供的形成缓冲层、N型漂移区后的示意图；
图6是本申请实施例提供的形成N型源层、第一P型重掺杂区和第二P型重掺杂区后的示意图；
图7是本申请实施例提供的形成多晶硅掺杂层、栅极介质层、栅极多晶硅层后的一种示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
为了解决上述技术问题，本申请实施例提供了一种低压屏蔽栅MOSFET，参见图1所示，本实施例中的低压屏蔽栅MOSFET包括：衬底层100、漏极层110、缓冲层210、N型漂移区220、栅极介质层330、多晶硅掺杂层310、栅极多晶硅层320、第一P型基区411、第二P型基区412、第一N型源区421、第二N型源区422、第一P型重掺杂区431、第二P型重掺杂区432、P型屏蔽区600以及源极层120，其中，漏极层110形成于衬底层100的背面，缓冲层210形成于N型漂移区220与衬底层100的正面之间，N型漂移区220为凹形结构。栅极介质层330形成于N型漂移区220的凹槽底部以及凹槽内壁，多晶硅掺杂层310和栅极多晶硅层320形成于栅极介质层330内，栅极多晶硅层320位于多晶硅掺杂层310的上方，且栅极介质层330分别包裹多晶硅掺杂层310和栅极多晶硅层320。第一P型基区411、第二P型基区412形成于栅极多晶硅层320的两侧，且第一P型基区411和第二P型基区412与栅极介质层330接触。第一N型源区421、第二N型源区422形成于栅极介质层330的两侧，第一N型源区421形成于第一P型基区411上，第二N型源区422形成于第二P型基区412上；P型屏蔽区600包裹栅极介质层330的底部，第一P型重掺杂区431形成于第一P型基区411上，第二P型重掺杂区432形成于第二P型基区412上，多晶硅掺杂层310包括一个或者多个P型多晶硅掺杂区312和一个或者多个N型多晶硅掺杂区311。源极层120形成于第一N型源区421、第二N型源区422、第一P型重掺杂区431和第二P型重掺杂区432上，且源极层120与多晶硅掺杂层310连接。
在本实施例中，栅极多晶硅层320位于多晶硅掺杂层310的上方，且栅极介质层330分别包裹多晶硅掺杂层310和栅极多晶硅层320，多晶硅掺杂层310包括一个或者多个P型多晶硅掺杂区312和一个或者多个N型多晶硅掺杂区311，通过P型多晶硅掺杂区312和N型多晶硅掺杂区311交替设置，通过形成NPN型的多晶硅掺杂层，并结合P型屏蔽区600形成多个串联的电容，大大降低器件的源漏间电容。
在一些实施例中，P型多晶硅掺杂区312与多晶硅掺杂层310连接。
在一些实施例中，多晶硅掺杂层310包括一个P型多晶硅掺杂区312和两个N型多晶硅掺杂区311，P型多晶硅掺杂区312设置于两个N型多晶硅掺杂区311之间。
在本实施例中，P型多晶硅掺杂区312与N型多晶硅掺杂区311之间形成PN结，P型多晶硅掺杂区312设置于两个N型多晶硅掺杂区311之间形成NPN结构，相邻的多晶硅掺杂区311与P型多晶硅掺杂区312之间形成电容，且P型屏蔽区600与其距离最近的N型多晶硅掺杂区311之间形成电容，从而大大减小器件的源漏间电容，达到减小器件的关断损耗的目的。
在一些实施例中，P型屏蔽区600包裹栅极介质层330的底部。
在一些实施例中，P型多晶硅掺杂区312与N型多晶硅掺杂区311平行设置。
在一些实施例中，P型多晶硅掺杂区312与N型多晶硅掺杂区311的掺杂浓度不同。
在一些实施例中，P型多晶硅掺杂区312的掺杂浓度等于P型屏蔽区的掺杂浓度。
在一些实施例中，N型漂移区220的掺杂浓度大于P型屏蔽区600的掺杂浓度。
在一些实施例中，P型多晶硅掺杂区312的掺杂浓度等于第一P型基区411和第二P型基区412的掺杂浓度。
在一些实施例中，参见图2所示，低压屏蔽栅MOSFET还包括：第一P型岛区511、第二P型岛区512、第一高K介质层521、第二高K介质层522，第一P型岛区511、第二P型岛区512形成于多晶硅掺杂层310的两侧，且第一P型岛区511、第二P型岛区512与栅极介质层330互不接触，第一高K介质层521形成于第一P型基区411与第一P型岛区511之间，第二高K介质层522形成于第二P型基区412与第二P型岛区512之间。
在本实施例中，第一P型岛区511、第二P型岛区512形成于栅极介质层330的两侧，第一高K介质层521和第二高K介质层522形成于栅极介质层330的两侧，通过在N型漂移区220形成P型岛区和高K介质层，由第一高K介质层521和第二高K介质层522形成高电场，拉高器件内互联区域的低电场，并由第一P型岛区511、第二P型岛区512对屏蔽栅进行辅助耗尽，减弱底部的栅极介质层330的电场，进一步提高器件的电场，提升器件的耐压。
在一些实施例中，第一高K介质层521、第二高K介质层522分别位于多晶硅掺杂层310和栅极多晶硅层320之间的栅极介质层330的两侧。
在本实施例中，根据磁通量守恒，第一高K介质层521、第二高K介质层522之间的区域会形成一个较高的电场，该电场可以拉高器件的多晶硅掺杂层310和栅极多晶硅层320之间的电场，而在第一高K介质层521、第二高K介质层522的下方分别设置第一P型岛区511和第二P型岛区512，可以对多晶硅掺杂层310进行辅助耗尽，还可以栅极介质层330的底部的电场，进一步提高器件的电场，提升了器件的耐压。
在一些实施例中，第一P型岛区511与第二P型岛区512以栅极介质层330呈轴对称设置。
在一些实施例中，第一高K介质层521与第二高K介质层522以栅极介质层330呈轴对称设置。
在本实施例中，第一高K介质层521与第二高K介质层522对称设置，器件的源极和漏极之间的电子经由第一高K介质层521与栅极介质层330之间的N型漂移区220和第二高K介质层522与栅极介质层330之间的N型漂移区220流过，如此可以在第一高K介质层521与栅极介质层330之间的区域，以及在第二高K介质层522与栅极介质层330之间的区域形成一个较高的电场，该电场可以拉高器件的多晶硅掺杂层310和栅极多晶硅层320之间的电场，达到提升器件的耐压的目的。
在一些实施例中，第一P型岛区511与栅极介质层330之间的距离等于第一高K介质层521与栅极介质层330之间的距离。
在一些实施例中，第二P型岛区512与栅极介质层330之间的距离等于第二高K介质层522与栅极介质层330之间的距离。
在本实施例中，在第一高K介质层521、第二高K介质层522的下方分别设置第一P型岛区511和第二P型岛区512，可以对多晶硅掺杂层310进行辅助耗尽，还可以栅极介质层330的底部的电场，进一步提高器件的电场，提升了器件的耐压。
在一些实施例中，第一P型岛区511与第一高K介质层521之间的距离等于多晶硅掺杂层310的高度。
在一些实施例中，第一P型岛区511和第二P型岛区512的掺杂浓度大于第一P型基区411和第二P型基区412的掺杂浓度。
在本实施例中，第一P型岛区511与N型漂移区220之间形成PN结，第二P型岛区512与N型漂移区220之间形成PN结。
在一些实施例中，参见图3所示，低压屏蔽栅MOSFET还包括：第一肖特基金属层441、第二肖特基金属层442，第一P型重掺杂区431、第二P型重掺杂区432分别形成于N型漂移区220的两侧部上，第一P型重掺杂区431、第二P型重掺杂区432分别与N型漂移区220的两侧部接触，第一肖特基金属层441和第二肖特基金属层442分别形成于N型漂移区220的两侧部上，源极层120与第一肖特基金属层441和第二肖特基金属层442接触。
在本实施例中，第一P型重掺杂区431、第二P型重掺杂区432延伸至N型漂移区220内，可以提高器件的抗雪崩能力，第一P型重掺杂区431、第二P型重掺杂区432内P型掺杂离子的掺杂浓度大于第一P型基区411、第二P型基区412内P型掺杂离子的掺杂浓度，会增加第一P型重掺杂区431、第二P型重掺杂区432与N型漂移区220之间的电场，通过设置第一高K介质层521与第一P型重掺杂区431相对设置，且第一高K介质层521位于第一P型重掺杂区431与第一P型岛区511之间，第二高K介质层522与第二P型重掺杂区432相对设置，且第二高K介质层522位于第二P型重掺杂区432与第二P型岛区512之间，可以通过第一高K介质层521和第二高K介质层522阻挡器件的漏极端的电场，避免器件内的结电场过高，防止发生结击穿导致器件耐压降低的问题。
在一些实施例中，第一P型重掺杂区431、第二P型重掺杂区432可以形成耗尽区，通过在其外侧分别形成第一肖特基金属层441和第二肖特基金属层442，可以在器件内集成与源极连接的肖特基二极管，从而阻挡栅极发出的电场线，并由第一P型重掺杂区431、第二P型重掺杂区432形成的耗尽区保护肖特基结，防止器件的源极和漏极之间贯穿，达到提升器件的耐压的目的。
在一些实施例中，第一肖特基金属层441与N型漂移区220之间形成肖特基结，第一肖特基金属层441与第一高K介质层521相对设置。
在一些实施例中，第二肖特基金属层442与N型漂移区220之间形成肖特基结，第二肖特基金属层442与第二高K介质层522相对设置。
在本实施例中，通过设置第一肖特基金属层441与第一高K介质层521相对设置，第二肖特基金属层442与第二高K介质层522相对设置，第一高K介质层521与第一P型重掺杂区431相对设置，且第一高K介质层521位于第一P型重掺杂区431与第一P型岛区511之间，第二高K介质层522与第二P型重掺杂区432相对设置，且第二高K介质层522位于第二P型重掺杂区432与第二P型岛区512之间，可以通过第一高K介质层521和第二高K介质层522阻挡器件的漏极端的电场，避免器件内的结电场过高，防止发生结击穿导致器件耐压降低的问题。
在一些实施例中，缓冲层210为N型掺杂，缓冲层210的掺杂浓度小于N型漂移区220的掺杂浓度。
本申请实施例还提供了一种低压屏蔽栅MOSFET的制备方法，参见图4所示，低压屏蔽栅MOSFET的制备方法还包括步骤S100至步骤S400。
在步骤S100中，在衬底层100的正面外延生长漂移层，并依次注入N型掺杂离子和P型掺杂离子形成N型漂移区220、第一P型岛区511、第二P型岛区512，然后继续外延生长漂移层并沉积高K介质材料形成包裹第一高K介质层521与第二高K介质层522的N型漂移区220。
在本实施例中，参见图5所示，在衬底层100的正面外延生长漂移层，然后注入N型掺杂离子形成N型漂移区220，并在N型漂移区220的两侧注入P型掺杂离子，从而在N型漂移区220的两侧形成第一P型岛区511、第二P型岛区512，然后继续外延生长硅材料，并注入N型掺杂离子形成N型漂移区220，继续外延生长漂移层并沉积高K介质材料形成包裹第一高K介质层521与第二高K介质层522的N型漂移区220。
在步骤S200中，在N型漂移区220上依次注入P型掺杂离子和N型掺杂离子形成P型基层410、N型源层420、第一P型重掺杂区431和第二P型重掺杂区432。
在本实施例中，参见图6所示，第一P型重掺杂区431和第二P型重掺杂区432位于N型源层420的两侧，第一P型重掺杂区431与N型源层420之间形成PN结，第二P型重掺杂区432与N型源层420之间形成PN结。
在步骤S300中，在N型源层420上进行刻蚀形成深入至N型漂移区220的第一深槽，以将N型源层420划分为第一N型源区421、第二N型源区422，并在第一深槽的底部以及侧壁形成栅极介质层330，并填充多晶硅材料形成多晶硅掺杂层310，然后继续形成栅极介质层330后填充多晶硅材料形成栅极多晶硅层320。
在本实施例中，参见图7所示，栅极多晶硅层320位于多晶硅掺杂层310的上方，且栅极介质层330分别包裹多晶硅掺杂层310和栅极多晶硅层320；
在步骤S400中，在第一N型源区421和第二N型源区422上形成源极层120，并在衬底层100的背面形成漏极层110。
在本实施例中，在步骤S300中形成的器件的正面沉积金属电极材料形成与第一N型源区421和第二N型源区422接触的源极层120，在步骤S300中形成的器件的背面沉积金属电极材料形成与衬底层100接触的漏极层110，源极层120与多晶硅掺杂层310连接。
在一些实施例中，栅极介质层330可以为氧化硅或者氮化硅，栅极多晶硅层320经由栅极介质层330上通孔与外部的栅极电极连接。
在一些实施例中，在步骤S200中，还可以在N型漂移区220内形成第一P型岛区511、第二P型岛区512、第一高K介质层521、第二高K介质层522，如图2所示，第一P型岛区511、第二P型岛区512形成于多晶硅掺杂层310的两侧，且第一P型岛区511、第二P型岛区512与栅极介质层330互不接触，第一高K介质层521形成于第一P型基区411与第一P型岛区511之间，第二高K介质层522形成于第二P型基区412与第二P型岛区512之间。
在本实施例中，第一P型岛区511、第二P型岛区512形成于栅极介质层330的两侧，第一高K介质层521和第二高K介质层522形成于栅极介质层330的两侧，通过在N型漂移区220形成P型岛区和高K介质层，由第一高K介质层521和第二高K介质层522形成高电场，拉高器件内互联区域的低电场，并由第一P型岛区511、第二P型岛区512对屏蔽栅进行辅助耗尽，减弱底部的栅极介质层330的电场，进一步提高器件的电场，提升器件的耐压。
在一些实施例中，在步骤S300之后，还可以对第一P型重掺杂区431、第二P型重掺杂区432分别刻蚀形成第二深槽和第三深槽，并在第二深槽和第三深槽内沉积肖特基材料，以形成与N型漂移区220接触的第一肖特基金属层441和第二肖特基金属层442，如图3所示，然后在步骤S400中，形成与第一肖特基金属层和第二肖特基金属层接触的源极层120。
本申请实施例还提供了一种芯片，芯片包括如上述任一项实施例所述的低压屏蔽栅MOSFET。
本申请实施例还提供了一种芯片，芯片包括如上述任一项实施例的制备方法制备的低压屏蔽栅MOSFET。
在本实施例中，芯片包括芯片衬底，芯片衬底上设置有一个或者多个低压屏蔽栅MOSFET，该低压屏蔽栅MOSFET可以由上述任一项实施例中的制备方法制备，也可以在芯片衬底上设置上述任一项实施例中的低压屏蔽栅MOSFET。
在一个具体应用实施例中，芯片衬底上还可以集成其他相关的半导体器件，以和低压屏蔽栅MOSFET组成集成电路。
在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。
本申请实施例的有益效果：在衬底层的正面形成凹形结构的N型漂移区，N型漂移区的凹槽内形成多晶硅掺杂层和栅极多晶硅层，栅极多晶硅层位于多晶硅掺杂层的上方，且栅极介质层分别包裹多晶硅掺杂层和栅极多晶硅层，多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，通过P型多晶硅掺杂区和N型多晶硅掺杂区交替设置，通过形成NPN型的多晶硅掺杂层，并结合P型屏蔽区形成多个串联的电容，大大降低器件的源漏间电容。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET包括：
衬底层和漏极层，所述漏极层形成于所述衬底层的背面；
缓冲层、N型漂移区，所述缓冲层形成于所述N型漂移区与所述衬底层的正面之间；其中，所述N型漂移区为凹形结构；
栅极介质层，形成于所述N型漂移区的凹槽底部以及凹槽内壁；
多晶硅掺杂层和栅极多晶硅层，形成于所述栅极介质层内，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层；其中，所述多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，所述P型多晶硅掺杂区和所述N型多晶硅掺杂区交替设置；
P型屏蔽区，形成于所述栅极介质层的下方，且与所述栅极介质层接触；
第一P型基区、第二P型基区，形成于所述栅极多晶硅层的两侧，且所述第一P型基区和所述第二P型基区与所述栅极介质层接触；
第一N型源区、第二N型源区，形成于所述栅极介质层的两侧，其中，所述第一N型源区形成于所述第一P型基区上，所述第二N型源区形成于所述第二P型基区上；
第一P型重掺杂区和第二P型重掺杂区，所述第一P型重掺杂区与所述第一N型源区接触，所述第二P型重掺杂区与所述第二N型源区接触；
源极层，形成于所述第一N型源区、所述第二N型源区、所述第一P型重掺杂区和所述第二P型重掺杂区上，且所述源极层与所述多晶硅掺杂层连接。
2.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述多晶硅掺杂层包括一个P型多晶硅掺杂区和两个N型多晶硅掺杂区，所述P型多晶硅掺杂区设置于两个所述N型多晶硅掺杂区之间。
3.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述P型屏蔽区包裹所述栅极介质层的底部。
4.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述P型多晶硅掺杂区与所述N型多晶硅掺杂区平行设置。
5.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET还包括：第一P型岛区、第二P型岛区、第一高K介质层、第二高K介质层；
所述第一P型岛区和所述第二P型岛区形成于所述多晶硅掺杂层的两侧，且所述第一P型岛区、所述第二P型岛区与所述栅极介质层互不接触；所述第一高K介质层形成于所述第一P型基区与所述第一P型岛区之间，所述第二高K介质层形成于所述第二P型基区与所述第二P型岛区之间。
6.如权利要求5所述的低压屏蔽栅MOSFET，其特征在于，所述低压屏蔽栅MOSFET还包括：第一肖特基金属层、第二肖特基金属层，所述第一P型重掺杂区和所述第二P型重掺杂区分别与所述N型漂移区的两侧部接触，所述第一肖特基金属层和所述第二肖特基金属层分别形成于所述N型漂移区的两侧部上；所述源极层还与所述第一肖特基金属层以及所述第二肖特基金属层接触。
7.如权利要求1所述的低压屏蔽栅MOSFET，其特征在于，所述N型漂移区的掺杂浓度大于所述P型屏蔽区的掺杂浓度。
8.如权利要求1-7任一项所述的低压屏蔽栅MOSFET，其特征在于，所述P型多晶硅掺杂区的掺杂浓度等于所述第一P型基区和所述第二P型基区的掺杂浓度。
9.一种低压屏蔽栅MOSFET的制备方法，其特征在于，所述低压屏蔽栅MOSFET的制备方法包括：
在衬底层的正面外延生长漂移层，并依次注入N型掺杂离子形成缓冲层、N型漂移区；
在所述N型漂移区上依次注入P型掺杂离子和N型掺杂离子形成P型基层、N型源层、第一P型重掺杂区和第二P型重掺杂区；其中，所述第一P型重掺杂区和所述第二P型重掺杂区位于所述N型源层的两侧；
在所述N型源层上进行刻蚀形成深入至所述N型漂移区的第一深槽，以将所述N型源层划分为第一N型源区、第二N型源区，并在所述第一深槽的底部以及侧壁形成栅极介质层，并填充多晶硅材料后按照预设顺序注入P型掺杂离子和N型掺杂离子形成多晶硅掺杂层，然后继续形成栅极介质层后填充多晶硅材料形成栅极多晶硅层；其中，所述栅极多晶硅层位于所述多晶硅掺杂层的上方，且所述栅极介质层分别包裹所述多晶硅掺杂层和所述栅极多晶硅层，所述多晶硅掺杂层包括一个或者多个P型多晶硅掺杂区和一个或者多个N型多晶硅掺杂区，所述P型多晶硅掺杂区和所述N型多晶硅掺杂区交替设置；
在所述第一N型源区和所述第二N型源区上形成源极层，并在所述衬底层的背面形成漏极层；其中，所述源极层与所述多晶硅掺杂层连接。
10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的低压屏蔽栅MOSFET；或者包括如权利要求9所述的制备方法制备的低压屏蔽栅MOSFET。
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