CN110010692A - 一种功率半导体器件及其制造方法 - Google Patents
一种功率半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN110010692A CN110010692A CN201910351121.3A CN201910351121A CN110010692A CN 110010692 A CN110010692 A CN 110010692A CN 201910351121 A CN201910351121 A CN 201910351121A CN 110010692 A CN110010692 A CN 110010692A
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- conductive type
- area
- gate
- junction barrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910002601 GaN Inorganic materials 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 3
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 241000790917 Dioxys <bee> Species 0.000 claims 1
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 239000004408 titanium dioxide Substances 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 230000000779 depleting effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000001627 detrimental effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HGWOWDFNMKCVLG-UHFFFAOYSA-N [O--].[O--].[Ti+4].[Ti+4] Chemical compound [O--].[O--].[Ti+4].[Ti+4] HGWOWDFNMKCVLG-UHFFFAOYSA-N 0.000 description 1
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提出一种具有结势垒区和短横向沟道的功率半导体器件及其制造方法，通过体区和隔离栅，在较低漏极电压时快速耗尽结势垒区，形成耗尽层，阻断栅漏之间的电容耦合，同时利用横向沟道和纵向结势垒区域，降低了栅沟道边界PN结在关态时的电场强度，抑制了穿通的发生，可以实现更小的栅极长度，降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能，此外，槽形隔离栅辅助耗尽漂移区，提高漂移区掺杂浓度，实现了较低的导通电阻。
Description
技术领域
本发明涉及半导体器件技术领域，涉及一种具有优化开关性能的功率半导体器件及其制造方法。
背景技术
功率半导体器件是实现电能转换和控制必不可少的核心器件，是弱电控制强电的桥梁。低压VDMOS(12V–250V)被广泛应用在诸如直流变压器和三项反相器等电路中，为了降低功耗、提高器件效率，可以利用其他专利中所提出的RESURF阶梯氧化层(RSO)结构(US7372103B2)或者超结技术(US5216275A)来实现较低的比导通电阻。然而，随着现代功率系统工作频率的不断提高，器件开关过程中所带来的动态损耗所占比例日益增加，极大地影响了功率器件的开关性能。因此，需要对功率器件结构进行优化设计，降低开关过程所带来的动态损耗。
功率VDMOS作为电源管理系统的常用开关器件，其栅漏电容(CGD)因米勒效应成为器件中最关键的寄生电容之一，动态损耗、器件的栅开启和关断时间与器件的栅-漏电容，即米勒电容密切相关，因此，降低米勒电容对器件减少开关损耗和提高开关速度起到举足轻重的作用。
B.J Baliga与Zeng Jun等人在美国专利US6621121B2与US6683346B2中分别提出了分离栅结构用以优化器件的动态特性，如图1所示，分离栅VDMOS作为一种新型功率半导体器件，利用分离栅结构减小了栅极与漏极之间的交叠面积，分离栅阻断了栅漏之间的耦合，米勒电容减小。然而，引入的分离栅结构也减小了开态栅极积累区，增加了导通电阻，限制了器件优值。此外，因接地的分离栅而额外引入的栅-源电容也限制了分离栅VDMOS的性能。亟待更有效的结构提高器件的开关特性，降低开关损耗。
发明内容
本发明目的在于优化器件的开关性能，降低开关功耗，提出一种具有低米勒电容的功率半导体器件及其制造方法。
为实现上述发明目的，本发明技术方案如下：
一种功率半导体器件，包括第一导电类型半导体衬底1，所述第一导电类型半导体衬底1底部与漏电极2相连；所述第一导电类型半导体衬底1上部有第一导电类型半导体外延层3；所述第一导电类型半导体外延层3内有介质槽5，介质槽5内有隔离栅6；所述第一导电类型半导体外延层3上部具有第二导电类型半导体体区8，所述第二导电类型半导体体区8内有第二导电类型半导体体接触区9和第一导电类型半导体源区10；所述第二导电类型半导体体接触区9和第一导电类型半导体源区10都与源电极11相连；所述第二导电类型半导体体区8与介质槽5之间有结势垒区4，所述结势垒区4与隔离栅6之间为屏蔽栅介质层7；所述第二导电类型半导体体区8上部有栅介质层12；所述栅介质层12顶部与多晶硅栅极13相连；所述器件顶有钝化层14，所述钝化层14覆盖多晶硅栅极13。
作为优选方式，所述结势垒区4和屏蔽栅介质层7深度相同。
作为优选方式，所述结势垒区4下界面与第二导电类型半导体体区8下表面平齐，或结势垒区4下界面在第二导电类型半导体体区8下表面上方。
作为优选方式，所述第一导电类型半导体外延层3与结势垒区4的掺杂浓度不同.
作为优选方式，结势垒区4为非均匀掺杂。
作为优选方式，所述隔离栅6为阶梯状或梯形。
作为优选方式，所述介质槽5采用二氧化硅、碳化硅、砷化镓、氮化镓、二氧化铪、二氧化钛、含氟氧化硅、含碳氧化硅其中一种材料；或采用多层变介电常数结构。
作为优选方式，所述隔离栅6的电位接地或与其他电位相连。
为实现上述发明目的，本发明还提供一种上述功率半导体器件的制造方法，包括以下步骤：
(1)在第一导电类型衬底1上外延生长第一导电类型的外延层3；
(2)通过光刻和刻蚀工艺对所述第一导电类型的外延层3)进行刻蚀形成沟槽；
(3)在沟槽内通过生长或淀积形成介质槽5；
(4)刻蚀沟槽内上部分的介质层；
(5)通过热氧化工艺形成隔离栅介质层7；
(6)淀积多晶硅形成阶梯状隔离栅6；
(7)注入第二导电类型半导体杂质，推结形成第二导电类型半导体体区8；
(8)通过掩模版刻蚀硅，注入形成第二导电类型半导体体接触区9；
(9)填充金属形成源电极11；
(10)在表面热生长二氧化层并淀积多晶硅，掩模版刻蚀形成栅介质层12与多晶硅栅极13；
(11)利用部分自对准工艺，注入第一导电类型半导体杂质，形成第一导电类型半导体源区10；
(12)通过自对准工艺，注入第一导电类型半导体杂质形成结势垒区4；
(13)在器件表面生长钝化层14，背面淀积金属形成漏电极2，之后进行表面处理，由此形成一种功率半导体器件。
本发明的有益效果为：本发明在常规的分离栅VDMOS器件的基础上，提出一种具有结势垒区和短横向沟道的功率半导体器件及其制造方法。通过体区和隔离栅，在较低漏极电压时快速耗尽结势垒区，形成耗尽层，阻断栅漏之间的电容耦合，同时利用横向沟道和纵向结势垒区域，降低了栅沟道边界PN结在关态时的电场强度，抑制了穿通的发生，可以实现更小的栅极长度，降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能。此外，槽形隔离栅辅助耗尽漂移区，提高漂移区掺杂浓度，实现了较低的导通电阻。
附图说明
图1为传统的分离栅VDMOS器件结构；
图2为本发明实施例1的一种功率半导体器件结构示意图；
图3为传统分离栅VDMOS和本发明所提供器件关于反向传输电容(Crss)与漏极电压关系对比示意图；其中SGT为传统分离栅VDMOS，Proposed为本发明所提供的功率半导体器件。
图4为本发明实施例3的一种功率半导体器件器件结构示意图；
图5为本发明实施例4的一种功率半导体器件器件结构示意图；
图6为本发明实施例5的一种功率半导体器件器件结构示意图；
图7(A)-图7(M)为本发明实施例1所提供器件的一种工艺制造流程示意图；
1为第一导电类型半导体衬底，2为漏电极，3为第一导电类型半导体外延层，4为结势垒区，5为介质槽，6为隔离栅，7为屏蔽栅介质层，8为第二导电类型半导体体区，9为第二导电类型半导体体接触区，10为第一导电类型半导体源区，11为源电极，12为栅介质层，13为多晶硅栅极，14为钝化层，15为第一介质层，16为第二介质层，17为第一结势垒区N1，18为第二结势垒区N2，19为梯形隔离栅，21为分离栅，22为控制栅电极，23为P型体区，24为P型接触区，25为N型源区，26为金属化源极，27为钝化介质层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统分离栅VDMOS器件结构剖面图，器件包括第一导电类型半导体衬底1、第一导电类型半导体衬底1底部与漏电极2相连、位于第一导电类型半导体衬底1上部的第一导电类型半导体外延层3、第一导电类型半导体外延层3内有介质槽5，介质槽5内有分离栅21和控制栅电极22；位于第一导电类型半导体外延层3上方的P型体区23，P型体区内有P型接触区24和N型源区25，位于器件表面的金属化源极26和钝化介质层27，其中，第一导电类型半导体衬底1、P型接触区24和N型源区25一般采用重掺杂。该结构通过控制栅电极22下方的分离栅21，辅助耗尽漂移区，隔离了栅极与漏极之间的电容耦合，改善了栅漏电容较大的缺陷，降低了能量损耗。然而，由于该结构中引入了分离栅结构，减小了开态栅极积累区，对导通电阻产生了不利的影响，其次，由于接地的控制栅电极22额外引入了栅-源电容。因此，以上问题对该器件结构的性能产生了不利的影响。
实施例1：
如图2所示，一种功率半导体器件，包括第一导电类型半导体衬底1，所述第一导电类型半导体衬底1底部与漏电极2相连；所述第一导电类型半导体衬底1上部有第一导电类型半导体外延层3；所述第一导电类型半导体外延层3内有介质槽5，介质槽5内有隔离栅6；所述第一导电类型半导体外延层3上部具有第二导电类型半导体体区8，所述第二导电类型半导体体区8内有第二导电类型半导体体接触区9和第一导电类型半导体源区10；所述第二导电类型半导体体接触区9和第一导电类型半导体源区10都与源电极11相连；所述第二导电类型半导体体区8与介质槽5之间有结势垒区4，所述结势垒区4与隔离栅6之间为屏蔽栅介质层7；所述第二导电类型半导体体区8上部有栅介质层12；所述栅介质层12顶部与多晶硅栅极13相连；所述器件顶有钝化层14，所述钝化层14覆盖多晶硅栅极13。
其中，第一导电类型半导体衬底1、第二导电类型半导体体接触区9和第一导电类型半导体源区10采用重掺杂。
实施例1的基本工作原理如下：
本实施例提出一种具有结势垒区和短横向沟道的功率MOS器件。其工作原理为，在漏电极2施加电压时，通过第二导电类型半导体体区8与结势垒区4之间的PN结和隔离栅6结势垒区4之间的MIS结构，快速耗尽结势垒区4，形成耗尽层，阻断栅漏之间的电容耦合。此外，利用多晶硅栅极13下方产生的横向沟道和纵向结势垒区4，将电场峰值点转移并远离沟道边界，降低了沟道边界在关态时的电场强度，抑制了穿通的发生，实现了更小的栅极长度，进而降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能。其次，阶梯状的隔离栅6可以辅助耗尽第一导电类型半导体外延层3，通过提高第一导电类型半导体外延层3的掺杂浓度，可以实现较低的导通电阻。如图3所示，为验证本发明的有益效果，经TCAD仿真，相较于传统分离栅VDMOS，其CGD大小得到了较大的优化，可以在关闭状态下快速降低CGD。
本实施例中，所述结势垒区4和屏蔽栅介质层7深度相同。
优选的，所述结势垒区4下界面与第二导电类型半导体体区8下表面平齐，或结势垒区4下界面在第二导电类型半导体体区8下表面上方。
优选的，所述第一导电类型半导体外延层3与结势垒区4的掺杂浓度不同。
优选的，所述介质槽5采用二氧化硅、碳化硅、砷化镓、氮化镓、二氧化铪、二氧化钛、含氟氧化硅、含碳氧化硅其中一种材料；
优选的，所述隔离栅6的电位接地。
如图7所示，本实施例还提供一种所述的功率半导体器件的制造方法，包括以下步骤：
(1)如图7(A)所示，在第一导电类型衬底1上外延生长第一导电类型的外延层3；
(2)如图7(B)所示，在图7(A)的基础上通过光刻和刻蚀工艺对所述第一导电类型的外延层3进行刻蚀形成沟槽；
(3)如图7(C)所示，在沟槽内生长或淀积形成介质槽5；
(4)如图7(D)所示，刻蚀沟槽内上部分的介质层；
(5)如图7(E)所示，通过热氧化工艺形成隔离栅介质层7；
(6)如图7(F)所示，淀积多晶硅形成阶梯状隔离栅6；
(7)如图7(G)所示，注入第二导电类型半导体杂质，推结形成第二导电类型半导体体区8；
(8)如图7(H)所示，通过掩模版刻蚀硅，注入形成第二导电类型半导体体接触区9；
(9)如图7(I)所示，填充金属形成源电极11；
(10)如图7(J)所示，在表面热生长二氧化层并淀积多晶硅，掩模版刻蚀形成栅介质层12与多晶硅栅极13；
(11)如图7(K)所示，利用部分自对准工艺，注入第一导电类型半导体杂质，形成第一导电类型半导体源区10；
(12)如图7(L)所示，通过自对准工艺，注入第一导电类型半导体杂质形成结势垒区4；
(13)如图7(M)所示，在器件表面生长钝化层14，背面淀积金属形成漏电极2，之后进行表面处理，由此形成一种功率半导体器件。
实施例2：
本实施例和实施例1的区别在于：所述隔离栅6的电位不接地，而是接特定的电位，该电位可以由电路其他部分提供。其余结构均与实施例1相同。
根据本领域的公知常识可知：连接特定电压可以调制体内电场分布，提高击穿电压，降低导通电阻，或者连接与栅电压同步变化的点压信号或其他动态电压，可以进一步提升开关速度或比导通电阻，使得器件性能更佳。
实施例3：
如图4所示，本实施例和实施例1的区别在于：所述介质槽5中介质采用多层变介电常数结构，包含介电常数为K1的第一介质层15和介电常数为K2的第二介质层16。其余结构均与实施例1相同。本实施例对第一介质层15和第二介质层16的介电常数进行优化，从而对器件内电场进行调制，引入新的电场尖峰，可以有效地提高器件的击穿电压，进一步改善器件的击穿电压与导通电阻的优值，使得器件的整体性能得到提升。
实施例4：
如图5所示，本实施例和实施例1的区别在于：结势垒区4为非均匀掺杂，所述结势垒区4中第一导电类型掺杂浓度不同，以不同的第一导电类型掺杂浓度分为第一结势垒区17和第二结势垒区18。本实施例对结势垒区中的掺杂浓度进行优化，进一步降低导通电阻，同时优化较低电压时势垒区4的耗尽速度，提高器件的性能。
实施例5：
如图6所示，本实施例和实施1的区别在于：所述介质槽5中隔离栅为梯形隔离栅19。其余结构均与实施例1相同。本实施例对隔离栅结构进行改变，优化电场分布的同时减小栅电容，从而提升器件的整体性能。此外所述隔离栅还可以为阶梯状。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种功率半导体器件，其特征在于：包括第一导电类型半导体衬底(1)，所述第一导电类型半导体衬底(1)底部与漏电极(2)相连；所述第一导电类型半导体衬底(1)上部有第一导电类型半导体外延层(3)；所述第一导电类型半导体外延层(3)内有介质槽(5)，介质槽(5)内有隔离栅(6)；所述第一导电类型半导体外延层(3)上部具有第二导电类型半导体体区(8)，所述第二导电类型半导体体区(8)内有第二导电类型半导体体接触区(9)和第一导电类型半导体源区(10)；所述第二导电类型半导体体接触区(9)和第一导电类型半导体源区(10)都与源电极(11)相连；所述第二导电类型半导体体区(8)与介质槽(5)之间有结势垒区(4)，所述结势垒区(4)与隔离栅(6)之间为屏蔽栅介质层(7)；所述第二导电类型半导体体区(8)上部有栅介质层(12)；所述栅介质层(12)顶部与多晶硅栅极(13)相连；所述器件顶有钝化层(14)，所述钝化层(14)覆盖多晶硅栅极(13)。
2.根据权利要求1所述的一种功率半导体器件，其特征在于：所述结势垒区(4)和屏蔽栅介质层(7)深度相同。
3.根据权利要求1所述的一种功率半导体器件，其特征在于：所述结势垒区(4)下界面与第二导电类型半导体体区(8)下表面平齐，或结势垒区(4)下界面在第二导电类型半导体体区(8)下表面上方。
4.根据权利要求1所述的一种功率半导体器件，其特征在于：所述第一导电类型半导体外延层(3)与结势垒区(4)的掺杂浓度不同。
5.根据权利要求1所述的一种功率半导体器件，其特征在于：结势垒区(4)为非均匀掺杂。
6.根据权利要求1所述的一种功率半导体器件，其特征在于：所述隔离栅(6)为阶梯状或梯形。
7.根据权利要求1所述的一种功率半导体器件，其特征在于：所述介质槽(5)采用二氧化硅、碳化硅、砷化镓、氮化镓、二氧化铪、二氧化钛、含氟氧化硅、含碳氧化硅其中一种材料；或采用多层变介电常数结构。
8.根据权利要求1所述的一种功率半导体器件，其特征在于：所述隔离栅(6)的电位接地或与其他电位相连。
9.权利要求1至8任意一项所述的一种功率半导体器件的制造方法，其特征在于：包括以下步骤：
(1)在第一导电类型衬底(1)上外延生长第一导电类型的外延层(3)；
(2)通过光刻和刻蚀工艺对所述第一导电类型的外延层(3)进行刻蚀形成沟槽；
(3)在沟槽内通过生长或淀积形成介质槽(5)；
(4)刻蚀沟槽内上部分的介质层；
(5)通过热氧化工艺形成隔离栅介质层(7)；
(6)淀积多晶硅形成阶梯状隔离栅(6)；
(7)注入第二导电类型半导体杂质，推结形成第二导电类型半导体体区(8)；
(8)通过掩模版刻蚀硅，注入形成第二导电类型半导体体接触区(9)；
(9)填充金属形成源电极(11)；
(10)在表面热生长二氧化层并淀积多晶硅，掩模版刻蚀形成栅介质层(12)与多晶硅栅极(13)；
(11)利用部分自对准工艺，注入第一导电类型半导体杂质，形成第一导电类型半导体源区(10)；
(12)通过自对准工艺，注入第一导电类型半导体杂质形成结势垒区(4)；
(13)在器件表面生长钝化层(14)，背面淀积金属形成漏电极(2)，之后进行表面处理，由此形成一种功率半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910351121.3A CN110010692B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910351121.3A CN110010692B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110010692A true CN110010692A (zh) | 2019-07-12 |
| CN110010692B CN110010692B (zh) | 2020-11-27 |
Family
ID=67174832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910351121.3A Expired - Fee Related CN110010692B (zh) | 2019-04-28 | 2019-04-28 | 一种功率半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110010692B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110444595A (zh) * | 2019-08-21 | 2019-11-12 | 江苏中科君芯科技有限公司 | 具有倒t型屏蔽栅的igbt器件 |
| CN112802903A (zh) * | 2021-04-15 | 2021-05-14 | 成都蓉矽半导体有限公司 | 一种改进栅结构的槽栅vdmos器件 |
| CN113206145A (zh) * | 2021-04-22 | 2021-08-03 | 电子科技大学 | 改善热载流子注入的功率半导体器件 |
| CN114792734A (zh) * | 2022-06-22 | 2022-07-26 | 深圳芯能半导体技术有限公司 | 一种双沟槽碳化硅mosfet及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376777A (zh) * | 2010-08-24 | 2012-03-14 | 上海芯石微电子有限公司 | 具有低正向压降的结势垒型肖特基 |
| US20150084125A1 (en) * | 2013-09-20 | 2015-03-26 | Cree, Inc. | Monolithically integrated vertical power transistor and bypass diode |
| CN106098777A (zh) * | 2016-06-22 | 2016-11-09 | 电子科技大学 | 一种分裂栅积累型dmos器件 |
-
2019
- 2019-04-28 CN CN201910351121.3A patent/CN110010692B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376777A (zh) * | 2010-08-24 | 2012-03-14 | 上海芯石微电子有限公司 | 具有低正向压降的结势垒型肖特基 |
| US20150084125A1 (en) * | 2013-09-20 | 2015-03-26 | Cree, Inc. | Monolithically integrated vertical power transistor and bypass diode |
| CN106098777A (zh) * | 2016-06-22 | 2016-11-09 | 电子科技大学 | 一种分裂栅积累型dmos器件 |
Non-Patent Citations (2)
| Title |
|---|
| 周锌: ""薄层SOI高压LDMOS背栅调制模型与特性研究"", 《CNKI博士论文数据库》 * |
| 张波等: ""超结功率半导体器件"", 《CNKI期刊数据库》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110444595A (zh) * | 2019-08-21 | 2019-11-12 | 江苏中科君芯科技有限公司 | 具有倒t型屏蔽栅的igbt器件 |
| CN112802903A (zh) * | 2021-04-15 | 2021-05-14 | 成都蓉矽半导体有限公司 | 一种改进栅结构的槽栅vdmos器件 |
| CN113206145A (zh) * | 2021-04-22 | 2021-08-03 | 电子科技大学 | 改善热载流子注入的功率半导体器件 |
| CN113206145B (zh) * | 2021-04-22 | 2022-08-05 | 电子科技大学 | 改善热载流子注入的功率半导体器件 |
| CN114792734A (zh) * | 2022-06-22 | 2022-07-26 | 深圳芯能半导体技术有限公司 | 一种双沟槽碳化硅mosfet及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110010692B (zh) | 2020-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110010692A (zh) | 一种功率半导体器件及其制造方法 | |
| CN104538446B (zh) | 一种双向mos型器件及其制造方法 | |
| US20190237576A1 (en) | Power semiconductor devices | |
| CN113130627B (zh) | 一种集成沟道二极管的碳化硅鳍状栅mosfet | |
| CN109192779A (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN102364688B (zh) | 一种垂直双扩散金属氧化物半导体场效应晶体管 | |
| CN111524976B (zh) | 一种低栅电荷的功率mos器件及其制造方法 | |
| CN107275407A (zh) | 一种碳化硅vdmos器件及其制作方法 | |
| Gajda et al. | Industrialisation of resurf stepped oxide technology for power transistors | |
| CN108807505A (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN110148629A (zh) | 一种沟槽型碳化硅mosfet器件及其制备方法 | |
| CN104701380B (zh) | 一种双向mos型器件及其制造方法 | |
| CN105789289B (zh) | 一种双向igbt器件及其制造方法 | |
| CN109920839B (zh) | P+屏蔽层电位可调碳化硅mosfet器件及制备方法 | |
| CN109065621A (zh) | 一种绝缘栅双极晶体管及其制备方法 | |
| CN116110796B (zh) | 集成sbd的碳化硅sgt-mosfet及其制备方法 | |
| CN105993076B (zh) | 一种双向mos型器件及其制造方法 | |
| CN106298939A (zh) | 一种具有复合介质层结构的积累型dmos | |
| CN113078066B (zh) | 一种分离栅功率mosfet器件的制造方法 | |
| CN107768435A (zh) | 一种双向igbt及其制造方法 | |
| CN105789270A (zh) | 一种具有变k介质侧边的vdmos器件 | |
| CN112864250A (zh) | 改善栅漏电荷的沟槽型功率半导体器件及其制备方法 | |
| CN104576721A (zh) | 一种具有电场集中效果增强开态电流的隧穿场效应晶体管 | |
| CN114975126B (zh) | 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法 | |
| CN108091695B (zh) | 垂直双扩散场效应晶体管及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20201127 Termination date: 20210428 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |