CN219873542U - 一种沟槽型mosfet器件 - Google Patents
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Abstract
本实用新型公开了一种沟槽型MOSFET器件，涉及功率半导体领域。沟槽型MOSFET器件包括多个MOS器件单胞，相邻的两个MOS器件单胞之间具有沟槽，所述沟槽内部填充有多晶硅层，所述多晶硅层通过氧化层与MOS器件单胞有源区域隔离，所述沟槽的底部延伸至MOS器件单胞的N型轻掺杂外延层的中下部。本实用新型在提高器件最大电流的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，本实用新型提供的器件的导通电流在漂移区分布更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
Description
技术领域
本实用新型涉及功率半导体领域，尤其涉及一种沟槽型MOSFET器件。
背景技术
近年来，节能和减排成为电子信息技术领域的重要发展方向，引领了对高能效和高可靠性的MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物半导体场效应管)功率器件的大量需求。功率MOS场效应晶体管也分为结型和绝缘栅型，但通常主要指绝缘栅型中的MOS型(Metal Oxide Semiconductor FET)，简称功率MOSFET(Power MOSFET)。结型功率场效应晶体管一般称作静电感应晶体管(Static InductionTransistor——SIT)。
但是，现有的MOSFET器件在使用过程中，N型轻掺杂外延层的高电阻率，会产生大量热量，功耗高，导致由于漏电流而增加提前击穿率。影响器件的正常工作，甚至导致器件失效的情况。目前，针对这个问题解决的方案是更换新材料，比如SiC，GaN，但是这些材料的成本高，工艺复杂。或者需更换结构，应用超结、屏蔽栅等结构，工艺复杂，实现难度大。
实用新型内容
针对现有技术中存在的问题，本实用新型提供一种沟槽型MOSFET器件，通过改变现有结构但不改变工艺，成本低，可靠性强。
本实用新型提供一种沟槽型MOSFET器件，包括多个MOS器件单胞，MOS器件单胞包括金属化漏极；位于所述金属化漏极上的N型重掺杂衬底；位于所述N型重掺杂衬底上的N型轻掺杂外延层，其中，相邻的两个MOS器件单胞之间具有沟槽，所述沟槽内部填充有多晶硅层，所述多晶硅层通过氧化层与MOS器件单胞有源区域隔离，所述沟槽的底部延伸至所述N型轻掺杂外延层的中下部，且所述沟槽的底部是圆滑过渡区域。
一种可能的实现方式中，所述多晶硅层的顶部区域也覆盖有氧化层。
一种可能的实现方式中，所述氧化层是二氧化硅层。
一种可能的实现方式中，所述多晶硅层无外接电位。
一种可能的实现方式中，MOS器件单胞中的N型轻掺杂外延层上方一侧具有第一P型体区，另一侧具有第二P型体区；所述第一P型体区上部具有第一N型中掺杂区，所述第二P型体区上部具有第二N型中掺杂区；所述第一P型体区和所述第二P型体区之间具有第三N型中掺杂区，所述第三N型中掺杂区的一个侧面与所述第一P型体区的侧面直接接触，所述第三N型中掺杂区的另一个侧面与所述第二P型体区的侧面直接接触，所述第三N型中掺杂区的下表面与所述N型轻掺杂外延层的上表面直接接触。
一种可能的实现方式中，所述第一P型体区和所述第二P型体区是中掺杂区。
一种可能的实现方式中，所述第三N型中掺杂区的厚度大于所述第一P型体区和所述第二P型体区的厚度，且所述第三N型中掺杂区的上表面与所述第一P型体区和所述第二P型体区的上表面齐平，所述第三N型中掺杂区的下表面超过所述第一P型体区和所述第二P型体区的下表面。
一种可能的实现方式中，所述第一P型体区上部还具有与所述第一N型中掺杂区紧邻的第一P型重掺杂区，且所述第一P型重掺杂区位于所述第一N型中掺杂区远离所述第三N型中掺杂区的一侧；所述第二P型体区上部还具有与所述第二N型中掺杂区紧邻的第二P型重掺杂区，且所述第二P型重掺杂区位于所述第二N型中掺杂区远离所述第三N型中掺杂区的一侧。
一种可能的实现方式中，所述第一P型体区上具有第一栅极结构，所述第二P型体区上具有第二栅极结构，所述第一栅极结构的宽度与所述第三N型中掺杂区和所述第一N型中掺杂区之间的距离相同，所述第二栅极结构的宽度与所述第三N型中掺杂区和所述第二N型中掺杂区之间的距离相同。
一种可能的实现方式中，所述第三N型中掺杂区的下表面延伸至所述N型轻掺杂外延层的上部。
本实用新型在相邻的两个MOS器件单胞之间增加沟槽，沟槽内部填充有多晶硅层，多晶硅层通过氧化层与MOS器件单胞有源区域隔离，在提高器件最大电流的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，本实用新型提供的器件的导通电流在漂移区分布更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。此外，沟槽的底部是圆滑过渡区域，可以降低电场强度，缓和内部电磁。
附图说明
图1为本实用新型实施例提供的一种沟槽型MOSFET器件的结构示意图；
图2为本实用新型实施例提供的一种击穿电压特性示意图。
附图中，各标号所代表的部件列表如下：
10：金属化漏级；20：N型重掺杂衬底；30：N型轻掺杂外延层；40：沟槽；401：多晶硅层；402：氧化层；411：第一P型体区；421：第一N型中掺杂区；431：第一P型重掺杂区；412：第二P型体区；422：第二N型中掺杂区；432：第二P型重掺杂区；44：第三N型中掺杂区；61：第一栅极结构；62：第二栅极结构。
具体实施方式
为了使本技术领域的人员更好地理解本实用新型中的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本实用新型保护的范围。此外，虽然本实用新型中公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整技术方案。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
本实用新型中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而是仅用于区分描述。“多个”是指两个或三个以上，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。需要理解的是，“上”、“下”、“内”、“外”、“正面”、“背面”等术语，仅是为了便于描述本实用新型和简化描述，而不是具备暗示或指示意义，因此不能理解为对本实用新型的限制。
为了彻底理解本实用新型，将在下面提供详细的描述，以便阐释本实用新型的技术方案。本实用新型的较佳实施例详细描述如下，然而除了这些详细描述外，本实用新型还可以具有其他实施方式。
图1为本实用新型实施例提供的一种沟槽型MOSFET器件的结构示意图。如图1所示，沟槽型MOSFET器件包括多个MOS器件单胞，MOS器件单胞包括金属化漏极10，位于金属化漏极10上的N型重掺杂衬底20，位于N型重掺杂衬底20上的N型轻掺杂外延层30。
相邻的两个MOS器件单胞之间具有沟槽40，所述沟槽40内部填充有多晶硅层401，所述多晶硅层401通过氧化层402与MOS器件单胞有源区域隔离，所述沟槽40的底部延伸至所述N型轻掺杂外延层30的中下部。优选地，氧化层402是二氧化硅层。
本实用新型实施例的沟槽型MOSFET器件的相邻MOS器件单胞之间具有一内部填充有二氧化硅层的沟槽，此沟槽的底部延伸至N型轻掺杂外延层的中下部，在提高器件电流强度的同时，有效避免了崩溃效应的产生，从而降低了漏电流，而且对比于传统结构，新结构器件的导通电流在漂移区分布更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
在一些实施例中，沟槽40的底部是圆滑过渡区域，如图1所示，可以降低电场强度，缓和内部电磁。进一步地，多晶硅层401的顶部区域也覆盖有氧化层402，使多晶硅层401与外部完全隔离。
可选地，沟槽40内部的多晶硅层401无外接电位，使其电位处于浮动状态。在正向导通时，由于浮游型沟槽40的存在，其有效电位是随着沟槽的深度发生变化，使导通电流在漂移区的分布也更加均匀，有效地避免了器件内局部由于电流过载引起的击穿，提高器件的耐量。
需要说明的是，图1中只画出了两个MOS器件单胞，在其他一些实施例中，沟槽型MOSFET器件可包括三个以上的MOS器件单胞，其结构可参考图1所示的沟槽型MOSFET器件，本实用新型实施例不再详细介绍。此外，沟槽型MOSFET器件中每个MOS器件单胞的结构相同，以下对MOS器件单胞的结构进行详细说明。
继续参阅图1，对于MOS器件单胞，N型轻掺杂外延层30上的左侧具有第一P型体区411，第一P型体区411的上部具有第一N型中掺杂区421；N型轻掺杂外延层30上的右侧具有第二P型体区412，第二P型体区421的上部具有第二N型中掺杂区422。第一P型体区411和第二P型体区412的厚度相同(或基本相同)，两者之间具有第三N型中掺杂区44，第三N型中掺杂区44的一个侧面与第一P型体区411的侧面直接接触，另一个侧面与第二P型体区412的侧面直接接触，第三N型中掺杂区44的下表面与N型轻掺杂外延层30的上表面直接接触。可选地，第一P型体区411和第二P型体区412是中掺杂区。
本实用新型实施例的N型轻掺杂外延层30上的两侧分别具有第一P型体区411和第二P型体区412，第一P型体区411和第二P型体区412的上部分别具有第一N型中掺杂区421和第二N型中掺杂区422，在第一P型体区411和第二P型体区412之间设置第三N型中掺杂区44，该第三N型中掺杂区44的两个侧面分别与第一P型体区411和第二P型体区412的侧面直接接触，下表面与N型轻掺杂外延层30的上表面直接接触，通过第一N型中掺杂区421、第二N型中掺杂区422和第三N型中掺杂区44通过第一P型体区411、第二P型体区412的隔离结合，有利于提高N型中掺杂区中的电子浓度，进而大大降低JFET区的电阻，实现了器件的低阻化，降低了器件的发热量，可有效避免误触发。
第三N型中掺杂区44的厚度可以小于或等于或大于第一P型体区411或第二P型体区412的厚度(其中，第一P型体区411和第二P型体区421厚度相等)。优选地，第三N型中掺杂区44的厚度大于第一P型体区411和第二P型体区412的厚度，可减小JFET区电阻从而引起的电子流通道变窄效应的影响，第一P型体区411和第二P型体区412与N型轻掺杂外延层30形成PN结，第三N型中掺杂区44较高的掺杂浓度减小了现有N型轻掺杂外延层30的耗尽层宽度，增加了导电路径的宽度，增强了电导能力。如第三N型中掺杂区44的上表面与第一P型体区411和第二P型体区412的上表面齐平(或基本齐平)，第三N型中掺杂区44的下表面超过第一P型体区411和第二P型体区412的下表面，可提高N型轻掺杂外延层30的掺杂浓度，当电子流过N型轻掺杂外延层30时电阻率降低，从而减小了发热功耗。
进一步地，第三N型中掺杂区44的下表面只延伸至N型轻掺杂外延层30的上部，防止器件的击穿电压过低导致器件击穿。
可选地，第三N型中掺杂区44与第一N型中掺杂区421和第二N型中掺杂区422之间都通过P型体区隔离，即第三N型中掺杂区44与第一N型中掺杂区421之间通过第一P型体区411隔离，第三N型中掺杂区44与第二N型中掺杂区422之间通过第二P型体区412隔离。进一步地，第一P型体区411上具有第一栅极结构61，第二P型体区412上具有第二栅极结构62，第一栅极结构61的宽度与第三N型中掺杂区44和第一N型中掺杂区421之间的距离相同(或基本相同)，第二栅极结构62的宽度与第三N型中掺杂区44和第二N型中掺杂区422之间的距离相同(或基本相同)。
继续参阅图1，第一P型体区411的上部还具有与第一N型中掺杂区421紧邻的第一P型重掺杂区431，且第一P型重掺杂区431位于第一N型中掺杂区421远离第三N型中掺杂区44的一侧；第二P型体区412的上部还具有与第二N型中掺杂区422紧邻的第二P型重掺杂区432，且第二P型重掺杂区432位于第二N型中掺杂区422远离第三N型中掺杂区44的一侧。第一P型重掺杂区431和第二P型重掺杂区432的掺杂类型与第一P型体区411和第二P型体区412一致，但第一P型重掺杂区431和第二P型重掺杂区432的掺杂浓度比第一P型体区411和第二P型体区412要高，第一P型重掺杂区431作为第一P型体区411的引出电极，第二P型重掺杂区432作为第二P型体区412的引出电极，可形成接触电阻较低的良好欧姆接触。
在对本实用新型实施例中的沟槽型MOSFET器件与传统结构的MOSFET器件进行击穿电压特性对比试验中，对比结果详见附图2，由附图2所示，对比于传统结构，本实用新型实施例中的沟槽型MOSFET器件的BV(耐压)特性提高了约20％至30％。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种沟槽型MOSFET器件，包括多个MOS器件单胞，MOS器件单胞包括金属化漏极(10)；位于所述金属化漏极(10)上的N型重掺杂衬底(20)；位于所述N型重掺杂衬底(20)上的N型轻掺杂外延层(30)，其特征在于，
相邻的两个MOS器件单胞之间具有沟槽(40)，所述沟槽(40)内部填充有多晶硅层(401)，所述多晶硅层(401)通过氧化层(402)与MOS器件单胞有源区域隔离，所述沟槽(40)的底部延伸至所述N型轻掺杂外延层(30)的中下部，且所述沟槽(40)的底部是圆滑过渡区域。
2.根据权利要求1所述的一种沟槽型MOSFET器件，其特征在于，所述多晶硅层(401)的顶部区域也覆盖有氧化层(402)。
3.根据权利要求1或2所述的一种沟槽型MOSFET器件，其特征在于，所述氧化层(402)是二氧化硅层。
4.根据权利要求1所述的一种沟槽型MOSFET器件，其特征在于，所述多晶硅层(401)无外接电位。
5.根据权利要求1所述的一种沟槽型MOSFET器件，其特征在于，MOS器件单胞中的N型轻掺杂外延层(30)上方一侧具有第一P型体区(411)，另一侧具有第二P型体区(412)；所述第一P型体区(411)上部具有第一N型中掺杂区(421)，所述第二P型体区(412)上部具有第二N型中掺杂区(422)；所述第一P型体区(411)和所述第二P型体区(412)之间具有第三N型中掺杂区(44)，所述第三N型中掺杂区(44)的一个侧面与所述第一P型体区(411)的侧面直接接触，所述第三N型中掺杂区(44)的另一个侧面与所述第二P型体区(412)的侧面直接接触，所述第三N型中掺杂区(44)的下表面与所述N型轻掺杂外延层(30)的上表面直接接触。
6.根据权利要求5所述的一种MOSFET器件，其特征在于，所述第一P型体区(411)和所述第二P型体区(412)是中掺杂区。
7.根据权利要求5所述的一种沟槽型MOSFET器件，其特征在于，所述第三N型中掺杂区(44)的厚度大于所述第一P型体区(411)和所述第二P型体区(412)的厚度，且所述第三N型中掺杂区(44)的上表面与所述第一P型体区(411)和所述第二P型体区(412)的上表面齐平，所述第三N型中掺杂区(44)的下表面超过所述第一P型体区(411)和所述第二P型体区(412)的下表面。
8.根据权利要求5所述的一种沟槽型MOSFET器件，其特征在于，所述第一P型体区(411)上部还具有与所述第一N型中掺杂区(421)紧邻的第一P型重掺杂区(431)，且所述第一P型重掺杂区(431)位于所述第一N型中掺杂区(421)远离所述第三N型中掺杂区(44)的一侧；所述第二P型体区(412)上部还具有与所述第二N型中掺杂区(422)紧邻的第二P型重掺杂区(432)，且所述第二P型重掺杂区(432)位于所述第二N型中掺杂区(422)远离所述第三N型中掺杂区(44)的一侧。
9.根据权利要求5所述的一种沟槽型MOSFET器件，其特征在于，所述第一P型体区(411)上具有第一栅极结构(61)，所述第二P型体区(412)上具有第二栅极结构(62)，所述第一栅极结构(61)的宽度与所述第三N型中掺杂区(44)和所述第一N型中掺杂区(421)之间的距离相同，所述第二栅极结构(62)的宽度与所述第三N型中掺杂区(44)和所述第二N型中掺杂区(422)之间的距离相同。
10.根据权利要求5所述的一种沟槽型MOSFET器件，其特征在于，所述第三N型中掺杂区(44)的下表面延伸至所述N型轻掺杂外延层(30)的上部。
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