JP7109266B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
近年、医療用診断装置や建築建造物等の非破壊検査に用いられる超音波診断装置、或いはソナーや水中通信用の機器の高機能化に伴い、高い電源電圧で動作し負荷に大電流を供給できるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）がますます求められる状況になっている。そのためそのようなＩＣにおける出力素子には、高耐圧・低オン抵抗の半導体装置が必要とされる。
半導体基板に集積化可能で、スイッチング信号の供給やその信号の振幅増幅に用いられるような高耐圧・低オン抵抗である半導体装置として、ＬＤＭＯＳＦＥＴ(Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)が知られている。
一般に、ＬＤＭＯＳＦＥＴのドレインの高耐圧化は、ドレインドリフト領域の長さを伸ばし、ドレインドリフト領域上に厚膜の絶縁膜を形成するなどしてドレイン電界を緩和することで実現される。この厚膜の絶縁膜は、同時に集積化されるＣＭＯＳロジックに用いられる素子分離膜で併用されることが多い。そのため、例えば半導体装置を作製するための半導体製造プロセスにおいて、概ね０．２５ｕｍよりも大きいデザインルールが採用される場合、素子分離に使用されるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）絶縁膜が、この厚膜の絶縁膜として採用される。
特許文献１（図１参照）には、ＬＤＭＯＳＦＥＴのドレインドリフト領域に、厚膜の絶縁膜としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）絶縁膜を形成することで、ドレインドリフト領域の長さを縦方向に伸ばしながらドレイン耐圧を向上させ、同時に平面的な所要面積を低減し、単位面積当たりのオン抵抗を低減させたＬＤＭＯＳＦＥＴを実現する技術が開示されている。
特開平８－９７４１１号公報
しかしながら、特許文献１のＬＤＭＯＳＦＥＴにおいては、ＳＴＩ絶縁膜の角部近傍に発生するホットキャリアの発生が顕著となり、そのホットキャリアに起因する経時的な閾値電圧やドレイン電流の変動（以降、ホットキャリア劣化と称す）を抑制することが困難である。そのため、ＬＤＭＯＳＦＥＴの特性を長期に渡って安定させるという長期信頼性に対し改善の余地がある。
高電界中で加速され高エネルギーを有するホットキャリアは、一般に電流経路に存在する格子に衝突した際に、そのエネルギーによってホットキャリア劣化の原因となる二次キャリアを発生させる。この二次キャリアの発生量は、ドレイン電界とドレイン電流密度の大きさに相関する。特許文献１の図１のような、ドレインドリフト領域にＳＴＩ絶縁膜を備える構成においては、素子分離絶縁膜底面と側面が接するＳＴＩ絶縁膜角部の角度がＬＯＣＯＳの角部と比べて急峻であるために、ドレイン電流がＳＴＩ絶縁膜角部近傍のシリコンにおいて集中しやすくなる。そのためそのＳＴＩ絶縁膜角部近傍ではドレイン電流密度が増大し、ホットキャリアの発生が顕著になると考えられる。
一方、ホットキャリアの発生を抑制するために、ドレインドリフト領域の不純物濃度を低下させドレイン電界を緩和させると、ドレインドリフト領域のドレイン抵抗が増大しオン抵抗の低減が困難となる。
本発明は、かかる事情に鑑みなされたもので、ホットキャリア劣化を抑制し、ドレインの高耐圧化とオン抵抗の低減とともに長期信頼性の向上を実現できる半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するため、本発明では以下の手段を用いた。
すなわち、半導体基板に形成された、第１導電型のドレイン領域と、第１導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に形成された第２導電型のボディ領域と、前記ボディ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレイン領域に設けられたトレンチと、前記トレンチ内に形成された前記ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜とを備えた半導体装置であって、前記トレンチは、前記ボディ領域に対向する第１のトレンチ側面、前記第１のトレンチ側面及び前記ボディ領域に対向し前記第１のトレンチ側面よりも前記ボディ領域から離れて形成された第２のトレンチ側面、トレンチ底面、断面視において前記トレンチ底面と前記第１のトレンチ側面との交差部に設けられた第１の角部及び前記トレンチ底面と前記第２のトレンチ側面との交差部に設けられた第２の角部を有し、前記ドレイン領域は、前記ボディ領域、前記第１のトレンチ側面及び前記第１の角部から第１の位置までの間の前記トレンチ底面に接して形成された第１のドレインドリフト領域と、前記第１の位置から前記第２の角部の方向に延在して前記トレンチ底面に接して形成された前記第１のドレインドリフト領域よりも不純物濃度が高い第２のドレインドリフト領域と、前記ボディ領域、前記第１のトレンチ側面及び前記トレンチ底面から離れて形成された、前記第２のドレインドリフト領域よりも不純物濃度が高い高濃度ドレイン領域とを含むことを特徴とする半導体装置とした。
また、半導体基板に形成された第１導電型の不純物を含むドレイン領域上に、ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜を備えた半導体装置の製造方法であって、前記半導体基板の表面から第１導電型の不純物を注入し、前記ドレイン領域内に第１のドレインドリフト領域を形成する第１ドレインドリフト領域形成工程と、前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチングして開口部を形成する第１の絶縁膜開口部形成工程と、前記第１の絶縁膜開口部をマスクとして前記半導体基板をエッチングし、第１のトレンチ側面と、第２のトレンチ側面と、トレンチ底面と、前記第１のトレンチ側面と前記トレンチ底面との交差部に形成される第１の角部と、前記第２のトレンチ側面と前記トレンチ底面の交差部に形成される第２の角部とを有するトレンチを形成するトレンチ形成工程と、前記半導体基板上と前記トレンチ内に、前記トレンチの上面が平坦となるまでの厚さで第２の絶縁膜を堆積した後に、前記トレンチ以外の領域の前記第２の絶縁膜を除去し、前記トレンチ内に前記厚膜絶縁膜を形成する厚膜絶縁膜形成工程と、前記半導体基板上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記第１のドレインドリフト領域内であって、前記トレンチ底面に接し前記第１の角部から離れた第１の位置から、前記トレンチ底面に沿って前記第２の角部に向かう方向に、前記第１のドレインドリフト領域よりも不純物濃度が高い第１導電型の第２のドレインドリフト領域を形成する第２ドレインドリフト領域形成工程と、を含むことを特徴とする半導体装置の製造方法とした。
本発明によると、ドレインドリフト領域のＳＴＩ絶縁膜角部近傍における不純物濃度を低濃度とすることでドレイン電界を緩和し、ホットキャリア劣化を抑制することができる。また、ドレインドリフト領域において、ＳＴＩ絶縁膜角部から所定の距離だけ高濃度ドレイン領域側に離れた領域の不純物濃度を高くすることで、オン抵抗を低減することができる。したがって、ドレインの高耐圧とオン抵抗の低減とともに長期信頼性の向上を兼ね備えた半導体装置が実現できる。
本発明の第１の実施形態に係る半導体装置の断面図である。 第１の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 第２の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第３の実施形態に係る半導体装置の断面図である。 第３の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第４の実施形態に係る半導体装置の断面図である。 第４の実施形態である半導体装置の製造工程を示す断面図である。 本発明の第５の実施形態に係る半導体装置の断面図である。 第５の実施形態である半導体装置の製造工程を示す断面図である。 第３の実施形態の一部と第５の実施形態の一部を組み合わせた半導体装置の断面図である。 ＳＯＩ基板に第１の実施形態を適用した半導体装置の断面図である。 従来の半導体装置の断面図である。
本発明の実施形態を説明する前に実施形態の理解を容易にするために、発明者によって見出された、ドレインドリフト領域にＳＴＩ絶縁膜を有する半導体装置におけるホットキャリア劣化という課題について説明する。
図１３は、従来の半導体装置８であり、Ｎチャネル型ＬＤＭＯＳＦＥＴの断面図を表している。半導体装置８は、Ｐ型の半導体基板８０に形成されたＮ型のドレイン領域８４及びソース領域８５と、Ｐ型のボディ領域８６と、ゲート絶縁膜８２と、ゲート電極８３と、ＳＴＩ絶縁膜８１とを有している。ドレイン領域８４は、高濃度ドレイン領域８４ａと第１のドレインドリフト領域８４ｂからなり、ＳＴＩ絶縁膜８１は、第１のドレインドリフト領域８４ｂ上に形成されている。
第１のドレインドリフト領域８４ｂは、第１のトレンチ側面８１ｃ、第２のトレンチ側面８１ｄ、トレンチ底面８１ｅ、第１の角部８１ａ、第２の角部８１ｂを覆い、ボディ領域８６の一部に接している。半導体装置８のオン動作時に、ソース領域８５からボディ領域８６表面に形成されるチャネルに沿って高濃度ドレイン領域８４ａに向かって流れる電子は、第１のドレインドリフト領域８４ｂ内で点線矢印で表される経路ａ、ｂ、ｃ、ｄのように、深さ方向に広がりながら走行する。
例えば、第１のドレインドリフト領域８４ｂ内に流れ込んだ電子の一部は、点線矢印で表される経路ａに沿って横方向に直進し第１のトレンチ側面８１ｃに到達すると第１のトレンチ側面８１ｃ及びトレンチ底面８１ｅの表面に沿って蛇行する。その蛇行度合いは、点線矢印で表される経路ｂ、ｃ、ｄのように、チャネルから第１のドレインドリフト領域８４ｂに流れ込んだ方向が半導体基板８０表面から離れるに従って、減じられる。しかしながら、経路ａ、ｂ、ｃ、ｄを走行するいずれの電子も第１の角部８１ａ近傍を通過するため、ここに流れるドレイン電流密度が上昇する。これらの電子が第１の角部８１ａ近傍を通過すると、高濃度ドレイン領域８４ａに向かって、第１のドレインドリフト領域８４ｂ内を深さ方向に広がりながら走行するためドレイン電流密度は低下する。
ここで、ドレインに高電圧が印加され、チャネルとの境界から第１のドレインドリフト領域８４ｂ内に空乏層が広げられると、第１の角部８１ａ近傍においては、空乏層内のドレイン電界と上昇したドレイン電流密度によって、高エネルギーを有するホットキャリアが発生しやすい。ホットキャリアは、電流経路に存在する格子に衝突した際に、そのエネルギーによって二次キャリアを発生させる。この二次キャリアがゲート絶縁膜に捕獲されると、チャネル近傍のシリコンの電位分布が変化し、その電位分布変化が閾値電圧やチャネル移動度の変動のような特性劣化を発生させる。また、第１のドレインドリフト領域８４ｂ上の絶縁膜に二次キャリアが捕獲されると、その近傍のシリコンの電位分布が変化し、その電位分布変化がドレイン電流の変動といった特性劣化を発生させる。
このようなホットキャリアに基づく特性劣化は、半導体装置の長期信頼性を損なう。本発明は、このような知見を元に、ホットキャリア劣化を抑制するために考案された。
以下、本発明の実施形態について、図面を適宜参照しながら詳細に説明する。ここでは、半導体装置としてＮチャネル型ＬＤＭＯＳＦＥＴを例にして説明する。以下の説明で用いられる図面は、本発明の特徴を分かりやすくするために、一部省略または拡大して示している場合があり、実際の寸法比とは異なっていることがある。
（第１実施形態）
以下に、第１実施形態に係る半導体装置およびその製造方法について説明する。
図１は、本発明の第１の実施形態を示す半導体装置１の断面図である。
第１の実施形態の半導体装置１は、Ｐ型シリコンなどの半導体基板１０に形成され、Ｎ型のドレイン領域１４及びソース領域１５と、ドレイン領域１４とソース領域１５との間に形成されたＰ型のボディ領域１６と、ボディ領域１６上に形成されたＰ型のボディコンタクト領域１７と、ゲート絶縁膜１２とゲート電極１３とを備えている。ドレイン領域１４は、高濃度ドレイン領域１４ａと、第１のドレインドリフト領域１４ｂと、第２のドレインドリフト領域１４ｃとを含む。また、ドレイン領域１４にはトレンチ１１１が設けられ、そのトレンチ１１１内にゲート絶縁膜１２よりも厚い膜厚を有するＳＴＩ絶縁膜１１（厚膜絶縁膜）が形成されている。続いて第１の実施形態の半導体装置１の構成要素について説明する。
ＳＴＩ絶縁膜１１は、ゲート絶縁膜１２よりも厚いシリコン酸化膜などの絶縁膜で構成され、同時に集積化されるＣＭＯＳロジックに用いられる素子分離膜と同様の膜としている。ＳＴＩ絶縁膜１１は、半導体基板１０に形成されたトレンチ１１１に埋め込まれた絶縁膜であり、断面視においてボディ領域１６に対向する第１のトレンチ側面１１ｃと、トレンチ底面１１ｅと、高濃度ドレイン領域１４ａに対向する第２のトレンチ側面１１ｄとで囲まれている。第１のトレンチ側面１１ｃとトレンチ底面１１ｅとが接する交差部には、第１の角部１１ａが設けられ、第２のトレンチ側面１１ｄとトレンチ底面１１ｅとが接する交差部には、第２の角部１１ｂが設けられている。第１の角部１１ａと第２の角部１１ｂは、トレンチエッチングの条件にもよるが、９０度から１１０度程度の内角を有している。この角度は、ＬＯＣＯＳ絶縁膜の同様の位置の角部よりも鋭い。
高濃度ドレイン領域１４ａは、第１のドレインドリフト領域１４ｂ内のボディ領域１６、第１のトレンチ側面１１ｃ及びトレンチ底面１１ｅから離れた領域に形成され、ドレイン電圧が印加されるドレイン電極配線（不図示）と接続されている。高濃度ドレイン領域１４ａは、ドレイン電極配線との間でオーミック接触を得るために１×１０20／ｃｍ3以上の高い不純物濃度のＮ型不純物で構成されている。
第１のドレインドリフト領域１４ｂは、ボディ領域１６、第１のトレンチ側面１１ｃ、第１の角部１１ａを含むトレンチ底面１１ｅの一部に接して形成されている。また第１のドレインドリフト領域１４ｂは、高いドレイン電圧の印加に対しボディ領域１６との間におけるＰＮ接合破壊に耐えるように、ボディ領域１６よりも低い不純物濃度のＮ型不純物で構成されている。また、第１のドレインドリフト領域１４ｂの深さと不純物濃度は、ドレイン電圧印加時に下方のＰ型の半導体基板１０との間に発生する第１のドレインドリフト領域１４ｂ側の上方向の空乏層の伸びがトレンチ底面１１ｅに達するように調整されている。このことにより、ドレイン電圧印加時にボディ領域１６との境界から第１のドレインドリフト領域１４ｂ内に広がる横方向の空乏層の伸びを助長しドレイン電界を緩和するＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ）効果が得られる。このＲＥＳＵＲＦ効果を得るための、第１のドレインドリフト領域１４ｂの下方のＰ型領域は半導体基板１０に形成されたＰ型拡散領域であっても構わない。
第２のドレインドリフト領域１４ｃは、第１のドレインドリフト領域１４ｂ内の、ボディ領域１６から離れた領域に形成され、第１のドレインドリフト領域１４ｂよりも高い不純物濃度のＮ型不純物で構成されている。第２のドレインドリフト領域１４ｃとボディ領域１６との間の距離は、必要とされるドレイン耐圧を損なわないように、空乏層の伸び等を考慮して設定される。さらに、第２のドレインドリフト領域１４ｃは、第１の角部１１ａから距離ｘ1だけ離れた第１の位置１１ｆから第２の角部１１ｂの方向に延在してトレンチ底面１１ｅに接して形成されている。
第１のドレインドリフト領域１４ｂの不純物濃度は、第１の角部１１ａ近傍に発生するドレイン電流集中部分のドレイン電界を緩和するために低く設定されている。また、第２のドレインドリフト領域１４ｃの不純物濃度を第１のドレインドリフト領域１４ｂよりも高くすることで、ドレイン抵抗が低減されている。
ゲート電極１３は、ゲート絶縁膜１２を介してボディ領域１６の表面におけるチャネルの形成をコントロールするための電極であり、ゲート金属配線（不図示）と接続されている。ゲート電極１３は、ボディ領域１６を含む半導体基板１０上及びＳＴＩ絶縁膜１１上に渡って形成されている。
ソース領域１５は、ボディ領域１６内に形成され、ソース電圧が印加されるソース電極配線（不図示）と接続されている。ソース領域１５は、ソース電極配線との間でオーミック接触を得るために１×１０20／ｃｍ3以上の高い不純物濃度のＮ型不純物で構成されている。
ボディ領域１６は、半導体基板１０表面においてチャネルを形成させるためのＰ型不純物領域であり、高濃度のＰ型不純物を含むボディコンタクト領域１７を通じてボディ電極配線からボディ電圧が与えられる。通常、ボディ電圧はソース電圧と等しくされることが多く、その場合、ボディコンタクト領域１７とソース領域は隣接して形成され、その上に一括してソース電極配線が接続される。
第１の実施形態においては、第１の角部１１ａ近傍におけるドレイン電流の集中は、従来と同様に発生する。しかしながら、従来よりも第１のドレインドリフト領域１４ｂの不純物濃度が低減されているので、第１の角部１１ａにおいてドレイン電圧の印加によって生成される空乏層内の電界は、従来よりも弱められている。従って、第１の角部１１ａにおけるホットキャリアの発生とともに、ホットキャリア劣化が抑制される。
一方、第１のドレインドリフト領域１４ｂよりも不純物濃度が高い第２のドレインドリフト領域１４ｃが第１の角部１１ａから距離ｘ1だけ離れた第１の位置１１ｆから第２の角部１１ｂの方向に延在して形成されている。従って、第１のドレインドリフト領域１４ｂの不純物濃度の低減に伴うドレイン抵抗の増加は、抑制されている。
このようにすることで第１の実施形態は、第１のドレインドリフト領域１４ｂの低濃度化によるドレイン電圧の高耐圧化と、第２のドレインドリフト領域１４ｃの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
次に、図２（ａ）～（ｃ）を参照しながら、第１の実施形態に係る半導体装置１の製造方法について、特徴的な工程を中心に説明する。
まず、図２（ａ）に示すように、Ｐ型の半導体基板１０の表面からＮ型の第１のドレインドリフト領域１４ｂを、Ｎ型不純物のイオン注入及び熱拡散によって形成する。次に、マスク絶縁膜を堆積し、そのマスク絶縁膜をエッチング加工してマスク絶縁膜開口部を形成し、半導体基板１０の表面を露出させる（不図示）。そしてマスク絶縁膜をマスクとして半導体基板１０の表面から第１のドレインドリフト領域１４ｂを越えない深さまでエッチングを行い、トレンチ１１１を形成する。そして、その上にシリコン酸化膜などの絶縁膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などで平坦化することにより、ＳＴＩ絶縁膜１１をトレンチ１１１内に形成する。ＳＴＩ絶縁膜１１は、第１のトレンチ側面１１ｃ、第２のトレンチ側面１１ｄとトレンチ底面１１ｅ及びそれらの面の交差部に形成される第１の角部１１ａ、第２の角部１１ｂに囲まれ、その厚さは後に形成するゲート絶縁膜より厚い３５０～４５０ｎｍ程度とする。
次に、図２（ｂ）に示すように、レジスト１８を半導体基板１０の表面に塗布し、フォトリソグラフィ技術によりパターニングし、第１の角部１１ａから距離ｘ1だけ離れた第１の位置１１ｆから第２の角部１１ｂに向かう方向の第２のドレインドリフト領域１４ｃにレジスト開口部を形成する。レジスト１８のパターニングは、ＳＴＩ絶縁膜１１と同一層で形成されるアライメントマークに対し位置合わせをして行う。このようにすることで、第１の角部１１ａと第２のドレインドリフト領域１４ｃとの距離ｘ1の位置合わせばらつきが抑制される。次に、第１のドレインドリフト領域１４ｂよりも高濃度のＮ型不純物を、レジスト１８をマスクとしてイオン注入することにより、第２のドレインドリフト領域１４ｃを形成する。このとき、第２のドレインドリフト領域１４ｃが、トレンチ底面１１ｅの下方であって、第１のドレインドリフト領域１４ｂを越えない深さで形成するための高いイオン注入エネルギーが選ばれる。そのため、レジスト１８もそのエネルギーに耐えられる厚さが選ばれる。以上により、第２のドレインドリフト領域１４ｃは、第１の角部１１ａから距離ｘ1だけ離れた第１の位置１１ｆから第２の角部１１ｂに向かう方向であって、高濃度ドレイン領域１４ａ形成予定領域を含む領域に形成される。
次に、図２（ｃ）に示すように、Ｐ型のボディ領域１６、ゲート絶縁膜１２及びゲート電極１３の形成を行う。ボディ領域１６の形成は、ゲート電極１３の形成後に、ゲート電極１３をマスクとして自己整合的にＰ型不純物を注入し、その後熱拡散して行っても構わない。
その後、Ｎ型の高濃度ドレイン領域１４ａ及びソース領域１５とＰ型のボディコンタクト領域１７を形成され、図１に示す半導体装置１が完成する。
以上のような製造方法を採用することにより、第１の角部１１ａと第１の位置１１ｆとの間の距離ｘ1のばらつきを低減し、ホットキャリア劣化の抑制効果のばらつきを低減した半導体装置を作製できる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置およびその製造方法について説明する。
図３は、本発明の第２の実施形態を示す半導体装置２の断面図である。
第２の実施形態の半導体装置２は、Ｐ型シリコンなどの半導体基板２０に形成され、Ｎ型のドレイン領域２４及びソース領域２５と、ドレイン領域２４とソース領域２５との間に形成されたＰ型のボディ領域２６と、ボディ領域２６上に形成されたＰ型のボディコンタクト領域２７と、ゲート絶縁膜２２とゲート電極２３とを備えている。ドレイン領域２４は、高濃度ドレイン領域２４ａと、第１のドレインドリフト領域２４ｂと、第２のドレインドリフト領域２４ｃとを含む。また、ドレイン領域２４にはトレンチ２１１が設けられ、そのトレンチ２１１内にゲート絶縁膜２２よりも厚い膜厚を有するＳＴＩ絶縁膜２１が形成されている。第２の実施形態においては、ＳＴＩ絶縁膜２１上のゲート電極２３の両側面に接してサイドウォール絶縁膜２９が形成されている。以下に第２の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。
第２のドレインドリフト領域２４ｃは、第１のドレインドリフト領域２４ｂ内の、ボディ領域２６から離れた領域に、第１のドレインドリフト領域２４ｂよりも高い不純物濃度のＮ型不純物で形成されている。第２のドレインドリフト領域２４ｃとボディ領域２６との間の距離は、必要とされるドレイン耐圧を損なわないように、空乏層の伸び等を考慮して設定される。さらに、第２のドレインドリフト領域２４ｃは、第１の角部２１ａにおけるドレイン電界を緩和するため、第１の角部２１ａから距離ｘ2だけ離れた第１の位置２１ｆから第２の角部２１ｂの方向に延在してトレンチ底面２１ｅに接して形成されている。また、第２のドレインドリフト領域２４ｃの不純物濃度を第１のドレインドリフト領域２４ｂよりも高くすることで、ドレイン抵抗が低減されている。
サイドウォール絶縁膜２９は、ゲート電極２３の両側面に接して形成されている。そのうち、高濃度ドレイン領域２４ａに対向する側面に接して設けられているサイドウォール絶縁膜２９は、ＳＴＩ絶縁膜２１上に形成されている。そして、サイドウォール絶縁膜２９の高濃度ドレイン領域２４ａに対向する端部の位置は、平面視において第１の位置２１ｆと実質的に同一である。第２の実施形態においてこのサイドウォール絶縁膜２９は、第２のドレインドリフト領域２４ｃを形成する際のイオン注入におけるマスクとして機能する。
第２の実施形態においても、第１の角部２１ａ近傍におけるドレイン電流の集中は、従来と同様に発生する。しかしながら、従来よりも第１のドレインドリフト領域２４ｂの不純物濃度が低減されているので、ホットキャリアの発生とともに、ホットキャリア劣化が抑制される。また、第１のドレインドリフト領域２４ｂよりも不純物濃度が高い第２のドレインドリフト領域２４ｃが第１の角部２１ａから距離ｘ2だけ離れた第１の位置２１ｆから第２の角部２１ｂの方向にに延在して形成されている。従って、第１のドレインドリフト領域２４ｂの不純物濃度の低減に伴うドレイン抵抗の増加は、抑制されている。
このようにすることで第２の実施形態は、第１のドレインドリフト領域２４ｂの低濃度化によるドレイン電圧の高耐圧化と、第２のドレインドリフト領域２４ｃの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
次に、図４（ａ）～（ｃ）を参照しながら、第２の実施形態に係る半導体装置２の製造方法について、特徴的な工程を中心に説明する。
まず、図４（ａ）に示すように、Ｐ型の半導体基板２０の表面からＮ型の第１のドレインドリフト領域２４ｂを、Ｎ型不純物のイオン注入及び熱拡散によって形成する。次に、マスク絶縁膜を堆積し、そのマスク絶縁膜をエッチング加工してマスク絶縁膜開口部を形成し、半導体基板２０の表面を露出させる（不図示）。そしてマスク絶縁膜をマスクとして半導体基板２０の表面から第１のドレインドリフト領域２４ｂを越えない深さでエッチングを行い、トレンチ２１１を形成する。そして、その上にシリコン酸化膜などの絶縁膜を堆積し、ＣＭＰ法などで平坦化することにより、ＳＴＩ絶縁膜２１をトレンチ２１１内に形成する。ＳＴＩ絶縁膜２１は、第１のトレンチ側面２１ｃ、第２のトレンチ側面２１ｄとトレンチ底面２１ｅ及びそれらの面の交差部に形成される第１の角部２１ａ、第２の角部２１ｂに囲まれ、その厚さは後に形成するゲート絶縁膜より厚い３５０～４５０ｎｍ程度とする。この工程は第１の実施形態と同様である。
次に、図４（ｂ）に示すように、ボディ領域２６、ゲート絶縁膜２２、ゲート電極２３、高濃度ドレイン領域２４ａ、ソース領域２５、ボディコンタクト領域２７を形成する。その後、ゲート電極２３上にシリコン酸化膜などの絶縁膜を堆積し、異方性ドライエッチング条件でエッチバックすることにより、サイドウォール絶縁膜２９をゲート電極２３の両側面に接して形成する。ボディ領域２６の形成は、ゲート絶縁膜２２とゲート電極２３の形成後に、ゲート電極２３をマスクとして自己整合的にＰ型不純物を注入し、その後熱拡散して行っても構わない。ゲート電極２３のパターニングは、ＳＴＩ絶縁膜２１と同一層で形成されるアライメントマークに位置合わせをして行うことで、第１の角部２１ａとゲート電極２３の高濃度ドレイン領域２４ａ側の端部との位置合わせばらつきが抑制される。そして、第１の角部２１ａと、ゲート電極２３の高濃度ドレイン領域２４ａ側の側面に形成されるサイドウォール絶縁膜２９端部との距離ｘ2のばらつきも同様に抑制される。
次に、図４（ｃ）に示すように、レジスト２８を半導体基板２０の表面に塗布し、フォトリソグラフィ技術により、第２のドレインドリフト領域２４ｃ形成予定領域を含む領域にレジスト開口部を形成する。レジスト開口部の境界位置は、ゲート電極２３において高濃度ドレイン領域２４ａに対向する側面のサイドウォール絶縁膜２９上の任意の位置に設定する。次に、第１のドレインドリフト領域２４ｂよりも高濃度のＮ型不純物を、レジスト２８及びこのサイドウォール絶縁膜２９をマスクとしてイオン注入することにより、第２のドレインドリフト領域２４ｃを形成する。このとき、第２のドレインドリフト領域２４ｃが、トレンチ底面２１ｅの下方の第１のドレインドリフト領域２４ｂを越えない深さで形成できるような高いイオン注入エネルギーが選ばれる。以上により、第２のドレインドリフト領域２４ｃは、第１の角部２１ａから距離ｘ2だけ離れた第１の位置２１ｆから、第２の角部２１ｂに向かう方向であって、高濃度ドレイン領域２４ａ形成予定領域を含む領域に形成される。
その後、レジスト２８が剥離され、図３に示す半導体装置２が完成する。
以上のような製造方法を採用することにより、第１の角部２１ａと第１の位置２１ｆとの間の距離ｘ2のばらつきを低減することができる。この距離ｘ2のばらつきを分解すると、まず第１のばらつき成分は、トレンチ２１１と第２のドレインドリフト領域との間の位置合わせばらつきが挙げられる。この第１のばらつき成分は、第１の実施形態におけるトレンチ１１１とレジスト１８の位置合わせばらつきと同等である。第２のばらつき成分は、第２のドレインドリフト領域をイオン注入で形成する際のイオン注入マスク境界の仕上がりばらつきであるが、第２の実施形態は、このばらつきの低減効果が高い。
第２の実施形態で採用されるイオン注入マスクの境界は、薄いレジストで形成したゲート電極２３に基づいて自己整合的に形成されるサイドウォール絶縁膜２９の端部である。一般にパターニングするためのレジストが厚いほど、パターン密度やパターン境界のテーパー角のばらつきの影響を受け易くなり、パターン境界の仕上がりばらつきが大きくなるとされている。そのため、薄いレジストで形成したゲート電極２３に基づいて自己整合的に形成されるサイドウォール絶縁膜２９の端部の仕上がりばらつきは、厚い膜厚のレジストの境界の仕上がりばらつきよりも少なくできる。
以上のような製造方法を採用することにより、第１の角部２１ａと第１の位置２１ｆとの間の距離ｘ2のばらつきを低減し、ホットキャリア劣化の抑制効果のばらつきを低減した半導体装置を作製できる。
（第３実施形態）
以下に、第３実施形態に係る半導体装置およびその製造方法について説明する。
図５は、本発明の第３の実施形態を示す半導体装置３の断面図である。
第３の実施形態の半導体装置３は、Ｐ型シリコンなどの半導体基板３０に形成され、Ｎ型のドレイン領域３４及びソース領域３５と、ドレイン領域３４とソース領域３５との間に形成されたＰ型のボディ領域３６と、ボディ領域３６上に形成されたＰ型のボディコンタクト領域３７と、ゲート絶縁膜３２とゲート電極３３とを備えている。ドレイン領域３４は、高濃度ドレイン領域３４ａと、第１のドレインドリフト領域３４ｂと、第２のドレインドリフト領域３４ｃとに加え、表面ドレインドリフト領域３４ｄを含む。ドレイン領域３４にはトレンチ３１１が設けられ、そのトレンチ３１１内にゲート絶縁膜３２よりも厚い膜厚を有するＳＴＩ絶縁膜３１が形成されている。以下に第３の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。
表面ドレインドリフト領域３４ｄは、第１のトレンチ側面３１ｃに接し、ゲート絶縁膜３２の下から第１の角部３１ａよりも浅い深さの領域に形成されている。また、表面ドレインドリフト領域３４ｄは、第１のドレインドリフト領域３４ｂよりも高い不純物濃度のＮ型不純物で構成されている。
ゲート電極３３の高濃度ドレイン領域３４ａに対向する側面は、ＳＴＩ絶縁膜３１をわずかにオーバーラップする位置に設定されている。この位置は、このゲート電極３３の側面を介して、垂直方向から１５度以上の傾斜角度でイオン注入することにより表面ドレインドリフト領域３４ｄの形成が可能とされる程度にわずかにオーバーラップする位置である。
第３の実施形態において、表面ドレインドリフト領域３４ｄは、ドレイン抵抗を低減するために設けられている。この領域においてはドレイン電界は比較的高くなるが、ドレイン電流密度は高くないのでホットキャリアが発生しにくい。この部分を流れる電流は、図１３の経路ａに示すように電流が蛇行して流れるので等価的な電気抵抗が高くなる。従って、第３の実施形態は、表面ドレインドリフト領域３４ｄを設置することにより、ドレイン抵抗を低減する。また、第１実施形態と同様、第１のドレインドリフト領域３４ｂよりも不純物濃度が高い第２のドレインドリフト領域３４ｃが第１の角部３１ａから距離ｘ3だけ離れた第１の位置３１ｆから、高濃度ドレイン領域３４ａ側に延在して形成されている。
従って、第３の実施形態は、第１のドレインドリフト領域３４ｂの低濃度化によるドレイン電圧の高耐圧化と、表面ドレインドリフト領域３４ｄ及び第２のドレインドリフト領域３４ｃの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
次に、図６（ａ）～（ｃ）を参照しながら、第３の実施形態に係る半導体装置３の製造方法について、特徴的な工程を中心に説明する。
まず、図６（ａ）に示すように、Ｐ型の半導体基板３０の表面からＮ型の第１のドレインドリフト領域３４ｂを、Ｎ型不純物のイオン注入及び熱拡散によって形成する。次に、マスク絶縁膜を堆積し、そのマスク絶縁膜をエッチング加工してマスク絶縁膜開口部を形成し、半導体基板３０の表面を露出させる（不図示）。そしてマスク絶縁膜をマスクとして半導体基板３０の表面から第１のドレインドリフト領域３４ｂを越えない深さでエッチングを行い、トレンチ３１１を形成する。そして、その上にシリコン酸化膜などの絶縁膜を堆積し、ＣＭＰ法などで平坦化することにより、ＳＴＩ絶縁膜３１をトレンチ３１１内に形成する。ＳＴＩ絶縁膜３１は、第１のトレンチ側面３１ｃ、第２のトレンチ側面３１ｄとトレンチ底面３１ｅ及びそれらの面の交差部に形成される第１の角部３１ａ、第２の角部３１ｂとに囲まれ、その厚さは後に形成するゲート絶縁膜より厚い３５０～４５０ｎｍ程度とする。この工程は第１の実施形態と同様である。
次に、図６（ｂ）に示すように、レジスト３８を半導体基板３０の表面に塗布し、フォトリソグラフィ技術により第２のドレインドリフト領域３４ｃ形成予定領域にレジスト開口部を形成する。レジスト３８のパターニングは、ＳＴＩ絶縁膜３１と同一層で形成されるアライメントマークに対し位置合わせをして行う。そのため、第１の角部３１ａと第１の位置３１ｆとの距離ｘ3の位置合わせばらつきが抑制されるので、第２のドレインドリフト領域３４ｃが第１の角部３１ａに接しない範囲で距離ｘ3の長さを短くできる。距離ｘ2を短くする事でドレイン抵抗が低減される。次に、第１のドレインドリフト領域３４ｂよりも高濃度のＮ型不純物を、レジスト３８をマスクとしてイオン注入することにより、第２のドレインドリフト領域３４ｃが形成される。このとき、第２のドレインドリフト領域３４ｃが、トレンチ底面３１ｅの下方であって、第１のドレインドリフト領域３４ｂを越えない深さで形成するための高いイオン注入エネルギーが選ばれる。以上により、第２のドレインドリフト領域３４ｃは、第１の角部３１ａから距離ｘ3だけ離れた第１の位置３１ｆから第２の角部３１ｂに向かう方向であって、高濃度ドレイン領域３４ａ形成予定領域を含む領域に形成される。
次に、図６（ｃ）に示すように、レジスト３８を剥離した後に、Ｐ型のボディ領域３６、ゲート絶縁膜３２及びゲート電極３３の形成を行う。ボディ領域３６の形成は、ゲート電極３３の形成後に、ゲート電極３３をマスクとして自己整合的にＰ型不純物を注入し、その後熱拡散して行っても構わない。
次に、レジスト３８を半導体基板３０の表面に塗布し、フォトリソグラフィ技術により表面ドレインドリフト領域３４ｄ形成のためのイオン注入予定領域にレジスト開口部を形成する。レジスト開口部の境界位置は、ゲート電極３３における高濃度ドレイン領域３４ａ形成予定領域の側の端部を露出させる任意の位置に設定する。次に、第１のドレインドリフト領域３４ｂよりも高濃度のＮ型不純物を、レジスト３８及びゲート電極３３をマスクとして１５度以上の角度に傾けてイオン注入することにより、表面ドレインドリフト領域３４ｄを形成する。
その後、Ｎ型の高濃度ドレイン領域３４ａ及びソース領域３５とＰ型のボディコンタクト領域３７が形成され、図５に示す半導体装置３が完成する。
以上のような製造方法を採用することにより、表面ドレインドリフト領域３４ｄをトレンチ３１１の位置に対して自己整合的に形成できるので、この領域のドレイン抵抗の低減とともに、ドレイン抵抗ばらつきの抑制ができる。そのため、第２のドレインドリフト領域３４ｃと表面ドレインドリフト領域３４ｄの形成によって、ホットキャリア劣化を抑制しながら安定的にオン抵抗を低減することが可能となる。
（第４実施形態）
以下に、第４実施形態に係る半導体装置およびその製造方法について説明する。
図７は、本発明の第４の実施形態を示す半導体装置４の断面図である。
第４の実施形態の半導体装置４は、Ｐ型シリコンなどの半導体基板４０に形成され、Ｎ型のドレイン領域４４及びソース領域４５と、ドレイン領域４４とソース領域４５との間に形成されたＰ型のボディ領域４６と、ボディ領域４６上に形成されたＰ型のボディコンタクト領域４７と、ゲート絶縁膜４２とゲート電極４３とを備えている。ドレイン領域４４は、高濃度ドレイン領域４４ａと、第１のドレインドリフト領域４４ｂと、第２のドレインドリフト領域４４ｃと、第３のドレインドリフト領域４４ｄとを含む。また、ドレイン領域４４にはトレンチ４１１が設けられ、そのトレンチ４１１内にゲート絶縁膜４２よりも厚い膜厚を有するＳＴＩ絶縁膜４１が形成されている。以下に第４の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。
第２のドレインドリフト領域４４ｃは、第１のドレインドリフト領域４４ｂ内のボディ領域４６から離れた領域に形成され、第１のドレインドリフト領域４４ｂよりも高い不純物濃度のＮ型不純物で構成されている。第２のドレインドリフト領域４４ｃとボディ領域４６との間の距離は、必要とされるドレイン耐圧を損なわないように、空乏層の伸び等を考慮して設定される。さらに、第２のドレインドリフト領域４４ｃは、第１の角部４１ａ近傍に発生するドレイン電流集中部分のドレイン電界を緩和するため、第１の角部４１ａから距離ｘ4だけ離れた第１の位置４１ｆから第２の角部４１ｂの方向に延在してトレンチ底面４１ｅに接して形成されている。
第３のドレインドリフト領域４４ｄは、第１のドレインドリフト領域４４ｂ内において、第２のドレインドリフト領域４４ｃに接して、平面視において高濃度ドレイン領域４４ａ及び第２の角部４１ｂを含む領域に形成されている。また、第３のドレインドリフト領域４４ｄは、第１のドレインドリフト領域４４ｂ及び第２のドレインドリフト領域４４ｃよりも高い不純物濃度のＮ型不純物で構成されている。
第４の実施形態の半導体装置４は、第２のドレインドリフト領域４４ｃに加え、さらに不純物濃度の高い第３のドレインドリフト領域４４ｄを設置することで、ドレイン抵抗を低減している。ドレインに電圧を印加することによってボディ領域４６との境界から第１のドレインドリフト領域４４ｂ内に伸びる空乏層内の電界分布においては、その境界における電界が最も高く、その境界から離れるに従って電界が低下していく。従って、第２のドレインドリフト領域４４ｃの位置における電界がボディ領域４６との境界位置の電界より低下している分、不純物濃度を第１のドレインドリフト領域４４ｂよりも高めることが可能となる。同様に、ボディ領域４６との境界からさらに離れた第３のドレインドリフト領域４４ｄにおいては、第２のドレインドリフト領域４４ｃよりも不純物濃度を高める事ができ、それによってドレイン抵抗を低減することが可能となる。
すなわち、図７のような構成にすることで第４の実施形態は、第１のドレインドリフト領域４４ｂの低濃度化によるドレイン電圧の高耐圧化と、第２のドレインドリフト領域４４ｃ及び第３のドレインドリフト領域４４ｄの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
次に、図８（ａ）～（ｃ）を参照しながら、第４の実施形態に係る半導体装置４の製造方法について、特徴的な工程を中心に説明する。
まず、図８（ａ）に示すように、Ｐ型の半導体基板４０の表面からＮ型の第１のドレインドリフト領域４４ｂを、Ｎ型不純物のイオン注入及び熱拡散によって形成する。次に、半導体基板４０にトレンチ４１１を形成するためのマスク絶縁膜４１２を半導体基板４０上に形成する。マスク絶縁膜４１２は、次に行うトレンチエッチングに耐えうる膜を採用する。その目的を達するためにマスク絶縁膜４１２は、例えばシリコン酸化膜とシリコン窒化膜の積層膜でも構わない。次に、トレンチ４１１形成予定領域のマスク絶縁膜４１２をエッチングして開口部を形成した後、このマスク絶縁膜４１２をマスクとして半導体基板４０を異方性ドライエッチング法で加工し、開口部の下方にトレンチ４１１を形成する。異方性ドライエッチング法は、マスク絶縁膜４１２の開口部に沿って実質的に垂直方向にエッチング加工する技術であり、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法が知られている。このエッチング過程においては二次生成物のトレンチ側面への付着も同時に発生するので、図８（ａ）に示すように、第１のトレンチ側面４１ｃ、第２のトレンチ側面４１ｄが順テーパー形状となる場合も多い。しかしながら、第１のトレンチ側面４１ｃ、第２のトレンチ側面４１ｄの位置がマスク絶縁膜４１２の開口部よりも外側に広がるような横方向のエッチングは抑制される。
次に、図８（ｂ）に示すように、図８（ａ）の状態からさらに追加エッチングを行い、トレンチ４１１を深くすると同時に、マスク絶縁膜４１２の開口部の端から外側へ向かって横方向にも広げるようにトレンチのエッチングを進める。このエッチングの目的は、平面視において第１の角部４１ａ、第２の角部４１ｂをマスク絶縁膜４１２の開口部よりも外側に広げることにある。このときのエッチングは、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）法で知られる等方性ドライエッチング条件などが採用される。以上の追加エッチングを行うことにより、第１の角部４１ａ、第２の角部４１ｂと第１のトレンチ側面４１ｃ、第２のトレンチ側面４１ｄ及びトレンチ底面４１ｅを有するトレンチ４１１が形成される。
次に、図８（ｃ）に示すように、マスク絶縁膜４１２をマスクとしてトレンチ底面４１ｅに対して実線矢印で表される垂直方向にＮ型不純物をイオン注入し、第２のドレインドリフト領域４４ｃを形成する。このとき、マスク絶縁膜４１２の開口部よりも第１の角部４１ａ、第２の角部４１ｂが広がっているので、第２のドレインドリフト領域４４ｃは、第１の角部４１ａ、第２の角部４１ｂからｘ4だけ離れて内側の第１の位置４１ｆと第２の位置４１ｇの間に形成される。また、図８（ｃ）の状態から、第１の角部４１ａ、第２の角部４１ｂ、第１のトレンチ側面４１ｃ、第２のトレンチ側面４１ｄ近傍の第１のドレインドリフト領域４４ｂのＮ型不純物濃度を低下させるために、必要に応じてＰ型不純物を垂直方向から１５度以上の傾斜角度でイオン注入してもよい（不図示）。このＮ型不純物は、第２のドレインドリフト領域４４ｃの不純物濃度に影響しないよう、第２のドレインドリフト領域４４ｃのＮ型不純物よりも少ない不純物注入量に制御される。
その後、マスク絶縁膜４１２を剥離し、シリコン酸化膜などの絶縁膜を堆積してＣＭＰ法などで平坦化することにより、ＳＴＩ絶縁膜４１をトレンチ４１１内に形成する。次に、図２（ｂ）と同様にレジストを半導体基板４０表面に塗布し、フォトリソグラフィ技術により第２の角部４１ｂ及び第２の位置４１ｇを含む第３のドレインドリフト領域形成予定領域にレジスト開口部を形成し、このレジスト開口部にＮ型不純物をイオン注入する（不図示）。このとき、第３のドレインドリフト領域４４ｄがトレンチ底面４１ｅの下方であって、第１のドレインドリフト領域４４ｂを越えない深さで形成するための、高いイオン注入エネルギーが選ばれる。そして、第２のドレインドリフト領域４４ｃよりも高い不純物濃度のＮ型不純物が注入され、第３のドレインドリフト領域４４ｄが形成される。そして、ゲート絶縁膜４２の形成、ゲート電極４３の形成、ボディ領域４６の形成、高濃度ドレイン領域４４ａやソース領域４５の形成などを経て、図７に示す半導体装置４が完成する。
第４の実施形態における半導体装置の製造方法においては、マスク絶縁膜４１２を利用してフォトリソグラフィ技術を使わずに追加エッチングやＮ型不純物注入を行うので、第２のドレインドリフト領域４４ｃをトレンチ４１１の形状に対し自己整合的に形成する事が出来る。そのため、図７における距離ｘ4のばらつきを低減し、ホットキャリア劣化の抑制効果のばらつきを低減することが出来る。
また、第４の実施形態においては、ＳＴＩ絶縁膜４１の形成前にトレンチ底面４１ｅに対し第２のドレインドリフト領域４４ｃ形成のためのＮ型不純物注入を行っている。そのため、低エネルギーでイオン注入を行う事による注入飛程の広がりの低減と、ＳＴＩ絶縁膜４１の厚さばらつきに基づく注入深さばらつきの低減が可能となる。そのため安定したドレイン抵抗の低減が実現できる。
（第５実施形態）
図９は、本発明の第５の実施形態を示す半導体装置５の断面図である。
第５の実施形態の半導体装置５は、Ｐ型シリコンなどの半導体基板５０に形成され、Ｎ型のドレイン領域５４及びソース領域５５と、ドレイン領域５４とソース領域５５との間に形成されたＰ型のボディ領域５６と、ボディ領域５６上に形成されたＰ型のボディコンタクト領域５７と、ゲート絶縁膜５２とゲート電極５３とを備えている。ドレイン領域５４は、高濃度ドレイン領域５４ａと、第１のドレインドリフト領域５４ｂと、第２のドレインドリフト領域５４ｃと、第３のドレインドリフト領域５４ｄとを含む。ドレイン領域５４にはトレンチ５１１が形成され、そのトレンチ５１１内にゲート絶縁膜５２よりも厚い膜厚を有するＳＴＩ絶縁膜５１が形成されている。さらに第５の実施形態においてはトレンチ５１１内のＳＴＩ絶縁膜５１の外側に、それぞれ第１のトレンチ側面５１ｃ、第２のトレンチ側面５１ｄに接してサイドウォール絶縁膜５９が形成されている。以下に第５の実施形態において、第１の実施形態に対して特徴的な部分を中心に説明する。
第２のドレインドリフト領域５４ｃは、第１のドレインドリフト領域５４ｂ内の、ボディ領域５６から離れた領域に形成され、第１のドレインドリフト領域５４ｂよりも高い不純物濃度のＮ型不純物で構成されている。さらに、第２のドレインドリフト領域５４ｃは、第１の角部５１ａ近傍に発生するドレイン電流集中部分のドレイン電界を緩和するため、第１の角部５１ａから距離ｘ5だけ離れた第１の位置５１ｆから第２の角部５１ｂの方向に延在してトレンチ底面５１ｅに接して形成されている。
サイドウォール絶縁膜５９は、それぞれトレンチ底面５１ｅにおける第１の角部５１ａから第１の位置５１ｆとの間及び第２の角部５１ｂから第２の位置５１ｇとの間の上に、第１のトレンチ側面５１ｃ及び第２のトレンチ側面５１ｄに接して形成されている。ＳＴＩ絶縁膜５１は、トレンチ５１１内においてサイドウォール絶縁膜５９に接して形成されている。
第３のドレインドリフト領域５４ｄは、第１のドレインドリフト領域５４ｂ内において、第２のドレインドリフト領域５４ｃに隣接して、平面視において高濃度ドレイン領域５４ａ、第２の角部５１ｂ、及び第２の位置５１ｇを含む領域に形成されている。また、第３のドレインドリフト領域４４ｄは、第１のドレインドリフト領域４４ｂ及び第２のドレインドリフト領域４４ｃよりも高い不純物濃度のＮ型不純物で構成されている。
第５の実施形態においては、第４の実施形態と同様に第２のドレインドリフト領域５４ｃを、第１の角部５１ａから距離ｘ5だけ離れた第１の位置５１ｆから第２の角部５１ｂの方向に延在させることによって第１の角部５１ａ近傍におけるドレイン電界が緩和され、ホットキャリア劣化が抑制される。従って、第５の実施形態は、第１のドレインドリフト領域５４ｂの低濃度化によるドレイン電圧の高耐圧化と、第２のドレインドリフト領域５４ｃの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
また、第５の実施形態の半導体装置５は、第２のドレインドリフト領域５４ｃよりも不純物濃度の高い第３のドレインドリフト領域５４ｄを設置することで、ドレイン抵抗を低減している。ドレインに電圧を印加することによってボディ領域５６との境界から第１のドレインドリフト領域５４ｂ内に伸びる空乏層内の電界分布においては、その境界におけるドレイン電界が最も高く、その境界から離れるに従ってドレイン電界が低下していく。従って、第２のドレインドリフト領域５４ｃの位置におけるドレイン電界がボディ領域５６との境界位置の電界より低下している分、不純物濃度を第１のドレインドリフト領域５４ｂよりも高めることが可能となる。同様に、ボディ領域５６との境界からさらに離れた第３のドレインドリフト領域５４ｄにおいては、第２のドレインドリフト領域５４ｃよりも不純物濃度を高める事ができ、それによってドレイン抵抗を低減することが可能となる。
すなわち、図９のような構成にすることで第５の実施形態は、第１のドレインドリフト領域５４ｂの低濃度化によるドレイン電圧の高耐圧化と、第２のドレインドリフト領域５４ｃ及び第３のドレインドリフト領域５４ｄの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
次に、図１０（ａ）～（ｃ）を参照しながら、第５の実施形態に係る半導体装置５の製造方法について、特徴的な工程を中心に説明する。
まず、図１０（ａ）に示すように、Ｐ型の半導体基板５０の表面からＮ型の第１のドレインドリフト領域５４ｂを、Ｎ型不純物のイオン注入及び熱拡散によって形成する。次に、半導体基板５０にトレンチを形成するためのマスク絶縁膜５１２を半導体基板５０上に形成する。マスク絶縁膜５１２は、次に行うトレンチエッチングに耐えうる膜を採用する。次に、トレンチ形成予定領域のマスク絶縁膜５１２をエッチングして開口部を形成した後、このマスク絶縁膜５１２をマスクとして半導体基板５０を異方性ドライエッチング法で加工し、マスク絶縁膜５１２の開口部の下方にトレンチ５１１を形成する。異方性ドライエッチング法は、マスク絶縁膜５１２の開口部に沿って実質的に垂直方向にエッチング加工する技術であり、例えば、ＲＩＥ法が知られている。図１０（ａ）の状態から、第１の角部５１ａ、第２の角部５１ｂ、第１のトレンチ側面５１ｃ、第２のトレンチ側面５１ｄ近傍の第１のドレインドリフト領域５４ｂのＮ型不純物濃度を低下させるために、必要に応じてＰ型不純物を垂直方向から１５度以上の傾斜角度でイオン注入してもよい（不図示）。
次に、図１０（ｂ）に示すように、トレンチ５１１を完全に埋め込まない膜厚のシリコン酸化膜などの絶縁膜をトレンチ５１１内及び半導体基板５０上に堆積する。そして、異方性ドライエッチング条件でエッチバックすることにより、サイドウォール絶縁膜５９を第１のトレンチ側面５１ｃ、第２のトレンチ側面５１ｄに接して形成する。サイドウォール絶縁膜５９の形成におけるエッチバックによるダメージからトレンチ底面５１ｅを保護するために、トレンチ５１１の形成後にトレンチ底面５１ｅ上に絶縁膜を形成し、その後、サイドウォール絶縁膜５９を形成しても構わない。このサイドウォール絶縁膜５９のトレンチ底面５１ｅにおける幅が距離ｘ5となり、これによって、第１の角部５１ａからｘ5だけ離れた第１の位置５１ｆと、第２の角部５１ｂからｘ5だけ離れた第２の位置５１ｇが定まる。また、この距離ｘ5は、後に形成する第２のドレインドリフト領域５４ｃの端部と、第１の角部５１ａ及び第２の角部５１ｂとのそれぞれの距離と一致する。この距離ｘ5は、サイドウォール絶縁膜５９形成のための絶縁膜の膜厚で任意に調整可能である。
次に、図１０（ｃ）に示すように、マスク絶縁膜５１２及びサイドウォール絶縁膜５９をマスクとしてトレンチ底面５１ｅに対して実線矢印で表される垂直方向にＮ型不純物をイオン注入し、第１の位置５１ｆと第２の位置５１ｇとの間に第２のドレインドリフト領域５４ｃを形成する。
その後、シリコン酸化膜などの絶縁膜を堆積し、ＣＭＰ法などで平坦化することにより、ＳＴＩ絶縁膜５１をトレンチ５１１内のサイドウォール絶縁膜５９の内側に形成する。次に、図２（ｂ）と同様にレジストを半導体基板５０表面に塗布し、フォトリソグラフィ技術により第２の角部５１ｂ及び第２の位置５１ｇを含む第３のドレインドリフト領域形成予定領域にレジスト開口部を形成し、このレジスト開口部にＮ型不純物をイオン注入する（不図示）。このとき、第３のドレインドリフト領域５４ｄがトレンチ底面５１ｅの下方であって、第１のドレインドリフト領域５４ｂを越えない深さで形成するための、高いイオン注入エネルギーが選ばれる。そして、第２のドレインドリフト領域５４ｃよりも高い不純物濃度のＮ型不純物が注入され、第３のドレインドリフト領域５４ｄが形成される。そして、ゲート絶縁膜５２の形成、ゲート電極５３の形成、ボディ領域５６の形成、高濃度ドレイン領域５４ａやソース領域５５の形成などを経て、図９に示す半導体装置５が完成する。
第５の実施形態における半導体装置の製造方法においては、第１のトレンチ側面５１ｃ、第２のトレンチ側面５１ｄにフォトリソグラフィ技術を使わずにＮ型不純物注入のマスクとなるサイドウォール絶縁膜５９を形成するので、第２のドレインドリフト領域５４ｃをトレンチ５１１の形状に対し自己整合的に形成する事が出来る。そのため、図９における距離ｘ5のばらつきを低減し、ホットキャリア劣化の抑制効果のばらつきを低減することが出来る。
また、第４の実施形態と同様にＳＴＩ絶縁膜５１の形成前にトレンチ底面５１ｅに対し第２のドレインドリフト領域５４ｃ形成のためのＮ型不純物注入を行っている。そのため、低エネルギーでイオン注入を行う事による注入飛程の広がりの低減と、ＳＴＩ絶縁膜５１の厚さばらつきに基づく注入深さばらつきの低減が可能となる。そのため安定したドレイン抵抗の低減が実現できる。
本発明の実施形態に示されている構成や製法は、それぞれの実施形態に限定されず、本発明の趣旨を逸脱しない範囲で適宜組み合わせることができる。
例えば、図１１に示すように、Ｐ型の半導体基板６０に形成され、Ｎ型のドレイン領域６４及びソース領域６５と、Ｐ型のボディ領域６６と、Ｐ型のボディコンタクト領域６７と、ゲート絶縁膜６２と、ゲート電極６３とを備える半導体装置６において、第３の実施形態と第５の実施形態における特徴的な構成を組み合わせることが出来る。ここでは、第３の実施形態で説明した表面ドレインドリフト領域６４ｅが、サイドウォール絶縁膜６９が形成された第１のトレンチ側面６１ｃの外側に接して形成されている。また、第５の実施形態で説明した第２のドレインドリフト領域６４ｃ及び第３のドレインドリフト領域６４ｄがＳＴＩ絶縁膜６１の下及び高濃度ドレイン領域６４ａの下に設けられている。このような構成により、第１のドレインドリフト領域６４ｂよりも不純物濃度が高い第２のドレインドリフト領域６４ｃ、第３のドレインドリフト領域６４ｄ及び表面ドレインドリフト領域６４ｅによってドレイン抵抗が低減される。また、第２のドレインドリフト領域６４ｃが第１の角部６１ａから距離ｘ6だけ離れた第１の位置６１ｆから高濃度ドレイン領域６４ａ側に延在して形成されることで、ホットキャリア劣化及びそのばらつきが抑制される。それによって、半導体装置における高耐圧化とオン抵抗の低減とともに長期信頼性の向上が実現できる。
また、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、図１２に示すように、Ｐ型のシリコン層７０１、絶縁層７０２、Ｐ型の支持基板７０３からなるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板７０において、シリコン層７０１に第１の実施形態に示した半導体装置を搭載してもよい。すなわち、Ｐ型のシリコン層７０１に形成され、Ｎ型の高濃度ドレイン領域７４ａ、第１のドレインドリフト領域７４ｂ、第２のドレインドリフト領域７４ｃを含むドレイン領域７４及びソース領域７５と、ドレイン領域７４とソース領域７５との間に形成されたＰ型のボディ領域７６と、ゲート絶縁膜７２とゲート電極７３とを備えた半導体装置７とする。
このような構成にする事で、ドレイン電圧印加時に、第１のドレインドリフト領域７４ｂの下方においてＰ型のシリコン層７０１側の空乏層を絶縁層７０２まで伸ばし、さらに絶縁層７０２を介して支持基板７０３側にまで空乏層を伸ばすことができる。そして、ＳＴＩ絶縁膜７１下のＮ型のドレイン領域７４の電界をＲＥＳＵＲＦ効果で緩和させると同時に、シリコン層７０１、絶縁層７０２、支持基板７０３に渡る領域においても電界を緩和させ、１００Ｖ以上の耐圧を得ることができる。一方、第２のドレインドリフト領域７４ｃが第１の角部７１ａから距離ｘ7だけ離れた第１の位置７１ｆから高濃度ドレイン領域７４ａ側に延在して形成されることで、ホットキャリア劣化を抑制し、ドレイン抵抗を低減する。
すなわち、半導体装置７において１００Ｖ以上のドレイン電圧の高耐圧化と、第２のドレインドリフト領域７４ｃの構成によるドレイン抵抗の低減に基づくオン抵抗の低減とともに、ホットキャリア劣化の抑制による長期信頼性の向上を実現する。
１０、２０、３０、４０、５０、６０、８０ 半導体基板
１１、２１、３１、４１、５１、６１、７１、８１ ＳＴＩ絶縁膜
１１ａ、２１ａ、３１ａ、４１ａ、５１ａ、６１ａ、７１ａ、８１ａ 第１の角部
１１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、８１ｂ 第２の角部
１１ｃ、２１ｃ、３１ｃ、４１ｃ、５１ｃ、６１ｃ、８１ｃ 第１のトレンチ側面
１１ｄ、２１ｄ、３１ｄ、４１ｄ、５１ｄ、８１ｄ 第２のトレンチ側面
１１ｅ、２１ｅ、３１ｅ、４１ｅ、５１ｅ、８１ｅ トレンチ底面
１１ｆ、２１ｆ、３１ｆ、４１ｆ、５１ｆ、６１ｆ、７１ｆ 第１の位置
４１ｇ、５１ｇ 第２の位置
１２、２２、３２、４２、５２、６２、７２、８２ ゲート絶縁膜
１３、２３、３３、４３、５３、６３、７３、８３ ゲート電極
１４、２４、３４、４４、５４、６４、７４、８４ ドレイン領域
１４ａ、２４ａ、３４ａ、４４ａ、５４ａ、６４ａ、７４ａ、８４ａ 高濃度ドレイン領域
１４ｂ、２４ｂ、３４ｂ、４４ｂ、５４ｂ、６４ｂ、７４ｂ、８４ｂ 第１のドレインドリフト領域
１４ｃ、２４ｃ、３４ｃ、４４ｃ、５４ｃ、６４ｃ、７４ｃ 第２のドレインドリフト領域
４４ｄ、５４ｄ、６４ｄ 第３のドレインドリフト領域
３４ｄ、６４ｅ 表面ドレインドリフト領域
１５、２５、３５、４５、５５、６５、７５、８５ ソース領域
１６、２６、３６、４６、５６、６６、７６、８６ ボディ領域
１７、２７、３７、４７、５７、６７ ボディコンタクト領域
１８、２８、３８ レジスト
２９、５９、６９ サイドウォール絶縁膜
１１１、２１１、３１１、４１１、５１１ トレンチ
４１２、５１２ マスク絶縁膜
７０ ＳＯＩ基板
７０１ シリコン層
７０２ 絶縁層
７０３ 支持基板

Claims (12)

  1. 半導体基板に形成された、第１導電型のドレイン領域と、第１導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に形成された第２導電型のボディ領域と、前記ボディ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレイン領域に設けられたトレンチと、前記トレンチ内に形成された前記ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜とを備えた半導体装置であって、
    前記トレンチは、前記ボディ領域に対向する第１のトレンチ側面、前記第１のトレンチ側面及び前記ボディ領域に対向し前記第１のトレンチ側面よりも前記ボディ領域から離れて形成された第２のトレンチ側面、トレンチ底面、断面視において前記トレンチ底面と前記第１のトレンチ側面との交差部に設けられた第１の角部及び前記トレンチ底面と前記第２のトレンチ側面との交差部に設けられた第２の角部を有し、
    前記ドレイン領域は、前記ボディ領域、前記第１のトレンチ側面及び前記第１の角部から第１の位置までの間の前記トレンチ底面に接して形成された第１のドレインドリフト領域と、前記第１の位置から前記第２の角部の方向に延在して前記トレンチ底面に接して形成された前記第１のドレインドリフト領域よりも不純物濃度が高い第２のドレインドリフト領域と、前記ボディ領域、前記第１のトレンチ側面及び前記トレンチ底面から離れて形成された、前記第２のドレインドリフト領域よりも不純物濃度が高い高濃度ドレイン領域とを含み、
    前記ゲート電極の前記高濃度ドレイン領域に対向する側面に接して第１のサイドウォール絶縁膜を有し、前記第１の位置が平面視において前記第１のサイドウォール絶縁膜の前記高濃度ドレイン領域に対向する端部の位置と同一であることを特徴とする半導体装置。
  2. 前記第２のドレインドリフト領域に接し、平面視において前記第２の角部及び前記高濃度ドレイン領域を含む領域に、前記第２のドレインドリフト領域よりも不純物濃度が高い第３のドレインドリフト領域を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチ内に、前記第１のトレンチ側面及び前記第２のトレンチ側面に接して形成された第２のサイドウォール絶縁膜と、前記第２のサイドウォール絶縁膜に接して形成された前記厚膜絶縁膜とを有し、
    前記第１のトレンチ側面に接して形成された前記第２のサイドウォール絶縁膜が、前記トレンチ底面において前記第１の角部から前記第１の位置の間に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記ボディ領域と前記第１のトレンチ側面との間であって、前記第１のトレンチ側面に接し前記ゲート絶縁膜の下から前記第１の角部よりも浅い深さの領域に、前記第１のドレインドリフト領域よりも不純物濃度が高い表面ドレインドリフト領域を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板がＳＯＩ基板であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 半導体基板に形成された第１導電型の不純物を含むドレイン領域に、ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜を備えた半導体装置の製造方法であって、
    前記半導体基板の表面から第１導電型の不純物を注入し、前記ドレイン領域内に第１のドレインドリフト領域を形成する第１ドレインドリフト領域形成工程と、
    前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチングして第１の絶縁膜開口部を形成する第１の絶縁膜開口部形成工程と、
    前記第１の絶縁膜開口部をマスクとして前記半導体基板をエッチングし、第１のトレンチ側面と、第２のトレンチ側面と、トレンチ底面と、前記第１のトレンチ側面と前記トレンチ底面との交差部に形成される第１の角部と、前記第２のトレンチ側面と前記トレンチ底面の交差部に形成される第２の角部とを有するトレンチを形成するトレンチ形成工程と、
    前記半導体基板上と前記トレンチ内に、前記トレンチの上面が平坦となるまでの厚さで第２の絶縁膜を堆積した後に、前記トレンチ以外の領域の前記第２の絶縁膜を除去し、前記トレンチ内に前記厚膜絶縁膜を形成する厚膜絶縁膜形成工程と、
    前記半導体基板上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
    前記第１のドレインドリフト領域内であって、前記トレンチ底面に接し前記第１の角部から離れた第１の位置から、前記トレンチ底面に沿って前記第２の角部に向かう方向に、前記第１のドレインドリフト領域よりも不純物濃度が高い第１導電型の第２のドレインドリフト領域を形成する第２ドレインドリフト領域形成工程と、を含み、
    前記第２のドレインドリフト領域形成工程は、前記厚膜絶縁膜形成工程の後に、前記厚膜絶縁膜を介して前記トレンチ底面を越える大きさの注入エネルギーで第１導電型の不純物をイオン注入し、第２のドレインドリフト領域を形成する工程であることを特徴とする半導体装置の製造方法。
  7. 前記ゲート電極形成工程は、さらに前記ゲート電極上に第３の絶縁膜を堆積した後に前記第３の絶縁膜を異方性エッチングでエッチバックし、前記ゲート電極の両側面に接して第１のサイドウォール絶縁膜を形成する工程を含み、
    前記第２のドレインドリフト領域形成工程は、前記ゲート電極において前記ドレイン領域に対向する側面の前記第１のサイドウォール絶縁膜をマスクとして、前記トレンチ底面を越える大きさの注入エネルギーで第１導電型の不純物をイオン注入し、第２のドレインドリフト領域を形成する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記ゲート電極形成工程の後に、前記ゲート電極をマスクとして、１５度以上の傾斜角度で第１導電型の不純物をイオン注入し、前記第１のトレンチ側面に接して前記第１の角部に達しない深さの領域に前記第１のドレインドリフト領域よりも不純物濃度が高い第３のドレインドリフト領域を形成する、第３のドレインドリフト領域形成工程を含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
  9. 半導体基板に形成された第１導電型の不純物を含むドレイン領域に、ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜を備えた半導体装置の製造方法であって、
    前記半導体基板の表面から第１導電型の不純物を注入し、前記ドレイン領域内に第１のドレインドリフト領域を形成する第１のドレインドリフト領域形成工程と、
    前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチングして第１の絶縁膜開口部を形成する第１の絶縁膜開口部形成工程と、
    前記第１の絶縁膜開口部をマスクとして前記半導体基板をエッチングし、第１のトレンチ側面と、第２のトレンチ側面と、トレンチ底面と、前記第１のトレンチ側面と前記トレンチ底面との交差部に形成される第１の角部と、前記第２のトレンチ側面と前記トレンチ底面の交差部に形成される第２の角部とを有するトレンチを形成するトレンチ形成工程と、
    前記半導体基板上と前記トレンチ内に、前記トレンチの上面が平坦となるまでの厚さで第２の絶縁膜を堆積した後に、前記トレンチ以外の領域の前記第２の絶縁膜を除去し、前記トレンチ内に前記厚膜絶縁膜を形成する厚膜絶縁膜形成工程と、
    前記半導体基板上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
    前記第１のドレインドリフト領域内であって、前記トレンチ底面に接し前記第１の角部から離れた第１の位置から、前記トレンチ底面に沿って前記第２の角部に向かう方向に、前記第１のドレインドリフト領域よりも不純物濃度が高い第１導電型の第２のドレインドリフト領域を形成する第２のドレインドリフト領域形成工程と、を含み、
    前記トレンチ形成工程は、前記第１の絶縁膜をマスクとして前記半導体基板を異方性ドライエッチングし、さらに続けて等方性エッチングを行い、平面視において前記第１の角部及び前記第２の角部を前記第１の絶縁膜開口部よりも外側に広げて前記トレンチを形成する工程であって、
    前記第２のドレインドリフト領域形成工程は、前記第１の絶縁膜をマスクとして第１導電型の不純物をイオン注入し、前記第１の位置から前記トレンチ底面に沿って前記第２の角部に向かう方向に第２のドレインドリフト領域を形成する工程であって、
    前記厚膜絶縁膜形成工程は、前記第２のドレインドリフト領域形成工程の後に行われることを特徴とする半導体装置の製造方法。
  10. 前記ゲート電極形成工程の後に、前記ゲート電極をマスクとして、１５度以上の傾斜角度で第１導電型の不純物をイオン注入し、前記第１のトレンチ側面に接して前記第１の角部に達しない深さの領域に前記第１のドレインドリフト領域よりも不純物濃度が高い第３のドレインドリフト領域を形成する、第３のドレインドリフト領域形成工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 半導体基板に形成された第１導電型の不純物を含むドレイン領域に、ゲート絶縁膜より厚い膜厚を有する厚膜絶縁膜を備えた半導体装置の製造方法であって、
    前記半導体基板の表面から第１導電型の不純物を注入し、前記ドレイン領域内に第１のドレインドリフト領域を形成する第１のドレインドリフト領域形成工程と、
    前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチングして第１の絶縁膜開口部を形成する第１の絶縁膜開口部形成工程と、
    前記第１の絶縁膜開口部をマスクとして前記半導体基板をエッチングし、第１のトレンチ側面と、第２のトレンチ側面と、トレンチ底面と、前記第１のトレンチ側面と前記トレンチ底面との交差部に形成される第１の角部と、前記第２のトレンチ側面と前記トレンチ底面の交差部に形成される第２の角部とを有するトレンチを形成するトレンチ形成工程と、
    前記半導体基板上と前記トレンチ内に、前記トレンチの上面が平坦となるまでの厚さで第２の絶縁膜を堆積した後に、前記トレンチ以外の領域の前記第２の絶縁膜を除去し、前記トレンチ内に前記厚膜絶縁膜を形成する厚膜絶縁膜形成工程と、
    前記半導体基板上に前記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
    前記第１のドレインドリフト領域内であって、前記トレンチ底面に接し前記第１の角部から離れた第１の位置から、前記トレンチ底面に沿って前記第２の角部に向かう方向に、前記第１のドレインドリフト領域よりも不純物濃度が高い第１導電型の第２のドレインドリフト領域を形成する第２のドレインドリフト領域形成工程と、を含み、
    前記第２のドレインドリフト領域形成工程は、前記トレンチ形成工程の後に、前記トレンチ内及び前記半導体基板上に、第４の絶縁膜を前記トレンチを完全に埋め込まない厚さで堆積した後に前記第４の絶縁膜をエッチバックして前記第１のトレンチ側面及び前記第２のトレンチ側面に第２のサイドウォール絶縁膜を形成し、前記第２のサイドウォール絶縁膜をマスクとして第１導電型の不純物をイオン注入し、前記第１の位置から前記トレンチ底面に沿って前記第２の角部に向かう方向に前記第２のドレインドリフト領域を形成する工程であることを特徴とする半導体装置の製造方法。
  12. 前記ゲート電極形成工程の後に、前記ゲート電極をマスクとして、１５度以上の傾斜角度で第１導電型の不純物をイオン注入し、前記第１のトレンチ側面に接して前記第１の角部に達しない深さの領域に前記第１のドレインドリフト領域よりも不純物濃度が高い第３のドレインドリフト領域を形成する、第３のドレインドリフト領域形成工程を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
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KR1020190062542A KR102580978B1 (ko) 2018-06-06 2019-05-28 반도체 장치 및 그 제조 방법
US16/432,615 US10886400B2 (en) 2018-06-06 2019-06-05 Semiconductor device having a drain drift-region in contact with the body region
CN201910486741.8A CN110571263B (zh) 2018-06-06 2019-06-05 半导体装置及其制造方法

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10957792B2 (en) * 2018-08-14 2021-03-23 Infineon Technologies Ag Semiconductor device with latchup immunity
KR102220445B1 (ko) * 2019-07-01 2021-02-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN112993021B (zh) * 2019-12-18 2023-07-07 东南大学 横向双扩散金属氧化物半导体场效应管
CN113130646B (zh) * 2019-12-30 2023-05-02 无锡华润上华科技有限公司 一种半导体器件及其制作方法
CN114256131A (zh) * 2020-09-23 2022-03-29 无锡华润上华科技有限公司 半导体结构的制备方法及半导体结构
US12051748B2 (en) * 2021-08-12 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152442A (ja) 2007-12-21 2009-07-09 Panasonic Corp 半導体装置及びその製造方法
JP2010219429A (ja) 2009-03-18 2010-09-30 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2011187853A (ja) 2010-03-11 2011-09-22 Panasonic Corp 半導体装置及びその製造方法
WO2012107998A1 (ja) 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置
JP2017028116A (ja) 2015-07-23 2017-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017034006A (ja) 2015-07-29 2017-02-09 シャープ株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897411A (ja) 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JP3691963B2 (ja) * 1998-05-28 2005-09-07 株式会社東芝 半導体装置及びその製造方法
KR20000065719A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자 및 그 제조방법
US6989567B2 (en) * 2003-10-03 2006-01-24 Infineon Technologies North America Corp. LDMOS transistor
US20080246080A1 (en) * 2006-07-28 2008-10-09 Broadcom Corporation Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS)
KR101009400B1 (ko) * 2008-10-06 2011-01-19 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US9269806B2 (en) * 2013-10-03 2016-02-23 Macronix International Co., Ltd. Semiconductor device and method of fabricating same
US20150194424A1 (en) * 2014-01-06 2015-07-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2017045884A (ja) * 2015-08-27 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152442A (ja) 2007-12-21 2009-07-09 Panasonic Corp 半導体装置及びその製造方法
JP2010219429A (ja) 2009-03-18 2010-09-30 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2011187853A (ja) 2010-03-11 2011-09-22 Panasonic Corp 半導体装置及びその製造方法
WO2012107998A1 (ja) 2011-02-08 2012-08-16 ルネサスエレクトロニクス株式会社 半導体装置
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