JP2012033841A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＬＤＭＯＳトランジスタに係る半導体装置の高速動作を可能とする。
【解決手段】Ｐ型ウエル層３の表面に形成された複数の素子分離膜４の中央部に開口溝５を形成する。開口溝５の側壁から開口溝５の内側に向かってゲート絶縁膜６を介して延在するゲート電極７を形成する。ゲート電極７をマスクにしてセルフアラインでボロンの斜めイオン注入により開口溝５内のＰ型ウエル層３にＰ型ボディ層８を形成する。
ゲート電極７をマスクに砒素のイオン注入によりＰ型ボディ層８にＮ＋型ソース層９を、同時に２つの素子分離膜４間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。素子分離膜４の下方のＰ型ウエル層３にＰ型ボディ層８の端部からＮ＋型ドレイン層１０に延在するＮ−型ドリフト層を形成する。この際、Ｐ型ボディ層８の端部から開口溝５の側壁下部までの領域ＡのＮ−型ドレイン層１１の幅をできるだけ小さくなるよう制御する。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に低損失ＬＤＭＯＳトランジスタからなる半導体装置及びその製造方法に関する。
半導体装置には、ＬＤＭＯＳトランジスタが含まれる。なお、ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＤＭＯＳトランジスタの内、横方向に電流が流れるものがＬＤＭＯＳトランジスタである。この場合のＬＤはＬａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄの略称である。ＬＤＭＯＳトランジスタは電源回路やドライバー回路等に広く採用されている。
ゲートチャネル層に隣接して、高濃度の不純物が含まれるソース層およびドレイン層を形成するＭＯＳトランジスタにおいては、ドレイン層に逆バイアスを印加したとき、ドレイン層から下側の半導体層への空乏層は、半導体層の不純物濃度に応じて拡がっていく。
しかし、ゲートチャネル層と隣接するドレイン層から、ゲートチャネル層となる半導体層への横方向の空乏層は、ゲート電極とドレイン層の電界が影響して十分拡がる事ができない。従って、ドレイン層下方向に比し、ドレイン層横方向の電界強度がはるかに大きくなり絶縁破壊を起こしてしまうため、高耐圧ＭＯＳトランジスタの実現が困難であった。
この問題を解決するため、ゲート絶縁膜の膜厚を厚くしゲート電極からの電界を弱める対処が行われる。しかし、微細化の進展と共にゲート絶縁膜は薄膜化の方向に向かい、それに対処する方法として、いわゆるオフセットゲート構造が採用されてきた。
即ち、ゲートチャネル層から高濃度のドレイン層を離した構成である。この場合、ゲートチャネル層と高濃度ドレイン層の間に、ドレイン層と同型の不純物でドレイン層より低濃度の、いわゆるドリフト層を形成し、高濃度ドレイン層から横方向へ空乏層が拡がりやすくして横方向の電界強度を弱め、耐圧の改善を図ってきた。
図８に従来のオフセットゲート構造ＬＤＭＯＳトランジスタの断面を示す。Ｐ型半導体基板５１にＮ型エピタキシャル層または深いＮ型ウエル層からなるＮ型半導体層５２が形成される。Ｎ型半導体層５２にはＰ型ウエル層５３が形成され、Ｐ型ウエル層５３にはＰ型ボディ層５４が形成される。
また、Ｐ型ボディ層５４にはＮ＋型ソース層５５が、Ｐ型ウエル層５３にはＮ＋型ドレイン層５６が形成される。Ｎ＋型ソース層５５の形成領域とＮ＋型ドレイン層５６の形成領域とはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）法による素子分離膜５７で分離される。
素子分離膜５７の直下にはＰ型ボディ層５４からＮ＋型ドレイン層５６まで延在するＮ−型ドレイン層５８が形成される。Ｎ−型ドレイン層５８は電界緩和層として機能し、ＬＤＭＯＳトランジスタのソース−ドレイン間絶縁破壊電圧ＢＶＤＳを決定する。
Ｎ＋型ソース層５５の端部から素子分離膜５７上までゲート絶縁膜５９を介してゲート電極６０が形成される。また、ゲート電極６０等を被覆する層間絶縁膜６１に形成されたコンタクトホールを介して、Ｎ＋型ソース層５５と接続するソース電極６２、Ｎ＋型ドレイン層５６と接続するドレイン電極６３が形成される。更に、この上に必要に応じ多層配線構造、パッシベーション膜が形成されＬＤＭＯＳトランジスタが完成する。
このようなオフセットゲート構造のＤＭＯＳトランジスタに関しては特許文献１および特許文献２にその構成及び耐圧改善方法が記載されている。
特開平１０−２３３５０８号公報 特開平０８−２３６７５４号公報
オフセットゲート構造のＬＤＭＯＳトランジスタは該ＬＤＭＯＳトランジスタの高耐圧化を目的とするもので特許文献１等も耐圧改善を目的とする内容を開示している。しかし、近年電子機器の低電圧化、小型化が一層進む中、高耐圧化に加えスイッチング速度の高速化が求められている。高速化の要求に伴いＬＤＭＯＳトランジスタのスイッチング損失低減への要求が強まっている。係るスイッチング損失低減への要求に応えるＬＤＭＯＳトランジスタの開発が課題となる。
本発明の半導体装置は、ＬＤＭＯＳトランジスタに係る半導体装置であって、第１導電型の半導体基板に形成された第２導電型の半導体層と、前記半導体層に形成された第１導電型のウエル層と、前記ウエル層上に形成された複数の素子分離膜と、前記素子分離膜の中央部分に形成された開口溝と、前記開口溝内の前記ウエル層に形成された第１導電型のボディ層と、前記開口溝の側壁からゲート絶縁膜を介して開口溝の内側に向かって形成されたゲート電極と、前記ボディ層に形成された第２導電型のソース層と、２つの前記素子分離膜に挟まれた領域の前記ウエル層に形成された第２導電型のドレイン層と、前記素子分離膜の下方の前記ウエル層に前記ボディ層から前記ドレイン層まで延在して形成された第２導電型のドリフト層と、を具備することを特徴とする。
また、本発明の半導体装置は、前記ボディ層が前記ゲート電極をマスクとして不純物イオンを斜めイオン注入することにより形成されたことを特徴とする。
また、本発明の半導体装置は、前記開口溝が第１開口溝と該第１開口溝と重畳してそれより大きな幅からなる第２開口溝により形成されることを特徴とする。
また、本発明の半導体装置は、前記ボディ層が前記第１開口溝から不純物イオンをイオン注入することにより形成されたことを特徴とする。
本発明の半導体装置製造方法は、ＬＤＭＯＳトランジスタに係る半導体装置であって、第１導電型の半導体基板に第２導電型の半導体層を形成する工程と、前記半導体層に第１導電型のウエル層を形成する工程と、前記ウエル層上に複数の素子分離膜を形成する工程と、前記素子分離膜の中央部分に開口溝を形成する工程と、前記開口溝内の前記ウエル層に第１導電型のボディ層を形成する工程と、前記開口溝の側壁からゲート絶縁膜を介して開口溝の内側に向かってゲート電極を形成する工程と、前記ボディ層に第２導電型のソース層を形成する工程と、２つの前記素子分離膜に挟まれた領域の前記ウエル層に第２導電型のドレイン層を形成する工程と、前記素子分離膜の下方の前記ウエル層に前記ボディ層から前記ドレイン層まで延在して第２導電型のドリフト層を形成する工程と、を有することを特徴とする。
また、本発明の半導体装置製造方法は、前記ボディ層を前記ゲート電極をマスクとして不純物イオンを斜めイオン注入することにより形成することを特徴とする。
また、本発明の半導体装置製造方法は、前記開口溝を第１開口溝と該第１開口溝と重畳してそれより大きな幅からなる第２開口溝により形成することを特徴とする。
また、本発明の半導体装置製造方法は、前記ボディ層を前記第１開口溝から不純物イオンをイオン注入することにより形成することを特徴とする。
本発明による半導体装置及びその製造方法によれば、スイッチング損失の少ないＬＤＭＯＳトランジスタからなる半導体装置の製造が可能となる。
本発明の第１及び第２の実施形態における半導体装置及びその製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第１の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態における半導体装置の製造方法を示す断面図である。 従来の半導体装置を示す断面図である。
〔第１の実施形態〕
本発明の第１の実施形態について図１に基づいて説明する。図１は本実施形態における半導体装置及びその製造方法を示す断面図である。本実施形態の半導体装置に係るＬＤＭＯＳトランジスタにおいては、先ず、Ｐ型半導体基板１上にＮ型エピタキシャル層または深く拡散されたＮ型ウエル層からなるＮ型半導体層２が形成される。
Ｎ型半導体層２にはＰ型ウエル層３が形成され、該Ｐ型ウエル層３の表面には複数の素子分離膜４が形成される。素子分離膜４の中央部には開口溝５が形成され、該開口溝５内にはその両側壁から該開口溝の内側に向かってゲート絶縁膜６を介して２つの分離したゲート電極７が形成される。
開口溝５内のＰ型ウエル層３にはＰ型ボディ層８が形成され、該Ｐ型ボディ層８にはＮ＋型ソース層９が形成される。また、２つの素子分離膜４に挟まれたＰ型ウエル層３にはＮ＋型ドレイン層１０が形成される。更に、素子分離膜４の下方のＰ型ウエル層３にはＰ型ボディ層８からＮ＋型ドレイン層１０まで延在する電界緩和層として機能するＮ−型ドリフト層１１が形成される。
素子分離膜４等を含むＰ型半導体基板１の表面を被覆する層間絶縁膜１２に形成されたコンタクトホールを介してＮ＋型ソース層９と接続されるソース電極１３、Ｎ＋型ドレイン層１０と接続されるドレイン電極１４が形成される。
係る構造からなる本実施形態の半導体装置に係るＬＤＭＯＳトランジスタの特徴を、図８に示す従来のＬＤＭＯＳトランジスタと比較して以下に説明する。全体的構成は従来のＬＤＭＯＳトランジスタも本実施形態のＬＤＭＯＳトランジスタも変わらない。本実施形態ではＰ型ボディ層８をゲート電極７をマスクにしてボロン（Ｂ）等の不純物イオンを斜めイオン注入しているが、従来のＰ型ボディ層５４も微細化を追求する中、同様にゲート電極６０をマスクにしてボロン（Ｂ）等の不純物イオンを斜めイオン注入している。
しかし、部分的に見た場合、本実施形態のゲート電極７とゲート絶縁膜６を介して対峙する図１に示す領域ＡのＮ−型ドリフト層１１の幅が、従来のゲート電極６０とゲート絶縁膜５９を介して対峙する図８に示す領域ＢのＮ−型ドリフト層５８の幅に比べ狭くなる点が大きく異なる。
ゲート電極７と、該ゲート電極７とゲート絶縁膜６を介して対峙する領域ＡのＮ−型ドリフト層１１とは、ＬＤＭＯＳトランジスタのドレイン−ゲート間容量ＣＧＤを構成する。従って、本実施形態のＬＤＭＯＳトランジスタのドレイン−ゲート間容量ＣＧＤは従来のＬＤＭＯＳトランジスタのドレイン−ゲート間容量ＣＧＤより小さな値になる。
ドレイン−ゲート間容量ＣＧＤはいわゆるミラー容量としてＬＤＭＯＳトランジスタの入力容量ＣＩＮを増大させる。入力容量ＣＩＮは、ゲート−ソース間容量をＣＧＳ、電圧利得ＡＶとするとＣＩＮ＝ＣＧＳ＋（１−ＡＶ）ＣＧＤという形でＬＤＭＯＳトランジスタの入力容量ＣＩＮを増大させる方向にフィードバックされ、高速スイッチング特性の劣化を招くことになる。
従って、ＬＤＭＯＳトランジスタの高速化のためにはドレイン−ゲート間容量ＣＧＤは小さくする必要がある。
本実施形態のＬＤＭＯＳトランジスタのゲート電極７とゲート絶縁膜６を介して対峙する領域ＡのＮ−型ドリフト層１１の幅が従来のＬＤＭＯＳトランジスタのゲート電極６０とゲート絶縁膜５９を介して対峙する領域ＢのＮ−型ドリフト層５８の幅に比べ狭くなる理由について以下に説明する。
前述の如く本実施形態のＰ型ボディ層８も従来のＰ型ボディ層５４もボロン（Ｂ）等をそれぞれゲート電極７、ゲート電極６０をマスクとして斜めイオン注入して形成することに変わりはない。しかし、マスクとなるゲート電極７とゲート電極６０の形成方法が異なる。
従来の場合は、素子分離膜５７のパターンを基準にマスク合わせを行い、レジストマスクを使用してゲート絶縁膜５９上から素子分離膜５７上に延在するゲート電極６０が形成される。このとき、素子分離膜５７上からゲート絶縁膜５９上に延在しているゲート電極６０の幅を、マスク合わせ精度を考慮した分大きくとっている。
ゲート電極６０をマスクとしてＰ型ボディ層５４形成のためボロン（Ｂ）等を斜めイオン注入する際、Ｐ型ボディ層５４の先端部がＬＯＣＯＳ法により形成された素子分離膜５７のバーズビーク部分に隣接した領域に形成されたり、素子分離膜５７の下まで侵入したりしないようにするためである。
バーズビーク部分に隣接した領域にＰ型ボディ層５４の先端部がかかるとその部分のＰ型ボディ層５４とＮ−型ドリフト層５８で形成されるＰＮ接合がリーク電流成分のある不完全な接合になる。また、Ｐ型ボディ層５４の先端部が厚い素子分離膜５７の下方まで延在して形成されるとゲート電圧でチャネル形成の制御ができなくなるからである。
それに対して、本実施形態のＬＤＭＯＳトランジスタでは素子分離膜４の中央部分に形成した開口溝５の両側壁から開口溝５の内側に向かい、ゲート絶縁膜６を介してゲート電極７を形成している。ゲート電極７は開口溝５を含むＰ型半導体基板１上を被覆する所定の膜厚からなるポリシリコン膜をエッチバックしてセルフアラインで形成している。
そのため素子分離膜４の端部となる開口溝５の側壁からゲート電極７の先端までの距離は、ポリシリコンの膜厚ばらつきやエッチバックのばらつき分だけばらつくだけであり、従来のゲート電極６０のマスク合わせのばらつきに比べ小さい。本実施形態の場合は素子分離膜４の中央部分に開口溝５を形成しているため、その中に形成されるＰ型ボディ層８が素子分離膜４の両端に形成されるバーズビークと遭遇することもない
従って、本実施形態のＬＤＭＯＳトランジスタのゲート電極７とゲート絶縁膜６を介して対峙する領域ＡのＮ−型ドリフト層１１の幅は従来のＬＤＭＯＳトランジスタのゲート電極６０とゲート絶縁膜５９を介して対峙する領域ＢのＮ−型ドリフト層５８の幅に比べ狭くできる。結果的に本実施形態のＬＤＭＯＳトランジスタのドレイン−ゲート間容量ＣＧＤは従来のＬＤＭＯＳトランジスタのドレイン−ゲート間容量ＣＧＤより小さな値にすることができ、高速化の要求に応えることができる。
なお、本実施形態のＬＤＭＯＳトランジスタはゲート電極７の形成をセルフアラインで行うため、従来のようなマスク合わせ精度を考慮したゲート長にする必要がない分、チップサイズの縮小も可能になる。
本実施形態の半導体装置の製造方法について以下に図１〜図４に基づいて説明する。図２に示すように、Ｐ型半導体基板１を準備し、該Ｐ型半導体基板１にＮ型半導体層２を形成する。Ｎ型半導体層２は所定のエピタキシャル法でＮ型エピタキシャル層を形成してもよいし、リン（Ｐ）等をイオン注入してから熱拡散処理を行い深いＮ型ウエル層を形成しても良い。
次に、Ｎ型半導体層２の所定の領域にボロン（Ｂ）等をイオン注入し、必要に応じ熱拡散してＰ型ウエル層３を形成する。Ｐ型ウエル層３の所定の位置にリン（Ｐ）等をイオン注入し、所定のＬＯＣＯＳ法により複数の素子分離膜４を形成する。素子分離膜４の幅は、従来の素子分離膜５７の２倍程度の幅に形成する。また、素子分離膜４の下方から素子分離膜４の形成されない領域の一部まで延在するＮ−型ドレイン層１１が形成される。
次に、図３に示すように、素子分離膜４の中央部領域に所定の異方性ドライエッチングにより開口溝５を形成する。左右に分断されたそれぞれの素子分離膜４の幅は従来のＬＤＭＯＳトランジスタの素子分離膜５７の幅と略同等である。開口溝５に露出したＮ−型ドリフト層１１等にはゲート絶縁膜６を形成する。
次に、開口溝５を含むＰ型半導体基板１の表面に所定のＣＶＤ法によりポリシリコン膜を堆積する。ポリシリコン膜にはリン（Ｐ）が所定の不純物源から熱拡散等される。次に、ポリシリコン膜をその表面から全面エッチバックすることにより、開口溝５の両側壁からゲート絶縁膜６を介して開口溝５の内側に向かう分離した２つのゲート電極７を形成する。ゲート電極７の開口溝５の側壁からゲート電極７の先端部までの幅はポリシリコンの膜厚とＬＯＣＯＳ法により形成された素子分離膜４の膜厚で決定される。
次に、ゲート電極７をマスクにしてボロン（Ｂ）等を斜めイオン注入し熱処理をすることによりＮ−型ドリフト層１１からＰ型ウエル層３の内部まで延在するＰ型ボディ層８を形成する。このとき、Ｐ型ボディ層８が素子分離膜４の下方まで形成されない条件でイオン注入及び熱処理を行う。
次に、図４に示すように、ゲート電極７をマスクにしてセルフアラインで砒素（ＡＳ）等をイオン注入してＰ型ボディ層８にＮ＋型ソース層９を形成する。同時に、素子分離膜４をマスクにして２つの素子分離膜４の間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。このＮ＋型ドレイン層１０は必要に応じてＮ−型ドリフト層１１で覆っても良い。
次に、図１に示すように、素子分離膜４を含むＰ型半導体基板１の表面全面に所定のＣＶＤ法によりシリコン酸化膜およびＢＰＳＧ膜等からなる層間絶縁膜１２を堆積する。必要に応じ不図示の平坦化処理を行ってから所定のフォトエッチング工程を経てコンタクトホールを形成する。
次に、スパッタ法等によりアルミニューム等の金属膜を堆積してから所定のフォトエッチング工程を経てＮ＋型ソース層９と接続するソース電極１３、Ｎ＋型ドレイン層１０と接続するドレイン電極１４を形成する。ゲート電極７も同じくコンタクトホールを介して
不図示のゲート引き出し電極により上層に引き出される。
必要に応じ、多層配線を形成し、最上層にパッシベーション膜を形成することにより半導体装置は完成する。
［第２の実施形態］
本発明の第２の実施形態について以下に説明する。本実施形態の半導体装置に係るＬＤＭＯＳトランジスタの断面構造は第１の実施形態と同様である。従って、効果も同様である。製造方法だけが一部異なる。
本実施形態の半導体装置の製造方法について、第１の実施形態と異なる製造工程を中心に、図５〜図７に基づいて以下に説明する。素子分離膜４を形成するところまでは第１の実施形態の図２と同じである。
次に図５に示すように、フォトレジスト膜、またはシリコン酸化膜からなる素子分離膜４に対してエッチング選択性の高いシリコン窒化膜等からなるエッチングマスク１５により、素子分離膜４に第１開口溝５ａを所定の異方性ドライエッチング等により形成する。この場合、第１開口溝５ａの幅は第１の実施形態の開口溝５の幅より狭い。
次に、エッチングマスク１５等をマスクとしてボロン（Ｂ）等をイオン注入して第１開口溝５ａ内に露出したＮ−型ドリフト層１１にＰ型デポ層８ａを形成する。この場合、イオン注入は斜め注入ではなく、通常の垂直注入となる。
次に、図６に示すように、エッチングマスク１５をその表面全面から等方性エッチングし、素子分離膜４の第１開口溝５ａの側壁と面一であったエッチングマスク１５の端面を素子分離膜４上で後退させる。この結果、エッチングマスク１５の開口は広くなり素子分離膜４の一部がエッチングマスク１５の端部から露出する。
次に、図７に示すように、開口幅の大きくなったエッチングマスク１５により、該露出した素子分離膜４に対して所定の異方性エッチングを施し、第１の開口溝５ａに重畳する形で第２の開口溝５ｂを形成する。第２の開口溝５ｂの幅は第１の実施形態の開口溝５と略同一である。
以降の工程は、Ｐ型デポ層８ａから後続の熱処理によりＰ型ボディ層８が形成される点を除いて第１の実施形態と同様である。本実施形態によればＰ型ボディ層８の形成を、第１の実施形態で行うボロン（Ｂ）等の斜めイオン注入によることなく通常の垂直イオン注入で形成できる。
１ Ｐ型半導体基板 ２ Ｎ型半導体層 ３ Ｐ型半導体層 ４ 素子分離膜
５ 開口溝 ５ａ 第１開口溝 ５ｂ 第２開口溝 ６ ゲート絶縁膜
７ ゲート電極 ８ Ｐ型ボディ層 ９ Ｎ＋型ソース層
１０ Ｎ＋型ドレイン層 １１ Ｎ−型ドリフト層 １２ 層間絶縁膜
１３ ソース電極 １４ ドレイン電極 １５ エッチングマスク
５１ Ｐ型半導体基板 ５２ Ｎ型半導体層 ５３ Ｐ型ウエル層
５４ Ｐ型ボディ層 ５５ Ｎ＋型ソース層 ５６ Ｎ＋型ドレイン層
５７ 素子分離膜 ５８ Ｎ−型ドリフト層 ５９ ゲート絶縁膜
６０ ゲート電極 ６１ 層間絶縁膜 ６２ ソース電極 ６３ ドレイン電極

Claims (8)

  1. ＬＤＭＯＳトランジスタに係る半導体装置であって、
    第１導電型の半導体基板に形成された第２導電型の半導体層と、
    前記半導体層に形成された第１導電型のウエル層と、
    前記ウエル層上に形成された複数の素子分離膜と、
    前記素子分離膜の中央部分に形成された開口溝と、
    前記開口溝内の前記ウエル層に形成された第１導電型のボディ層と、
    前記開口溝の側壁からゲート絶縁膜を介して開口溝の内側に向かって形成されたゲート電極と、
    前記ボディ層に形成された第２導電型のソース層と、
    ２つの前記素子分離膜に挟まれた領域の前記ウエル層に形成された第２導電型のドレイン層と、
    前記素子分離膜の下方の前記ウエル層に前記ボディ層から前記ドレイン層まで延在して形成された第２導電型のドリフト層と、を具備することを特徴とする半導体装置。
  2. 前記ボディ層が前記ゲート電極をマスクとして不純物イオンを斜めイオン注入することにより形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記開口溝が第１開口溝と該第１開口溝と重畳してそれより大きな幅からなる第２開口溝により形成されることを特徴とする請求項１に記載の半導体装置。
  4. 前記ボディ層が前記第１開口溝から前記ウエル層内に不純物イオンをイオン注入することにより形成されたことを特徴とする請求項３に記載の半導体装置。
  5. ＬＤＭＯＳトランジスタに係る半導体装置であって、
    第１導電型の半導体基板に第２導電型の半導体層を形成する工程と、
    前記半導体層に第１導電型のウエル層を形成する工程と、
    前記ウエル層上に複数の素子分離膜を形成する工程と、
    前記素子分離膜の中央部分に開口溝を形成する工程と、
    前記開口溝内の前記ウエル層に第１導電型のボディ層を形成する工程と、
    前記開口溝の側壁からゲート絶縁膜を介して開口溝の内側に向かってゲート電極を形成する工程と、
    前記ボディ層に第２導電型のソース層を形成する工程と、
    ２つの前記素子分離膜に挟まれた領域の前記ウエル層に第２導電型のドレイン層を形成する工程と、
    前記素子分離膜の下方の前記ウエル層に前記ボディ層から前記ドレイン層まで延在して第２導電型のドリフト層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  6. 前記ボディ層を前記ゲート電極をマスクとして不純物イオンを斜めイオン注入することにより形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記開口溝を第１開口溝と該第１開口溝と重畳してそれより大きな幅からなる第２開口溝により形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記ボディ層を前記第１開口溝から前記ウエル層内に不純物イオンをイオン注入することにより形成することを特徴とする請求項７に記載の半導体装置の製造方法。
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