WO2017175544A1 - 半導体装置およびその製造方法 - Google Patents

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奨悟 池浦
野中　裕介
振一郎 柳
誠二 野間
晋也 櫻井
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株式会社デンソー
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    • H01L29/772—Field effect transistors
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure

Definitions

  • the present disclosure relates to a semiconductor device having LDMOS (abbreviation of laterally diffused metal oxide semiconductor), and is suitably applied to, for example, a semiconductor device in which PchMOSFET and NchMOSFET are mixedly mounted on the same substrate and a manufacturing method thereof.
  • LDMOS abbreviation of laterally diffused metal oxide semiconductor
  • LDMOS for example, a gate insulating film composed of a LOCOS (abbreviation of local oxidation of silicon) film for element isolation has been developed.
  • LOCOS abbreviation of local oxidation of silicon
  • LDMOS what is shown by patent document 1 is proposed as LDMOS.
  • an n-type well layer is provided on the surface of a p-type semiconductor substrate, an n-type base region is formed in the surface layer portion of the n-type well layer, and the p-type is terminated in the n-type base region.
  • a source region is formed.
  • a p-type low concentration diffusion layer corresponding to the buffer layer is formed in the surface layer portion of the n-type well layer at a position away from the n-type base region, and the p-type drain is terminated in the p-type low concentration diffusion layer.
  • a region is formed.
  • a LOCOS film and a gate insulating film are formed between the p-type source region and the p-type drain region, and a gate electrode is formed on these surfaces.
  • a p-type surface diffusion layer is connected to a portion of the n-type well layer located between the n-type base region and the buffer layer, that is, a surface layer portion in a so-called accumulation region so as to connect the n-type base region and the buffer layer. Forming.
  • a breakdown voltage is reduced. That is, in the structure in which the p-type surface diffusion layer is formed in the accumulation region, a portion where the p-type surface diffusion layer and the p-type low-concentration diffusion layer corresponding to the buffer layer overlap and a relatively high concentration occurs. For this reason, the equipotential lines are concentrated so as to pass through a relatively high concentration region, a dense region is generated in the equipotential distribution of the LDMOS, and the breakdown voltage is reduced due to the electric field concentration.
  • the gate insulating film when the gate insulating film is composed of a LOCOS film or an STI film in the LDMOS, the gate insulating film becomes a thick film, so that the threshold voltage Vt increases and the operating voltage of the circuit incorporating the LDMOS increases.
  • CVD chemical vapor deposition
  • the film is formed by CVD (chemical vapor deposition) rather than thermal oxidation like a LOCOS film, and it is not a dense film compared to a LOCOS film, so it achieves the same reliability as a LOCOS film. In order to do so, more thickness is required. For this reason, the problem that the threshold voltage Vt becomes high becomes more remarkable.
  • a semiconductor substrate having a first conductivity type semiconductor layer, a first conductivity type body layer formed in the semiconductor layer and having a higher impurity concentration than the semiconductor layer, A second conductivity type source region terminated in the body layer and formed in a surface layer portion of the body layer; a second conductivity type drift layer disposed away from the body layer in the semiconductor layer; and A drain region of the second conductivity type formed at a higher impurity concentration than the drift layer, a gate insulating film disposed between the source region and the drain region, and a body layer of the gate insulating film A second conductivity type channel LDMOS having a gate electrode formed on a portion corresponding to the portion, a source electrode connected to the source region, and a drain electrode connected to the drain region; Of the body layer, the portion in contact with the gate insulating film is a portion constituting the channel region, and the portion constituting the channel region contains the second conductivity type impurity, and the remaining portion of the body layer.
  • the buried region is provided in the surface layer portion of the body layer of the LDMOS of the second conductivity type channel.
  • the threshold voltage Vt can be lowered.
  • the first conductivity type impurity concentration can be kept relatively high in the part other than the buried region in the body layer, the threshold voltage Vt can be lowered with the on-breakdown voltage secured.
  • the accumulation region is constituted by the semiconductor layer of the first conductivity type, a portion having a high concentration is partially formed in the drift layer as in the case of forming the P-type surface diffusion layer disclosed in Patent Document 1. None happen. Therefore, it is possible to prevent the breakdown voltage from being lowered due to the concentration of the electric field in a distribution in which the equipotential lines are concentrated, as in the case where a portion having a high concentration is generated in the drift layer.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the Nch MOSFET shown in FIG. 1. It is sectional drawing which showed the manufacturing process following FIG. 3A. It is sectional drawing which showed the manufacturing process following FIG. 3B.
  • FIG. 3D is a cross-sectional view showing a manufacturing step following FIG. 3C. It is sectional drawing which showed the manufacturing process following FIG. 3D. It is sectional drawing which showed the manufacturing process following FIG. 3E. It is sectional drawing which showed the manufacturing process following FIG. 3F.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the Pch MOSFET shown in FIG. 2. It is sectional drawing which showed the manufacturing process following FIG. 4A. It is sectional drawing which showed the manufacturing process following FIG. 4B. It is sectional drawing which showed the manufacturing process following FIG. 4C. It is sectional drawing which showed the manufacturing process following FIG. 4D. It is sectional drawing which showed the manufacturing process following FIG. 4E. It is sectional drawing which showed the manufacturing process following FIG. 4F. It is sectional drawing which showed the manufacturing process following FIG. 4G. It is sectional drawing which showed the manufacturing process following FIG. 4H.
  • a first embodiment will be described.
  • a semiconductor device in which a Pch MOSFET and an Nch MOSFET are mixedly mounted on the same substrate will be described as a semiconductor device provided with an LDMOS.
  • the Nch type LDMOS (hereinafter simply referred to as NchMOSFET) 10 shown in FIG. 1 and the Pch type LDMOS (hereinafter simply referred to as PchMOSFET) 20 shown in FIG. 2 are mixedly mounted on the same substrate. It is configured.
  • FIGS. 1 and 2 show cross sections of different regions of the semiconductor device of this embodiment, respectively.
  • the Nch MOSFET 10 and the Pch MOSFET 20 shown in these drawings are both mounted on the same substrate, that is, in one chip. Yes.
  • the semiconductor device of this embodiment is formed using an SOI (Silicon On On Insulator) substrate 30 as a semiconductor substrate.
  • the SOI substrate 30 has an SOI structure in which an active layer 33 is provided via a buried oxide film 32 on a support substrate 31 made of a semiconductor such as silicon.
  • an N-type silicon substrate having a predetermined impurity concentration is used as the active layer 33.
  • An Nch MOSFET 10 and a Pch MOSFET 20 are formed for the active layer 33.
  • the Nch MOSFET 10 and the Pch MOSFET 20 are isolated by an element isolation structure or the like.
  • the Nch MOSFET 10 includes a P-type body layer 11 formed on the surface layer portion of the active layer 33 and an N-type source region 12 formed on the surface layer portion of the P-type body layer 11. Yes.
  • the N-type source region 12 is terminated in the P-type body layer 11, and the surface portion is an N + -type contact region 12a having an N-type impurity concentration higher than that of the lower layer portion, and the N + -type contact region 12a Are exposed on the surface of the active layer 33.
  • an N-type drift layer 13 is formed at a position away from the P-type body layer 11 in the surface layer portion of the active layer 33, and an N-type buffer layer 14 is formed inside the N-type drift layer 13.
  • the N-type buffer layer 14 is formed to terminate at the surface of the N-type drift layer 13, and has an N-type impurity concentration higher than that of the N-type drift layer 13.
  • the surface portion of the N-type buffer layer 14, N + -type drain region 15 is an impurity concentration is higher than N-type buffer layer 14 has been formed, N + -type drain region 15 from the surface of the active layer 33 It is exposed.
  • the STI film 16 is formed between the N + type contact region 12 a and the N + type drain region 15 in the active layer 33.
  • the STI film 16 is formed by embedding an insulating film 16 b in a trench 16 a formed for the active layer 33.
  • the STI film 16 constitutes a gate insulating film, and the source and drain are insulated and separated.
  • a gate electrode 17 made of doped polysilicon or the like is formed on the surface of the STI film 16.
  • the gate electrode 17 is at least a position facing the surface of the P-type body layer 11 in contact with the STI film 16, that is, between the N-type source region 12 and the active layer 33 in the surface portion of the P-type body layer 11. It is formed at a position facing the position. Therefore, when a gate voltage is applied to the gate electrode 17, a channel is formed on the surface of the P-type body layer 11.
  • the surface of the gate electrode 17 is covered with an insulating film 18, and a source electrode 19a and a drain electrode 19b are further formed thereon, and a gate wiring is also formed in a cross section different from that in FIG.
  • the source electrode 19a is in contact with the N + -type contact region 12a
  • the drain electrode 19b is in contact with the N + -type drain region 15.
  • the gate wiring is connected to the gate electrode 17 through a contact hole or the like formed in the insulating film 18 so that a desired gate voltage can be applied to the gate electrode 17 from the outside through the gate wiring. With such a structure, the Nch MOSFET 10 is configured.
  • the Pch MOSFET 20 includes an N-type body layer 21 formed on the surface layer portion of the active layer 33 and a P-type source region 22 formed on the surface layer portion of the N-type body layer 21.
  • the P-type source region 22 is terminated in the N-type body layer 21, and the surface portion is a P + -type contact region 22a having a P-type impurity concentration higher than that of the lower layer portion, and the P + -type contact region 22a Is exposed from the surface of the active layer 33.
  • the carrier concentration is lower in the portion located between the P-type source region 22 and the active layer 33 in the surface portion of the N-type body layer 21 than in other portions of the N-type body layer 21.
  • a buried N-type region 21a is formed.
  • the buried N-type region 21a is formed by injecting a P-type impurity into the surface portion of the N-type body layer 21, and a part of the N-type impurity is offset by the P-type impurity, thereby lowering the carrier concentration. It has been made.
  • a P-type drift layer 23 is formed at a position away from the N-type body layer 21 in the surface layer portion of the active layer 33, and a P-type buffer layer 24 is formed inside the P-type drift layer 23.
  • the P-type buffer layer 24 is formed to terminate at the surface of the P-type drift layer 23, and has a higher p-type impurity concentration than the p-type drift layer 23.
  • the surface layer portion of the P-type buffer layer 24, from the surface of the P-type P + -type drain region 25 is an impurity concentration is higher than the buffer layer 24 is formed, P + -type drain region 25 is an active layer 33 It is exposed.
  • an STI film 26 is formed between the N + -type contact region 22 a and the P + -type drain region 25 in the active layer 33.
  • the STI film 26 is formed by embedding an insulating film 26 b in a trench 26 a formed for the active layer 33.
  • the STI film 26 constitutes a gate insulating film, and the source and drain are insulated and separated.
  • a gate electrode 27 made of doped polysilicon or the like is formed on the surface of the STI film 26.
  • the gate electrode 27 is at least a position facing the surface of the N-type body layer 21 in contact with the STI film 26, that is, between the P-type source region 22 and the active layer 33 in the surface portion of the N-type body layer 21. It is formed at a position facing the position. For this reason, when a gate voltage is applied to the gate electrode 27, a channel is formed on the surface of the N-type body layer 21.
  • the surface of the gate electrode 27 is covered with an insulating film 28, on which a source electrode 29a and a drain electrode 29b are further formed, and a gate wiring is also formed in a cross section different from that in FIG.
  • the source electrode 29a is in contact with the N + -type contact region 22a
  • the drain electrode 29b is in contact with the P + -type drain region 25.
  • the gate wiring is connected to the gate electrode 27 through a contact hole or the like formed in the insulating film 28, and a desired gate voltage can be applied to the gate electrode 27 from the outside through the gate wiring. With such a structure, the Pch MOSFET 20 is configured.
  • the buried N-type region 21a is formed on the surface portion of the N-type body layer 21, but the accumulation region formed between the N-type body layer 21 and a P-type drift layer 23 described later. It is not formed in the upper layer part. For this reason, the accumulation region is N-type also in the portion in contact with the STI film 26.
  • the width of the accumulation region that is, the distance between the N-type body layer 21 and the P-type drift layer 23 is appropriately set based on the withstand voltage design and the Id-Vd characteristics of the MOSFET, that is, the design of the ease of current flow. .
  • the Nch MOSFET 10 and the Pch MOSFET 20 are configured, and these are formed together on the same SOI substrate 30 to configure the semiconductor device according to the present embodiment.
  • FIGS. 3A to 3H and FIGS. 4A to 4I show the manufacturing process of the Nch MOSFET 10 and FIGS. 4A to 4I show the manufacturing process of the Pch MOSFET 20, but the Nch MOSFET 10 and the Pch MOSFET 20 are not manufactured in separate processes, but are partially manufactured. It is manufactured while performing the same process. Therefore, the manufacturing process of the Nch MOSFET 10 will be described first, and the relationship with the manufacturing process of the Nch MOSFET 10 will be described later when the manufacturing process of the Pch MOSFET 20 is described later.
  • the manufacturing process of the Nch MOSFET 10 will be described.
  • a mask (not shown) in which a region where the STI film 16 is to be formed is formed, and a trench 16a is formed by etching.
  • the trench 16a is filled with an insulating film 16b such as an oxide film by a CVD method, and then the insulating film 16b formed on the surface of the active layer 33 is removed by planarization to leave only in the trench 16a.
  • the STI film 16 is formed.
  • the N-type drift layer 13 is formed by ion-implanting N-type impurities using a mask (not shown) in which a region where the N-type drift layer 13 is to be formed is opened.
  • the N-type buffer layer 14 is formed by ion-implanting N-type impurities using a mask (not shown) in which a region where the N-type buffer layer 14 is to be formed is opened.
  • the N-type buffer layer 14 is formed by further implanting N-type impurities in addition to the N-type impurities implanted when the N-type drift layer 13 is formed.
  • the N-type impurity concentration becomes higher than that.
  • the P-type body layer 11 is formed by ion-implanting P-type impurities using a mask (not shown) in which a region where the P-type body layer 11 is to be formed is opened.
  • the N-type source region 12 is ion-implanted by ion-implanting N-type impurities into one end side of the STI film 16 using a mask (not shown) in which the formation region of the N-type source region 12 is opened.
  • the gate electrode 17 is formed by patterning and remaining on the STI film 16. Then, as shown in FIG. 3H, an N + -type contact region 12 a is formed on one end side of the STI film 16 by ion implantation of N-type impurities, and an N + -type drain region is formed on the other end side of the STI film 16. 15 is formed.
  • the range at the time of ion implantation is made smaller than the thickness of the STI film 16, and the N + -type contact region 12a and the N + -type drain region 15 are formed at positions where the STI film 16 is not formed. .
  • a desired impurity is doped into a desired position of the gate electrode 17 as necessary.
  • a contact hole forming step is performed, and an electrode material is formed and then patterned to form a source electrode 19a, a drain electrode 19b, and a gate wiring (not shown). In this way, the Nch MOSFET 10 can be manufactured.
  • FIG. 4A after preparing the SOI substrate 30, as shown in FIG. 4B, a mask (not shown) in which a region where the STI film 26 is to be formed is formed is formed, and a trench 26a is formed by etching. Then, the trench 26a is filled with an insulating film 26b such as an oxide film by the CVD method, and then the insulating film 26b formed on the surface of the active layer 33 is removed by planarization to leave only in the trench 26a. Thereby, the STI film 26 is formed.
  • 4A and 4B are performed as the same processes as those in FIGS. 3A and 3B.
  • the P-type drift layer 23 is formed by ion-implanting P-type impurities using a mask (not shown) in which a region where the P-type drift layer 23 is to be formed is opened.
  • the P-type buffer layer 24 is formed by ion-implanting P-type impurities using a mask (not shown) in which a region where the P-type buffer layer 24 is to be formed is opened.
  • the P-type buffer layer 24 is formed by further injecting a P-type impurity in addition to the P-type impurity injected when the P-type drift layer 23 is formed. As a result, the P-type impurity concentration becomes higher.
  • the N-type body layer 21 is formed by ion-implanting N-type impurities using a mask 40 in which a region where the N-type body layer 21 is to be formed is opened.
  • a buried N-type region 21a is formed by ion-implanting P-type impurities using the mask 40 used when the N-type body layer 21 is formed as it is.
  • the dose amount of the P-type impurity at this time is such that the N-type body layer 21 does not invert to the P-type, and the implanted P-type impurity and the N-type impurity contained in the N-type body layer 21 are offset.
  • the carrier concentration at that time is set to a desired concentration.
  • the same mask 40 is used at the time of ion implantation for forming the N-type body layer 21 and the buried N-type region 21a, mask displacement does not occur. Accordingly, the N-type body layer 21 and the buried N-type region 21a can be formed without self-alignment.
  • the P-type source region 22 is formed on one end side of the STI film 26.
  • a polysilicon film is formed on the surface of the active layer 33 including the surface of the STI film 26 and the like, and then patterned and left on the STI film 26 to form the gate electrode 27.
  • the process of FIG. 4H is performed as the same process as the process of FIG. 3G.
  • a P + type contact region 22a is formed on one end side of the STI film 26 by ion implantation of a P type impurity, and a P + type drain region is formed on the other end side of the STI film 26. 25 is formed.
  • the range at the time of ion implantation is made smaller than the thickness of the STI film 26, and the P + -type contact region 22a and the P + -type drain region 25 are formed at positions where the STI film 26 is not formed. .
  • a desired impurity is doped into a desired position of the gate electrode 27 as necessary.
  • a contact hole forming step is performed, and an electrode material is formed and then patterned to form a source electrode 29a, a drain electrode 29b, and a gate wiring (not shown). In this way, the Pch MOSFET 20 can be manufactured.
  • both the Nch MOSFET 10 and the Pch MOSFET 20 operate when a predetermined gate voltage is applied to the gate electrodes 17 and 27.
  • the P-type body layer 11 is located below the gate electrode 17, that is, in a portion in contact with the STI film 16 constituting the gate insulating film. Electrons are attracted to each other to form an inversion layer. As a result, an operation of passing a current between the source and the drain is performed.
  • the PchMOSFET 20 since the PchMOSFET 20 includes the buried N-type region 21a with respect to the N-type body layer 21, the carrier concentration is lower than that of other parts of the N-type body layer 21, and the inversion is further reversed. A layer is easily formed. Therefore, even if the thickness of the STI film 26 is increased, it is possible to suppress the threshold voltage Vt from increasing, more specifically, the negative voltage, which is the gate voltage, from being increased to a negative value. Thereby, it is possible to suppress an increase in the operating voltage of a circuit incorporating the PchMOSFET 20 provided in the semiconductor device of the present embodiment, and it is possible to reduce power consumption.
  • the STI film 26 when used, since it can be formed simultaneously with the STI structure for element isolation, the manufacturing process can be simplified, but it is not a dense film as compared with the LOCOS film. In order to achieve the same reliability as the LOCOS film, a greater thickness is required. For this reason, the threshold voltage Vt tends to be high, but it is possible to suppress the threshold voltage Vt from increasing by forming the buried N-type region 21a as in the present embodiment. Therefore, it is effective to provide the buried N-type region 21a in the structure using the STI film 26 as a gate insulating film.
  • a channel can be formed at a position slightly deeper than the boundary surface with the STI film 26 in the buried N-type region 21a, and a region with better crystallinity can be formed.
  • a semiconductor device with good characteristics can be obtained by using as a channel.
  • the entire N-type impurity concentration of the N-type body layer 21 is not lowered, but only the surface portion of the N-type body layer 21 is a buried N-type region 21a in which the N-type impurity concentration is lowered. For this reason, the N-type body layer 21 other than the buried N-type region 21a can have a relatively high N-type impurity concentration, and the threshold voltage Vt can be lowered with the on-breakdown voltage secured. It becomes.
  • the buried N-type region 21 a is formed in a part of the N-type body layer 21, but the accumulation region is configured by the N-type active layer 33. That is, an N-type semiconductor having an impurity concentration lower than that of the N-type body layer 21 is disposed between the N-type body layer 21 and the P-type drift layer 23. For this reason, a portion having a high concentration is not formed in the P-type drift layer 23 unlike the case where the P-type surface diffusion layer shown in Patent Document 1 is formed. Therefore, it is possible to prevent the breakdown voltage from being lowered due to the concentration of the electric field due to the distribution in which the equipotential lines are concentrated, as in the case where a portion having a high concentration occurs in the P-type drift layer 23.
  • the amount of P-type impurity implantation may increase and the buried N-type region 21a may become P-type.
  • the accumulation region composed of the N-type semiconductor since the accumulation region composed of the N-type semiconductor is formed, it is possible to prevent the source and drain from being all connected by the P-type layer by interposing the accumulation region. Therefore, an increase in leakage current between the source and drain can be suppressed.
  • the distance between the N-type body layer 21 and the P-type drift layer 23 can be increased by the accumulation region. Therefore, the electric field applied to the PN junction by the N-type body layer 21 and the P-type drift layer 23 at the time of reverse bias is reduced as compared with the case where the N-type body layer 21 and the P-type drift layer 23 are in direct contact with each other. It becomes possible.
  • the P-type drift layer 23 is thermally diffused in the accumulation region by annealing during the manufacturing process. For this reason, the P-type impurity concentration of the P-type drift layer 23 gradually decreases toward the N-type body layer 21 side. That is, unlike the structure in which the P-type drift layer 23 is not formed, the structure in which the impurity concentration is abruptly changed in the PN junction between the P-type buffer layer 24 and the active layer 33 is not obtained. Therefore, the P-type drift layer 23 can be made to function as a RESURF layer, and the electric field applied to the junction between the N-type body layer 21 and the P-type drift layer 23 at the time of reverse bias can be lowered. Vt can be lowered.
  • the structure without the P-type buffer layer 24 may be used. However, even in this case, the above effect can be obtained by forming the P-type drift layer 23. . Also, the Nch MOSFET 10 can have a structure without the N-type buffer layer 14, but even in this case, since the N-type drift layer 23 is formed, the impurity concentration gradually changes. The same effect as above can be obtained.
  • the semiconductor device of this embodiment has a structure in which the Nch MOSFET 10 and the Pch MOSFET 20 are formed on the same substrate, and the active layer 33 is made of an N-type semiconductor.
  • the Nch MOSFET 10 the P-type body layer 11 constituting the channel region is formed by ion-implanting P-type impurities into the N-type active layer 33.
  • the carrier concentration can be easily set low by decreasing the P-type impurity concentration, and the threshold voltage Vt can be easily set low.
  • the conductivity type of the body layer for constituting the channel region is a conductivity type opposite to that of the substrate forming the body layer, here the active layer 33, as shown in FIG.
  • the threshold voltage Vt can be lowered as the dose is increased. Therefore, the threshold voltage Vt can be easily set low.
  • the N-type body layer 21 constituting the channel region is formed by ion-implanting N-type impurities into the N-type active layer 33. For this reason, in addition to the N-type impurity concentration of the active layer 33, N-type impurities are further implanted to form the N-type body layer 21. Even if the N-type impurity concentration is to be lowered, the carrier concentration is set low. It is difficult to set the threshold voltage Vt low. More specifically, when the conductivity type of the body layer for constituting the channel region is the same conductivity type as that of the substrate forming the body layer, here, the active layer 33, as shown in FIG. The threshold voltage Vt increases as the amount increases. Therefore, the threshold voltage Vt cannot be easily set low.
  • the carrier concentration of the buried N-type region 21a can be easily lowered.
  • the threshold voltage Vt can be easily set.
  • the buried N-type region 21 a is provided in the surface layer portion of the N-type body layer 21 of the Pch MOSFET 20.
  • the threshold voltage Vt can be lowered.
  • the N-type impurity concentration of the portion other than the buried N-type region 21a in the N-type body layer 21 is kept relatively high, the threshold voltage Vt can be lowered with the on-breakdown voltage secured. It becomes possible.
  • the accumulation region is constituted by the N-type active layer 33, a part of the P-type drift layer 23 having a high concentration is formed as in the case of forming the P-type surface diffusion layer shown in Patent Document 1. None formed. Therefore, it is possible to prevent the breakdown voltage from being lowered due to the concentration of the electric field due to the distribution in which the equipotential lines are concentrated, as in the case where a portion having a high concentration occurs in the P-type drift layer 23.
  • the buried N-type region 21a is formed in the PchMOSFET 20 that forms the first conductivity type as the N-type, the second conductivity type as the N-type, and forms the P-type channel as the second conductivity-type channel.
  • the second conductivity type channel has a conductivity type opposite to that of the active layer 33. That is, in the case where the second conductivity type channel is configured for the first conductivity type semiconductor, the structure shown in the above embodiment can be applied to the case where the buried region of the first conductivity type is formed.
  • the same effect as in the above embodiment can be obtained by forming a buried P-type region in the surface layer portion of the P-type body layer 11 of the Nch MOSFET 10. it can.
  • the breakdown voltage is improved by providing the N-type MOSFET 13 with the N-type drift layer 13, but the N-type drift layer 13 may not be provided. Further, in the Nch MOSFET 10 and the Pch MOSFET 20, both the N-type buffer layer 14 and the P-type buffer layer 24 are formed, but these may not be provided. Even in the case where the N-type buffer layer 14 is not provided, a structure in which the N + -type drain region 15 is directly disposed in the active layer 33, or in the case where the N-type drift layer 13 is provided, The N + -type drain region 15 may be disposed in the N-type drift layer 13. Similarly, in the case of a structure not including the P-type buffer layer 24, a structure in which the P + -type drain region 25 is directly disposed in the P-type drift layer 23 may be adopted.
  • the SOI substrate 30 is used as a semiconductor substrate having a semiconductor layer for forming an LDMOS, and the active layer 33 configured by a part of the SOI substrate 30 as a first conductivity type semiconductor layer in which the LDMOS is formed.
  • the LDMOS may be formed using a simple silicon substrate. In that case, if the silicon substrate is formed of a first conductivity type semiconductor, for example, an N type, the structure described in the above embodiment may be used when the Nch MOSFET 10 and the Pch MOSFET 20 are formed on the silicon substrate. .
  • each impurity layer is arbitrary, and any impurity layer may be formed first.
  • the ion implantation of the N-type impurity when forming the N-type body layer 21 and the ion implantation of the P-type impurity for partially forming the buried N-type region 21a if the same mask is used, although it may be before and after these, it will carry out continuously.

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Abstract

ＰｃｈＭＯＳＦＥＴ（２０）のＮ型ボディ層（２１）の表層部に埋込Ｎ型領域（２１ａ）を備える。これにより、閾値電圧Ｖｔを低くすることが可能となる。また、Ｎ型ボディ層（２１）のうち埋込Ｎ型領域（２１ａ）以外の部分については、Ｎ型不純物濃度を比較的高いままにできるため、オン耐圧を確保した状態で閾値電圧Ｖｔを低下させることが可能となる。さらに、Ｎ型の活性層（３３）によってアキュムレーション領域が構成されているため、Ｐ型ドリフト層（２３）に部分的に高濃度な部分が形成されることはない。したがって、Ｐ型ドリフト層（２３）に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。

Description

半導体装置およびその製造方法 関連出願への相互参照
　本出願は、２０１６年４月６日に出願された日本特許出願番号２０１６－７６７１９号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、ＬＤＭＯＳ（laterally diffusedmetaloxidesemiconductorの略）を有する半導体装置に関し、例えば同一基板に対してＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを混載した半導体装置およびその製造方法に適用されて好適なものである。
　近年、回路小型化のため、レベルシフタや高耐圧スイッチとして使用されるＬＤＭＯＳに対し、ゲート耐圧の高耐圧化の要望がある。ゲート耐圧が高いと、高い電圧を一度にレベルシフトできることから、レベルシフタにおいてＬＤＭＯＳの素子数を低減できるなど、回路の簡素化が可能になる。
　ＬＤＭＯＳとしては、例えば、ゲート絶縁膜を素子分離用のＬＯＣＯＳ（local oxidationof siliconの略）膜によって構成するものが開発されている。また、近年の低温プロセスに対応して、ＬＯＣＯＳ膜の代替として使用できる高耐圧なＭＯＳＦＥＴの開発も期待されており、ＳＴＩ（Shallow TrenchIsolationの略）膜をゲート酸化膜として用いることも検討されている。
　例えば、ＬＤＭＯＳとして、特許文献１に示されるものが提案されている。このＬＤＭＯＳでは、ｐ型の半導体基板の表面にｎ型ウェル層が備えられ、ｎ型ウェル層の表層部にｎ型ベース領域が形成されていると共にｎ型ベース領域内で終端するようにｐ型ソース領域が形成されている。また、ｎ型ベース領域から離れた位置において、ｎ型ウェル層の表層部にバッファ層に相当するｐ型低濃度拡散層が形成され、ｐ型低濃度拡散層内で終端するようにｐ型ドレイン領域が形成されている。さらに、ｐ型ソース領域とｐ型ドレイン領域の間にＬＯＣＯＳ膜およびゲート絶縁膜が形成されていると共にこれらの表面にゲート電極が形成されている。そして、ｎ型ウェル層のうちのｎ型ベース領域とバッファ層との間に位置する部分、いわゆるアキュムレーション領域における表層部に、ｎ型ベース領域とバッファ層とを繋ぐようにｐ型表面拡散層を形成している。このように、アキュムレーション領域の表層部をｐ型表面拡散層とすることで、ｎ型ウェル層のみで構成する場合よりもオン抵抗の低減が図れるようにしている。
特開２００９－２６７２１１号公報
　しかしながら、アキュムレーション領域にｐ型表面拡散層を形成する場合、耐圧低下を生じさせてしまう。すなわち、アキュムレーション領域にｐ型表面拡散層を形成する構造では、ｐ型表面拡散層とバッファ層に相当するｐ型低濃度拡散層とが重なって比較的高濃度になる部分が発生する。このため、比較的高濃度の領域を通るように等電位線が集中する分布になり、ＬＤＭＯＳの等電位分布に密な領域が発生して、電界集中による耐圧低下が発生する。
　また、ＬＤＭＯＳにおいてゲート絶縁膜をＬＯＣＯＳ膜で構成する場合やＳＴＩ膜によって構成する場合、ゲート絶縁膜が厚い膜になるため、閾値電圧Ｖｔが高くなり、ＬＤＭＯＳを組み込んだ回路の動作電圧が高くなるという問題がある。特にＳＴＩ膜を用いる場合、ＬＯＣＯＳ膜のような熱酸化ではなく、ＣＶＤ（chemical vapordeposition）法による成膜になり、ＬＯＣＯＳ膜と比較すると緻密な膜ではないため、ＬＯＣＯＳ膜と同等の信頼性を実現するためにはより厚さが必要になる。このため、閾値電圧Ｖｔが高くなる問題がより顕著になる。
　本開示は上記点に鑑みて、より耐圧向上を図ることが可能で、かつ、閾値電圧Ｖｔを軽減することが可能な半導体装置およびその製造方法を提供することを目的とする。
　本開示の１つの観点における半導体装置では、第１導電型の半導体層を有する半導体基板と、半導体層に形成され、該半導体層よりも高い不純物濃度とされた第１導電型のボディ層と、ボディ層内で終端され、該ボディ層の表層部に形成された第２導電型のソース領域と、半導体層内においてボディ層から離れて配置された第２導電型のドリフト層と、ドリフト層内に形成され、該ドリフト層よりも高い不純物濃度とされた第２導電型のドレイン領域と、ソース領域とドレイン領域との間に配置されたゲート絶縁膜と、ゲート絶縁膜のうちボディ層と接する部分と対応する部分の上に形成されたゲート電極と、ソース領域と接続されるソース電極と、ドレイン領域と接続されるドレイン電極と、を有する第２導電型チャネルのＬＤＭＯＳを備え、ボディ層のうち、ゲート絶縁膜と接している部分はチャネル領域を構成する部分であり、該チャネル領域を構成する部分は、第２導電型不純物を含み、ボディ層のうちの残りの部分よりもキャリア濃度が低い埋込領域とされている。
　このように、第２導電型チャネルのＬＤＭＯＳのボディ層の表層部に埋込領域を備えるようにしている。これにより、閾値電圧Ｖｔを低くすることが可能となる。また、ボディ層のうち埋込領域以外の部分については、第１導電型不純物濃度を比較的高いままにできるため、オン耐圧を確保した状態で閾値電圧Ｖｔを低下させることが可能となる。さらに、第１導電型の半導体層によってアキュムレーション領域が構成されているため、特許文献１に示されるＰ型表面拡散層を形成する場合のようにドリフト層に部分的に高濃度な部分が形成されることはない。したがって、ドリフト層に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。
第１実施形態にかかる半導体装置に備えられるＮｃｈＭＯＳＦＥＴの断面図である。 第１実施形態にかかる半導体装置に備えられるＰｃｈＭＯＳＦＥＴの断面図である。 図１に示すＮｃｈＭＯＳＦＥＴの製造工程を示した断面図である。 図３Ａに続く製造工程を示した断面図である。 図３Ｂに続く製造工程を示した断面図である。 図３Ｃに続く製造工程を示した断面図である。 図３Ｄに続く製造工程を示した断面図である。 図３Ｅに続く製造工程を示した断面図である。 図３Ｆに続く製造工程を示した断面図である。 図３Ｇに続く製造工程を示した断面図である。 図２に示すＰｃｈＭＯＳＦＥＴの製造工程を示した断面図である。 図４Ａに続く製造工程を示した断面図である。 図４Ｂに続く製造工程を示した断面図である。 図４Ｃに続く製造工程を示した断面図である。 図４Ｄに続く製造工程を示した断面図である。 図４Ｅに続く製造工程を示した断面図である。 図４Ｆに続く製造工程を示した断面図である。 図４Ｇに続く製造工程を示した断面図である。 図４Ｈに続く製造工程を示した断面図である。 ＮｃｈＭＯＳＦＥＴにおけるＰ型ボディ層を形成する際のドーズ量と閾値電圧Ｖｔとの関係を示した図である。 ＰｃｈＭＯＳＦＥＴにおけるＮ型ボディ層を形成する際のドーズ量と閾値電圧Ｖｔとの関係を示した図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。本実施形態では、ＬＤＭＯＳを備えた半導体装置として、同一基板に対してＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴを混載した半導体装置について説明する。
　本実施形態の半導体装置は、図１に示すＮｃｈ型のＬＤＭＯＳ（以下、単にＮｃｈＭＯＳＦＥＴという）１０と図２に示すＰｃｈ型のＬＤＭＯＳ（以下、単にＰｃｈＭＯＳＦＥＴという）２０が同一基板に対して混載された構成とされている。図１と図２は、それぞれ本実施形態の半導体装置の別々の領域の断面を示したものであるが、これらの図に示すＮｃｈＭＯＳＦＥＴ１０とＰｃｈＭＯＳＦＥＴ２０は共に同一基板上、つまり１チップ内に混載されている。
　図１および図２に示すように、本実施形態の半導体装置は、半導体基板としてＳＯＩ（Silicon  On  Insulator）基板３０を用いて形成されている。ＳＯＩ基板３０は、シリコン等の半導体からなる支持基板３１の上に埋込酸化膜３２を介して活性層３３が備えられたＳＯＩ構造とされている。本実施形態の場合、活性層３３として所定の不純物濃度とされたＮ型シリコン基板を用いている。この活性層３３に対してＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０が形成されている。なお、図示していないが、ＮｃｈＭＯＳＦＥＴ１０やＰｃｈＭＯＳＦＥＴ２０は素子分離構造などによって素子分離されている。
　図１に示すように、ＮｃｈＭＯＳＦＥＴ１０には、活性層３３の表層部に形成されたＰ型ボディ層１１と、Ｐ型ボディ層１１の表層部に形成されたＮ型ソース領域１２とが備えられている。Ｎ型ソース領域１２は、Ｐ型ボディ層１１内で終端させられており、表面部が下層部よりもＮ型不純物濃度が濃くされたＮ+型コンタクト領域１２ａとされ、Ｎ+型コンタクト領域１２ａが活性層３３の表面において露出させられている。
　また、活性層３３の表層部におけるＰ型ボディ層１１から離れた位置にＮ型ドリフト層１３が形成されており、さらにＮ型ドリフト層１３の内部にＮ型バッファ層１４が形成されている。Ｎ型バッファ層１４は、Ｎ型ドリフト層１３の表面で終端するように形成されており、Ｎ型ドリフト層１３よりもＮ型不純物濃度が高くされている。このＮ型バッファ層１４の表層部には、Ｎ型バッファ層１４よりも不純物濃度が高くされたＮ+型ドレイン領域１５が形成されており、Ｎ+型ドレイン領域１５が活性層３３の表面から露出させられている。
　さらに、活性層３３のうちＮ+型コンタクト領域１２ａとＮ+型ドレイン領域１５との間には、ＳＴＩ膜１６が形成されている。ＳＴＩ膜１６は、活性層３３に対して形成したトレンチ１６ａ内に絶縁膜１６ｂを埋め込むことによって形成されている。このＳＴＩ膜１６によってゲート絶縁膜が構成されているとともに、ソース－ドレイン間が絶縁分離されている。
　ＳＴＩ膜１６の表面には、ドープトポリシリコンなどによって構成されるゲート電極１７が形成されている。ゲート電極１７は、少なくともＰ型ボディ層１１のうちＳＴＩ膜１６と接している表面と対向する位置、すなわちＰ型ボディ層１１の表面部のうちＮ型ソース領域１２と活性層３３との間に位置している部分と対向する位置に形成されている。このため、ゲート電極１７に対してゲート電圧を印加すると、Ｐ型ボディ層１１の表面にチャネルが形成されるようになっている。
　また、ゲート電極１７の表面は絶縁膜１８で覆われており、その上に更にソース電極１９ａやドレイン電極１９ｂが形成され、さらに図１とは別断面においてゲート配線も形成されている。ソース電極１９ａは、Ｎ+型コンタクト領域１２ａと接触させられており、ドレイン電極１９ｂは、Ｎ+型ドレイン領域１５と接触させられている。そして、ゲート配線は絶縁膜１８に形成されたコンタクトホールなどを通じてゲート電極１７に接続されており、ゲート配線を通じて外部からゲート電極１７に対して所望のゲート電圧を印加できるようになっている。このような構造によって、ＮｃｈＭＯＳＦＥＴ１０が構成されている。
　一方、ＰｃｈＭＯＳＦＥＴ２０には、活性層３３の表層部に形成されたＮ型ボディ層２１と、Ｎ型ボディ層２１の表層部に形成されたＰ型ソース領域２２とが備えられている。Ｐ型ソース領域２２は、Ｎ型ボディ層２１内で終端させられており、表面部が下層部よりもＰ型不純物濃度が濃くされたＰ+型コンタクト領域２２ａとされ、Ｐ+型コンタクト領域２２ａが活性層３３の表面から露出させられている。
　さらに、ＰｃｈＭＯＳＦＥＴ２０では、Ｎ型ボディ層２１の表面部のうちＰ型ソース領域２２と活性層３３との間に位置する部分に、Ｎ型ボディ層２１の他の部分よりもキャリア濃度が低くされた埋込Ｎ型領域２１ａを形成している。埋込Ｎ型領域２１ａは、Ｎ型ボディ層２１の表面部に対してＰ型不純物を注入することによって形成され、Ｐ型不純物によってＮ型不純物の一部が相殺されることでキャリア濃度が低下させられている。
　また、活性層３３の表層部におけるＮ型ボディ層２１から離れた位置にＰ型ドリフト層２３が形成されており、さらにＰ型ドリフト層２３の内部にＰ型バッファ層２４が形成されている。Ｐ型バッファ層２４は、Ｐ型ドリフト層２３の表面で終端するように形成されており、ｐ型ドリフト層２３よりもｐ型不純物濃度が高くされている。このＰ型バッファ層２４の表層部には、Ｐ型バッファ層２４よりも不純物濃度が高くされたＰ+型ドレイン領域２５が形成されており、Ｐ+型ドレイン領域２５が活性層３３の表面から露出させられている。
　さらに、活性層３３のうちＮ+型コンタクト領域２２ａとＰ+型ドレイン領域２５との間には、ＳＴＩ膜２６が形成されている。ＳＴＩ膜２６は、活性層３３に対して形成したトレンチ２６ａ内に絶縁膜２６ｂを埋め込むことによって形成されている。このＳＴＩ膜２６によってゲート絶縁膜が構成されているとともに、ソース－ドレイン間が絶縁分離されている。
　ＳＴＩ膜２６の表面には、ドープトポリシリコンなどによって構成されるゲート電極２７が形成されている。ゲート電極２７は、少なくともＮ型ボディ層２１のうちＳＴＩ膜２６と接している表面と対向する位置、すなわちＮ型ボディ層２１の表面部のうちＰ型ソース領域２２と活性層３３との間に位置している部分と対向する位置に形成されている。このため、ゲート電極２７に対してゲート電圧を印加すると、Ｎ型ボディ層２１の表面にチャネルが形成されるようになっている。
　また、ゲート電極２７の表面は絶縁膜２８で覆われており、その上に更にソース電極２９ａやドレイン電極２９ｂが形成され、さらに図２とは別断面においてゲート配線も形成されている。ソース電極２９ａは、Ｎ+型コンタクト領域２２ａと接触させられており、ドレイン電極２９ｂは、Ｐ+型ドレイン領域２５と接触させられている。そして、ゲート配線は絶縁膜２８に形成されたコンタクトホールなどを通じてゲート電極２７に接続されており、ゲート配線を通じて外部からゲート電極２７に対して所望のゲート電圧を印加できるようになっている。このような構造によって、ＰｃｈＭＯＳＦＥＴ２０が構成されている。
　なお、上記した埋込Ｎ型領域２１ａは、Ｎ型ボディ層２１の表面部に形成されているが、Ｎ型ボディ層２１と後述するＰ型ドリフト層２３との間に構成されるアキュムレーション領域の上層部には形成されていない。このため、アキュムレーション領域は、ＳＴＩ膜２６と接する部分においてもＮ型となっている。このアキュムレーション領域の幅、つまりＮ型ボディ層２１とＰ型ドリフト層２３との間の距離は、耐圧設計やＭＯＳＦＥＴのＩｄ－Ｖｄ特性、つまり電流の流れやすさの設計に基づいて適宜設定される。
　このように、ＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０が構成されており、これらが同一のＳＯＩ基板３０に共に形成されることで本実施形態にかかる半導体装置が構成されている。
　続いて、上記のように構成された本実施形態にかかる半導体装置の製造方法について、図３Ａ～図３Ｈおよび図４Ａ～図４Ｉを参照して説明する。なお、図３Ａ～図３ＨはＮｃｈＭＯＳＦＥＴ１０の製造工程を示しており、図４Ａ～図４ＩはＰｃｈＭＯＳＦＥＴ２０の製造工程を示しているが、ＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０は別々の工程で製造されるのではなく、部分的に共通する工程を行いながら製造される。このため、先に、ＮｃｈＭＯＳＦＥＴ１０の製造工程について説明しつつ、後でＰｃｈＭＯＳＦＥＴ２０の製造工程を説明する際に、ＮｃｈＭＯＳＦＥＴ１０の製造工程との関係についても説明する。
　まず、ＮｃｈＭＯＳＦＥＴ１０の製造工程について説明する。図３Ａに示すように、ＳＯＩ基板３０を用意したのち、図３Ｂに示すように、ＳＴＩ膜１６の形成予定領域が開口する図示しないマスクを形成し、エッチングによりトレンチ１６ａを形成する。そして、ＣＶＤ法によってトレンチ１６ａ内を酸化膜などの絶縁膜１６ｂで埋込んだのち、平坦化によって活性層３３の表面上に形成されている絶縁膜１６ｂを除去してトレンチ１６ａ内にのみ残す。これにより、ＳＴＩ膜１６が形成される。
　次に、図３Ｃに示すように、Ｎ型ドリフト層１３の形成予定領域が開口する図示しないマスクを用いてＮ型不純物をイオン注入することでＮ型ドリフト層１３を形成する。その後、図３Ｄに示すように、Ｎ型バッファ層１４の形成予定領域が開口する図示しないマスクを用いてＮ型不純物をイオン注入することでＮ型バッファ層１４を形成する。このとき、Ｎ型バッファ層１４は、Ｎ型ドリフト層１３を形成する際に注入されたＮ型不純物に加えて更にＮ型不純物が注入されることで形成されることから、Ｎ型ドリフト層１３よりもＮ型不純物濃度が高くなる。
　続いて、図３Ｅに示すように、Ｐ型ボディ層１１の形成予定領域が開口する図示しないマスクを用いてＰ型不純物をイオン注入することでＰ型ボディ層１１を形成する。その後、図３Ｆに示すように、Ｎ型ソース領域１２の形成予定領域が開口する図示しないマスクを用いて、ＳＴＩ膜１６の一端側にＮ型不純物をイオン注入することでＮ型ソース領域１２を形成する。
　さらに、図３Ｇに示すように、ＳＴＩ膜１６などの表面を含む活性層３３の表面にポリシリコン膜を成膜したのち、パターニングしてＳＴＩ膜１６上に残すことでゲート電極１７を形成する。そして、図３Ｈに示すように、Ｎ型不純物をイオン注入することによって、ＳＴＩ膜１６の一端側にＮ+型コンタクト領域１２ａを形成するとともに、ＳＴＩ膜１６の他端側にＮ+型ドレイン領域１５を形成する。このとき、イオン注入時の飛程がＳＴＩ膜１６の厚みよりも小さくなるようにしておりＳＴＩ膜１６が形成されていない位置にＮ+型コンタクト領域１２ａおよびＮ+型ドレイン領域１５が形成される。
　この後の工程については図示しないが、必要に応じて、ゲート電極１７の所望位置に対して所望の不純物をドープする。また、絶縁膜１８の形成工程を行ったのちコンタクトホール形成工程を行い、さらに電極材料を形成したのちパターニングすることでソース電極１９ａやドレイン電極１９ｂおよび図示しないゲート配線を形成する。このようにして、ＮｃｈＭＯＳＦＥＴ１０を製造することができる。
　続いて、ＰｃｈＭＯＳＦＥＴ２０の製造工程について説明する。図４Ａに示すように、ＳＯＩ基板３０を用意したのち、図４Ｂに示すように、ＳＴＩ膜２６の形成予定領域が開口する図示しないマスクを形成し、エッチングによりトレンチ２６ａを形成する。そして、ＣＶＤ法によってトレンチ２６ａ内を酸化膜などの絶縁膜２６ｂで埋込んだのち、平坦化によって活性層３３の表面上に形成されている絶縁膜２６ｂを除去してトレンチ２６ａ内にのみ残す。これにより、ＳＴＩ膜２６が形成される。なお、これら図４Ａおよび図４Ｂの工程は、図３Ａおよび図３Ｂの工程と同じ工程として行われる。
　次に、図４Ｃに示すように、Ｐ型ドリフト層２３の形成予定領域が開口する図示しないマスクを用いてＰ型不純物をイオン注入することでＰ型ドリフト層２３を形成する。その後、図４Ｄに示すように、Ｐ型バッファ層２４の形成予定領域が開口する図示しないマスクを用いてＰ型不純物をイオン注入することでＰ型バッファ層２４を形成する。このとき、Ｐ型バッファ層２４は、Ｐ型ドリフト層２３を形成する際に注入されたＰ型不純物に加えて更にＰ型不純物が注入されることで形成されることから、Ｐ型ドリフト層２３よりもＰ型不純物濃度が高くなる。
　続いて、図４Ｅに示すように、Ｎ型ボディ層２１の形成予定領域が開口するマスク４０を用いてＮ型不純物をイオン注入することでＮ型ボディ層２１を形成する。その後、図４Ｆに示すように、Ｎ型ボディ層２１を形成した際に用いたマスク４０をそのまま用いてＰ型不純物をイオン注入することで埋込Ｎ型領域２１ａを形成する。このときのＰ型不純物のドーズ量については、Ｎ型ボディ層２１がＰ型に反転しない量としており、注入されたＰ型不純物とＮ型ボディ層２１に含まれるＮ型不純物とが相殺されたときのキャリア濃度が所望の濃度となるように設定している。
　このように、Ｎ型ボディ層２１と埋込Ｎ型領域２１ａを形成するためのイオン注入時に同一のマスク４０を用いているため、マスクずれが生じない。したがって、Ｎ型ボディ層２１と埋込Ｎ型領域２１ａをセルフアラインで位置ずれなく形成することができる。
　また、図４Ｇに示すように、Ｐ型ソース領域２２の形成予定領域が開口する図示しないマスクを用いてＰ型不純物をイオン注入することで、ＳＴＩ膜２６の一端側にＰ型ソース領域２２を形成する。さらに、図４Ｈに示すように、ＳＴＩ膜２６などの表面を含む活性層３３の表面にポリシリコン膜を成膜したのち、パターニングしてＳＴＩ膜２６上に残すことでゲート電極２７を形成する。なお、この図４Ｈの工程は、図３Ｇの工程と同じ工程として行われる。
　そして、図４Ｉに示すように、Ｐ型不純物をイオン注入することによって、ＳＴＩ膜２６の一端側にＰ+型コンタクト領域２２ａを形成するとともに、ＳＴＩ膜２６の他端側にＰ+型ドレイン領域２５を形成する。このとき、イオン注入時の飛程がＳＴＩ膜２６の厚みよりも小さくなるようにしておりＳＴＩ膜２６が形成されていない位置にＰ+型コンタクト領域２２ａおよびＰ+型ドレイン領域２５が形成される。
　この後の工程については図示しないが、必要に応じて、ゲート電極２７の所望位置に対して所望の不純物をドープする。また、絶縁膜２８の形成工程を行ったのちコンタクトホール形成工程を行い、さらに電極材料を形成したのちパターニングすることでソース電極２９ａやドレイン電極２９ｂおよび図示しないゲート配線を形成する。このようにして、ＰｃｈＭＯＳＦＥＴ２０を製造することができる。
　以上のようにして、ＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０を備える半導体装置が製造される。続いて、上記のように構成される本実施形態の半導体装置の作動および効果について説明する。
　上記のように構成された本実施形態にかかる半導体装置では、ＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０は、共にゲート電極１７、２７に対して所定のゲート電圧が印加されることで作動する。
　具体的には、ＮｃｈＭＯＳＦＥＴ１０では、ゲート電極１７に対しゲート電圧として正電圧が印加されると、ゲート電極１７の下方、つまりゲート絶縁膜を構成するＳＴＩ膜１６と接する部分において、Ｐ型ボディ層１１に電子が引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流を流すという作動を行う。
　一方、ＰｃｈＭＯＳＦＥＴ２０では、ゲート電極２７に対しゲート電圧として負電圧が印加されると、ゲート電極２７の下方、つまりゲート絶縁膜を構成するＳＴＩ膜２６と接する部分において、Ｎ型ボディ層２１にホールが引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流を流すという作動を行う。
　ただし、ＰｃｈＭＯＳＦＥＴ２０においては、Ｎ型ボディ層２１に対して埋込Ｎ型領域２１ａを備えていることから、Ｎ型ボディ層２１の他の部分と比較してキャリア濃度が低くなっており、より反転層が形成され易くなる。したがって、ＳＴＩ膜２６の厚みを厚くしたとしても、閾値電圧Ｖｔが高くなること、より詳しくはゲート電圧とされる負電圧が負側に高い値になることを抑制することができる。これにより、本実施形態の半導体装置に備えられるＰｃｈＭＯＳＦＥＴ２０を組み込んだ回路の動作電圧が高くなることを抑制でき、消費電力の低減を図ることが可能となる。
　特に、ＳＴＩ膜２６を用いる場合には、素子分離のためのＳＴＩ構造と同時に形成可能になることから製造工程の簡略化が可能になる反面、ＬＯＣＯＳ膜と比較して緻密な膜ではないため、ＬＯＣＯＳ膜と同等の信頼性を実現するためにはより厚さが必要になる。このため、閾値電圧Ｖｔが高くなりがちであるが、本実施形態のように、埋込Ｎ型領域２１ａを形成することで、閾値電圧Ｖｔが高くなることを抑制することが可能となる。したがって、ＳＴＩ膜２６をゲート絶縁膜として用いる構造において、埋込Ｎ型領域２１ａを備えることが有効となる。
　さらに、埋込Ｎ型領域２１ａを形成する場合、埋込Ｎ型領域２１ａのうちＳＴＩ膜２６との境界面よりも少し深い位置においてチャネルが形成されるようにでき、より結晶性の良い領域をチャネルとして用いて特性の良い半導体装置とすることができる。
　また、Ｎ型ボディ層２１の全体のＮ型不純物濃度を低下させるのではなく、Ｎ型ボディ層２１のうちの表面部のみＮ型不純物濃度を低下させた埋込Ｎ型領域２１ａとしている。このため、Ｎ型ボディ層２１のうち埋込Ｎ型領域２１ａ以外の部分については、Ｎ型不純物濃度を比較的高いままにでき、オン耐圧を確保した状態で閾値電圧Ｖｔを低下させることが可能となる。
　また、本実施形態では、Ｎ型ボディ層２１の一部に埋込Ｎ型領域２１ａを形成しているが、Ｎ型の活性層３３によってアキュムレーション領域が構成されるようにしている。つまり、Ｎ型ボディ層２１とＰ型ドリフト層２３との間に、Ｎ型ボディ層２１よりも不純物濃度が低いＮ型半導体が配置された構造となる。このため、特許文献１に示されるＰ型表面拡散層を形成する場合のようにＰ型ドリフト層２３に部分的に高濃度な部分が形成されることはない。したがって、Ｐ型ドリフト層２３に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。
　さらに、埋込Ｎ型領域２１ａを形成するためにＰ型不純物のイオン注入を行ったときに、Ｐ型不純物の注入量が多くなって埋込Ｎ型領域２１ａがＰ型化することもあり得る。しかしながら、この場合でもＮ型半導体によって構成されるアキュムレーション領域が形成されているため、アキュムレーション領域が介在することによってソース－ドレイン間がすべてＰ型層によって繋がってしまわないようにできる。したがって、ソース－ドレイン間でのリーク電流が増加することを抑制できる。
　また、アキュムレーション領域によってＮ型ボディ層２１とＰ型ドリフト層２３との間の距離を離すことができる。そのため、Ｎ型ボディ層２１とＰ型ドリフト層２３とが直接接触する構造とする場合と比較して、逆バイアス時にＮ型ボディ層２１とＰ型ドリフト層２３とによるＰＮジャンクションに掛かる電界を下げることが可能となる。
　また、製造プロセス中のアニールなどによって、アキュムレーション領域にＰ型ドリフト層２３が熱拡散した構造となる。このため、Ｎ型ボディ層２１側に向かうほどＰ型ドリフト層２３のＰ型不純物濃度が徐々に低下する構造になる。つまり、Ｐ型ドリフト層２３を形成していない構造のように、Ｐ型バッファ層２４と活性層３３とのＰＮ接合において不純物濃度が急峻に変化した構造にならない。したがって、Ｐ型ドリフト層２３をリサーフ層として機能させられ、逆バイアス時にＮ型ボディ層２１とＰ型ドリフト層２３とのジャンクションに掛かる電界を下げることができるため、オフ耐圧を下げることなく閾値電圧Ｖｔを下げることが可能になる。
　なお、本実施形態で示した構造において、Ｐ型バッファ層２４が無い構造とすることもできるが、この場合でも、Ｐ型ドリフト層２３が形成されていることで、上記の効果が得あれる。また、ＮｃｈＭＯＳＦＥＴ１０においても、Ｎ型バッファ層１４が無い構造とすることができるが、この場合でも、Ｎ型ドリフト層２３が形成されていることで、不純物濃度が徐々に変化した構造となるため、上記と同様の効果が得られる。
　さらに、本実施形態の半導体装置では、ＮｃｈＭＯＳＦＥＴ１０とＰｃｈＭＯＳＦＥＴ２０とを同一基板に形成する構造とされており、活性層３３をＮ型半導体によって構成している。このような構造の場合、ＮｃｈＭＯＳＦＥＴ１０に関しては、Ｎ型の活性層３３に対してＰ型不純物をイオン注入することによってチャネル領域を構成するＰ型ボディ層１１を形成することになる。このため、Ｐ型不純物濃度を低くすることで容易にキャリア濃度を低く設定でき、容易に閾値電圧Ｖｔを低く設定することができる。より詳しくは、チャネル領域を構成するためのボディ層の導電型がボディ層を形成する基板、ここでは活性層３３と逆の導電型である場合には、図５Ａに示すように、イオン注入のドーズ量を増やすほど閾値電圧Ｖｔを低下させられる。よって、容易に閾値電圧Ｖｔを低く設定できる。
　これに対して、ＰｃｈＭＯＳＦＥＴ２０に関しては、Ｎ型の活性層３３に対してＮ型不純物をイオン注入することによってチャネル領域を構成するＮ型ボディ層２１を形成することになる。このため、活性層３３のＮ型不純物濃度に加えて更にＮ型不純物が注入されてＮ型ボディ層２１を形成することになり、Ｎ型不純物濃度を低くしようとしても、キャリア濃度を低く設定することが難しく、閾値電圧Ｖｔを低く設定することが困難である。より詳しくは、チャネル領域を構成するためのボディ層の導電型がボディ層を形成する基板、ここでは活性層３３と同じ導電型である場合には、図５Ｂに示すように、イオン注入のドーズ量を増やすほど閾値電圧Ｖｔが高くなっていく。よって、容易に閾値電圧Ｖｔを低く設定できない。
　したがって、本実施形態のように、Ｎ型ボディ層２１に対してＰ型不純物をイオン注入して埋込Ｎ型領域２１ａを形成することで、埋込Ｎ型領域２１ａのキャリア濃度を容易に低く設定でき、容易に閾値電圧Ｖｔを設定することができる。
　以上説明したように、本実施形態では、ＰｃｈＭＯＳＦＥＴ２０のＮ型ボディ層２１の表層部に埋込Ｎ型領域２１ａを備えるようにしている。これにより、閾値電圧Ｖｔを低くすることが可能となる。また、Ｎ型ボディ層２１のうち埋込Ｎ型領域２１ａ以外の部分については、Ｎ型不純物濃度を比較的高いままにしてあるため、オン耐圧を確保した状態で閾値電圧Ｖｔを低下させることが可能となる。さらに、Ｎ型の活性層３３によってアキュムレーション領域が構成されているため、特許文献１に示されるＰ型表面拡散層を形成する場合のようにＰ型ドリフト層２３に部分的に高濃度な部分が形成されることはない。したがって、Ｐ型ドリフト層２３に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。
　（他の実施形態）
　本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記実施形態では、第１導電型をＮ型、第２導電型をＮ型とし、第２導電型チャネルとしてＰ型チャネルを形成するＰｃｈＭＯＳＦＥＴ２０について、埋込Ｎ型領域２１ａを形成する構造を説明した。これは、第２導電型チャネルが活性層３３と逆の導電型となるためである。すなわち、第１導電型半導体に対して第２導電型チャネルを構成する場合において、第１導電型の埋込領域を形成する場合に対して上記実施形態で示した構造を適用できる。具体的には、Ｐ型半導体に対してＬＤＭＯＳを形成する場合には、ＮｃｈＭＯＳＦＥＴ１０のＰ型ボディ層１１の表層部に埋込Ｐ型領域を形成すれば上記実施形態と同様の効果を得ることができる。
　また、上記実施形態では、ＮｃｈＭＯＳＦＥＴ１０に対してＮ型ドリフト層１３を備えることで耐圧向上を図っているが、Ｎ型ドリフト層１３を備えなくても良い。また、ＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０において、共に、Ｎ型バッファ層１４やＰ型バッファ層２４を形成しているが、これらについては備えていなくても良い。Ｎ型バッファ層１４が備えられていない場合であっても、活性層３３内にＮ+型ドレイン領域１５が直接配置された構造、もしくはＮ型ドリフト層１３が備えられる場合には活性層３３内にＮ型ドリフト層１３を介してＮ+型ドレイン領域１５が配置された構造とすれば良い。同様に、Ｐ型バッファ層２４を備えていない構造の場合には、Ｐ型ドリフト層２３内にＰ+型ドレイン領域２５が直接配置された構造とすれば良い。
　また、上記実施形態では、ＬＤＭＯＳを形成する半導体層を有する半導体基板としてＳＯＩ基板３０を用い、ＬＤＭＯＳが形成される第１導電型の半導体層としてＳＯＩ基板３０の一部で構成される活性層３３を例に挙げて説明した。しかしながら、これは第１導電型の半導体層が備えられる半導体基板の一例を示したに過ぎず、他の構造の半導体基板であっても良い。例えば、単なるシリコン基板を用いてＬＤＭＯＳを形成しても良い。その場合、シリコン基板が第１導電型半導体、例えばＮ型で構成されているのであれば、そのシリコン基板に対してＮｃｈＭＯＳＦＥＴ１０やＰｃｈＭＯＳＦＥＴ２０を形成する場合に、上記実施形態で説明した構造とすれば良い。
　また、上記実施形態では、ゲート絶縁膜としてＳＴＩ膜１６、２６を用いる場合について説明したが、ＬＯＣＯＳ膜を用いる場合においても、上記実施形態と同様の構造を適用できる。
　また、上記実施形態では、図３Ａ～図３Ｈおよび図４Ａ～図４Ｉに示す製造工程によってＮｃｈＭＯＳＦＥＴ１０およびＰｃｈＭＯＳＦＥＴ２０を製造する場合について説明したが、これも一例を示したに過ぎない。例えば、各不純物層の形成順については任意であり、どの不純物層から先に形成しても良い。ただし、Ｎ型ボディ層２１を形成する際のＮ型不純物のイオン注入とその一部を埋込Ｎ型領域２１ａとするためのＰ型不純物のイオン注入については、同一マスクを用いるのであれば、これらの間で前後しても良いが、連続して行うこととなる。

Claims (8)

  1. 　第１導電型の半導体層（３３）を有する半導体基板（３０）と、
    　前記半導体層に形成され、該半導体層よりも高い不純物濃度とされた第１導電型のボディ層（２１）と、
    　前記ボディ層内で終端され、該ボディ層の表層部に形成された第２導電型のソース領域（２２）と、
    　前記半導体層内において前記ボディ層から離れて配置された第２導電型のドリフト層（２３）と、
    　前記ドリフト層内に形成され、該ドリフト層よりも高い不純物濃度とされた第２導電型のドレイン領域（２５）と、
    　前記ソース領域と前記ドレイン領域との間に配置されたゲート絶縁膜（２６）と、
    　前記ゲート絶縁膜のうち前記ボディ層と接する部分と対応する部分の上に形成されたゲート電極（２７）と、
    　前記ソース領域と接続されるソース電極（２９ａ）と、
    　前記ドレイン領域と接続されるドレイン電極（２９ｂ）と、を有する第２導電型チャネルのＬＤＭＯＳを備え、
    　前記ボディ層のうち、前記ゲート絶縁膜と接している部分はチャネル領域を構成する部分であり、該チャネル領域を構成する部分は、第２導電型不純物を含み、前記ボディ層のうちの残りの部分よりもキャリア濃度が低い埋込領域（２１ａ）とされている半導体装置。
  2. 　前記ドリフト層は、前記ボディ層に近づくほど第２導電型不純物濃度が低くなっている請求項１に記載の半導体装置。
  3. 　前記ドリフト層内で終端され、該ドリフト層よりも高い不純物濃度とされた第２導電型のバッファ層（２４）を備え、
    　前記ドレイン領域は、前記第２導電型のバッファ層内で終端され、該バッファ層よりも高い不純物濃度とされている請求項１または２に記載の半導体装置。
  4. 　前記第２導電型チャネルのＬＤＭＯＳにおいて、前記ボディ層を第１ボディ層、前記ソース領域を第１ソース領域、前記ドリフト層を第１ドリフト層、前記ドレイン領域を第１ドレイン領域、前記ゲート絶縁膜を第１ゲート絶縁膜、前記ソース電極を第１ソース電極、前記ドレイン電極を第１ドレイン電極として、
    　前記半導体基板には、
    　前記半導体層に形成された第２導電型の第２ボディ層（１１）と、
    　前記第２ボディ層内で終端され、該第２ボディ層の表層部に形成された第１導電型の第２ソース領域（１２）と、
    　前記半導体層内に形成され、該半導体層よりも高い不純物濃度とされた第１導電型の第２ドレイン領域（１５）と、
    　前記第２ソース領域と前記第２ドレイン領域との間に配置された第２ゲート絶縁膜（１６）と、
    　前記第２ゲート絶縁膜のうち前記第２ボディ層と接する部分と対応する部分の上に形成された第２ゲート電極（１７）と、
    　前記第２ソース領域と接続される第２ソース電極（１９ａ）と、
    　前記第２ドレイン領域と接続される第２ドレイン電極（１９ｂ）と、を有する第１導電型チャネルのＬＤＭＯＳを備えている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記第１導電型チャネルのＬＤＭＯＳは、
    　前記半導体層内において前記第２ボディ層から離れて配置された第１導電型のバッファ層（１４）を備え、
    　前記第２ドレイン領域は、前記第１導電型のバッファ層内で終端され、該バッファ層よりも高い不純物濃度とされている請求項４に記載の半導体装置。
  6. 　第１導電型の半導体層（３３）を有する半導体基板（３０）に対して第２導電型チャネルのＬＤＭＯＳを形成する半導体装置の製造方法であって、
    　前記半導体基板（３０）を用意することと、
    　前記半導体層の所定位置にゲート絶縁膜（２６）を形成することと、
    　前記半導体層に、第２導電型のドリフト層（２３）を形成することと、
    　前記半導体層内において、前記ドリフト層から離れた位置に該半導体層よりも高い不純物濃度とされた第１導電型のボディ層（２１）を形成することと、
    　前記ゲート絶縁膜の一端に位置する前記ボディ層の表層部に、該ボディ層内で終端される第２導電型のソース領域（２２）を形成することと、
    　前記ゲート絶縁膜の他端に位置する前記ドリフト層の表層部に、該ドリフト層内に形成され、該ドリフト層よりも高い不純物濃度とされる第２導電型のドレイン領域（２５）を形成することと、
    　前記ゲート絶縁膜のうち前記ボディ層と接する部分と対応する部分の上にゲート電極（２７）を形成することと、
    　前記ソース領域と接続されるソース電極（２９ａ）を形成することと、
    　前記ドレイン領域と接続されるドレイン電極（２９ｂ）を形成することと、を含み、
    　前記ボディ層を形成することにおいては、
    　前記ボディ層のうち、前記ゲート絶縁膜と接するチャネル領域を構成する部分に第２導電型不純物をイオン注入することで、該ボディ層の残りの部分よりもキャリア濃度を低くした埋込領域（２１ａ）を形成することを含んでいる半導体装置の製造方法。
  7. 　前記ドリフト層内で終端され、該ドリフト層よりも高い不純物濃度とされる第２導電型のバッファ層（２４）を形成することを含み、
    　前記ドレイン領域を形成することにおいては、前記バッファ層内において終端され、該バッファ層よりも高い不純物濃度となるように前記ドレイン領域を形成する請求項６に記載の半導体装置の製造方法。
  8. 　前記ボディ層を形成することにおいては、前記半導体層に対して第１導電型不純物をイオン注入することで前記ボディ層を形成することを含み、
    　前記第１導電型不純物をイオン注入することと、前記埋込領域を形成するために前記第２導電型不純物をイオン注入することを同一マスクを用いて行う請求項６または７に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087707A (ja) * 2017-11-10 2019-06-06 エイブリック株式会社 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112103189B (zh) * 2020-09-29 2024-05-17 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法
JP2024039928A (ja) * 2022-09-12 2024-03-25 株式会社デンソー 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221196A (ja) * 1994-02-04 1995-08-18 Nippon Motorola Ltd 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置
JP2000512805A (ja) * 1996-05-15 2000-09-26 シリコニックス・インコーポレイテッド シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2001185724A (ja) * 1999-12-24 2001-07-06 Seiko Epson Corp Ｄｍｏｓ型トランジスタの製造方法
JP2002217309A (ja) * 2001-01-17 2002-08-02 Seiko Epson Corp Ｄｍｏｓ型トランジスタの製造方法
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
JPH07240515A (ja) * 1994-01-07 1995-09-12 Fuji Electric Co Ltd 横型電界効果トランジスタおよびその製造方法
JP2000307105A (ja) 1999-04-23 2000-11-02 Sanyo Electric Co Ltd 半導体装置とその製造方法
US7235845B2 (en) * 2005-08-12 2007-06-26 Ciclon Semiconductor Device Corp. Power LDMOS transistor
JP5420854B2 (ja) 2008-04-28 2014-02-19 パナソニック株式会社 半導体装置およびその製造方法
JP2009290140A (ja) * 2008-05-30 2009-12-10 Sanyo Electric Co Ltd パワー半導体装置およびパワー半導体装置の製造方法
JP4587003B2 (ja) * 2008-07-03 2010-11-24 セイコーエプソン株式会社 半導体装置
JP2010165894A (ja) 2009-01-16 2010-07-29 Renesas Technology Corp 半導体装置
JP2011100847A (ja) * 2009-11-05 2011-05-19 Sharp Corp 半導体装置及びその製造方法
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
JP2014165293A (ja) * 2013-02-25 2014-09-08 Hitachi Ltd Ｆｉｅｌｄ−ＭＯＳＦＥＴおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221196A (ja) * 1994-02-04 1995-08-18 Nippon Motorola Ltd 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置
JP2000512805A (ja) * 1996-05-15 2000-09-26 シリコニックス・インコーポレイテッド シンクロナス整流器或いは電圧クランプ用の３端子パワーｍｏｓｆｅｔスイッチ
JP2001185724A (ja) * 1999-12-24 2001-07-06 Seiko Epson Corp Ｄｍｏｓ型トランジスタの製造方法
JP2002217309A (ja) * 2001-01-17 2002-08-02 Seiko Epson Corp Ｄｍｏｓ型トランジスタの製造方法
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019087707A (ja) * 2017-11-10 2019-06-06 エイブリック株式会社 半導体装置

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