JP2011100847A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に関し、特にＬＤＭＯＳトランジスタ（ラテラル二重拡散ＭＯＳトランジスタ）及びその製造方法に関する。
ＬＤＭＯＳトランジスタは、スイッチング速度が速い、電圧駆動系のため使いやすい等の特徴を有しており、この特徴を活かしてスイッチングレギュレータや各種ドライバ、ＤＣ−ＤＣコンバータ等に用いられており、現在のパワー・高耐圧分野のキーデバイスとなっている。
一般的にＬＤＭＯＳトランジスタの性能は、そのオフ時の耐圧（降伏耐圧）とオン抵抗とで示される。しかし、これらは通常、トレードオフの関係にあり、高い耐圧と低いオン抵抗を両立させることは難しい。そのため、この両立をいかにして実現するかという点において、長年開発が行われている。
以下、図１７を参照しながら、特許文献１に記載の従来のＬＤＭＯＳトランジスタについて説明する。図１７は、Ｐ型半導体基板上に形成されたＮチャネルＬＤＭＯＳトランジスタを示す概略構造図である。（ａ）が上面視概略図、（ｂ）が断面概略図である。なお、（ｂ）の断面概略図は、（ａ）の表示領域のうち線Ｌ１−Ｌ２で切断した部分の断面を示している。また（ａ）の上面視概略図では、（ｂ）に図示されている要素のうち、層間絶縁膜１５、ソース電極２１、及びドレイン電極２２の図示を省略している。
図１７に示すように、従来のＮチャネルＬＤＭＯＳトランジスタは、Ｐ型半導体基板１の表面に形成されたＰ型ボディ領域３の底面に連続するように、Ｐ型の埋め込み拡散領域９１が高エネルギー注入によって形成されている。Ｐ型半導体基板１の表面には、Ｐ型ボディ領域３と離間して低濃度Ｎ型ドリフト領域５が形成されており、Ｐ型埋め込み拡散領域９１は、先端がこのＮ型ドリフト領域５内に到達するように埋め込み形成されている。図１７（ａ）では、このＰ型埋め込み拡散領域９１が形成されている領域を右下がり斜線で表記している。
Ｐ型ボディ領域３内の表面には、高濃度Ｎ型のソース領域６及び高濃度Ｐ型のボディコンタクト領域７が形成されている。Ｎ型ドリフト領域５内の表面の一部領域には高濃度Ｎ型のドレイン領域８が形成されている。なお、図１７では、ドレイン領域８は、ドリフト領域５内において、当該ドリフト領域５上に形成されたフィールド酸化膜１１を介してソース領域６とは反対側に形成されている。
半導体基板１上には、ゲート酸化膜１３を介してゲート電極１４が形成されており、このゲート電極１４は、Ｐ型ボディ領域３の一部及びＮ型ドリフト領域５の一部に共通にオーバーラップするように形成されている。ゲート電極１４の一部は、フィールド酸化膜１１上に乗り上げるように形成されている。そして、このゲート電極１４を含む半導体基板１の全面を覆うように層間絶縁膜１５が形成されている。
そして、層間絶縁膜１５を貫通し、Ｎ型ソース領域６とＰ型ボディコンタクト領域７に接触するようにソース電極２１が形成されている。同様に、層間絶縁膜１５を貫通し、Ｎ型ドレイン領域８に接触するようにドレイン電極２２が形成されている。ソース電極２１によって、Ｎ型ソース領域６とＰ型ボディ領域３は電気的に同電位となる。
ＮチャネルＬＤＭＯＳトランジスタにおいて、オフ時の耐圧を測定する際には、ソース電極２１及びゲート電極１４をＧＮＤ電位に設定し、ドレイン電極２２にプラス電位を印加する。このようにして、ドレイン−ソース間に逆バイアス電圧が印加されると、ある電圧において空乏層内の電界が臨界電界に達し、なだれ降伏が生じて急激にドレイン−ソース間に電流が流れ始める。このときの印加電圧がトランジスタの耐圧値である。
一般的に、ＬＤＭＯＳトランジスタにおいては、ドレイン−ソース間に逆バイアスが印加されると、下層にゲート酸化膜が形成された位置に存するゲート電極のドレイン領域側の端部であるゲートエッジ（図１７中の領域Ａ）に電界が集中し、耐圧が低下する要因となる。従って、耐圧を上げるためには、このゲートエッジの電界を緩和させることが重要となる。また、ゲートエッジ付近に電界が集中すると、多少の電荷をゲート酸化膜１３に残すことによる信頼性上の問題を引き起こすことがあるため、ゲートエッジの電界を緩和させることは、ＬＤＭＯＳトランジスタの信頼性を向上させる点でも重要である。
そこで、このゲートエッジの電界を緩和させるために、特許文献１に記載の従来のＬＤＭＯＳトランジスタにおいては、上述したように、Ｐ型ボディ領域３の全ての底面に連続するようにＰ型埋め込み拡散領域９１を設け、このＰ型埋め込み拡散領域９１をＮ型ドリフト領域５内にまで埋め込まれるように、高エネルギー注入により形成する。この際、Ｐ型埋め込み拡散領域９１はＮ型ドリフト領域５よりも高濃度で形成される。
図１７に示すような構造の下で、ドレイン−ソース間に逆バイアスを印加すると、空乏層はＰ型埋め込み拡散領域９１とＮ型ドリフト領域５との接合界面から伸びるが、前述の通り、Ｐ型埋め込み拡散領域９１はＮ型ドリフト領域５よりも高濃度で形成されているため、空乏層はＮ型ドリフト領域５の方に容易に伸び、これによってＮ型ドリフト領域５の全域が実質的に空乏化される。その結果、ゲートエッジ（領域Ａ）を含む表面近傍の電界を十分に緩和できる。これにより、同一の耐圧を確保する場合、Ｎ型ドリフト領域５の濃度をより高濃度に設定することができるため、デバイスの耐圧とオン抵抗とのトレードオフ関係を大幅に改善できる。
特開２００４−２２７６９号公報
ＬＤＭＯＳトランジスタを設計するに際しては、一般的に、回路上の使用条件に合わせて、オフ耐圧を確保しつつ、且つオン抵抗を最小化するように、適切なＮ型ドリフト領域５の濃度並びにドリフト長（図１７中のLdrift）が設定される。
そして、回路上の使用条件により更なる高耐圧化が要望された場合、デバイスの基本的な構造は変更せず、Ｎ型ドリフト領域５の濃度を低減させたり、ドリフト長Ldriftを大きくする等、所望の特性を満たすように各パラメータを調整することで対応するのが通常である。
しかしながら、上記特許文献１に記載のＬＤＭＯＳトランジスタにおいて、更なる高耐圧化を図る場合、以下に示すような課題が生じる。
オン抵抗を低く維持しながら更なる高耐圧化を図るには、Ｎ型ドリフト領域５の濃度を低くして、ドリフト長Ldriftをできる限り小さく設定する必要がある。しかしながら、ドリフト長Ldriftを小さくすることにより、ゲートオン時の耐圧（以降、「オン耐圧」と表記する）は低下する。つまり、図１８に示すようにオフ耐圧とオン耐圧は、Ｎ型ドリフト領域５の濃度に対してトレードオフの関係となる。つまり、オフ耐圧を増大させるためには、Ｎ型ドリフト濃度を小さくする必要があるが、一方でこれによりオン耐圧が低下してしまう。これは、オフ耐圧の降伏電圧時とオン耐圧の降伏電圧時で、両者の電界集中箇所が異なることに起因するが、以下、図面を用いて詳細に説明する。
まず、オン耐圧について図１７と図１９を参照して説明する。図１９に、ゲートオン時にドレイン電圧を上昇させた場合のドレイン電圧に対するドレイン電流の関係を示す。ゲートオン時にドレイン電圧をある一定以上までに上昇させた場合、ある一定箇所に電界が集中するが、その電界が臨界電界を超えるとアバランシェブレークダウンを起こし、ドレイン電流が増加し始める（図１９のｓ１）。このドレイン電流は、Ｐ型ボディ領域３を流れ、ソース電極２１に回収される。
そして、更にドレイン電圧を上昇させると、Ｐ型ボディ領域３内の抵抗とドレイン電流（アバランシェ電流）の積が約０．６Ｖを超え、Ｎ型ドリフト領域５とＰ型ボディ領域３とＮ型ソース領域６から構成される寄生ＮＰＮトランジスタが動作する。この動作により、ドレイン電圧が寄生ＮＰＮトランジスタを介してＮ型ソース領域６に接続された接地線へと流れる電流経路が形成され、急激にドレイン電流が増大する（図１９のｓ２）。このドレイン電流の急激な上昇により、ＬＤＭＯＳトランジスタ内に大きなジュール熱が発生し、結果的にデバイス破壊に至る場合がある。このデバイス破壊に至らない範囲内の印加ドレイン電圧の最大値がオン耐圧である。つまり、ＬＤＭＯＳトランジスタの耐圧を高めるためには、オフ耐圧だけではなくオン耐圧も向上させる必要がある。
オン耐圧の降伏電圧時の電界集中箇所は、図１７に示すように、オフ耐圧の降伏電圧時の電界集中箇所のゲートエッジ（図中の領域Ａ）とは異なり、通常、Ｎ型ドレイン領域８のソース側エッジ（図中の領域Ｂ）となる。これは、ゲートオン時にはドレイン電流が流れているため、ゲートオフ時と比較してポテンシャル分布がドレイン領域８側にシフトし、その結果リーチスルーによる電界集中が起こるためである。
上述したように、オフ耐圧を向上させるためにはＮ型ドリフト領域５の濃度を低下させる必要がある。しかしながら、Ｎ型ドリフト領域５の濃度を低下させると、図１８に示すようにオン耐圧が低下してしまい、結果的に十分な高耐圧化が実現できない。これは、Ｎ型ドリフト領域５の濃度を低下させると、ゲートオン時のポテンシャル分布がドレイン領域８側にシフトし、リーチスルーによる電界集中が更に促進されるためである。この電界集中を緩和させるためには、Ｎ型ドリフト領域５の濃度を大きくする必要があるが、この場合には、図１８に示すようにオフ耐圧が低下してしまう。
また、Ｎ型ドリフト領域５の濃度を大きくする別の手段として、図２０に示すように、Ｎ型ドリフト領域５よりも高濃度でかつＮ型ドレイン領域８よりも低濃度の追加Ｎ型ドリフト領域２５を挿入することも考えられる。しかし、オフ耐圧を低下させずに追加Ｎ型ドリフト領域２５を形成するためには、通常、ドリフト長の調整が必要となり、製造プロセスを複雑化させる。更に、マスク工程を１枚追加することを余儀なくされ、製造コストが増加するという問題もある。
また、オン耐圧時のリーチスルーによる電界集中を緩和させる別の手段として、図１７のドリフト長Ldriftを大きくする方法も考えられるが、この方法によればオン抵抗の増大を招いてしまう。
本発明は、上記も問題を解決すべく、ＬＤＭＯＳトランジスタにおいて、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係を改善させることにより、オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置、及びその製造方法を提供することをその目的とする。
上記目的を達成するため、本発明の半導体装置は、
第１導電型の半導体基板と、
前記半導体基板内に形成された前記第１導電型のボディ領域と、
前記半導体基板内において、前記ボディ領域に対して前記半導体基板の基板面に平行な第１方向に離間して形成された第２導電型のドリフト領域と、
前記ドリフト領域内に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
前記ボディ領域内に形成された、前記ドリフト領域より高濃度の前記第２導電型のソース領域と、
前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部を有し、前記突出部の各先端が前記ドリフト領域内に達するように形成された前記第１導電型の埋め込み拡散領域と、
前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップして形成されたゲート酸化膜と、
前記ゲート酸化膜の上層に形成されたゲート電極と、を備えることを特徴とする。
このような構成としたとき、本発明の半導体装置をゲートオンさせ、ドレイン電圧を上昇させると、埋め込み拡散領域が形成されている外側位置におけるドレイン領域のソース領域側エッジ近傍に電界集中が生じる。ここで、本発明の半導体装置が備える埋め込み拡散領域は、ボディ領域からドリフト領域に向かう複数の突出部を有する構成であり、言い換えれば、ドリフト領域内並びにボディ領域とドリフト領域の間で離散的に形成されている。これにより、前記の電界集中箇所も離散的に形成されるため、ドレイン電流は、電界集中箇所を通る電流経路と、電界集中箇所を通らない電流経路に分かれて流れることとなる。これに対し、埋め込み拡散領域がボディ領域の全底面に連結し、且つその先端がドリフト領域内に到達するように、全面的に埋め込まれている従来構成の場合には、ドレイン電流は、全て電界集中箇所を通る電流経路を介して流れることとなる。従って、本発明の半導体装置によれば、従来構成よりも、ドレイン電流（アバランシェ電流）を少なくすることができ、オン耐圧を向上させることが可能となる。
そして、埋め込み拡散領域をボディ領域の底面に連結させ、その先端をドリフト領域内に達するように形成させているため、埋め込み拡散領域をボディ領域の全底面に連結し、且つその先端がドリフト領域内に到達するように全面的に埋め込んでいる従来構成と同様に、低オン抵抗や高オフ耐圧を確保できる。
つまり、本発明の半導体装置によれば、低オン抵抗及び高オフ耐圧を維持しながらも、更にオン耐圧の向上を実現することができ、これら三者のトレードオフ関係が改善される。
なお、上記構成において、前記半導体基板内に前記第２導電型のウェル領域を有し、前記ボディ領域、前記ドリフト領域、及び前記埋め込み拡散領域が、いずれも前記ウェル領域内に形成されるものとしても良い。
また、本発明の半導体装置は、
第１導電型の半導体基板と、
前記半導体基板内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された前記第１導電型のボディ領域と、
前記ウェル領域内において、前記ボディ領域に対して前記半導体基板の基板面に平行な第１方向に離間して形成された第２導電型のドリフト領域と、
前記ドリフト領域内に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
前記ボディ領域内に形成された、前記ドリフト領域より高濃度の前記第２導電型のソース領域と、
前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部を有し、前記突出部の各先端が前記ドリフト領域の下方位置に達するように形成された前記第１導電型の埋め込み拡散領域と、
前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップして形成されたゲート酸化膜と、
前記ゲート酸化膜の上層に形成されたゲート電極と、を備えることを別の特徴とする。
このような構成とした場合でも、埋め込み拡散領域がドリフト領域内並びにボディ領域とドリフト領域の間で離散的に形成されることで、前記電界集中箇所も離散的に形成されるため、上記の構成と同様にオン耐圧を向上させることが可能となる。更に、本構成の場合、第２導電型のウェル領域を設けることにより、第１導電型の半導体基板と第１導電型のボディ領域の間に第２導電型のウェル領域が位置するため、ソース領域が半導体基板に対して電気的に分離され、これによってソース電極が半導体基板に対して高い耐圧を要求される場合でも使用することができるという効果もある。
なお、上記の構成では、前記ドリフト領域が前記埋め込み拡散領域よりも浅く形成されることとなる。これにより、ドリフト領域の不純物濃度の、埋め込み拡散領域の実効的濃度への影響を小さくすることができるため、所望の電気的特性を得るために必要な設計が簡素化される。更に、製造プロセス時においてドリフト領域の濃度にバラツキが生じた場合でも、安定した電気的特性を示す半導体装置の実現が可能となる。
また、上記の構成において、埋め込み拡散領域は、ドリフト領域よりも高濃度とするのが好適である。
また、上記の構成において、前記ウェル領域を前記ドリフト領域よりも低濃度とするのも好適である。
このように構成することで、ドリフト領域については、濃度を高く設定してオン抵抗を低減させる一方、ウェルをドリフト領域よりも低濃度とすることでオフ耐圧を低下させないようにすることが可能となる。
更に、上記構成において、前記埋め込み拡散領域を、前記ボディ領域の全底面に連結し、且つ前記ボディ領域から前記第１方向に延伸する複数の突出部を有する櫛型形状としても構わないし、前記ボディ領域の一部底面に離散的に連結する複数の部分で構成され、前記各部分が前記第１方向に延伸することで前記複数の突出部を形成する短冊型形状としても構わない。
これらいずれの構成であっても、埋め込み拡散領域がドリフト領域内並びにボディ領域とドリフト領域の間で離散的に形成されるため、オン耐圧を向上させる効果が得られる。
また、上記の構成において、前記埋め込み拡散領域の前記複数の突出部を、前記半導体基板面に平行な方向であって前記第１方向と直交する第２方向に等間隔のスリット幅を有して形成し、前記スリット幅を、下層に前記ゲート酸化膜が形成された位置に存する前記ゲート電極と前記ドレイン領域との前記第１方向の離間距離の１／２倍以下とするのが好ましい。
このような条件にすることで、埋め込み拡散領域をボディ領域の全底面に連結し、且つその先端がドリフト領域内に到達するように全面的に埋め込んでいる従来構成とほぼ同等のオフ耐圧を実現することができる。
また、上記の構成において、前記スリット幅を前記埋め込み拡散領域の前記複数の突出部の前記第２方向の幅以下とするのも好ましい。このような条件にすることで、オン抵抗を十分小さくしながらも高いオフ耐圧を実現することができる。
また、上記の構成において、前記ドリフト領域を、下層に前記ゲート酸化膜が形成された位置に存する前記ゲート電極の前記ドレイン領域側の端部であるゲートエッジの下方位置から、前記ドレイン領域に向かって不純物濃度が高濃度となるような濃度勾配を有して形成するのも好適である。
このようにすることで、最も電界の集中しやすいゲートエッジ近傍のドリフト領域の濃度は低くなり、ゲートオフ時の電界緩和が促進される。更に、ゲートオン時では、最も電界の集中しやすいドレイン領域近傍の濃度が高いため、リーチスルーによる電界集中を回避することができる。これにより、オフ耐圧とオン耐圧のトレードオフ関係がより改善される。
また、上記の構成において、前記埋め込み拡散領域を、前記ボディ領域の底面から前記ドレイン領域に近付くほど、前記半導体基板面に平行な方向であって前記第１方向と直交する第２方向に拡がりを有して形成するのも好適である。
また、上記の構成において、前記埋め込み拡散領域を、前記半導体基板の基板面から１．５μｍ以上の深さ位置に形成するのも好適である。
このように構成することで、オン抵抗を更に低下させることが可能である。
また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板上に前記第１導電型の不純物イオンを注入してボディ領域を形成する工程と、前記半導体基板上の前記ボディ領域と離間した位置に第２導電型の不純物イオンを注入してドリフト領域を形成する工程とを順不同に行い、
その後に、前記半導体基板面に平行な方向で、前記ドリフト領域と前記ボディ領域の離間方向と直交する方向に複数のスリットが設けられたマスクパターンを用いて、前記ボディ領域の形成時よりも高い注入エネルギーで前記第１導電型の不純物イオンを注入することで、前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部の各先端が前記ドリフト領域に達するように埋め込み拡散領域を形成し、
その後に、前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを、前記ボディ領域内及び前記ドリフト領域内に注入して、前記ボディ領域内にソース領域を、前記ドリフト領域内にドレイン領域をそれぞれ形成し、
その後に、前記半導体基板面を酸化して、少なくとも前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップするように前記ゲート酸化膜を形成した後、前記ゲート酸化膜の上層にゲート電極を形成することを特徴とする。
なお、上記製法において、
前記ボディ領域及び前記ドリフト領域を形成する前に、前記半導体基板内に前記第２導電型の不純物イオンを注入して、前記ドリフト領域よりも低濃度のウェル領域を形成する工程を有し、
前記ボディ領域及び前記ドリフト領域を、前記ウェル領域内に形成するものとしても構わない。
また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板内に第２導電型の不純物イオンを注入してウェル領域を形成した後、
前記ウェル領域内に前記第１導電型の不純物イオンを注入してボディ領域を形成する工程と、前記ウェル領域内の前記ボディ領域と離間した位置に第２導電型の不純物イオンを注入してドリフト領域を形成する工程とを順不同に行い、
その後に、前記半導体基板の基板面に平行な方向で、前記ドリフト領域と前記ボディ領域の離間方向と直交する方向に複数のスリットが設けられたマスクパターンを用いて、前記ボディ領域の形成時よりも高い注入エネルギーで前記第１導電型の不純物イオンを注入することで、前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部の各先端が前記ドリフト領域の下方に達するように埋め込み拡散領域を形成し、
その後に、前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを、前記ボディ領域内及び前記ドリフト領域内に注入して、前記ボディ領域内にソース領域を、前記ドリフト領域内にドレイン領域をそれぞれ形成し、
その後に、前記半導体基板面を酸化して、少なくとも前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップするように前記ゲート酸化膜を形成した後、前記ゲート酸化膜の上層にゲート電極を形成することを別の特徴とする。
これらの製造方法によれば、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係が改善され、低オン抵抗、高オフ耐圧、高オン耐圧の半導体装置を実現することができる。
本発明の半導体装置によれば、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係が改善され、オン抵抗を増大させることなく、高耐圧化を実現することができる。また、本発明の半導体装置の製造方法によれば、低オン抵抗、高耐圧の半導体装置を複雑な工程を有することなく製造することができる。
本発明のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 本発明のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 本発明のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図に抵抗成分を模式的に付加したもの 埋め込み拡散領域の形成間隔とオフ耐圧の関係を説明するための図 埋め込み拡散領域の存在の有無とポテンシャル分布の関係を説明するための図 埋め込み拡散領域の存在の有無と空乏層の伸びの関係を説明するための図 埋め込み拡散領域の形成パターンと電界集中箇所の関係を説明するための図 埋め込み拡散領域の形成パターンとアバランシェ電流の関係を説明するためのグラフ 第１実施形態のＮチャネル型ＬＤＭＯＳトランジスタの製造方法を示す工程断面図 第２実施形態のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 埋め込み拡散領域幅とスリット幅との比ξと、オン抵抗比及びオフ耐圧比との関係を示すグラフ 埋め込み拡散領域の注入深さとオン抵抗の関係を示すグラフ 第２実施形態のＮチャネル型ＬＤＭＯＳトランジスタの製造方法を示す工程断面図 別実施形態のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 別実施形態のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 別実施形態のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 従来のＮチャネル型ＬＤＭＯＳトランジスタの概略構造図 オフ耐圧とオン耐圧のトレードオフ関係を示す図 ゲートオン時のドレイン電圧とドレイン電流の関係を示す図。 オン耐圧を向上させた従来のＮチャネル型ＬＤＭＯＳトランジスタの概略断面図 従来のマルチリサーフ構造のＬＤＭＯＳトランジスタの概略構造図
［第１実施形態］
本発明の半導体装置の第１実施形態につき、図１〜図９の各図を参照しながら説明する。なお、以下の各図において、図１７と同一の構成要素については同一の符号を付し、その説明を適宜省略する。
図１及び図２は、本実施形態の半導体装置であるＮチャネルＬＤＭＯＳトランジスタの概略構造図を示している。図１（ａ）及び図２（ａ）は上面視概略図であり、両者は全く同じ図である。図１（ｂ）及び図２（ｂ）は断面概略図であるが、それぞれは切断位置が異なっており、図１（ｂ）は、線Ｌ１−Ｌ２で切断した部分の断面を、図２（ｂ）は、線Ｌ３−Ｌ４で切断した部分の断面を示している。
なお、これらの図はあくまで模式的に示されたものであり、実際の寸法比と図面上の寸法比は必ずしも一致するものではない。以下の各図においても同様である。
本実施形態のＮチャネルＬＤＭＯＳトランジスタは、図１７に示す構造と比較して、Ｐ型埋め込み拡散領域９１の代わりに、その埋め込み形状を異ならせたＰ型埋め込み拡散領域４を備えている点が異なる。なお、図１（ａ），図２（ａ）では、Ｐ型埋め込み拡散領域４の形成領域を右下がりの斜線で示している。
図１７に示すＰ型埋め込み拡散領域９１は、Ｐ型ボディ領域３の全ての底面に連続し、且つ、その先端がＮ型ドリフト領域５内に到達するように全面的に埋め込み形成されていた。すなわち、Ｐ型埋め込み拡散領域９１は、その先端が到達するＮ型ドリフト領域５内の位置からＰ型ボディ領域３の底面にかけて、全面的に形成されていた。
これに対し、図１及び図２に示すＰ型埋め込み拡散領域４は、Ｐ型ボディ領域３の全ての底面に連続するように設けるのではなく、Ｐ型ボディ領域３の一部領域の底面には連続して設けられる一方、他の領域の底面には設けられていない。つまり、Ｐ型埋め込み拡散領域４は、Ｐ型ボディ領域３の一部底面に離散的に連結する複数の部分で構成される。そして、これらの各部分がＰ型ボディ領域３からＮ型ドリフト領域５に向かう方向に延伸し、その先端部がＮ型ドリフト領域５内に到達している。すなわち、Ｐ型埋め込み拡散領域４は、Ｐ型ボディ領域３からＮ型ドリフト領域５に向かう方向に延伸する短冊型形状を構成している。図１及び図２は、その一例として、Ｐ型埋め込み拡散領域４を一定間隔で平面的に離間して形成した場合を示している。そして、図１に示すＬ１−Ｌ２線は、Ｐ型ボディ領域３の底面にＰ型埋め込み拡散領域４が形成されている箇所に対応し、図２に示すＬ３−Ｌ４線は、Ｐ型ボディ領域３の底面にＰ型埋め込み拡散領域４が形成されていない箇所に対応している。
このような構造とすることで、図１７に示す従来構造よりも、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係を改善させることができ、これによってオン抵抗を増大させることなく、高耐圧化を実現させることが可能となる。この点につき、以下説明する。
図３は、図１及び図２を一つの図にまとめ、更に各図内に、オン抵抗、チャネル抵抗等の抵抗成分を付加したものである。本実施形態のＮチャネルＬＤＭＯＳトランジスタのオン抵抗Ronは、Ｐ型ボディ領域３の底面に連続してＰ型埋め込み拡散領域４が形成されているＬ１−Ｌ２線で切断された箇所におけるオン抵抗Ron_12と、Ｐ型ボディ領域３の底面にＰ型埋め込み拡散領域４が形成されないＬ３−Ｌ４線で切断された箇所におけるオン抵抗Ron_34との並列接続で表わされ、以下の数１によって示される。
（数１）
1/Ron ＝ 1/Ron_12 ＋ 1/Ron_34
また、オン抵抗Ronは、電子が誘起されたＭＯＳＦＥＴのチャネル抵抗をRch、ゲートドレインオーバーラップ領域において電子が蓄積された領域の抵抗をRacc、薄くドープされたドリフト領域５内の抵抗をRdriftとすれば、以下の数２によって示される。
（数２）
Ron ＝ Rch ＋ Racc ＋ Rdrift
である。
つまり、図３に示すように、（Ｌ１−Ｌ２）の経路におけるオン抵抗Ron_12と、（Ｌ３−Ｌ４）の経路におけるオン抵抗Ron_34については、それぞれ、下記数３、数４によって表わすことができる。なお、Rch_12，Racc_12，Rdrift_12は、（Ｌ１−Ｌ２）の経路におけるRch、Racc、Rdriftを表わし、Rch_34，Racc_34，Rdrift_34は、（Ｌ３−Ｌ４）の経路におけるRch、Racc、Rdriftを表わす。
（数３）
Ron_12 ＝ Rch_12 ＋ Racc_12 ＋ Rdrift_12
（数４）
Ron_34 ＝ Rch_34 ＋ Racc_34 ＋ Rdrift_34
ここで、（Ｌ１−Ｌ２）の断面構造、及び（Ｌ３−Ｌ４）の断面構造は、Ｐ型埋め込み拡散領域４の有無を除いては同一構造であるため、Rch及びRaccは両者で等しくなり、この結果、Rch_12 ＝ Rch_34、及びRacc_12 ＝ Racc_34の関係を満たす。
一方、Ｎ型ドリフト領域５内の抵抗Rdriftに関しては、（Ｌ１−Ｌ２）の断面構造においては、Ｐ型埋め込み拡散領域４の存在により、電子の通り道が狭くなるため、（Ｌ３−Ｌ４）の断面構造と比較してRdirftが大きくなり、Rdrift_12 ＞ Rdrift_34の関係を満たす。
従って、数３，数４によりRon_12 ＞ Ron_34となり、この結果と数１により、本実施形態のＮチャネルＬＤＭＯＳトランジスタのオン抵抗Ronは、以下の数５の関係を満たす。
（数５）
1/Ron ＝ 1/ Ron_12 + 1/ Ron_34 ＞ 2/ Ron_12
数５において、最右辺の「2/Ron_12」とは、Ｐ型ボディ領域３の底面にＰ型埋め込み拡散領域が形成されていない場合のＬＤＭＯＳトランジスタのオン抵抗の逆数に対応する。そして、最左辺の1/Ronは、図１及び図２に示す本実施形態のＬＤＭＯＳトランジスタのオン抵抗の逆数に対応する。よって、数５により、本実施形態のＮチャネルＬＤＭＯＳトランジスタは、図１７の従来構成と同様に、Ｐ型埋め込み拡散領域を備えない従来のＬＤＭＯＳトランジスタのオン抵抗よりも低減できることが分かる。
次にオフ耐圧について述べる。図４は、オフ耐圧を説明するための図である。図４（ａ）は、図１〜図３と同様、本実施形態のＬＤＭＯＳトランジスタの平面視概略図であるが、短冊型形状に構成されるＰ型埋め込み拡散領域４の各短冊の間隔、すなわち延伸方向に直交する方向の形成間隔（スリット間隔）をLslitとして付記している。また、図４（ｂ）は、この形成間隔Lslitの長さとＬＤＭＯＳトランジスタのオフ耐圧の関係をグラフにしたものである。
図４（ｂ）に示すように、オフ耐圧は、Ｐ型埋め込み拡散領域４の形成間隔Lslitに依存し、Lslit＝０μｍ、すなわちＰ型埋め込み拡散領域４が間隔を空けずに形成されている場合（図１７に示す従来のＬＤＭＯＳトランジスタと同様の構造の場合）に最も耐圧が高くなる。一方、Ｐ型ボディ領域３の図４（ａ）の紙面上縦方向に延伸する長さをＷとしたときに、Lslit＝Ｗの場合、すなわち、Ｐ型ボディ領域３の全領域の底面にＰ型埋め込み拡散領域４が存在しない場合に最も耐圧が低くなる。
これは以下の理由による。すなわち、Ｐ型埋め込み拡散領域４が間隔を空けずに形成されている場合には、図５（ａ）に示すように、ソース領域６とドレイン領域８（或いはドリフト領域５）が対向する全領域においてＰ型埋め込み拡散領域４が形成されているため、図中の領域Ａに示すゲートエッジの電界が十分に緩和されて、オフ耐圧が高くなる。これに対し、Ｐ型ボディ領域３の全領域の底面にＰ型埋め込み拡散領域４が存在しない場合、上記図中の領域Ａに示すゲートエッジの電界が緩和されず、オフ耐圧が低くなる。
図５に、Ｐ型埋め込み拡散領域４が存在する場合（ａ）と存在しない場合（ｂ）のポテンシャル分布の概念図を示す。Ｐ型埋め込み拡散領域４が存在する場合は、Ｎ型ドレイン領域８の近傍まで空乏層が伸びるため、領域Ａ近傍に電界が集中するということがない。これに対し、Ｐ型埋め込み拡散領域４が存在しない場合は、空乏層がほとんど伸びないため、領域Ａ近傍に電界が集中し、オフ耐圧が低下する。例えば、オフ耐圧が１００Ｖ以上のＬＤＭＯＳトランジスタを設計する場合、Ｐ型埋め込み拡散領域４が存在する場合には１２０Ｖ程度のオフ耐圧を有するものが、Ｐ型埋め込み拡散領域４が存在しない場合には４０Ｖ程度までオフ耐圧が低下する。
図４（ｂ）に示すように、オフ耐圧はＰ型埋め込み拡散領域４の形成間隔Lslitに依存し、Lslitをドリフト長Ldrift以下に設計するとオフ耐圧が上昇し始め、Ldrift/2よりも小さく設計すると、十分に耐圧が向上できる。このため、LslitはLdrift/2よりも小さく設定することが望ましい（例えば図４（ｂ）中のｙ）。このときの空乏層の状態を図６（ａ）に示す。なお、同図には、比較のために、（ｂ）にＰ型埋め込み拡散領域４が全面に形成されている場合の空乏層の状態を、（ｃ）にはＰ型埋め込み拡散領域４が形成されていない場合の空乏層の状態を併記している。
図６（ａ）に示すように、Ｐ型埋め込み拡散領域４が形成されている箇所と形成されていない箇所で空乏層Ｄ１の伸びが異なるが、適切なLslitの値に設定して隣接するＰ型埋め込み拡散領域４の影響を及ぼすことにより、Ｐ型埋め込み拡散領域４が形成されていない領域においても、空乏層をドレイン領域８側に伸ばすことが可能である。Ｐ型ボディ領域３の全領域の底面にＰ型埋め込み拡散領域４が存在する場合（図６（ｂ））の空乏層Ｄ２ほどはドレイン領域８側に伸びないとしても、Ｐ型ボディ領域３の全領域の底面にＰ型埋め込み拡散領域４が存在しない場合（図６（ｃ））の空乏層Ｄ３と比べると、十分にドレイン領域８側に空乏層を伸ばすことができる。これにより、ゲートエッジ（図５の領域Ａ）付近に電界が集中するのを回避でき、オフ耐圧が低下するのを防ぐことができる。
このとき、図４（ｂ）に示したように、Ｐ型埋め込み拡散領域４の形成間隔Lslitを、 Ldrift/2以下に設定すれば、Ｐ型埋め込み拡散領域４をＰ型ボディ領域３の全領域の底面に形成した場合とほぼ同等のオフ耐圧を実現できる。
次に、オン耐圧について述べる。前述の通り、オン耐圧を向上させるためには、ゲートオン時にドレイン電圧を増大させた場合のアバランシェ電流を低減する必要があるが、そのアバランシェ電流Ibodyは、以下の数６によって示される。
なお、上記数６において、Emaxはゲートオン時にドレイン電圧を増大させた場合の最大電界値、Ecriは臨界電界、α(T)は温度係数が正の定数、Idrainは上記最大電界箇所に流れるドレイン電流を示し、λはデバイス構造が同一であれば一定となる定数である。
数６によれば、アバランシェ電流を低減させるためには、Emaxを低減させるか、あるいは、Idrain、つまり最大電界箇所を流れるドレイン電流値を低減させる必要がある。本発明に係るＬＤＭＯＳトランジスタは、後者、すなわち最大電界箇所を流れるドレイン電流値Idrainを低減させることによりアバランシェ電流を低減させる。
図１７に示した従来のＬＤＭＯＳトランジスタにおいて、ゲートオン時にドレイン電圧を上昇させた場合、図７（ｂ）の概略図に示すように、電界集中箇所Ｅ２はＮ型ドレイン領域８のソース領域７側エッジ近傍となり、ドレイン電流Idrain全てがこの最大電界箇所Ｅ２に流れることになる。
これに対し、本実施形態のＬＤＭＯＳトランジスタにおいて、ゲートオン時にドレイン電圧を上昇させた場合には、図７（ａ）の概略図に示すように、電界集中箇所Ｅ１は埋め込み拡散領域４が形成されている外側位置におけるＮ型ドレイン領域８のソース領域７側エッジ近傍となる。すなわち、Ｐ型埋め込み拡散領域４の形成間隔に伴い、この電界集中箇所Ｅ１も、Ｎ型ドレイン領域８のソース領域７側エッジ近傍において所定の間隔を有して形成される。これは、ゲートオン時にはリーチスルーによる電界集中が起こるため、Ｐ型埋め込み拡散領域４が形成されている領域においては、空乏層がドレイン領域８側にシフトするためである。
ここで、Ｐ型埋め込み拡散領域４が形成されている箇所のドレイン電流をIdrain1、最大電界をEmax1とすると、そのアバランシェ電流Ibody1は以下の数７によって示される。
また、Ｐ型埋め込み拡散領域４が形成されていない箇所のドレイン電流をIdrain2、最大電界をEmax2とすると、そのアバランシェ電流Ibody2は以下の数８によって示される。
ここで、図Ａ７（ａ）に示したように、電界が集中する箇所Ｅ１はＰ型埋め込み拡散領域４が形成されている領域であるため、Emax1 ＞ Emax2 が成立する。よって、数７及び数８より、Ibody1 ＞ Ibody2が成り立つ。
従って、本実施形態に係るＬＤＭＯＳのトータルのアバランシェ電流Ibodyは、以下の数９の関係を満たす。
（数９）
Ibody ＝ Ibody1 ＋ Ibody2 ＜ 2Ibody1
数９において、最右辺の「2Ibody1」は、図１７に示す従来のＬＤＭＯＳトランジスタ、つまり、Ｐ型ボディ領域３の全ての底面に連続し、且つその先端がＮ型ドリフト領域５内に到達するようにＰ型埋め込み拡散領域９１が全面的に埋め込まれている場合のＬＤＭＯＳトランジスタのアバランシェ電流に対応する。そして、最左辺の「Ibody」は、本実施形態のＬＤＭＯＳトランジスタのアバランシェ電流を表わしている。従って、数９より、本実施形態のＬＤＭＯＳトランジスタのアバランシェ電流は、従来のＬＤＭＯＳトランジスタのアバランシェ電流よりも低減できることが分かる。
従って、図８に示すように、Ｐ型埋め込み拡散領域４を、Ｐ型ボディ領域３の一部底面に連結させることで短冊型に形成した場合のＬＤＭＯＳトランジスタ（実線Ｍ１）は、Ｐ型ボディ領域３の全ての底面に形成し、その先端がＮ型ドリフト領域５内に到達するように全面的に埋め込み形成した場合（破線Ｍ２）と比較して、アバランシェ電流を低減でき、結果的にオン耐圧を向上することができる。
以上のように、本実施形態のＬＤＭＯＳトランジスタによれば、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係を改善させることにより、オン抵抗を増大させることなく、高耐圧化を実現させることが可能となる。
なお、本実施形態において、図１（ｂ）内のＬ５からＬ６の方向、つまり、ゲートエッジからＮ型ドレイン領域８に向かう方向に、Ｎ型ドリフト領域５の濃度が高濃度になるように濃度勾配を有するように形成するのも好適である。このようにすることで、最も電界の集中しやすいゲートエッジ近傍のＮ型ドリフト領域５の濃度が低くなるため、ゲートオフ時の電界緩和が促進される。更に、ゲートオン時では、逆に最も電界の集中しやすいＮ型ドレイン領域８近傍の濃度が高いことからリーチスルーによる電界集中を回避することができる。これにより、オフ耐圧とオン耐圧のトレードオフ関係をより改善することができる。
以下、図９を参照して、本実施形態のＬＤＭＯＳトランジスタの製造方法につき説明する。
図９（ａ）に示すように、このＮチャネルＬＤＭＯＳトランジスタは、Ｐ型半導体基板１の表面の一部にフィールド酸化膜（ＬＯＣＯＳ酸化膜）１１を形成し、Ｐ型不純物、例えばボロンの注入により、Ｐ型ボディ領域３を形成する。図９（ａ）中のＬＯＣＯＳの長さ、つまりドリフト長は、１００Ｖ以上の高耐圧化を図る場合は、例えば６μｍ以上に設定される。
その後、Ｐ型不純物、例えばボロンの注入により、Ｐ型埋め込み拡散領域４を形成する。このとき、Ｌ１−Ｌ２断面図に示すようにＰ型不純物が注入される領域と、Ｌ３−Ｌ４断面図に示すようにＰ型不純物が注入されない領域が形成されるよう、交互にスリットが設けられたマスクを用いて不純物注入を行う。注入エネルギーは、１ＭｅＶ以上の高エネルギー注入とする。これにより、Ｐ型埋め込み拡散領域４は、図１（ａ）に示すような短冊型形状を示すこととなる。
次に、Ｐ型ボディ領域３と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域５を形成する。このＮ型ドリフト領域５は、ＬＤＭＯＳトランジスタの耐圧を下げることなく、オン抵抗を低減させるために形成される。
次に、図９（ｂ）に示すように、Ｐ型半導体基板１の表面領域にゲート酸化膜１３を形成した後、Ｐ型ボディ領域３の一部上方及びＮ型ドリフト領域５の一部上方にまたがるようにゲート電極１４を形成する。ゲート電極１４形成工程としては、例えば、リンがドープされたポリシリコン膜をＣＶＤ法により形成し、その上にフォトエッチング技術によってレジストをパターンニングした後、ドライエッチング技術等によって前記のポリシリコン膜を加工することで行う。なお、本実施形態では、フィールド酸化膜１１が形成されているため、ゲート電極１４はＮ型ドリフト領域５の上方に位置するフィールド酸化膜１１の一部上層にまたがるように形成される。
次に、例えばリン又は砒素の注入によってＮ型ソース領域６、及びＮ型ドレイン領域８を形成すると共に、例えばボロン等の注入によってＰ型ボディコンタクト領域７を形成する。
その後は、図９（ｃ）に示すように、表面に例えば常圧ＣＶＤ法によって層間絶縁膜膜１５を形成し、リフローして表面段差を軽減する。この後、ゲート電極１３、Ｎ型ドレイン領域８、Ｎ型ソース領域６、及びＰ型ボディコンタクト領域７の上において、層間絶縁膜膜１５にコンタクトエッチを行い、開口を形成する。そして、例えば、スパッタによってアルミニウム膜を成長させた後、該アルミニウム膜をフォトエッチング及びドライエッチングによってパターンニングして、金属電極（２１，２２）を形成する。
なお、Ｎ型ドリフト領域５に濃度勾配を持たせるためには、Ｎ型ドリフト領域５を形成すべくＮ型不純物イオンを注入した後、例えば、９５０℃以上の熱拡散により横方向に濃度勾配を持たせるようにすれば良い。若しくは、Ｎ型不純物イオン注入時において、マスクを複数用いて異なるドーズ量の注入を実施することにより横方向に濃度勾配を持たせることも可能である。
［第２実施形態］
本発明の半導体装置の第１実施形態につき、図１０〜図１２の各図を参照しながら説明する。なお、以下の各図において、図１７或いは第１実施形態と同一の構成要素については同一の符号を付し、その説明を適宜省略する。
本実施形態のＬＤＭＯＳトランジスタは、Ｐ型埋め込み拡散領域４をＰ型ボディ領域３の一部底面に離散的に連結させ、且つその先端部がドリフト領域５内に到達するように
各離散部分をドリフト領域５に向かう方向に延伸させることで、短冊型形状とする点においては第１実施形態と同様である。そして、第１実施形態と比較して、Ｐ型半導体基板１上にＮ型拡散領域２を有し、このＮ型拡散領域２上にＰ型ボディ領域３やＮ型ドリフト領域５が形成される点が異なる。このＮ型拡散領域２を、以下では「Ｎ型ウェル２」と呼ぶ。
本実施形態によれば、Ｐ型ボディ領域３とＰ型半導体基板１の間にＮ型ウェル２（Ｎ型拡散領域）が形成されているため、ソース領域８がＰ型半導体基板１（ＧＮＤ電位）に対して電気的に良好に分離される。これにより、ソース電極がＰ型半導体基板１に対して電源電圧相当の耐圧を要求される場合でも使用することができ、第１の実施形態に係るＬＤＭＯＳトランジスタと比較して、回路上の利用範囲が広い点で有効である。
図１０は、本実施形態のＬＤＭＯＳの概略構造図であり、（ａ）が立体概略図を、（ｂ）が（ａ）の立体概略図をｄ１方向に見たときの断面構造図である。なお、比較のために、（ｃ）には、従来のＬＤＭＯＳトランジスタ（図１７の構造）を（ａ）のように図示した場合においてｄ１方向に見たときの断面構造図を図示している。
図１７に示した従来のＬＤＭＯＳトランジスタ、すなわち、Ｐ型埋め込み拡散領域９１をＰ型ボディ領域３の底面全面に連続させ、且つその先端がＮ型ドリフト領域５内に到達するように全面的に埋め込み形成した従来構成のＬＤＭＯＳトランジスタにおいて、図１０（ｃ）に示すように、ゲートオフ時に、ドレイン電圧を増大させた場合、空乏層がＰ型埋め込み拡散領域９１の上下に伸びる（図中の破線）。これにより、Ｐ型埋め込み拡散領域９１の上方に位置するＮ型ドリフト領域５を完全に空乏化することにより、表面電界が緩和されオフ耐圧が増大される。
一方、本実施形態のＬＤＭＯＳトランジスタにおいては、図１０（ｂ）に示すように、ゲートオフ時に、ドレイン電圧を増大させた場合、空乏層がＰ型埋め込み拡散領域４の上下左右に伸びる（図中の破線）。このとき、スリット幅Lslit、及びＰ型埋め込み拡散領域４の深さXnを適切に調整することにより、Ｐ型埋め込み拡散領域４の左右及び上方を完全に空乏化させることが可能となる。このようにして表面電界を緩和することにより、オフ耐圧を増大させることが可能となる。オフ耐圧は、Ｐ型埋め込み拡散領域４の幅Wprとスリット幅Lslitの比ξ＝Lslit ／ Wprに依存するが、詳細は後述する。なお、図１０（ｂ）内におけるWnは、Ｐ型埋め込み拡散領域４に挟まれた箇所におけるＮ型ウェル２の幅を表わしているが、この値はすなわちＰ型埋め込み拡散領域４の形成間隔Lslitに対応するものである。
また、オン耐圧に関しては、第１実施形態と同様に、従来構成と比較してアバランシェ電流を低減でき、結果的にオン耐圧を向上することができる。第１実施形態と説明が重複するため、ここでは割愛する。
次にオン抵抗に関して、図１０（ｂ）及び図１１を用いて説明する。図１１は、オン抵抗比及びオフ耐圧比と、ξ（＝Lslit ／ Wpr）の関係を示すグラフである。図１１において、実線Ｍ３がオン抵抗比とξの関係を示しており、破線Ｍ４がオフ耐圧比とξの関係を示している。
図１０（ｂ）に示すように、Ｐ型埋め込み拡散領域４の深さをXn、幅をWpr、スリット幅をLslit、Ｎ型ウェル２の深さをXhnとする。また、図１０（ｂ）に示す本実施形態に係るＬＤＭＯＳトランジスタのオン抵抗をRon1、図１０（ｃ）に示す従来のＬＤＭＯＳトランジスタのオン抵抗をRon2とすると、両者のオン抵抗比：Ron1 ／ Ron2は、図１１に示すように、ξ＝Lslit ／ Wprに依存し、ξが大きくなる程、オン抵抗比は低減できる。ξの値が大きくなることは、すなわちＰ型埋め込み拡散領域４の形成幅に対する同領域の形成間隔が大きいことを意味しており、このとき、第１実施形態で説明したように、Rdriftの抵抗値が低い領域が増えるため、オン抵抗値が低下する。
オフ耐圧に関して説明する。図１０（ｂ）に示す本実施形態に係るＬＤＭＯＳトランジスタのオフ耐圧をBVds1、図１０（ｃ）に示す従来のＬＤＭＯＳトランジスタのオフ耐圧をBVds2とすると、両者の耐圧比：BVds1 ／ BVds2は、図１１に示すように、ξ＝Lslit ／ Wprに依存し、ξが大きくなる程、オフ耐圧比は小さくなる。Ｐ型埋め込み拡散領域４が間隔を有して形成されている場合、図１０（ｂ）に示すように、このＰ型埋め込み拡散領域４から伸びる空乏層が届く範囲内では耐圧を確保できる一方、空乏層が届かない領域内においては耐圧が低下する。図１１では、Ｐ型埋め込み拡散領域４のスリット幅がその形成幅より広くなると（ξ＞１）、Ｐ型埋め込み拡散領域４から伸びる空乏層によって届かない領域が存在し、耐圧が急激に低下していることが分かる。
従って、図１１によれば、オフ耐圧を考慮すると、ξ＝Lslit ／ Wprを１以下に設定することが望ましく、例えば、ξ＝０．５の時、オン抵抗比は０．４５となり、本実施形態により、オフ耐圧を高く確保しながら、オン抵抗が大幅に低減できることが分かる。なお、この点は第１実施形態の構造においても同様である。
なお、近年、オフ耐圧とオン抵抗のトレードオフ関係を改善することが可能な装置として、特開２０００−２８６１７号公報に記載された、いわゆるマルチリサーフ構造、スーパージャンクション構造のＬＤＭＯＳトランジスタが知られている。この種のＭＯＳＦＥＴの特徴は、図２１に示すようにドリフト層としてＮ型拡散領域及びＰ型拡散領域がストライプ状に形成されてお互いに交互に配置されていることである。このような構造にすることで、ドリフト層が空乏化しやすく、ドリフト層のドーズ量の濃度を高くできるため、オン抵抗を低減できるという特徴がある。
しかし、この従来構造では、Ｐ型拡散領域が基板表面に存在するため、ゲートオン時の電流がＮ型拡散領域のみにしか流れない。一方、本実施形態によれば、図１０（ｂ）に示すようにＰ型拡散領域が埋め込み拡散領域４として形成されているため、ゲートオン時の電流は、Ｐ型埋め込み拡散領域４の上方のＮ型ウェル２と、離間して形成された複数のＰ型埋め込み拡散領域４に挟まれた位置に形成されるＮ型ウェル２とに流れるため、オン抵抗を低減できる点で有利である。
ところで、Ｐ型埋め込み拡散領域４によるＲＥＳＵＲＦ効果は、Ｐ型埋め込み拡散領域４の実効的な不純物濃度に大きく依存し、Ｎ型ドリフト領域５の濃度に合わせて最適化される。第１実施形態のように、Ｎ型ドリフト領域５をＰ型埋め込み拡散領域４よりも深く形成した場合、Ｐ型埋め込み拡散領域４の不純物濃度がＮ型ドリフト領域５により打ち消され、Ｐ型埋め込み拡散領域４の実効的な不純物濃度が一定程度低下することが想定される。従って、この濃度低下を想定してＬＤＭＯＳトランジスタを設計する必要がある。
しかしながら、図１０（ａ）に示すように、本実施形態では、Ｎ型ウェル２を設けることにより、Ｎ型ドリフト領域５をＰ型埋め込み拡散領域４よりも浅く形成することが可能である。このようにすることで、Ｐ型埋め込み拡散領域４の実効的な濃度に対するＮ型ドリフト領域５の濃度の影響を第１実施形態よりも小さくすることができ、ＬＤＭＯＳトランジスタの設計を簡素化することができる。更に、製造プロセス時においてＮ型ドリフト領域５の濃度にバラツキが生じた場合でも、Ｐ型埋め込み拡散領域４の実効的濃度への影響を小さくできるため、安定した電気的特性を示すＬＤＭＯＳトランジスタの製造が可能となる。
また、本実施形態では、Ｎ型ドリフト領域５とＮ型ウェル２を別々に濃度設定ができる。このため、Ｎ型ドリフト領域５の濃度を高く設定してオン抵抗を低減させると共に、Ｎ型ウェル２をＮ型ドリフト領域５よりも低濃度とすることで、オフ耐圧を低下させないようにすることが可能となる。オフ耐圧を低下させないためには、図１０（ｂ）に示すＰ型埋め込み拡散領域４の上方及び左右を完全に空乏化する必要があるが、本実施形態の構成によれば、上方に関してはＰ型埋め込み拡散領域の注入深さXnを調整し、左右に関してはＮ型ウェル２の濃度を低く設定することによりこれを実現することができる。
Ｐ型埋め込み拡散領域４の上方には、Ｎ型ドリフト領域５が位置しており、Ｐ型埋め込み拡散領域４の左右に形成されているＮ型ウェル２よりもその濃度が高いため、完全空乏化が困難となる。従って、オフ耐圧のみを考慮すると、Ｐ型埋め込み拡散領域Ｘｎを浅く形成することが望ましい。しかしながら、この注入深さXnを浅くすると、いわゆる擬似飽和現象（Quasi-Saturation）が顕在化する。擬似飽和現象とは、ゲートオン時のドレイン電流が、通常のＭＯＳトランジスタのようにチャネルのピンチオフにより飽和するのではなく、ドリフト領域５の電子飽和速度により飽和する現象であり、ドレイン電流の飽和電流値を下げるだけではなく、オン抵抗も増大してしまうという問題がある。
図１２に、Xn＝１μｍの場合とXn＝１．５μｍの場合の、ゲートオン時のドレイン電圧に対するドレイン電流の関係を示す。なお、図１２のグラフでは、オフ耐圧が同一となるようにＮ型ドリフト領域４の濃度が最適化されている。
図１２に示されるように、Xn＝１μｍの場合と比較して、Xn＝１．５μｍの場合の方が、ドレイン電流の飽和電流値が高く維持され、オン抵抗を低くすることができる。従って、Ｐ型埋め込み拡散領域４の注入深さXnについては、Xn≧１．５μｍと設定するのが好適である。これは、第１実施形態の構成においても同様である。
以下、図１３を参照して、本実施形態のＬＤＭＯＳトランジスタの製造方法につき説明する。なお、図９の場合と同様、Ｐ型埋め込み拡散領域４の形成箇所における断面図（Ｌ１−Ｌ２断面図）と、Ｐ型埋め込み拡散領域４の非形成箇所における断面図（Ｌ３−Ｌ４断面図）を併記している。
図１３（ａ）に示すように、このＮチャネルＬＤＭＯＳトランジスタは、Ｐ型半導体基板１に対してＮ型不純物を注入し、高温ドライブインによる熱拡散によりＮ型ウェル２を所望の深さに形成する。Ｎ型不純物としては、例えばリンを使用し、注入エネルギーは例えば２ＭｅＶ以上、ドーズ量は１．０×１０１３ｃｍ−２以下とする。また、不純物注入を行う領域は、例えば、高エネルギー注入に対応した厚膜のレジストを用い、フォトエッチング技術等によって注入を行う領域を開口するようにパターンニングすることによって規定する。その後、Ｎ型ウェル２の表面の一部にフィールド酸化膜（ＬＯＣＯＳ酸化膜）１１を形成する。ドリフト長は、１００Ｖ以上の高耐圧化を図る場合は、例えば６μｍ以上に設定される。なお、図１３の構成では、フィールド酸化膜１１の、ソース領域６からドレイン領域８に向かう方向に係る長さ（ＬＯＣＯＳ長）が前記ドリフト長に対応する。
次に、図１３（ｂ）に示すように、Ｐ型不純物、例えばボロンの注入によりＰ型ボディ領域３を形成する。その後、Ｐ型不純物、例えばボロンの注入によりＰ型埋め込み拡散領域４を形成する。このとき、Ｌ１−Ｌ２断面図に示すようにＰ型不純物が注入される領域と、Ｌ３−Ｌ４断面図に示すようにＰ型不純物が注入されない領域が形成されるよう、交互にスリットが設けられたマスクを用いて不純物注入を行う。注入エネルギーは、１ＭｅＶ以上の高エネルギー注入とする。これにより、Ｐ型埋め込み拡散領域４は、図１（ａ）に示すような短冊型形状を示すこととなる。
次に、図１３（ｃ）に示すように、Ｐ型ボディ領域３と離間した位置に、Ｎ型不純物、例えばリンの注入を、例えば３００ＫｅＶ以上の注入エネルギーにて行い、Ｎ型ドリフト領域５を形成する。このＮ型ドリフト領域５は、ＬＤＭＯＳトランジスタの耐圧を下げることなく、オン抵抗を低減させるために形成される。
なお、Ｎ型ドリフト領域５をＰ型埋め込み拡散領域４よりも浅く形成する場合には、Ｎ型ドリフト領域５の深さが例えば１μｍ以下、Ｐ型埋め込み拡散領域４の深さが例えば１．５μｍ以上になるよう、それぞれの不純物イオン注入条件を設定する。また、Ｎ型ウェル２の濃度をＮ型ドリフト領域５よりも低く設定する場合には、例えばＮ型ウェル２の濃度を３．０×１０１６ｃｍ−３以下に、Ｎ型ドリフト領域５の濃度を３．０×１０１６ｃｍ−３以上で、Ｎ型ソース／ドレイン領域（６，８）の不純物濃度以下に設定する。
その後、第１実施形態と同様、ゲート酸化膜１３及びゲート電極１４を形成した後、図１３（ｄ）に示すように、例えばリン又は砒素の注入によってＮ型ソース領域６、及びＮ型ドレイン領域８を形成すると共に、例えばボロン等の注入によってＰ型ボディコンタクト領域７を形成する。そして、層間絶縁膜１５、金属電極（２１，２２）を形成する。
なお、本実施形態においても、第１実施形態と同様、ゲートエッジからＮ型ドレイン領域８に向かう方向に、Ｎ型ドリフト領域５の濃度が高濃度になるように濃度勾配を有するように形成するのも好適である。そのための方法についても、第１実施形態で上述したのと同様の方法を利用することができる。
［別実施形態］
以下、別実施形態につき説明する。
〈１〉 図１４に示すように、Ｐ型埋め込み拡散領域４のスリット形状を台形形状として形成しても良い。このとき、特に、Ｐ型埋め込み拡散領域４の幅Ｗｐ（ｘ）を、Ｎ型ドレイン領域８に近付くほど大きくし、逆にＮ型ドリフト領域５の幅Ｗｎ（ｘ）を、Ｎ型ドレイン領域８に近付くほど小さくするのが好ましい。図１４において、（ａ）は上面視概略図を、（ｂ）は立体概略図をそれぞれ示している。また、（ｃ）は（ａ）内の一部領域Ｘ１を模式的に拡大したものである。
一般的に、スーパージャンクション構造によって高耐圧を実現するためには、交互に配置されているＮ型領域とＰ型領域を完全空乏化する必要があるが、完全空乏化するためには、Ｐ型埋め込み拡散領域の濃度をＮａ（ｘ）、Ｎ型ドリフト領域の濃度をＮｄ（ｘ）とすると、下記数１０の関係を満たす必要がある。
（数１０）
Ｎａ（ｘ）×Ｗｐ（ｘ）＝Ｎｄ（ｘ）×Ｗｎ（ｘ）
従って、本別実施形態においては、Ｐ型埋め込み拡散領域４をＮ型ドレイン領域８に近づくほど低濃度となるように形成し、逆に、Ｎ型ドリフト領域５をＮ型ドレイン領域８に近づくほど高濃度になるように形成するのが好ましい。
前述の通り、オフ耐圧時にはゲートエッジの電界緩和をすることが重要となるが、ゲートエッジの上部にはゲート電極１４が存在するため、ゲート電極１４によるフィールドプレート効果によりＰ型埋め込み拡散領域４による電界緩和のアシストが小さくても十分に電界緩和がなされる。従って、ゲートエッジ近傍ではＰ型埋め込み拡散領域４の幅Ｗｐを小さく形成し、一方、フィールドプレート効果が小さくなるＮ型ドレイン領域８近傍では、Ｐ型埋め込み拡散領域４の幅Ｗｐを大きく形成する。このようにＰ型埋め込み拡散領域４の幅Ｗｐ（ｘ）、及び不純物濃度Ｎａ（ｘ）を最適化することにより、例えば、全体的にＮ型ドリフト領域５の不純物濃度Ｎｄ（ｘ）を濃くしたり、あるいはＮ型ドリフト領域５の幅Ｗｎ（ｘ）を大きく形成することが可能となるため、結果的にＮ型ドレイン領域５の抵抗値を低減することでき、オン抵抗の低減が可能となる。
なお、本別実施形態では、第２実施形態の図１０と同様、Ｎ型ウェル２が形成されている場合について図１４を参照して説明したが、第１実施形態の構成のように、Ｎ型ウェル２が形成されていない場合においても同様に実現可能である。
〈２〉 上記第１実施形態では、Ｐ型埋め込み拡散領域４を短冊型形状に構成する場合を例に挙げて説明したが、少なくとも、Ｎ型ドリフト領域５内、並びにＰ型ボディ領域３とＮ型ドリフト領域４の間でＰ型埋め込み拡散領域４を離散的に形成すれば良い。
つまり、Ｐ型埋め込み拡散領域４を、Ｐ型ボディ領域３の底面位置においては、Ｐ型ボディ領域３の全底面に連結させる一方、Ｐ型ボディ領域３の外側（Ｎ型ドレイン領域８側）位置においては、Ｐ型ボディ領域３からＮ型ドリフト領域４に向かって離散的に延伸させて複数の突出部を形成すると共に、これら各突出部の先端をＮ型ドリフト領域４内に到達させるようにしても構わない。この場合の概略構造図を、図１及び図２の図示方法にならって図１５及び図１６に示す。図１５（ａ）及び図１６（ａ）は上面視概略図であり、両者は全く同じ図である。図１５（ｂ）及び図１６（ｂ）は断面概略図であるが、それぞれは切断位置が異なっており、図１５（ｂ）は、線Ｌ１−Ｌ２で切断した部分の断面を、図１６（ｂ）は、線Ｌ３−Ｌ４で切断した部分の断面を示している。
本別実施形態では、Ｐ型ボディ領域３の底面位置においては、全面にＰ型埋め込み拡散領域４が形成されているため、図２の場合と異なり、線Ｌ３−Ｌ４で切断した部分の断面図においてもＰ型埋め込み拡散領域４が表示されている。一方で、Ｐ型ボディ領域３とＮ型ドリフト領域５の対向位置、並びＮ型ドリフト領域５の内部位置においては、図１及び図２の場合と同様、離散的に形成されているため、線Ｌ３−Ｌ４で切断した部分の断面図においてＰ型埋め込み拡散領域４が表示されていない。
このように、Ｐ型埋め込み拡散領域４を櫛型に構成した場合であっても、図１及び図２に示す第１実施形態の構造と同様、Ｎ型ドリフト領域５内、並びにＰ型ボディ領域３とＮ型ドリフト領域５の間では離散的に形成されているため、電界集中箇所は、図７（ａ）と同様に離散的に形成される。よって、本別実施形態の構造においても、ドレイン電流を電界集中箇所を通る電流経路と電界集中箇所を通らない電流経路とに分けて流すことができるため、Ｐ型埋め込み拡散領域９１が全面的に埋め込まれている図１７に示す従来構成と比べて、ドレイン電流（アバランシェ電流）を少なくすることができ、オン耐圧を向上させることが可能となる。
同様に、第２実施形態の構成であれば、少なくともＮ型ドリフト領域５の下方位置におけるＮ型ウェル２内、及びＰ型ボディ領域３とＮ型ドリフト領域４の間の下方位置におけるＮ型ウェル２内において、Ｐ型埋め込み拡散領域４を離散的に形成すれば良い。つまり、Ｐ型埋め込み拡散領域４を、Ｐ型ボディ領域３の底面位置においては、Ｐ型ボディ領域３の全底面に連結させる一方、Ｐ型ボディ領域３の外側（Ｎ型ドレイン領域８側）位置においては、Ｐ型ボディ領域３からＮ型ドリフト領域４に向かって離散的に延伸させて複数の突出部を形成すると共に、これら各突出部の先端がＮ型ドリフト領域４の下方位置におけるＮ型ウェル２内に到達するようにしても構わない。
〈３〉 上述の各実施形態では、フィールド酸化膜１１を形成し、その一部上方にゲート電極１４が乗り上げるように形成される場合を例に挙げて説明した。しかし、本発明の技術は、フィールド酸化膜１１を形成することなく、Ｐ型ボディ領域３の一部及びＮ型ドリフト領域５の一部に共通にオーバーラップしてゲート酸化膜１３を形成し、その上層にゲート電極１４を形成した場合でも、同様の効果を実現できる。
〈４〉 上述の各実施形態において、Ｐ型埋め込み拡散領域４のスリット幅（形成間隔）は必ずしも等間隔で形成される必要はない。
〈５〉 上述の各実施形態では、Ｐ型半導体基板上に、Ｐ型のボディ領域とＮ型のソース／ドレイン領域を有してなるＮチャネル型のＬＤＭＯＳトランジスタについて説明を行ったが、各極性を反転させることにより、同様の効果を示すＰチャネル型のＬＤＭＯＳトランジスタを実現することができる。
〈６〉 上述の各実施形態では、ソース領域７をドレイン領域８が取り囲むような形状を想定したが、ソース領域７とドレイン領域８の位置関係は逆転しても構わない。この場合、Ｐ型ボディ領域３がＮ型ドリフト領域５を取り囲むような形状となる。
〈７〉 上述の実施形態では、ソース電極２１とボディ領域３の接触抵抗を低減させるべく、ボディ領域３内に高濃度Ｐ型のボディコンタクト領域７を形成していたが、ボディコンタクト領域７を形成しない場合であっても、オフ耐圧、オン耐圧、オン抵抗の相互のトレードオフ関係が改善されたＬＤＭＯＳトランジスタを実現することは可能である。
１： 半導体基板
２： Ｎ型拡散領域（Ｎ型ウェル）
３： ボディ領域
４： 埋め込み拡散領域
５： ドリフト領域
６： ソース領域
７： ボディコンタクト領域
８： ドレイン領域
１１： フィールド酸化膜
１３： ゲート酸化膜
１４： ゲート電極
１５： 層間絶縁膜
２１： ソース電極
２２： ドレイン電極
２５： 追加ドリフト領域
９１： 埋め込み拡散領域

Claims (14)

  1. 第１導電型の半導体基板と、
    前記半導体基板内に形成された前記第１導電型のボディ領域と、
    前記半導体基板内において、前記ボディ領域に対して前記半導体基板の基板面に平行な第１方向に離間して形成された第２導電型のドリフト領域と、
    前記ドリフト領域内に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
    前記ボディ領域内に形成された、前記ドリフト領域より高濃度の前記第２導電型のソース領域と、
    前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部を有し、前記突出部の各先端が前記ドリフト領域内に達するように形成された前記第１導電型の埋め込み拡散領域と、
    前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップして形成されたゲート酸化膜と、
    前記ゲート酸化膜の上層に形成されたゲート電極と、を備えることを特徴とする半導体装置。
  2. 前記半導体基板内に前記第２導電型のウェル領域を有し、
    前記ボディ領域、前記ドリフト領域、及び前記埋め込み拡散領域が、いずれも前記ウェル領域内に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板内に形成された第２導電型のウェル領域と、
    前記ウェル領域内に形成された前記第１導電型のボディ領域と、
    前記ウェル領域内において、前記ボディ領域に対して前記半導体基板の基板面に平行な第１方向に離間して形成された第２導電型のドリフト領域と、
    前記ドリフト領域内に形成された、当該ドリフト領域より高濃度の前記第２導電型のドレイン領域と、
    前記ボディ領域内に形成された、前記ドリフト領域より高濃度の前記第２導電型のソース領域と、
    前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部を有し、前記突出部の各先端が前記ドリフト領域の下方位置に達するように形成された前記第１導電型の埋め込み拡散領域と、
    前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップして形成されたゲート酸化膜と、
    前記ゲート酸化膜の上層に形成されたゲート電極と、を備えることを特徴とする半導体装置。
  4. 前記ウェル領域が、前記ドリフト領域よりも低濃度であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記埋め込み拡散領域が、前記ボディ領域の一部底面に離散的に連結する複数の部分で構成され、前記各部分が前記第１方向に延伸することで前記複数の突出部を形成する短冊型形状を構成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記埋め込み拡散領域が、前記ボディ領域の全底面に連結し、且つ前記ボディ領域から前記第１方向に延伸する複数の突出部を有する櫛型形状を構成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記埋め込み拡散領域の前記複数の突出部が、前記半導体基板面に平行な方向であって前記第１方向と直交する第２方向に等間隔のスリット幅を有して形成されており、
    前記スリット幅が、下層に前記ゲート酸化膜が形成された位置に存する前記ゲート電極と前記ドレイン領域との前記第１方向の離間距離の１／２倍以下に設定されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記埋め込み拡散領域の前記複数の突出部が、前記半導体基板面に平行な方向であって前記第１方向と直交する第２方向に等間隔のスリット幅を有して離間された状態で形成されており、
    前記スリット幅が、前記埋め込み拡散領域の前記複数の突出部の前記第２方向の幅以下に設定されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記ドリフト領域が、下層に前記ゲート酸化膜が形成された位置に存する前記ゲート電極の前記ドレイン領域側の端部であるゲートエッジの下方位置から、前記ドレイン領域に向かって不純物濃度が高濃度となるような濃度勾配を有して形成されることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記埋め込み拡散領域は、前記ボディ領域の底面から前記ドレイン領域に近付くほど、前記半導体基板面に平行な方向であって前記第１方向と直交する第２方向に拡がりを有して形成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記埋め込み拡散領域が、前記半導体基板の基板面から１．５μｍ以上の深さ位置に形成されていることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 第１導電型の半導体基板上に前記第１導電型の不純物イオンを注入してボディ領域を形成する工程と、前記半導体基板上の前記ボディ領域と離間した位置に第２導電型の不純物イオンを注入してドリフト領域を形成する工程とを順不同に行い、
    その後に、前記半導体基板面に平行な方向で、前記ドリフト領域と前記ボディ領域の離間方向と直交する方向に複数のスリットが設けられたマスクパターンを用いて、前記ボディ領域の形成時よりも高い注入エネルギーで前記第１導電型の不純物イオンを注入することで、前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部の各先端が前記ドリフト領域に達するように埋め込み拡散領域を形成し、
    その後に、前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを、前記ボディ領域内及び前記ドリフト領域内に注入して、前記ボディ領域内にソース領域を、前記ドリフト領域内にドレイン領域をそれぞれ形成し、
    その後に、前記半導体基板面を酸化して、少なくとも前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップするように前記ゲート酸化膜を形成した後、前記ゲート酸化膜の上層にゲート電極を形成することを特徴とする半導体装置の製造方法。
  13. 前記ボディ領域及び前記ドリフト領域を形成する前に、前記半導体基板内に前記第２導電型の不純物イオンを注入して、前記ドリフト領域よりも低濃度のウェル領域を形成する工程を有し、
    前記ボディ領域及び前記ドリフト領域は、前記ウェル領域内に形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 第１導電型の半導体基板内に第２導電型の不純物イオンを注入してウェル領域を形成した後、
    前記ウェル領域内に前記第１導電型の不純物イオンを注入してボディ領域を形成する工程と、前記ウェル領域内の前記ボディ領域と離間した位置に第２導電型の不純物イオンを注入してドリフト領域を形成する工程とを順不同に行い、
    その後に、前記半導体基板の基板面に平行な方向で、前記ドリフト領域と前記ボディ領域の離間方向と直交する方向に複数のスリットが設けられたマスクパターンを用いて、前記ボディ領域の形成時よりも高い注入エネルギーで前記第１導電型の不純物イオンを注入することで、前記ボディ領域の底面に連結すると共に、前記ボディ領域から前記第１方向に延伸する複数の突出部の各先端が前記ドリフト領域の下方に達するように埋め込み拡散領域を形成し、
    その後に、前記ドリフト領域よりも高濃度の前記第２導電型の不純物イオンを、前記ボディ領域内及び前記ドリフト領域内に注入して、前記ボディ領域内にソース領域を、前記ドリフト領域内にドレイン領域をそれぞれ形成し、
    その後に、前記半導体基板面を酸化して、少なくとも前記ボディ領域の一部及び前記ドリフト領域の一部に共通にオーバーラップするように前記ゲート酸化膜を形成した後、前記ゲート酸化膜の上層にゲート電極を形成することを特徴とする半導体装置の製造方法。
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