WO2013046537A1 - 縦型半導体素子を備えた半導体装置 - Google Patents

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WO2013046537A1
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祐麻 利田
望 赤木
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株式会社デンソー
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present disclosure relates to a semiconductor device including a vertical semiconductor element.
  • a parasitic bipolar transistor In a semiconductor device provided with a vertical MOS transistor, holes are normally extracted from the p-type base region, but if the voltage drop in the extraction path is too large, an avalanche current flows to the n + -type source region side, and a parasitic bipolar transistor Will work. For this reason, avalanche tolerance is reduced. In order to improve the avalanche resistance, it is indispensable not to operate the parasitic bipolar transistor formed by the n + type source region, the p type base region, and the n ⁇ type drift layer.
  • This disclosure is intended to suppress an increase in on-resistance in a semiconductor device provided with a vertical semiconductor element having a super junction structure.
  • a semiconductor device includes a semiconductor substrate, a drift layer, a second conductivity type region, a base region, a first impurity region, a first trench, a first gate insulating film, a gate electrode, a contact region, a surface electrode, and a back surface.
  • a vertical semiconductor element having an electrode, a second trench, a second gate insulating film, and a dummy gate electrode, and passing a current between the front electrode and the back electrode based on voltage application to the gate electrode is provided.
  • the semiconductor substrate is of a first conductivity type or a second conductivity type and has a main surface and a back surface.
  • the drift layer is of a first conductivity type and is formed on the main surface side of the semiconductor substrate.
  • the second conductivity type region is formed on the main surface side of the semiconductor substrate, and forms a super junction structure by being alternately arranged with the drift layer.
  • the base region is of a second conductivity type and is formed on the super junction structure.
  • the first impurity region is of a first conductivity type, is formed in a surface layer portion of the base region, and has a higher impurity concentration than the drift layer.
  • the first trench penetrates the first impurity region and the base region and reaches the first conductivity type region in the super junction structure.
  • the first gate insulating film is formed on an inner wall surface of the first trench.
  • the gate electrode is formed on the surface of the first gate insulating film so as to fill the first trench, thereby forming a trench gate structure.
  • the contact region is of a second conductivity type and is formed on the opposite side of the first trench from the surface region of the base region with the first impurity region interposed therebetween, and has a higher impurity concentration than the base region. .
  • the surface electrode is electrically connected to the first impurity region and the contact region.
  • the back electrode is electrically connected to the semiconductor substrate.
  • the second trench penetrates the base region to reach a super junction structure and is formed deeper than the first trench.
  • the second gate insulating film is formed on the inner wall surface of the second trench.
  • the dummy gate electrode is formed on the surface of the second gate insulating film so as to fill the second trench, thereby forming a dummy gate structure.
  • the second trench constituting the dummy gate structure is formed deeper than the first trench constituting the trench gate structure, the avalanche resistance is improved, and an increase in on-resistance can be suppressed.
  • a first conductivity type or second conductivity type semiconductor substrate having a main surface and a back surface is prepared.
  • a drift layer of a first conductivity type is formed on the main surface side of the semiconductor substrate, and a second conductivity type region is formed with respect to the drift layer, whereby the second conductivity of the drift layer is formed.
  • the superconducting structure is configured by alternately and repeatedly arranging the first conductive type region and the second conductive type region by the portion left without forming the mold region.
  • a second conductivity type base region is formed on the super junction structure.
  • a mask having a first opening and a second opening wider than the first opening is disposed on the base region, and corresponds to the first opening by etching using the mask. And a second trench having a width corresponding to the second opening and deeper than the first trench. Inner wall surfaces of the first and second trenches are covered with a gate insulating film.
  • a trench gate structure is formed by forming a gate electrode on the surface of the gate insulating film in the first trench, and a dummy gate electrode is formed on the surface of the gate insulating film in the second trench. As a result, a dummy gate structure is formed.
  • a first impurity region of a first conductivity type having a higher impurity concentration than the drift layer is formed in a surface layer portion of the base region.
  • a contact region of a second conductivity type having a higher impurity concentration than the base region is formed on the opposite side of the first trench from the surface layer portion of the base region.
  • a surface electrode electrically connected to the first impurity region and the contact region is formed.
  • a back electrode electrically connected to the semiconductor substrate is formed.
  • the width of the second opening for forming the second trench is made wider than the first opening for forming the first trench, the microloading effect is caused when the trench is formed.
  • the second trench may be formed deeper than the first trench.
  • FIG. 1 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor according to the first embodiment of the present disclosure.
  • FIG. 2 shows a layout of the semiconductor device shown in FIG.
  • FIGS. 3A to 3C are cross-sectional views showing a manufacturing process of a semiconductor device provided with the vertical MOS transistor shown in FIG. 4 (a) to 4 (c) are cross-sectional views showing the manufacturing process of the semiconductor device provided with the vertical MOS transistor following FIG. 3 (c).
  • FIG. 5 (a) to 5 (c) are cross-sectional views showing the manufacturing process of the semiconductor device provided with the vertical MOS transistor following FIG. 4 (c).
  • FIG. 6 is a cross-sectional view showing a cell region Rc of a semiconductor device including a vertical MOS transistor according to the second embodiment of the present disclosure.
  • FIG. 7A and FIG. 7B are cross-sectional views showing the cell region Rc of the semiconductor device provided with the vertical MOS transistor according to the third embodiment of the present disclosure.
  • FIG. 8 is a diagram showing a layout of the semiconductor device shown in FIGS. 7A and 7B.
  • FIG. 9 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor according to the fourth embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a top surface layout of a semiconductor device including a vertical MOS transistor according to the fifth embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor according to the sixth embodiment of the present disclosure.
  • FIG. 12 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor manufactured by the manufacturing method according to the seventh embodiment of the present disclosure.
  • FIGS. 13A and 13B are cross-sectional views showing an example in which the shape of the second trench 10 is different from that of the first trench 7.
  • FIG. 14A and FIG. 14B are diagrams showing a top surface layout showing a formation place of the second trench 10 according to another embodiment.
  • FIG. 15A is a diagram showing the electric field intensity distribution in the depth direction when a dummy gate structure is applied to a super junction structure MOS transistor
  • FIG. 15B is an application of the dummy gate structure to a DMOS
  • FIG. 15C is a diagram showing the electric field strength distribution in the depth direction when a dummy gate structure is applied to the IGBT.
  • FIG. 1 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor according to the present embodiment.
  • FIG. 2 shows a layout of the semiconductor device shown in FIG. FIG. 1 corresponds to the II cross-sectional view in FIG.
  • the semiconductor device of the present embodiment shown in FIG. 1 includes an inverted vertical MOS transistor having a trench gate structure as a vertical MOS transistor.
  • a vertical MOS transistor is formed using an n + type substrate 1 made of a single crystal semiconductor such as single crystal silicon.
  • the n + type substrate 1 has one surface as a main surface 1a and the opposite surface as a back surface 1b, and has an n-type impurity concentration of 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • an n type drift layer 2 having an n type impurity concentration of 8.0 ⁇ 10 15 cm ⁇ 3 is formed, for example.
  • n-type drift layer 2 As shown in FIG. 2, a plurality of strip-like trenches 2a whose longitudinal direction is one direction (left and right direction in FIG. 2) are arranged at equal intervals in the direction perpendicular to the longitudinal direction. Is formed. As shown in FIG. 1, a p-type region (p-type column) 3 having a p-type impurity concentration of 8.0 ⁇ 10 15 cm ⁇ 3 , for example, is formed so as to fill the trench 2a. As a result, as shown in FIGS.
  • the portion of the n-type drift layer 2 left between the trenches 2a is defined as an n-type region (n-type column) 2b, and the n-type region 2b and the p-type region 3 are formed.
  • a super junction structure having a structure in which and are alternately formed in stripes at equal intervals.
  • the depth of the n-type drift layer 2 is set to 30 to 50 ⁇ m, for example, 45 ⁇ m
  • the pitch (column pitch) between the n-type region 2b and the p-type region 3 Is set to 6.0 ⁇ m
  • the width ratio of the n-type region 2b and the p-type region 3 is 1: 1
  • the area ratio in the cell region Rc is 1: 1.
  • a p-type base region 4 is formed on the surfaces of the n-type region 2 b and the p-type region 3.
  • the p-type base region 4 has a p-type impurity concentration of 1.0 ⁇ 10 17 cm ⁇ 3 and a depth of 1.0 ⁇ m.
  • An n + -type impurity region 5 serving as a source region having a higher impurity concentration than the n-type drift layer 2 is formed in the surface layer portion of the p-type base region 4 and is higher than the p-type base region 4.
  • a p + -type contact region 6 having an impurity concentration is formed.
  • the n + -type impurity region 5 has an n-type impurity concentration of 1.0 ⁇ 10 20 cm ⁇ 3 and a depth of 0.4 ⁇ m.
  • the p + -type contact region 6 has a p-type impurity concentration of 1.0 ⁇ 10 20 cm ⁇ 3 and a depth of 0.4 ⁇ m.
  • first trenches 7 having a longitudinal direction in the plane of the drawing as a longitudinal direction are arranged at equal intervals so as to penetrate the n + type impurity region 5 and the p + type base region 4 and reach the n type region 2b.
  • the first trench 7 is provided at a position where the n-type region 2b is formed, and the p-type region 3 is arranged between the adjacent first trenches 7.
  • a gate insulating film 8 is formed so as to cover the surface of the first trench 7, and a gate electrode 9 made of doped Poly-Si or the like so as to embed the first trench 7 on the surface of the gate insulating film 8. Is formed. As a result, a trench gate structure is formed.
  • the first trench 7 for constituting the trench gate structure is not shown in FIG. 2, but in this embodiment, the first trench 7 extends in the same direction as the longitudinal direction of the trench 2a for constituting the super junction structure. It is installed.
  • the first trench 7 has a depth of 3.5 ⁇ m and a width of 1.0 ⁇ m.
  • a second trench 10 is formed between the first trenches 7 so as to penetrate the p + type base region 4 and reach the p type region 3 with the vertical direction in the drawing as the longitudinal direction.
  • the first trench 7 is provided at a position where the p-type region 3 is formed.
  • a gate insulating film 11 is formed so as to cover the surface of the second trench 10.
  • the second trench 10 is formed deeper and wider than the first trench 7.
  • the second trench 10 has a depth of 3.8 ⁇ m and a width of 3.0 ⁇ m.
  • a dummy gate electrode 12 made of doped poly-Si or the like is formed in the second trench 10. These constitute a dummy gate structure.
  • a p + type body layer 13 having a higher p type impurity concentration than the p type base region 4 is formed between the first trenches 7.
  • the p + type body layer 13 has a p type impurity concentration of 1.0 ⁇ 10 19 cm ⁇ 3 and a depth of 2.0 ⁇ m, which is shallower than the first trench 7 and the second trench 10.
  • An interlayer insulating film 14 is formed above the trench gate structure so as to cover the gate electrode 9. Further, a surface electrode 15 constituting a source electrode electrically connected to the n + -type impurity region 5, the p + -type contact region 6 and the dummy gate electrode 12 through a contact hole formed in the interlayer insulating film 14 is formed. ing. Then, a back surface electrode 16 serving as a drain electrode is formed on the back surface of the n + type substrate 1 serving as a drain region, thereby forming a vertical MOS transistor.
  • the vertical MOS transistor configured as described above, for example, when a gate voltage is not applied to the gate electrode 9, no channel is formed in the surface layer portion of the p-type base region 4.
  • the conductivity type of the portion of the p-type base region 4 that is in contact with the side surface of the first trench 7 is inverted according to the voltage value to form a channel. Then, an operation of passing a current between the front electrode 15 and the back electrode 16 is performed.
  • the bottom of the second trench 10 constituting the dummy gate structure is deeper than the bottom of the first trench 7 constituting the trench gate structure. For this reason, electric field concentration occurs at the bottom of the second trench 10 and avalanche breakdown occurs at the bottom. Then, holes generated by avalanche breakdown are extracted to the surface electrode 15 through the p + -type contact region 6 along the side surface of the second trench 10. Therefore, it is possible to prevent holes from approaching the parasitic bipolar transistor formed by the n + -type impurity region 5, the p-type base region 4 and the n ⁇ -type drift layer 2, and the parasitic bipolar transistor can be prevented from operating. Thereby, it becomes possible to improve avalanche tolerance.
  • FIGS. 3 (a) to 5 (c) The lower part of the semiconductor device is not shown.
  • the n ⁇ type drift layer 2 is epitaxially grown on the main surface 1 a of the n + type substrate 1, and then the p type region 3 is to be formed on the surface of the n ⁇ type drift layer 2.
  • a trench 2a is formed by disposing a mask having an open region and selectively etching the n ⁇ -type drift layer 2 using the mask.
  • a p-type layer is formed on the surface of the n ⁇ -type drift layer 2 including the inside of the trench 2a by epitaxial growth or the like, followed by a flattening process such as etch back, and the p-type layer is left only in the trench 2a, thereby forming the p-type layer.
  • Region 3 is formed.
  • a super junction structure having a structure in which the n-type region 2b and the p-type region 3 are alternately and repeatedly formed at equal intervals in a stripe shape is formed.
  • the p-type base region 4 is epitaxially grown on the surfaces of the n-type region 2b and the p-type region 3 constituting the super junction structure.
  • a mask 20 is disposed on the surface of the p-type base region 4, and the mask 20 is opened in regions where the first trench 7 and the second trench 10 are to be formed by a photo process.
  • the width of the opening formed in the mask 20 is equivalent to the width of the first trench 7 or the second trench 10, and therefore, the second trench rather than the opening 20 a formed in the region where the first trench 7 is to be formed.
  • the width of the opening 20b formed in the area where 10 is to be formed is wider.
  • the first trench 7 and the second trench 10 are formed by performing etching using the mask 20. Thereby, the 1st, 2nd trenches 7 and 10 are formed by the width
  • the opening 20b formed in the region where the second trench 10 is to be formed is wider than the opening 20a formed in the region where the first trench 7 is to be formed in the mask 20.
  • the second trench 10 can be formed deeper than the first trench 7 due to the microloading effect when forming the trench.
  • gate insulating steps 8 and 11 made of gate oxide are formed on the inner wall surfaces of the first trench 7 and the second trench 10 by performing the gate oxidation step with the mask 20 placed. To do.
  • a conductor layer 21 made of doped Poly-Si is deposited on the entire surface including the inside of the first trench 7 and the second trench 10 from above the mask 20.
  • unnecessary portions of the conductor layer 21 are removed by etch back so that they remain only in the first trench 7 and the second trench 10.
  • the gate electrode 9 is formed in the first trench 7 and the dummy gate electrode 12 is formed in the second trench 10.
  • the mask 20 is removed.
  • the n + -type impurity region 5 and the p + -type contact region 6 are formed by performing ion implantation of n-type impurities and ion implantation of p-type impurities in the surface layer portion of the p-type base region 4. To do. These are formed by repeatedly performing a mask formation process or an ion implantation process in which a region where each region is to be formed is opened on the surface of the p + type base region 4.
  • the n + -type impurity region 5 and the p + -type contact region 6 are formed after the trench gate structure is formed.
  • the n + -type impurity region 5 and the p + -type contact region 6 may be formed after the p-type base region 4 is formed and before the trench gate structure is formed.
  • the interlayer insulating film 14 is deposited by an oxide film or the like. Subsequently, in the step shown in FIG. 5B, the interlayer insulating film 14 is selectively etched using a mask (not shown) to form a contact hole. Although not shown here, after this contact hole is formed, p type impurities are ion-implanted through the contact hole using the interlayer insulating film 14 as a mask, and if diffused by heat treatment, the p + type body layer 13 is formed. be able to.
  • the p + type body layer 13 may be formed shallower than the first trench 7 and the second trench 10, so that it is not necessary to perform the heat treatment at a high temperature for a long time as in the prior art. . Therefore, this heat treatment causes the respective impurities in the n-type region 2b, which is the current path of the super junction structure, and the p-type region 3 for charge compensation to diffuse to each other, and the charges are offset to increase the on-resistance. Can be suppressed.
  • a drain electrode is formed on the back surface 1b side of the n + type substrate 1 although not shown.
  • the back surface electrode 16 to be formed is formed, and the semiconductor device including the vertical MOS transistor shown in FIG. 1 can be manufactured.
  • the bottom of the second trench 10 constituting the dummy gate structure is the bottom of the first trench 7 constituting the trench gate structure.
  • the avalanche resistance can be improved by the structure in which the second trench 10 is deeper than the first trench 7 in this way, it is not necessary to form the p + type body layer 13 deeper than the trench gate structure. For this reason, the heat treatment performed in the process of forming the p + type body layer 13 does not have to be performed at a high temperature for a long time as in the prior art. Therefore, this heat treatment causes the respective impurities in the n-type region 2b, which is the current path of the super junction structure, and the p-type region 3 for charge compensation to diffuse to each other, and the charges are offset to increase the on-resistance. Can be suppressed. Although the formation of the p + type body layer 13 is not essential, the formation of the p + type body layer 13 facilitates the extraction of holes, thereby further suppressing the operation of the parasitic bipolar transistor. And avalanche resistance can be further improved.
  • the dummy gate structure is formed at the position where the p-type region 3 is formed in the super junction structure, thereby forming the trench gate structure at all the positions where the n-type region 2b is formed. It becomes possible to do. For this reason, the formation area of the trench gate structure per the same chip area increases, and it becomes possible to reduce the on-resistance.
  • FIG. 6 is a cross-sectional view showing a cell region Rc of a semiconductor device provided with a vertical MOS transistor according to the present embodiment.
  • the dummy gate structure is formed at a position where the n-type region 2b is formed.
  • the longitudinal direction of the first trench 7 and the second trench 10 is set to be the same as the longitudinal direction of the n-type region 2b and the p-type region 3, and the first trench 7 with respect to a plurality of adjacent n-type regions 2b.
  • the second trenches 10 are formed in places where the first trenches 7 are not formed in the n-type region 2b.
  • a dummy gate structure may be formed at a position where the n-type region 2b is formed.
  • the second trench 10 is disposed at the position where the n-type region 2b is formed, so that the number of the first trenches 7 is limited. Therefore, compared with the first embodiment, the formation area of the trench gate structure per the same chip area is reduced, and the structure of the first embodiment is more advantageous from the viewpoint of reducing the on-resistance.
  • the equipotential distribution in the super junction structure is confirmed, the potential distribution is less likely to spread on the p-type region 3 side as compared with the n-type region 2b, so that the n-type region 2b is formed as in this embodiment.
  • the dummy gate structure is arranged at a certain location, it is difficult to obtain the superiority of the depth of the dummy gate structure. Therefore, by adopting the structure as in this embodiment, it becomes easier to control the location where the avalanche breakdown occurs by deepening the dummy gate structure, more reliably suppressing the operation of the parasitic bipolar transistor, and avalanche resistance. Can be improved.
  • FIGS. 7A and 7B are cross-sectional views showing the cell region Rc of the semiconductor device provided with the vertical MOS transistor according to the present embodiment.
  • FIG. 8 is a diagram showing a layout of the semiconductor device shown in FIG. FIGS. 7A and 7B correspond to the VIIA-VIIA and VIIB-VIIB sectional views in FIG. 8, respectively.
  • the longitudinal direction of the first trench 7 and the second trench 10 is set to the longitudinal direction of the n-type region 2 b and the p-type region 3.
  • the longitudinal direction of the trench gate structure or dummy gate structure and the longitudinal direction of the super junction structure are crossed.
  • the same effect as that of the first embodiment can be obtained.
  • FIG. 9 is a cross-sectional view showing a cell region Rc of a semiconductor device including a vertical MOS transistor according to the present embodiment.
  • a structure including a p-type high concentration region 30 having a p-type impurity concentration higher than that of the p-type base region 4 along the inner wall surface of the second trench 10 is used. Yes.
  • the p-type high concentration region 30 is formed, holes can be extracted through the low-resistance p-type high concentration region 30 when an avalanche breakdown occurs, and more holes can be extracted. It can be easily pulled out.
  • Such a structure can be basically manufactured by the same manufacturing method as the semiconductor device of the first embodiment. For example, after the step of FIG. 3C, the first trench 10 is exposed while the second trench 10 is exposed. A step of forming a p-type high concentration region 30 by arranging a mask that covers the trench 7 side and ion-implanting p-type impurities from the mask may be added.
  • FIG. 10 is a view showing a top layout of the semiconductor device provided with the vertical MOS transistor according to the present embodiment.
  • the layout of the pattern is such that the p-type region 3 constituting the p-type column is arranged in a dot shape with respect to the n-type region 2b constituting the n-type column.
  • a dummy gate electrode 12 is disposed at a position corresponding to the p-type region 3, and a normal gate electrode 9 is provided for the n-type region 2b positioned therebetween.
  • the n-type region 2b and the p-type region 3 are not alternately formed in a stripe shape, but the p-type region 3 is arranged in a dot shape so that the radial direction from the center of the cell region Rc.
  • the n-type region 2b and the p-type region 3 may be alternately repeated.
  • connection destination of the dummy gate electrode 12 is changed with respect to the first embodiment, and the other parts are the same as those in the first embodiment. Therefore, only differences from the first embodiment will be described. .
  • FIG. 11 is a cross-sectional view showing a cell region Rc of the semiconductor device provided with the vertical MOS transistor according to the present embodiment.
  • an interlayer insulating film 14 is also disposed on the surface of the dummy gate electrode 12, and the dummy gate electrode 12 is insulated from the surface electrode 15 constituting the source electrode. It is like that. Then, the dummy gate electrode 12 is fixed to the gate potential by being electrically connected to the gate electrode 9 in a cross section different from that shown in FIG.
  • the dummy gate electrode 12 can be fixed to the gate potential instead of the source potential.
  • the dummy gate electrode 12 can be set in a floating state, in order to more reliably perform the avalanche breakdown at the dummy gate electrode 12, a method of fixing the dummy gate electrode 12 to the source potential or the gate potential is used. Is preferred. That is, when the dummy gate electrode 12 is set in a floating state, the change (bending) of the equipotential line in the semiconductor becomes smaller than the case where the potential is fixed. For this reason, it is preferable to fix the potential of the dummy gate electrode 12 so that the equipotential lines are changed more greatly to cause electric field concentration and to facilitate the avalanche breakdown.
  • the trench 2a is formed in the n-type drift layer 2, and the p-type region 3 is embedded in the trench 2a.
  • the p-type region 3 is ionized to the n-type drift layer 2. It can also be formed by implantation.
  • n-type drift layer 2 is epitaxially grown on main surface 1a of n + -type substrate 1, and then p-type impurities are ionized at a position where p-type region 3 is to be formed. inject. Further, after a part of the total thickness of the n-type drift layer 2 is epitaxially grown, p-type impurities are ion-implanted at a position where the p-type region 3 is to be formed.
  • the epitaxial growth process of a part of the entire thickness of the n-type drift layer 2 and the ion implantation process of the p-type impurity for forming the p-type region 3 are repeated, and the n-type drift layer 2 is formed by performing heat treatment.
  • the p-type region 3 is formed in a desired thickness and at the ion implantation position. Thereby, even if the formation depth of the p-type region 3 is deep, it can be formed by ion implantation. In this case, since the p-type impurity implanted in each ion implantation step is thermally diffused at an equal distance from the implanted position, as shown in FIG. 12, the p-type region 3 has a multi-stage width. Although it has a changed shape, it functions as a super junction structure without any problems.
  • the p-type region 3 is not formed by embedding the trench 2 a formed in the n-type drift layer 2, but the p-type impurity is ion-implanted into the n-type drift layer 2. , P-type region 3 can be formed.
  • the formation ratio of the trench 10 can be arbitrarily set. That is, the second trench 10 does not have to be formed at all between the first trenches 7, but one second trench 10 is formed every two or more first trenches 7. It doesn't matter.
  • the p-type high concentration region 30 is formed with respect to the structure of the first embodiment.
  • the p-type high concentration region 30 is formed with respect to the second and third embodiments. You may do it.
  • the second trench 10 for forming the dummy gate structure may be deeper than the first trench 7 for forming the trench gate structure, and these are not necessarily formed at the same time. May be. If these are not formed at the same time, it is not necessary to make the width of the second trench 10 wider than the width of the first trench 7, so if the width of the second trench 10 is made narrower than the width of the first trench 7, the first An avalanche breakdown can easily occur at the bottom of the two trenches 10.
  • FIGS. 13A and 13B are cross-sectional views showing an example in which the shape of the second trench 10 is different from that of the first trench 7.
  • FIG. 13A shows a tapering shape in which the width becomes narrower toward the tip of the second trench 10, and the tip of the second trench 10 can be sharpened at an acute angle.
  • electric field concentration can easily occur at the tip of the second trench 10 constituting the dummy gate structure, and avalanche breakdown can easily occur at the bottom of the second trench 10.
  • FIG. 13B shows the width of the second trench 10 narrower than the width of the first trench 7 as described above.
  • FIG. 14A and FIG. 14B are top surface layout diagrams showing where the second trench 10 is formed. As shown in FIG. 14A, the second trenches 10 can be dotted in the form of dots. Further, as shown in FIG. 14B, the second trenches 10 may be dotted with a shape having a length in the longitudinal direction of the p-type column or the n-type column.
  • the second trenches 10 are not arranged in a stripe pattern over the entire cell region Rc, but are arranged in a scattered manner, so that the electric field concentration in the dummy gate structure compared to the case of the stripe configuration. It becomes easy to do. For this reason, an avalanche breakdown can easily occur at the bottom of the second trench 10.
  • the n-channel type MOS transistor in which the first conductivity type is n-type and the second conductivity type is p-type has been described.
  • the present disclosure can also be applied to these MOS transistors. Further, the present disclosure can be applied not only to the MOS transistor but also to the IGBT, and the same structure as that of each of the above embodiments can be applied. In this case, a p + type substrate may be used instead of the n + type substrate.
  • the trench 2 a is formed in the n ⁇ -type drift layer 2 and the trench 2 a is filled with the p-type region 3 to form a super junction structure.
  • this is merely an example of a super junction structure configuration method, and the super junction structure may be configured by other methods.
  • a superjunction structure is formed by a method in which a part of the p-type region 3 is formed by ion implantation of p-type impurities after a predetermined film thickness is grown, and this is repeated. May be configured.
  • the present disclosure is also applied to a semiconductor substrate used for manufacturing a semiconductor device using another semiconductor material such as silicon carbide or a compound semiconductor. can do.
  • the dummy gate structure as described above can be applied to various transistors to which a trench gate structure is applied, such as a MOS transistor having a super junction structure, a DMOS, and an IGBT. High effect. This is because a MOS transistor having a super junction structure is less likely to cause a reduction in breakdown voltage when a dummy trench structure is inserted as compared to a DMOS or IGBT.
  • FIGS. 15 (a) to 15 (c) are diagrams showing electric field intensity distributions in the depth direction when a dummy gate structure is applied to a MOS transistor having a super junction structure, a DMOS, and an IGBT, respectively.
  • the DMOS and IGBT have a distribution in which the electric field strength in the depth direction is maximized on the surface side.
  • the electric field strength is maximized immediately below the gate trench due to the taper structure at the boundary between the n-type column and the p-type column, but otherwise, the electric field strength is at the center of the column depth. Is the maximum.
  • the decrease in breakdown voltage (integration of electric field strength and depth) when the dummy gate structure is adopted is smaller in a super junction structure MOS transistor than in a DMOS or IGBT, and the dummy gate structure can be deepened accordingly. For this reason, compared with the case where the dummy gate structure is applied to a DMOS or IGBT, a higher effect can be obtained when it is applied to a super junction structure MOS transistor.

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Abstract

　縦型半導体素子を備えた半導体装置は、トレンチゲート構造とダミーゲート構造を有する。前記トレンチゲート構造は、第１不純物領域（５）およびベース領域（４）を貫通してスーパージャンクション構造における第１導電型領域（２ｂ）に達するように形成された第１トレンチ（７）を有する。前記ダミーゲート構造は、前記ベース領域（４）を貫通して前記スーパージャンクション構造に達し、前記第１トレンチ（７）よりも深く形成されている第２トレンチ（１０）を有する。

Description

縦型半導体素子を備えた半導体装置 関連出願の相互参照
　本開示は、２０１１年９月２７日に出願された日本出願番号２０１１－２１０６７６号および２０１２年７月２０日に出願された日本出願番号２０１２－１６１５２３号に基づくもので、ここにその記載内容を援用する。
　本開示は、縦型半導体素子を備えた半導体装置に関する。
　縦型ＭＯＳトランジスタを備えた半導体装置では、通常はｐ型ベース領域から正孔が引き抜かれるが、引抜経路での電圧降下が大きすぎるとアバランシェ電流がｎ+型ソース領域側に流れ、寄生バイポーラトランジスタが動作してしまう。このため、アバランシェ耐量を低下させる。このアバランシェ耐量を向上させるためには、ｎ+型ソース領域やｐ型ベース領域およびｎ-型ドリフト層によって形成される寄生バイポーラトランジスタを動作させないことが不可欠である。
　これを実現するため、従来、寄生バイポーラトランジスタの動作を抑制するために、隣り合うトレンチゲートの間にｐ型不純物を深く拡散させて高濃度のｐ+型ボディ層を形成する構造が提案されている（例えば特許文献１参照）。このような構造とすれば、従来構造において、電界集中が生じるトレンチゲートの下部で起こっていたアバランシェブレークダウンをｐ+型ボディ層とｎ-型ドリフト層との接合面で引き起こすことが可能となる。このため、寄生バイポーラトランジスタの動作原因である正孔を高濃度（低抵抗）の経路でソース電極まで抜き取ることができ、寄生バイポーラトランジスタを動作させないようにすることができる。
　しかしながら、上記のような構造をスーパージャンクション構造の縦型ＭＯＳトランジスタに適用した場合、高濃度のｐ+型ボディ層をゲート電極が埋め込まれるトレンチよりも深く拡散させるには、高温・長時間の熱処理が不可欠となる。この熱処理により、スーパージャンクション構造の電流経路であるｎ型領域（ｎ型カラム）と電荷補償用のｐ型領域（ｐ型カラム）内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加してしまう。
特開２０１０－０１０５５６号公報
　本開示は、スーパージャンクション構造の縦型半導体素子が備えられる半導体装置において、オン抵抗の増加を抑制することを目的とする。
　本開示の一態様による半導体装置は、半導体基板、ドリフト層、第２導電型領域、ベース領域、第１不純物領域、第１トレンチ、第１ゲート絶縁膜、ゲート電極、コンタクト領域、表面電極、裏面電極、第２トレンチ、第２ゲート絶縁膜、ダミーゲート電極を有し、前記ゲート電極への電圧印加に基づいて前記表面電極と前記裏面電極との間に電流を流す縦型半導体素子を備える。
　前記半導体基板は第１導電型または第２導電型であり、主表面および裏面を有する。前記ドリフト層は、第１導電型であり、前記半導体基板の前記主表面側に形成される。前記第２導電型領域は、前記半導体基板の前記主表面側に形成され、前記ドリフト層と交互に並べられることによりスーパージャンクション構造を構成する。前記ベース領域は、第２導電型であり、前記スーパージャンクション構造の上に形成される。前記第１不純物領域は、第１導電型であり、前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度である。前記第１トレンチは、前記第１不純物領域および前記ベース領域を貫通してスーパージャンクション構造における前記第１導電型領域に達する。前記第１ゲート絶縁膜は、前記第１トレンチの内壁面に形成される。前記ゲート電極は、前記第１ゲート絶縁膜の表面において、前記第１トレンチ内を埋め込むように形成されることで、トレンチゲート構造を構成する。前記コンタクト領域は、第２導電型であり、前記ベース領域の表層部のうち前記第１不純物領域を挟んで前記第１トレンチと反対側に形成され、前記ベース領域よりも高不純物濃度とされる。前記表面電極は、前記第１不純物領域および前記コンタクト領域に電気的に接続される。前記裏面電極は、前記半導体基板に電気的に接続される。前記第２トレンチは、前記ベース領域を貫通してスーパージャンクション構造に達し、前記第１トレンチよりも深く形成されている。前記第２ゲート絶縁膜は、前記第２トレンチの内壁面に形成される。前記ダミーゲート電極は、前記第２ゲート絶縁膜の表面において、前記第２トレンチ内を埋め込むように形成されることで、ダミーゲート構造を構成する。
　前記半導体装置において、ダミーゲート構造を構成する前記第２トレンチは、トレンチゲート構造を構成する前記第１トレンチよりも深く形成されているため、アバランシェ耐量が向上し、オン抵抗の増加を抑制できる。
　本開示の別の態様による縦型半導体素子を備える半導体装置の製造方法では、主表面および裏面を有する第１導電型または第２導電型の半導体基板が用意される。前記半導体基板の前記主表面側に、第１導電型のドリフト層が形成されると共に、前記ドリフト層に対して第２導電型領域が形成されることで、前記ドリフト層のうち前記第２導電型領域が形成されずに残された部分による第１導電型領域と前記第２導電型領域とが交互に繰り返し並べられることによりスーパージャンクション構造が構成される。前記スーパージャンクション構造の上には、第２導電型のベース領域が形成される。前記ベース領域の上に第１開口部と前記第１開口部よりも幅が広い第２開口部とが形成されたマスクが配置され、前記マスクを用いたエッチングにより、前記第１開口部と対応する幅の第１トレンチと、前記第２開口部と対応する幅で、かつ、前記第１トレンチよりも深い第２トレンチが形成される。前記第１、第２トレンチの内壁面はゲート絶縁膜によって覆われる。前記第１トレンチ内において前記ゲート絶縁膜の表面上にゲート電極が形成されることでトレンチゲート構造が構成されると共に、前記第２トレンチ内において前記ゲート絶縁膜の表面上にダミーゲート電極が形成されることでダミーゲート構造が構成される。前記ベース領域の表層部には、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域が形成される。前記ベース領域の表層部のうち前記第１不純物領域を挟んで前記第１トレンチと反対側には、前記ベース領域よりも高不純物濃度とされた第２導電型のコンタクト領域が形成される。前記第１不純物領域および前記コンタクト領域に電気的に接続される表面電極が形成される。前記半導体基板に電気的に接続される裏面電極が形成される。
　上述のように前記第１トレンチを形成するための第１開口部に対して、前記第２トレンチを形成するための第２開口部の幅を広くしておけば、トレンチ形成時にマイクロローディング効果により、前記第２トレンチの方が前記第１トレンチよりも深く形成されるようにできる。これにより、オン抵抗の増加を抑制できる半導体装置を製造することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。 図２は、図１に示す半導体装置のレイアウトを示す図である。 図３（ａ）～図３（ｃ）は、図１に示す縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 図４（ａ）～図４（ｃ）は、図３（ｃ）に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 図５（ａ）～図５（ｃ）は、図４（ｃ）に続く縦型ＭＯＳトランジスタが備えられた半導体装置の製造工程を示す断面図である。 図６は、本開示の第２実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃを示す断面図である。 図７（ａ）及び図７（ｂ）は、本開示の第３実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。 図８は、図７（ａ）および図７（ｂ）に示す半導体装置のレイアウトを示す図である。 図９は、本開示の第４実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。 図１０は、本開示の第５実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の上面レイアウトを示す図である。 図１１は、本開示の第６実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。 図１２は、本開示の第７実施形態にかかる製造方法によって製造した縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。 図１３（ａ）及び図１３（ｂ）は、第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にした場合の一例を示した断面図である。 図１４（ａ）及び図１４（ｂ）は、他の実施形態にかかる第２トレンチ１０の形成場所を示した上面レイアウトを示す図である。 図１５（ａ）は、スーパージャンクション構造のＭＯＳトランジスタにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図であり、図１５（ｂ）は、ＤＭＯＳにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図であり、図１５（ｃ）は、ＩＧＢＴにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図である。
　（第１実施形態）
　本開示の第１実施形態について説明する。本実施形態では、縦型半導体素子として縦型ＭＯＳトランジスタを備えた半導体装置を例に挙げて説明する。図１は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。また、図２は、図１に示す半導体装置のレイアウトを示す図である。図１は、図２中のＩ－Ｉ断面図に対応している。
　図１に示す本実施形態の半導体装置には、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタが備えられている。図１に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ+型基板１を用いて縦型ＭＯＳトランジスタが形成されている。ｎ+型基板１は、一面を主表面１ａ、その反対側の面を裏面１ｂとし、例えばｎ型不純物濃度が１×１０19ｃｍ-3とされている。このｎ+型基板１の主表面１ａ上に、例えばｎ型不純物濃度が８．０×１０15ｃｍ-3とされたｎ型ドリフト層２が形成されている。
　ｎ型ドリフト層２には、図２に示すように、一方向（図２の紙面左右方向）を長手方向とする短冊状のトレンチ２ａが長手方向と垂直な方向において複数個等間隔に並べられて形成されている。そして、図１に示すようにトレンチ２ａ内を埋め込むように、例えばｐ型不純物濃度が８．０×１０15ｃｍ-3とされたｐ型領域（ｐ型カラム）３が形成されている。これにより、図１および図２に示すように、ｎ型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域（ｎ型カラム）２ｂとし、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。
　例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ型ドリフト層２の深さが３０～５０μｍ、例えば４５μｍとされ、ｎ型領域２ｂおよびｐ型領域３の間のピッチ（カラムピッチ）は６．０μｍに設定され、ｎ型領域２ｂおよびｐ型領域３の幅の比が１：１とされ、セル領域Ｒｃでの面積比が１：１となるようにしてある。
　ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ベース領域４が形成されている。ｐ型ベース領域４は、例えばｐ型不純物濃度が１．０×１０17ｃｍ-3とされ、深さは１．０μｍとされている。このｐ型ベース領域４の表層部には、ｎ型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ+型不純物領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域６が形成されている。ｎ+型不純物領域５は、例えばｎ型不純物濃度が１．０×１０20ｃｍ-3とされ、深さは０．４μｍとされている。ｐ+型コンタクト領域６は、例えばｐ型不純物濃度が１．０×１０20ｃｍ-3とされ、深さは０．４μｍとされている。
　また、ｎ+型不純物領域５およびｐ+型ベース領域４を貫通してｎ型領域２ｂに達するように、紙面垂直方向を長手方向とした第１トレンチ７が複数本等間隔に並べて形成されている。本実施形態では、第１トレンチ７をｎ型領域２ｂが形成されている位置に設けており、隣り合う第１トレンチ７同士の間にｐ型領域３が配置されるようにしている。そして、第１トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面において第１トレンチ７を埋め込むようにドープトＰｏｌｙ－Ｓｉなどで構成されたゲート電極９が形成されている。これらにより、トレンチゲート構造が構成されている。このトレンチゲート構造を構成するための第１トレンチ７は、図２中には示していないが、本実施形態ではスーパージャンクション構造を構成するためのトレンチ２ａの長手方向と同方向を長手方向として延設されている。例えば、第１トレンチ７の深さは３．５μｍ、幅は１．０μｍとされている。
　同様に、第１トレンチ７同士の間において、ｐ+型ベース領域４を貫通してｐ型領域３に達するように、紙面垂直方向を長手方向とした第２トレンチ１０が形成されている。本実施形態では、第１トレンチ７をｐ型領域３が形成されている位置に設けている。そして、第２トレンチ１０の表面を覆うようにゲート絶縁膜１１が形成されている。第２トレンチ１０は、第１トレンチ７よりも深さが深く、かつ、幅が広く形成されている。例えば、第２トレンチ１０の深さは３．８μｍ、幅は３．０μｍとされる。この第２トレンチ１０内には、ドープトＰｏｌｙ－Ｓｉなどで構成されたダミーゲート電極１２が形成されている。これらにより、ダミーゲート構造が構成されている。
　さらに、第１トレンチ７同士の間において、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされたｐ+型ボディ層１３が形成されている。ｐ+型ボディ層１３は、例えばｐ型不純物濃度が１．０×１０19ｃｍ-3とされ、深さは第１トレンチ７や第２トレンチ１０よりも浅い２．０μｍとされている。
　また、トレンチゲート構造の上方にはゲート電極９を覆うように層間絶縁膜１４が形成されている。さらに、この層間絶縁膜１４に形成されたコンタクトホールを通じてｎ+型不純物領域５やｐ+型コンタクト領域６およびダミーゲート電極１２と電気的に接続されたソース電極を構成する表面電極１５が形成されている。そして、ドレイン領域となるｎ+型基板１の裏面にドレイン電極となる裏面電極１６が形成され、縦型ＭＯＳトランジスタが構成されている。
　このように構成される縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ベース領域４の表層部にチャネルが形成されないため、表面電極１５と裏面電極１６の間の電流が遮断され、ゲート電圧を印加すると、その電圧値に応じてｐ型ベース領域４のうち第１トレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１５と裏面電極１６の間に電流を流すという動作を行う。
　また、このように構成される縦型ＭＯＳトランジスタでは、ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となる。このため、第２トレンチ１０の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こる。そして、アバランシェブレークダウンにより発生した正孔が第２トレンチ１０の側面に沿ってｐ+型コンタクト領域６を経て表面電極１５に抜き取られる。したがって、正孔がｎ+型不純物領域５、ｐ型ベース領域４およびｎ-型ドリフト層２によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、アバランシェ耐量を向上することが可能となる。
　続いて、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置の製造方法について、図３（ａ）～図５（ｃ）を参照しながら説明する。半導体装置のうちの下部については図示を省略してある。
　図３（ａ）に示す工程では、まず、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させたのち、ｎ-型ドリフト層２の表面にｐ型領域３の形成予定領域が開口するマスクを配置し、そのマスクを用いてｎ-型ドリフト層２を選択的にエッチングすることでトレンチ２ａを形成する。そして、トレンチ２ａ内を含めｎ-型ドリフト層２の表面にエピタキシャル成長などによってｐ型層を形成し、エッチバックなどによる平坦化工程を経て、トレンチ２ａ内にのみｐ型層を残すことでｐ型領域３を形成する。これにより、ｎ型領域２ｂとｐ型領域３とが等間隔にストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成される。この後、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の表面にｐ型ベース領域４をエピタキシャル成長させる。
　図３（ｂ）に示す工程では、ｐ型ベース領域４の表面にマスク２０を配置し、フォト工程によって第１トレンチ７および第２トレンチ１０の形成予定領域においてマスク２０を開口させる。このとき、マスク２０に形成する開口部の幅は、第１トレンチ７や第２トレンチ１０の幅相当となるため、第１トレンチ７の形成予定領域において形成される開口部２０ａよりも第２トレンチ１０の形成予定領域において形成される開口部２０ｂの方が幅が広くなる。そして、マスク２０を用いたエッチングを行うことで、第１トレンチ７および第２トレンチ１０を形成する。これにより、第１、第２トレンチ７、１０が各開口部２０ａ、２０ｂと対応する幅で形成される。このとき、マスク２０のうち第１トレンチ７の形成予定領域において形成される開口部２０ａよりも第２トレンチ１０の形成予定領域において形成される開口部２０ｂの方が幅が広くされていることから、トレンチ形成時にマイクロローディング効果により、第２トレンチ１０の方が第１トレンチ７よりも深く形成されるようにできる。
　図３（ｃ）に示す工程では、マスク２０を配置したままゲート酸化工程を行うことにより、第１トレンチ７および第２トレンチ１０の内壁面にゲート酸化膜からなるゲート絶縁膜８、１１を形成する。
　図４（ａ）に示す工程では、マスク２０の上から第１トレンチ７および第２トレンチ１０内を含めて表面全面にドープトＰｏｌｙ－Ｓｉからなる導体層２１をデポジションする。次に、図４（ｂ）に示す工程では、エッチバックにより、導体層２１の不要部分を除去し、第１トレンチ７および第２トレンチ１０内にのみ残るようにする。これにより、第１トレンチ７内にゲート電極９が形成されると共に、第２トレンチ１０内にダミーゲート電極１２が形成される。この後、図４（ｃ）に示す工程において、マスク２０を除去する。
　なお、ここでは図示しないが、ｐ型ベース領域４の表層部にｎ型不純物のイオン注入やｐ型不純物のイオン注入を行うことで、ｎ+型不純物領域５やｐ+型コンタクト領域６を形成する。これらは、ｐ+型ベース領域４の表面に各領域の形成予定領域が開口するマスクの形成工程やイオン注入工程を繰り返し行うことで形成される。これらｎ+型不純物領域５やｐ+型コンタクト領域６をトレンチゲート構造の形成後に形成するようにしたが、ｐ型ベース領域４を形成したのちトレンチゲート構造の形成前に形成することもできる。
　図５（ａ）に示す工程では、酸化膜などにより層間絶縁膜１４をデポジションする。続いて、図５（ｂ）に示す工程では、図示しないマスクを用いて層間絶縁膜１４を選択的にエッチングし、コンタクトホールを形成する。なお、ここでは図示しないが、このコンタクトホールを形成した後に、層間絶縁膜１４をマスクとして、コンタクトホールを通じてｐ型不純物をイオン注入し、熱処理にて拡散さればｐ+型ボディ層１３を形成することができる。このとき、本実施形態ではｐ+型ボディ層１３を第１トレンチ７や第２トレンチ１０よりも浅く形成すれば良いため、従来のように熱処理を高温・長時間行わなくても済むようにできる。したがって、この熱処理によって、スーパージャンクション構造の電流経路であるｎ型領域２ｂと電荷補償用のｐ型領域３内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じることを抑制できる。その後、図５（ｃ）に示す工程では、Ａｌなどを成膜することによりソース電極を構成する表面電極１５を形成したのち、図示しないがｎ+型基板１の裏面１ｂ側にドレイン電極を構成する裏面電極１６を形成し、図１に示した縦型ＭＯＳトランジスタを備えた半導体装置を製造することができる。
　以上説明したように、本実施形態の縦型ＭＯＳトランジスタを備えた半導体装置によれば、ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となるようにしている。このため、第２トレンチ１０の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こるようにできる。そして、アバランシェブレークダウンにより発生した正孔が第２トレンチ１０の側面に沿ってｐ+型コンタクト領域６を経て表面電極１５に抜き取られるようにできる。したがって、正孔がｎ+型不純物領域５、ｐ型ベース領域４およびｎ-型ドリフト層２によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、アバランシェ耐量を向上することが可能となる。
　そして、このように第２トレンチ１０を第１トレンチ７よりも深くするという構造によってアバランシェ耐量を向上させられるため、ｐ+型ボディ層１３をトレンチゲート構造よりも深く形成する必要が無くなる。このため、ｐ+型ボディ層１３の形成工程において実施していた熱処理を従来のように高温で長時間行わなくても良くなる。したがって、この熱処理によって、スーパージャンクション構造の電流経路であるｎ型領域２ｂと電荷補償用のｐ型領域３内の各不純物が相互に拡散を引き起こし、電荷が相殺されてオン抵抗が増加するという問題が生じることを抑制できる。なお、ｐ+型ボディ層１３が形成されることが必須ではなくなるものの、ｐ+型ボディ層１３が形成されることでより正孔の引き抜きが容易に行えるため、より寄生バイポーラトランジスタの動作を抑制でき、よりアバランシェ耐量を向上することが可能となる。
　また、本実施形態のように、ダミーゲート構造をスーパージャンクション構造におけるｐ型領域３が形成されている位置に形成することで、ｎ型領域２ｂが形成されている位置すべてにトレンチゲート構造を形成することが可能となる。このため、同じチップ面積当りのトレンチゲート構造の形成面積が多くなり、オン抵抗低減を図ることが可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図６は、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃを示す断面図である。この図に示されるように、本実施形態では、ダミーゲート構造をｎ型領域２ｂが形成されている位置に形成している。具体的には、第１トレンチ７および第２トレンチ１０の長手方向をｎ型領域２ｂやｐ型領域３の長手方向と同方向とし、隣り合う複数のｎ型領域２ｂに対して第１トレンチ７を１つおきに配置し、ｎ型領域２ｂのうち第１トレンチ７が形成されなかった箇所に第２トレンチ１０が形成されるようにしている。
　このように、ｎ型領域２ｂが形成されている位置にダミーゲート構造を形成するようにしても良い。このような構造の場合、ｎ型領域２ｂの形成された位置に第２トレンチ１０が配置されることになるため、第１トレンチ７の配置数が制限されることになる。したがって、第１実施形態と比較すると同じチップ面積当りのトレンチゲート構造の形成面積が少なくなり、オン抵抗低減の観点からは第１実施形態の構造の方が有利である。しかしながら、スーパージャンクション構造内における等電位分布を確認すると、ｐ型領域３側ではｎ型領域２ｂと比較して電位分布が広がり難くなるため、本実施形態のようにｎ型領域２ｂが形成されている場所にダミーゲート構造を配置する場合と比較して、ダミーゲート構造の深さの優位性が得にくい。したがって、本実施形態のような構造とすることにより、よりダミーゲート構造を深くすることによりアバランシェブレークダウンの発生箇所の制御が容易になり、より確実に寄生バイポーラトランジスタの動作を抑制でき、アバランシェ耐量の向上を図ることが可能となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図７（ａ）および図７（ｂ）は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。また、図８は、図７に示す半導体装置のレイアウトを示す図である。図７（ａ）及び図７（ｂ）は、それぞれ、図８中のＶＩＩＡ－ＶＩＩＡ断面図およびＶＩＩＢ－ＶＩＩＢ断面図に対応している。
　図７（ａ）、（ｂ）および図８に示されるように、本実施形態では、第１トレンチ７および第２トレンチ１０の長手方向をｎ型領域２ｂおよびｐ型領域３の長手方向に対して交差させることで、トレンチゲート構造やダミーゲート構造の長手方向とスーパージャンクション構造の長手方向を交差させている。このように、トレンチゲート構造やダミーゲート構造の長手方向とスーパージャンクション構造の長手方向を交差させた構造としても、第１実施形態と同様の効果を得ることができる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態は、第１実施形態に対してダミーゲート構造周辺の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図９は、本実施形態にかかる縦型ＭＯＳトランジスタを備えた半導体装置のセル領域Ｒｃを示す断面図である。この図に示されるように、本実施形態では、第２トレンチ１０の内壁面に沿って、ｐ型ベース領域４よりもｐ型不純物濃度が高くされたｐ型高濃度領域３０を備えた構造としている。このように、ｐ型高濃度領域３０を形成しておけば、アバランシェブレークダウンが発生したときに、この低抵抗なｐ型高濃度領域３０を通じて正孔を引き抜くことが可能となり、より正孔を引き抜き易くすることができる。
　なお、このような構造は、基本的には第１実施形態の半導体装置と同様の製造方法によって製造できるが、例えば図３（ｃ）の工程の後に、第２トレンチ１０を露出させつつ第１トレンチ７側を覆うようなマスクを配置し、そのマスクの上からｐ型不純物をイオン注入することでｐ型高濃度領域３０を形成する工程を追加すればよい。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、第１実施形態に対してスーパージャンクション構造のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１０は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置の上面レイアウトを示す図である。この図に示すように、本実施形態では、ｎ型カラムを構成するｎ型領域２ｂに対してｐ型カラムを構成するｐ型領域３をドット状に配置したパターンのレイアウトとしている。そして、セル領域Ｒｃにおいて、ｐ型領域３と対応する位置にダミーゲート電極１２を配置し、その間に位置するｎ型領域２ｂに対して通常のゲート電極９を備えた構造としている。
　このように、ｎ型領域２ｂとｐ型領域３とをストライプ状に交互に繰り返した構造とするのではなく、ｐ型領域３をドット状に配置することで、セル領域Ｒｃの中心から放射方向においてｎ型領域２ｂとｐ型領域３とを交互に繰り返した構造としても良い。
　（第６実施形態）
　本開示の第６実施形態について説明する。本実施形態は、第１実施形態に対してダミーゲート電極１２の接続先を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図１１は、本実施形態にかかる縦型ＭＯＳトランジスタが備えられた半導体装置のセル領域Ｒｃを示す断面図である。この図に示されるように、本実施形態では、ダミーゲート電極１２の表面上にも層間絶縁膜１４を配置しており、ソース電極を構成する表面電極１５とはダミーゲート電極１２が絶縁されるようにしてある。そして、図１１に示す断面とは異なる断面において、ゲート電極９と電気的に接続されることで、ダミーゲート電極１２がゲート電位に固定されるようにしている。
　このように、ダミーゲート電極１２をソース電位に固定するのではなくゲート電位に固定することもできる。なお、ダミーゲート電極１２をフローティング状態にすることもできるが、ダミーゲート電極１２でのアバランシェブレークダウンをより確実に行えるようにするには、ダミーゲート電極１２をソース電位もしくはゲート電位に固定する方が好ましい。すなわち、ダミーゲート電極１２をフローティング状態にすると、半導体内中の等電位線の変化（曲がり）が電位固定する場合よりも小さくなる。このため、等電位線がより大きく変化してより電界集中が生じさせられ、よりアバランシェブレークダウンし易くなるようにするには、ダミーゲート電極１２を電位固定する方が好ましい。
　（第７実施形態）
　本開示の第７実施形態について説明する。上記第１実施形態では、ｎ型ドリフト層２に対してトレンチ２ａを形成し、このトレンチ２ａ内にｐ型領域３を埋め込んで形成したが、ｐ型領域３をｎ型ドリフト層２へのイオン注入によって形成することもできる。
　具体的には、ｎ+型基板１の主表面１ａ上に、ｎ型ドリフト層２の全厚みのうちの一部をエピタキシャル成長させたのち、ｐ型領域３の形成予定位置においてｐ型不純物をイオン注入する。そして、さらにｎ型ドリフト層２の全厚みのうちの一部をエピタキシャル成長させたのち、ｐ型領域３の形成予定位置においてｐ型不純物をイオン注入する。この後も、ｎ型ドリフト層２の全厚みの一部のエピタキシャル成長工程とｐ型領域３を形成するためのｐ型不純物のイオン注入工程を繰り返し、熱処理を施すことで、ｎ型ドリフト層２を所望の厚みにすると共にイオン注入位置にｐ型領域３が形成された状態とする。これにより、ｐ型領域３の形成深さが深くてもイオン注入によって形成することができる。このようにすると、各イオン注入工程で注入されたｐ型不純物が注入された位置から等距離で熱拡散されることになるため、図１２に示したように、ｐ型領域３は幅が多段に変化した形状となるが、問題なくスーパージャンクション構造として機能する。
　以上説明したように、ｎ型ドリフト層２に形成したトレンチ２ａ内を埋め込むことでｐ型領域３を形成するのではなく、ｎ型ドリフト層２に対してｐ型不純物をイオン注入することによっても、ｐ型領域３を形成することができる。
　（他の実施形態）
　上記各実施形態では、トレンチゲート構造を構成するための第１トレンチ７同士の間にダミーゲート構造を構成するための第２トレンチ１０を形成するものについて説明したが、第１トレンチ７に対する第２トレンチ１０の形成比率については任意に設定できる。すなわち、第１トレンチ７同士の間のすべてに第２トレンチ１０を形成しなければならない訳ではなく、第１トレンチ７の複数本おきに第２トレンチ１０が１本形成されるような形態であっても構わない。
　上記第４実施形態では、第１実施形態の構造に対してｐ型高濃度領域３０を形成する場合について説明したが、第２、第３実施形態に対してｐ型高濃度領域３０を形成するようにしても良い。
　上記各実施形態では、第１トレンチ７と第２トレンチ１０とを同時に形成することで製造工程の簡略化を行うようにする場合について説明したが、これらを必ずしも同時に形成する必要はない。すなわち、トレンチゲート構造を構成するための第１トレンチ７に対してダミーゲート構造を構成するための第２トレンチ１０の方が深さが深くなるようにすれば良く、これらを必ずしも同時に形成しなくても良い。これらを同時に形成しない場合、第２トレンチ１０の幅を第１トレンチ７の幅よりも広くする必要が無くなるため、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くすれば、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。
　上記各実施形態において、ダミーゲート構造を構成する第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にすることでより第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにすることもできる。図１３（ａ）、図１３（ｂ）は、第２トレンチ１０の形状を第１トレンチ７に対して異なる形状にした場合の一例を示した断面図である。
　図１３（ａ）は、第２トレンチ１０の先端に向かうほど幅が狭くなる先細り形状となるようにしたものであり、第２トレンチ１０の先端が鋭角で尖るようにすることができる。このような形状にすると、ダミーゲート構造を構成する第２トレンチ１０の先端で電界集中が発生し易くなるようにでき、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。
　また、図１３（ｂ）は、上記したように、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くしたものである。このように、第２トレンチ１０の幅を第１トレンチ７の幅よりも狭くすることで、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。
　さらに、第２トレンチ１０の形成場所を制限することで、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。図１４（ａ）、図１４（ｂ）は、第２トレンチ１０の形成場所を示した上面レイアウト図である。図１４（ａ）に示すように、第２トレンチ１０をドット状に点在させることもできる。また、図１４（ｂ）に示すように、第２トレンチ１０をｐ型カラムやｎ型カラムの長手方向に長さを持った形状で点在させるようにしても良い。これらのように、第２トレンチ１０をセル領域Ｒｃの全域においてストライプ状に配置するのではなく、点在させた構成にすることにより、ストライプ状にする場合と比較してダミーゲート構造で電界集中し易くなる。このため、より第２トレンチ１０の底部においてアバランシェブレークダウンが起き易くなるようにできる。
　上記実施形態では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタに対しても、本開示を適用することができる。また、ＭＯＳトランジスタに限らず、ＩＧＢＴに対しても本開示を適用することができ、上記各実施形態と同様の構造を適用することができる。この場合、ｎ+型基板に代えてｐ+型基板を用いたりすれば良い。
　上記実施形態では、ｎ-型ドリフト層２にトレンチ２ａを形成し、このトレンチ２ａ内をｐ型領域３で埋め込むことでスーパージャンクション構造を構成するようにした。しかしながら、これはスーパージャンクション構造の構成手法の一例を示したに過ぎず、他の手法によってスーパージャンクション構造を構成しても良い。例えば、ｎ-型ドリフト層２を成長させる際に、所定膜厚成長させたらｐ型不純物のイオン注入を行うことでｐ型領域３の一部を形成し、それを繰り返すという手法によってスーパージャンクション構造を構成しても良い。
　さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本開示を適用することができる。
　なお、上記のようなダミーゲート構造は、スーパージャンクション構造のＭＯＳトランジスタ、ＤＭＯＳ、ＩＧＢＴなど、トレンチゲート構造が適用される各種トランジスタに対して適用できるが、特に、スーパージャンクション構造のＭＯＳトランジスタに適用すると効果が高い。これは、スーパージャンクション構造のＭＯＳトランジスタは、ＤＭＯＳやＩＧＢＴと比較して、ダミートレンチ構造を入れたときの耐圧の低下が起こり難い構造だからである。
　図１５（ａ）～図１５（ｃ）は、それぞれ、スーパージャンクション構造のＭＯＳトランジスタとＤＭＯＳおよびＩＧＢＴにダミーゲート構造を適用した場合の深さ方向に対する電界強度分布を示した図である。これらの図に示されるように、ＤＭＯＳやＩＧＢＴは、深さ方向における電界強度が表面側で最大となる分布を取る。これに対して、スーパージャンクション構造のＭＯＳトランジスタでは、ｎ型カラムとｐ型カラムの境界でのテーパ構造により、ゲートトレンチ直下では電界強度が最大となるが、それ以外ではカラム深さ中央で電界強度が最大となる。このため、ダミーゲート構造を採用したときの耐圧（電界強度と深さの積分）の低下は、ＤＭＯＳやＩＧＢＴに比べてスーパージャンクション構造のＭＯＳトランジスタでは小さく、その分、ダミーゲート構造を深くできる。このため、ダミーゲート構造は、ＤＭＯＳやＩＧＢＴに適用された場合と比較して、スーパージャンクション構造のＭＯＳトランジスタに適用された方が高い効果が得られる。

Claims (14)

  1. 　主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）と、
    　前記半導体基板（１）の前記主表面（１ａ）側に形成された第１導電型のドリフト層（２）と、
    　前記半導体基板（１）の前記主表面（１ａ）側に形成され、前記ドリフト層（２）と交互に並べられることによりスーパージャンクション構造を構成する第２導電型領域（３）と、
    　前記スーパージャンクション構造の上に形成された第２導電型のベース領域（４）と、
    　前記ベース領域（４）の表層部に形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（５）と、
    　前記第１不純物領域（５）および前記ベース領域（４）を貫通して前記スーパージャンクション構造における前記第１導電型領域（２ｂ）に達するように形成された第１トレンチ（７）と、
    　前記第１トレンチ（７）の内壁面に形成された第１ゲート絶縁膜（８）と、
    　前記第１ゲート絶縁膜（８）の表面において、前記第１トレンチ（７）内を埋め込むように形成されることでトレンチゲート構造を構成するゲート電極（９）と、
    　前記ベース領域（４）の表層部のうち前記第１不純物領域（５）を挟んで前記第１トレンチ（７）と反対側に形成され、前記ベース領域（４）よりも高不純物濃度とされた第２導電型のコンタクト領域（６）と、
    　前記第１不純物領域（５）および前記コンタクト領域（６）に電気的に接続された表面電極（１５）と、
    　前記半導体基板（１）に電気的に接続された裏面電極（１６）と、
    　前記ベース領域（４）を貫通して前記スーパージャンクション構造に達し、前記第１トレンチ（７）よりも深く形成されている第２トレンチ（１０）と、
    　前記第２トレンチ（１０）の内壁面に形成された第２ゲート絶縁膜（１１）と、
    　前記第２ゲート絶縁膜（１１）の表面において、前記第２トレンチ（１０）内を埋め込むように形成されることでダミーゲート構造を構成するダミーゲート電極（１２）と、
    を備え、
    　前記ゲート電極（９）への電圧印加に基づいて前記表面電極（１５）と前記裏面電極（１６）との間に電流を流す縦型半導体素子を備えた半導体装置。
  2. 　前記縦型半導体素子はさらに、
    　前記ベース領域（４）よりも高不純物濃度とされた第２導電型のボディ層（１３）を備え、
    　複数の前記第１トレンチ（７）が、第１方向に延設されていると共に、前記第１方向に垂直な第２方向に並べて配置されており、
    　前記ボディ層（１３）は、隣接する２本の前記第１トレンチ（７）の間に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成され、
    　複数の前記第１トレンチ（７）が、第１方向延設されていると共に、前記第１方向に垂直な第２方向に並べて配置されており、
    　前記第１導電型領域（２ｂ）および前記第２導電型領域（３）は前記第１方向に延設され、
    　前記第２トレンチ（１０）は、隣接する２本の前記第１トレンチ（７）の間において、前記第１方向に延設され、かつ前記第２導電型領域（３）が形成された位置に形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成され、
    　複数の前記第１トレンチ（７）が、第１方向に延設されていると共に、前記第１方向に垂直な第２方向に並べて配置されており、
    　前記第１導電型領域（２ｂ）および前記第２導電型領域（３）は前記第１方向に延設され、
    　前記第２トレンチ（１０）は、隣接する２本の前記第１トレンチ（７）の間において、前記第１方向に延設され、かつ前記第１導電型領域（２ｂ）が形成された位置に形成されていることを特徴とする請求項１または２に記載の半導体装置。
  5. 　前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成され、
    　複数の前記第１トレンチ（７）が、第１方向に延設されていると共に、前記第１方向に垂直な第２方向に並べて配置されており、
    　前記第１導電型領域（２ｂ）および前記第２導電型領域（３）は前記第１方向と交差する方向に延設され、
    　前記第２トレンチ（１０）は、隣接する２本の前記第１トレンチ（７）の間において、前記第１方向に延設されていることを特徴とする請求項１または２に記載の半導体装置。
  6. 　前記第２トレンチ（１０）は、複数の前記第１トレンチ（７）に対して１本の比率で設けられていることを特徴とする請求項２ないし５のいずれか１つに記載の半導体装置。
  7. 　前記第２トレンチ（１０）は、ドット状に点在して配置されていることを特徴とする請求項１または２に記載の半導体装置。
  8. 　前記第２トレンチ（１０）は先端に向かうほど幅が狭くなる先細り形状とされていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　前記第２トレンチ（１０）は、前記第１トレンチ（７）よりも幅が狭くされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 　前記スーパージャンクション構造は、前記ドリフト層（２）および前記第２導電型領域（３）がストライプ状に交互に繰り返し並べられることにより構成されていることを特徴とする請求項１、２、６ないし９のいずれか１つに記載の半導体装置。
  11. 　前記スーパージャンクション構造は、前記ドリフト層（２）に対して前記第２導電型領域がドット状に点在させられることにより構成されていることを特徴とする請求項１に記載の半導体装置。
  12. 　前記ダミーゲート電極（１２）は、前記表面電極（１５）もしくは前記ゲート電極（９）に接続されていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
  13. 　主表面（１ａ）および裏面（１ｂ）を有する第１導電型または第２導電型の半導体基板（１）を用意する工程と、
    　前記半導体基板（１）の前記主表面（１ａ）側に、第１導電型のドリフト層（２）を形成すると共に、前記ドリフト層（２）に対して第２導電型領域（３）を形成することで、前記ドリフト層（２）のうち前記第２導電型領域（３）が形成されずに残された部分による第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造を構成する工程と、
    　前記スーパージャンクション構造の上に第２導電型のベース領域（４）を形成する工程と、
    　前記ベース領域（４）の上に、第１開口部（２０ａ）と前記第１開口部（２０ａ）よりも幅が広い第２開口部（２０ｂ）とが形成されたマスク（２０）を配置し、前記マスク（２０）を用いたエッチングにより、前記第１開口部（２０ａ）と対応する幅の第１トレンチ（７）と、前記第２開口部（２０ｂ）と対応する幅で、かつ、前記第１トレンチ（７）よりも深い第２トレンチ（１０）とを形成する工程と、
    　前記第１、第２トレンチ（７、１０）の内壁面を覆うゲート絶縁膜（８、１１）を形成する工程と、
    　前記第１トレンチ（７）内において前記ゲート絶縁膜（８）の表面上にゲート電極（９）を形成することでトレンチゲート構造を構成すると共に、前記第２トレンチ（１０）内において前記ゲート絶縁膜（１１）の表面上にダミーゲート電極（１２）を形成することでダミーゲート構造を構成する工程と、
    　前記ベース領域（４）の表層部に、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型の第１不純物領域（５）を形成する工程と、
    　前記ベース領域（４）の表層部のうち前記第１不純物領域（５）を挟んで前記第１トレンチ（７）と反対側に、前記ベース領域（４）よりも高不純物濃度とされた第２導電型のコンタクト領域（６）を形成する工程と、
    　前記第１不純物領域（５）および前記コンタクト領域（６）に電気的に接続される表面電極（１５）を形成する工程と、
    　前記半導体基板（１）に電気的に接続される裏面電極（１６）を形成する工程と、を含んでいることを特徴とする縦型半導体素子を備えた半導体装置の製造方法。
  14. 　前記スーパージャンクション構造を形成する工程は、前記第１導電型のドリフト層（２）を形成したのち、前記ドリフト層（２）に複数のトレンチ（２ａ）を形成し、さらに、前記トレンチ（２ａ）内に前記第２導電型領域（３）を埋め込むことで、前記ドリフト層（２）のうち前記トレンチ（２ａ）の間に残された部分による前記第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられる工程であることを特徴とする請求項１３に記載の製造方法。
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