JP6536377B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置として、例えば、ドリフト層と、当該ドリフト層の上に形成されたボディ層と、ボディ層を貫通し且つドリフト層まで到達しているトレンチと、当該トレンチ内に収容され且つ絶縁膜を介してボディ層と対向しているゲート電極とを備えた半導体装置が知られている（例えば特許文献１参照）。特許文献１には、ドリフト層におけるトレンチの下方位置にフローティング領域が設けることにより、耐圧の向上とオン抵抗の低減とを図ることができる点が記載されている。

また、例えば特許文献２には、ＩＧＢＴ領域とダイオード領域とが同一半導体基板に形成されている半導体装置において、ＩＧＢＴ動作時のアバランシェ耐量を確保するために、アバランシェ電流が集中する箇所においてボディコンタクト層を大きく形成することが記載されている。また、特許文献２には、トレンチ間の間隔が広い方が、アバランシェ電流が集中し易い点が記載されている。

特開２００７−１５８２７５号公報 国際公開第２０１４／１２５５８４号

ここで、半導体装置においては、その構造上、寄生トランジスタが形成される。この場合、何らかの要因によってアバランシェ動作が発生すると、上記寄生トランジスタがＯＮ状態となり得る。すると、半導体装置に異常が発生し得る。このため、半導体装置においては、アバランシェ動作が発生した場合に異常が発生しにくいようにすることが求められる場合がある。

本発明は、上述した事情を鑑みてなされたものであり、その目的はアバランシェ耐量の向上を図ることができる半導体装置を提供することである。

上記目的を達成する半導体装置は、第１導電型のドレイン層と、前記ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、前記ドリフト層の上に形成された第２導電型のボディ層と、前記ボディ層を貫通し且つ前記ドリフト層まで到達しているトレンチと、前記トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、前記トレンチの下方位置に設けられた第２導電型のフローティング領域と、を備え、前記トレンチは、所定のピッチで複数配列されており、前記複数のトレンチに対応させて、前記ゲート電極及び前記フローティング領域は複数配列されており、前記複数のトレンチは、第１ピッチだけ離間して配置されている第１トレンチ及び第２トレンチと、前記第２トレンチに対して、前記第１ピッチよりも短い第２ピッチだけ離れた位置に配置されている第３トレンチと、を備え、前記ボディ層における前記第１トレンチと前記第２トレンチとの間の部分である広ボディ部分には、第２導電型のボディコンタクト領域と、前記ボディコンタクト領域の両側に配置され、前記ドリフト層よりも不純物濃度が高い第１導電型の特定拡散領域としてのソース領域と、が形成されており、前記ボディ層における前記第２トレンチと前記第３トレンチとの間の部分であって、前記広ボディ部分よりも前記複数のトレンチの配列方向の長さが短い狭ボディ部分は、第２導電型のみで構成されていることを特徴とする。

かかる構成によれば、フローティング領域が形成されている構成において第２ピッチが第１ピッチよりも短い場合、第２トレンチと第３トレンチとの間にアバランシェ電流が誘導される。これにより、アバランシェ電流は、第１トレンチと第２トレンチとの間よりも、第２トレンチと第３トレンチとの間に優先的に流れる。したがって、第１トレンチと第２トレンチとの間に流れるアバランシェ電流を小さくできるため、第１トレンチと第２トレンチとの間に存在している寄生トランジスタがＯＮ状態となることを抑制できる。また、第２トレンチと第３トレンチとの間にある狭ボディ部分には第１導電型の領域が存在しないため、第２トレンチと第３トレンチとの間には寄生トランジスタが存在しない。したがって、第２トレンチと第３トレンチとの間に大きなアバランシェ電流が流れても異常が生じにくい。よって、アバランシェ耐量の向上を図ることができる。

上記半導体装置について、前記フローティング領域は、前記ドリフト層に囲まれているとよい。かかる構成によれば、拡散層と特定拡散領域との間に電圧が印加された場合、第２トレンチ及び第３トレンチの下方位置にある両フローティング領域の下側部分における互いに対向している箇所にて電界集中が発生する。これにより、アバランシェ電流が第２トレンチと第３トレンチとの間に誘導されるため、上述した効果を得ることができる。

上記半導体装置について、前記フローティング領域は、前記ドリフト層の下に形成されている拡散層まで到達しているとよい。かかる構成によれば、拡散層と特定拡散領域との間に電圧が印加された場合、第２トレンチ及び第３トレンチの下方位置にある両フローティング領域における拡散層との境界付近であって互いに対向している箇所にて電界集中が発生する。これにより、アバランシェ電流が第２トレンチと第３トレンチとの間に誘導される。よって、上述した効果を得ることができる。

上記目的を達成する半導体装置は、第１導電型コラムと第２導電型コラムとが交互に配列されて構成されたドリフト層と、前記ドリフト層の上に形成された第２導電型のボディ層と、前記ボディ層を貫通し且つ前記第１導電型コラムまで到達しているトレンチと、前記トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、前記ボディ層における前記第２導電型コラムの上方部分に形成された第２導電型のボディコンタクト領域と、を備えているスーパージャンクション構造であって、前記ドリフト層は、前記第２導電型コラムとして、第１コラムピッチだけ離間して配置されている第１の第２導電型コラム及び第２の第２導電型コラムと、前記第２の第２導電型コラムに対して、前記第１コラムピッチよりも短い第２コラムピッチだけ離れた位置に配置されている第３の第２導電型コラムとを有し、前記第１の第２導電型コラム及び前記第２の第２導電型コラム及び前記第３の第２導電型コラムは、同一の幅を有し、前記第１導電型コラムとして、前記第１の第２導電型コラムと前記第２の第２導電型コラムとの間に配置されている第１の第１導電型コラム、及び、前記第２の第２導電型コラムと前記第３の第２導電型コラムとの間に配置され、前記第１の第１導電型コラムよりも前記両コラムの配列方向の長さが短い第２の第１導電型コラムを有し、前記ボディ層における前記第１の第１導電型コラムの上方部分である広ボディ部分には、前記第１導電型コラムよりも不純物濃度が高い第１導電型の特定拡散領域が形成されており、前記ボディ層における前記第２の第１導電型コラムの上方部分である狭ボディ部分は、第２導電型のみで構成されていることを特徴とする。

かかる構成によれば、アバランシェ電流は、第１の第１導電型コラムよりも第２の第１導電型コラムに優先的に流れる。これにより、第１の第１導電型コラム及び広ボディ部分に流れるアバランシェ電流を小さくすることができるため、第１の第１導電型コラム及び広ボディ部分によって形成される寄生トランジスタがＯＮ状態となることを抑制できる。また、第２の第１導電型コラムの上方部分である狭ボディ部分には第１導電型の領域が形成されていないため、寄生トランジスタが形成されない。したがって、第２の第１導電型コラム及び狭ボディ部分に大きなアバランシェ電流が流れても異常が生じにくい。よって、アバランシェ耐量の向上を図ることができる。

この発明によれば、アバランシェ耐量の向上を図ることができる。

第１実施形態の半導体装置の断面構造を模式的に示す断面図。 第２実施形態の半導体装置の断面構造を模式的に示す断面図。 別例のフローティング領域を模式的に示す断面図。

（第１実施形態）
以下、半導体装置の第１実施形態について説明する。なお、図示の都合上、図１においては、実際の寸法とは異なる寸法で示す。

図１に示すように、半導体装置１０は、半導体基板１１と、半導体基板１１に設けられた複数の半導体素子として複数のセル１２とを備えている。複数のセル１２は、一方向に並んで配列されている。本実施形態では、複数のセル１２は、トレンチ型のＭＯＳＦＥＴを含む。

半導体基板１１は、拡散層としてのｎ^＋型のドレイン層１３と、ドレイン層１３の上に形成されたドリフト層１４と、ドリフト層１４の上に形成されたｐ型のボディ層１５とを備えている。つまり、半導体基板１１は、ドレイン層１３→ドリフト層１４→ボディ層１５の順に積層された構造となっている。ドリフト層１４は、ドレイン層１３の不純物濃度よりも低いｎ型である。換言すれば、ドレイン層１３は、ドリフト層１４の下に形成され且つ当該ドリフト層１４よりも不純物濃度が高い層である。

半導体基板１１の製造方法については任意であるが、例えばドレイン層１３を構成するバルク基板の上にドリフト層１４をエピタキシャル成長させ、その後イオン注入によってボディ層１５を形成する方法などが考えられる。バルク基板の材料は、任意であるが、例えばＳｉ（シリコン）やＳｉＣ（炭化ケイ素）等が考えられる。

なお、言うまでもないが念のため説明すると、各層１３〜１５の積層方向は鉛直方向に限られない。また、上（又は上方）及び下（又は下方）とは、あくまで相対的な関係を示すのに便宜上用いるものであって、鉛直方向上方及び鉛直方向下方に限られない。以降の説明においても同様である。

図１に示すように、半導体基板１１には、ボディ層１５を貫通し且つドリフト層１４まで到達している複数のトレンチ２１〜２４が形成されている。複数のトレンチ２１〜２４は、所定のピッチで一方向に配列されている。各トレンチ２１〜２４は、各トレンチ２１〜２４の配列方向と直交する方向に延びている。各トレンチ２１〜２４の形状は同一である。各トレンチ２１〜２４は、半導体基板１１の表面から下方に向けて延びている。各トレンチ２１〜２４の深さ寸法は、ボディ層１５の厚さよりも深く設定されている。なお、半導体基板１１の表面とはボディ層１５の上面とも言える。

各トレンチ２１〜２４内にはそれぞれ、ゲート電極２５と埋込絶縁膜（絶縁膜）２６とが設けられている。埋込絶縁膜２６は、トレンチ２１〜２４内に堆積されているとともにトレンチ２１〜２４の側壁に形成されている。ゲート電極２５は、埋込絶縁膜２６に囲まれた状態でトレンチ２１〜２４内に収容されている。ゲート電極２５は、埋込絶縁膜２６を介して、ボディ層１５と対向している。また、ゲート電極２５の底面は、ボディ層１５の下面、詳細にはボディ層１５とドリフト層１４との界面よりも下方に突出している。すなわち、ゲート電極２５は、埋込絶縁膜２６を介して、ボディ層１５及びドリフト層１４の双方と対向するように配置されている。

また、トレンチ２１〜２４の底部２１ａ〜２４ａとゲート電極２５の底面との埋込絶縁膜２６の厚み（深さ）は、ゲート電極２５がボディ層１５と対向している部分の厚みより十分に厚く形成されており、例えばゲート電極２５の上下方向の長さよりも厚く形成されている。したがって、ゲート電極２５の底面と、後述のフローティング領域２８との距離を十分に取ることができている。

図１に示すように、埋込絶縁膜２６の上方には層間絶縁膜２７が形成されている。層間絶縁膜２７は、埋込絶縁膜２６の上面、及び、半導体基板１１の表面における各トレンチ２１〜２４の周縁部分を覆っている。

なお、本実施形態では、図１に示すように、ゲート電極２５の上面は半導体基板１１の表面よりも若干下方に位置しており、埋込絶縁膜２６によって覆われているが、これに限られず、例えばゲート電極２５の上面が半導体基板１１の表面と揃っている構成でもよい。この場合、ゲート電極２５の上面は層間絶縁膜２７によって覆われる。また、埋込絶縁膜２６及び層間絶縁膜２７の具体的材料は任意であるが、例えばシリコン酸化膜等が考えられる。

ドリフト層１４における各トレンチ２１〜２４の下方位置にはそれぞれ、ｐ型のフローティング領域２８が形成されている。各フローティング領域２８は、各トレンチ２１〜２４に沿って延びている。本実施形態の各フローティング領域２８はそれぞれ、例えば延設方向と直交する断面がオーバル形状であり、ドリフト層１４に囲まれている。各フローティング領域２８は、トレンチ２１〜２４の底部２１ａ〜２４ａを覆っている。各フローティング領域２８とボディ層１５とは分離している。また、各フローティング領域２８とドレイン層１３とは離間しており、両者の間にはドリフト層１４が介在している。なお、各フローティング領域２８は、例えば各トレンチ２１〜２４の底部２１ａ〜２４ａからｐ型の不純物イオンを注入することにより形成される。

かかる構成によれば、電界が集中する箇所が、ゲート電極２５の底面付近と、フローティング領域２８とに分散される。このため、フローティング領域２８がない構成、すなわちゲート電極２５の底面付近にのみ電界が集中する構成と比較して、電界のピークが緩和されるため、耐圧の向上を図ることができる。

図１に示すように、第１トレンチ２１と第２トレンチ２２とは、第１ピッチＬ１だけ離間しており、第２トレンチ２２と第３トレンチ２３とは、第１ピッチＬ１よりも短い第２ピッチＬ２だけ離間している。そして、第３トレンチ２３と第４トレンチ２４とは第１ピッチＬ１だけ離間している。

ゲート電極２５は、複数のトレンチ２１〜２４に対応させて複数配列されている。詳細には、ゲート電極２５は、各トレンチ２１〜２４と同一ピッチで配列されている。同様に、各フローティング領域２８は、各トレンチ２１〜２４に対応させて複数配列されている。詳細には、第２トレンチ２２に対応するフローティング領域２８と第３トレンチ２３に対応するフローティング領域２８との間隔は、第１トレンチ２１に対応するフローティング領域２８と第２トレンチ２２に対応するフローティング領域２８との間隔よりも短い。

ちなみに、本実施形態では、各トレンチ２１〜２４同士の間を１つのセルとする。すなわち、第１トレンチ２１と第２トレンチ２２との間の部分により第１セル３１が構成され、第２トレンチ２２と第３トレンチ２３との間の部分により第２セル３２が構成され、第３トレンチ２３と第４トレンチ２４との間の部分により第３セル３３が構成されている。この場合、両ピッチＬ１，Ｌ２は、セルのピッチとも言える。

ここで、両ピッチＬ１，Ｌ２が異なっているため、ボディ層１５における第１セル３１を構成する第１ボディ部分４１は、第２セル３２を構成する第２ボディ部分４２よりも、幅が広くなっている。第１ボディ部分４１は、ボディ層１５における第１トレンチ２１と第２トレンチ２２との間の部分であり、第２ボディ部分４２は、ボディ層１５における第２トレンチ２２と第３トレンチ２３との間の部分である。ボディ層１５における第３セル３３を構成する部分である第３ボディ部分４３の幅は、第１ボディ部分４１の幅と同一である。なお、両ボディ部分４１，４２の幅とは各トレンチ２１〜２４の配列方向の長さとも言える。また、第１ボディ部分４１及び第３ボディ部分４３が「広ボディ部分」に対応し、第２ボディ部分４２が「狭ボディ部分」に対応する。

また、ドリフト層１４における第２トレンチ２２と第３トレンチ２３との間の幅である第２ドリフト幅Ｘ２が、第１トレンチ２１と第２トレンチ２２との間の幅である第１ドリフト幅Ｘ１よりも短くなっている。なお、第１ドリフト幅Ｘ１は第１ボディ部分４１の幅とも言え、第２ドリフト幅Ｘ２は第２ボディ部分４２の幅とも言える。

図１に示すように、第１ボディ部分４１及び第３ボディ部分４３には、ボディ層１５よりも不純物濃度が高いｐ^＋型のボディコンタクト領域４４と、当該ボディコンタクト領域４４の両側に配置された特定拡散領域としてのソース領域４５とが設けられている。ソース領域４５は、ドリフト層１４よりも不純物濃度が高いｎ^＋型である。

ボディコンタクト領域４４及びソース領域４５は、半導体基板１１の表面に設けられている。ボディコンタクト領域４４は、例えば第１ボディ部分４１及び第３ボディ部分４３の幅方向の中央付近に設けられている。ソース領域４５における幅方向の両端面のうち一方の端面は、ボディコンタクト領域４４と接しており、他方の端面は各トレンチ２１〜２４の側壁を構成している。この場合、ソース領域４５とボディコンタクト領域４４とは互いに接合されており、ソース領域４５とゲート電極２５とは埋込絶縁膜２６によって絶縁されている。

第２ボディ部分４２には、ボディコンタクト領域４４が形成されている一方、ソース領域４５は形成されていない。すなわち、本実施形態の第２ボディ部分４２は、ｐ型（ｐ^＋型を含む）のみで構成されており、当該第２ボディ部分４２には、ｎ型の領域が存在しない。なお、ソース領域４５の製造方法は任意であるが、例えばソース領域４５に対応する部分以外をマスキングした状態で、ｎ型の不純物イオンを注入する方法等が考えられる。

かかる構成においては、第１セル３１及び第３セル３３は、ＯＮ／ＯＦＦ動作するスイッチング素子（本実施形態ではＭＯＳＦＥＴ）として機能する一方、第２セル３２は、スイッチング素子として機能しない。

ちなみに、説明及び図示の都合上、３つのセル３１〜３３について説明したが、実際には４つ以上の複数のセルが一方向に配列されている。この場合、第２セル３２は、半導体基板１１上に少なくとも１つあればよい。

例えば、上記３つのセル３１〜３３を１つの単位セル群として、当該単位セル群が複数配列されている構成でもよい。この場合、第２セル３２が、所定のピッチで配列されることとなる。また、半導体基板１１上に、第１セル３１が複数配列されたセル群の集合領域と、第２セル３２が複数配列されたセル群の集合領域とが存在する構成でもよい。つまり、第２セル３２は周期的に配置されている構成に限られず、集合して存在してもよい。

なお、図示は省略するが、半導体装置１０は、半導体基板１１の表面（上面）に形成された表面電極と、半導体基板１１の裏面（下面）に形成され且つドレイン層１３と接合されている裏面電極とを備えている。表面電極は、各ボディ部分４１〜４３に形成されているボディコンタクト領域４４と、第１ボディ部分４１及び第３ボディ部分４３に形成されているソース領域４５とに接合されている。

また、本実施形態では、半導体装置１０は、例えば車両に搭載されており、車両に搭載されたモータを駆動させるのに用いられる。詳細には、例えば半導体装置１０は、車両に搭載されたＤＣ電源に電気的に接続されているとともにモータのコイルに電気的に接続されており、ＤＣ電源から供給される直流電力を、モータが駆動可能な交流電力に変換するインバータとして用いられる。この場合、第１セル３１又は第３セル３３（ＭＯＳＦＥＴ）のターンオフ時にはコイルにてサージ電圧が発生し、アバランシェ動作が発生し得る。

次に本実施形態の作用について説明する。
図１に示すように、第１ボディ部分４１及び第３ボディ部分４３には、ソース領域４５が形成されているため、第１セル３１及び第３セル３３には、寄生ｎｐｎトランジスタＱｐが形成される。一方、第２ボディ部分４２にはソース領域４５が形成されていないため、第２セル３２には寄生ｎｐｎトランジスタＱｐは存在しない。

また、第２ピッチＬ２が第１ピッチＬ１よりも短いため、第２ドリフト幅Ｘ２が第１ドリフト幅Ｘ１よりも短くなっている。このため、第１セル３１又は第３セル３３のターンオフ時に発生するアバランシェ電流は、第２セル３２に優先的に流れる。

詳述すると、第２ドリフト幅Ｘ２が第１ドリフト幅Ｘ１よりも短い場合、ドレイン層１３とソース領域４５との間に電圧が印加された場合の等電位線の曲率は、第２セル３２の方が大きくなる。すると、第２トレンチ２２に対応するフローティング領域２８の下側部分のうち第３トレンチ２３寄りのコーナ部分Ｐ１、及び、第３トレンチ２３に対応するフローティング領域２８の下側部分のうち第２トレンチ２２寄りのコーナ部分Ｐ２にて、等電位線が集中する。すなわち、電界集中は、ゲート電極２５の底面付近よりも、互いに対向している両コーナ部分Ｐ１，Ｐ２にて優先的に生じる。すると、上記両コーナ部分Ｐ１，Ｐ２にて、インパクトイオンが発生し、アバランシェ電流が第２セル３２に誘導されることとなる。

そして、アバランシェエネルギは、アバランシェ電流が第２セル３２を流れることにより、第２セル３２にて消費される。この場合、既に説明した通り、第２セル３２には寄生ｎｐｎトランジスタＱｐが存在していないため、アバランシェ電流によって寄生ｎｐｎトランジスタＱｐがＯＮ状態となる事態がそもそも発生しない。

以上詳述した本実施形態によれば以下の効果を奏する。
（１）半導体装置１０は、ｎ型のドリフト層１４と、ドリフト層１４の上に形成されたｐ型のボディ層１５と、ボディ層１５を貫通し且つドリフト層１４まで到達している複数のトレンチ２１〜２４とを備えている。半導体装置１０は、トレンチ２１〜２４内に収容され且つ埋込絶縁膜２６を介してボディ層１５と対向しているゲート電極２５と、トレンチ２１〜２４の下方位置に設けられたｐ型のフローティング領域２８とを備えている。これにより、電界が集中する箇所が、フローティング領域２８及びゲート電極２５の底面付近の２箇所となるため、局所的な電界集中を抑制することができる。したがって、耐圧の向上を図ることができる。また、所望の耐圧を確保しつつ、ドリフト層１４の不純物濃度を高くすることができるため、オン抵抗の低減を図ることができる。よって、耐圧の向上とオン抵抗の低減との両立を図ることができる。

かかる構成において、各トレンチ２１〜２４は所定のピッチで配列されている。詳細には、第１トレンチ２１と第２トレンチ２２とは第１ピッチＬ１だけ離間して配置されており、第２トレンチ２２と第３トレンチ２３とは第２ピッチＬ２だけ離間して配置されている。第２ピッチＬ２は第１ピッチＬ１よりも短い。そして、ボディ層１５における第１トレンチ２１及び第２トレンチ２２間の部分である第１ボディ部分４１には、ｐ^＋型のボディコンタクト領域４４とｎ^＋型のソース領域４５とが形成されている。ボディ層１５における第２トレンチ２２及び第３トレンチ２３間の部分である第２ボディ部分４２は、第１ボディ部分４１よりも幅が狭く、当該第２ボディ部分４２には、ボディコンタクト領域４４のみが形成されている。すなわち、第２ボディ部分４２は、ｐ型（ｐ^＋型を含む）のみで構成されており、第２ボディ部分４２にはｎ型の領域が存在しない。

かかる構成によれば、第２ピッチＬ２が第１ピッチＬ１よりも短いため、第２ドリフト幅Ｘ２が第１ドリフト幅Ｘ１よりも短くなっている。これにより、第２トレンチ２２と第３トレンチ２３との間にアバランシェ電流が誘導される。したがって、第１トレンチ２１と第２トレンチ２２との間に流れるアバランシェ電流を小さくすることができるため、第１トレンチ２１と第２トレンチ２２との間に存在している寄生ｎｐｎトランジスタＱｐがＯＮ状態となることを抑制できる。

また、第２ボディ部分４２にはｎ型の領域が存在しないため、第２トレンチ２２と第３トレンチ２３との間には寄生ｎｐｎトランジスタＱｐが存在しない。したがって、アバランシェ電流によって寄生ｎｐｎトランジスタＱｐがＯＮ状態となる事態の発生を抑制できる。以上のことから、アバランシェ動作が発生した場合であっても、第１セル３１及び第３セル３３の破壊を抑制できる。すなわち、アバランシェ耐量の向上を図ることができる。換言すれば、アバランシェ動作に起因する半導体装置１０の異常の抑制を図ることができる。

（２）ここで、例えばフローティング領域２８が形成されていない構成においては、ゲート電極２５の底面付近にのみ電界が集中する。かかる構成においては、広いピッチに対応するセルに、アバランシェ電流が誘導され易い。

しかしながら、本願発明者らは、フローティング領域２８が形成されている構成においては、ピッチが短くなることによって、ゲート電極２５の底面付近ではなくフローティング領域２８にて優先的に電界集中が生じ、その結果アバランシェ電流がピッチの短いセル（本実施形態では第２セル３２）に誘導され易いことを見出した。そして、この知見に基づき、アバランシェ電流が誘導され易い第２セル３２の第２ボディ部分４２をｐ型のみで構成することにより、アバランシェ電流による悪影響の抑制を実現している。また、ゲート電極２５の底面付近ではなくフローティング領域２８にて優先的に電界集中が生じることで、埋込絶縁膜２６の薄い部分の破壊を抑制しつつ、アバランシェ電流を誘導できる。

（３）第２セル３２はスイッチング素子として機能しないため、所望の数のスイッチング素子を搭載するのに必要な面積は大きくなり易く、半導体装置１０の大型化が懸念される。しかしながら、本実施形態では、第２ピッチＬ２が第１ピッチＬ１よりも短いため、第２セル３２の幅は第１セル３１の幅よりも狭くなっている。これにより、スイッチング素子として機能しない第２セル３２が存在することに起因する半導体装置１０の大型化を抑制できる。

（４）フローティング領域２８はドリフト層１４に囲まれている。かかる構成によれば、ドレイン層１３とソース領域４５との間に電圧が印加された場合、第２トレンチ２２の下方位置にあるフローティング領域２８及び第３トレンチ２３の下方位置にあるフローティング領域２８双方の下側部分（換言すればドレイン層１３寄りの部分）のうち互いに対向している両コーナ部分Ｐ１，Ｐ２にて電界集中が発生する。これにより、アバランシェ電流が第２トレンチ２２と第３トレンチ２３との間に誘導される。よって、（１）の効果を得ることができる。

（第２実施形態）
図２に示すように、本実施形態の半導体装置１０は、スーパージャンクション構造を採用している。このスーパージャンクション構造等について以下に説明する。なお、第１実施形態と同様の構成については同一の符号を付し、詳細な説明を省略する。また、図２においては、図示の都合上、実際の寸法とは異なる寸法で示す。

図２に示すように、本実施形態のドリフト層５０は、ｐ型コラム５１とｎ型コラム５２とが交互に配列されて構成されている。この場合、ｐ型コラム５１は、所定のピッチで複数配列されており、ｎ型コラム５２は、所定のピッチで複数配列されている。詳細には、ドリフト層５０は、ｐ型コラム５１として、第１コラムピッチＬ１１だけ離間して配置されている第１のｐ型コラム６１及び第２のｐ型コラム６２と、第２のｐ型コラム６２に対して第２コラムピッチＬ１２だけ離間して配置されている第３のｐ型コラム６３とを有している。第２コラムピッチＬ１２は、第１コラムピッチＬ１１よりも短く設定されている。また、ドリフト層５０は、ｐ型コラム５１として、第３のｐ型コラム６３に対して第１コラムピッチＬ１１だけ離間して配置されている第４のｐ型コラム６４とを有している。各ｐ型コラム６１〜６４は、同一の幅を有している。

また、ドリフト層５０は、ｎ型コラム５２として、第１のｐ型コラム６１と第２のｐ型コラム６２との間に配置されている第１のｎ型コラム７１と、第２のｐ型コラム６２と第３のｐ型コラム６３との間に配置されている第２のｎ型コラム７２とを備えている。第２コラムピッチＬ１２が第１コラムピッチＬ１１よりも短く設定されているため、第２のｎ型コラム７２の幅（換言すれば両コラム５１，５２の配列方向の長さ）Ｘ１２は、第１のｎ型コラム７１の幅Ｘ１１よりも短い。また、ドリフト層５０は、ｎ型コラム５２として、第３のｐ型コラム６３と第４のｐ型コラム６４との間に配置されている第３のｎ型コラム７３を有している。

ここで、第１のｐ型コラム６１の中央線から第２のｐ型コラム６２の中央線までを第１セル８１とし、第２のｐ型コラム６２の中央線から第３のｐ型コラム６３の中央線までを第２セル８２とし、第３のｐ型コラム６３の中央線から第４のｐ型コラム６４の中央線までを第３セル８３とする。この場合、コラムピッチは、セルの幅とも言える。

図２に示すように、ドリフト層５０の上に形成されているｐ型のボディ層９０は、ｐ型コラム６１〜６４の上方部分であるｐ型コラム対応部９１〜９４と、ｎ型コラム７１〜７３の上方部分であるｎ型コラム対応部１０１〜１０３とを有している。ｎ型コラム対応部１０１〜１０３の幅は、ｎ型コラム７１〜７３の幅と同一である。このため、第２のｎ型コラム対応部１０２は、第１のｎ型コラム対応部１０１よりも狭い。なお、本実施形態では、ｐ型コラム対応部９１〜９４が「ボディ層における前記第２導電型コラムの上方部分」に対応し、第１のｎ型コラム対応部１０１が「広ボディ部分」に対応し、第２のｎ型コラム対応部１０２が「狭ボディ部分」に対応する。

ｐ型コラム対応部９１〜９４には、ボディ層９０よりも不純物濃度が高いｐ^＋型のボディコンタクト領域４４が形成されている。ボディコンタクト領域４４は、２つのセル（例えば第１セル８１及び第２セル８２）に跨るように設けられている。

ｎ型コラム対応部１０１〜１０３にはトレンチ１１１〜１１３が形成されている。トレンチ１１１〜１１３は、ｎ型コラム対応部１０１〜１０３を貫通し且つｎ型コラム７１〜７３に到達している。そして、各トレンチ１１１〜１１３内にはそれぞれ、埋込絶縁膜２６と、当該埋込絶縁膜２６に囲まれたゲート電極２５とが収容されている。ゲート電極２５は、埋込絶縁膜２６を介して、ボディ層９０（詳細にはｎ型コラム対応部１０１〜１０３）と対向している。

第１のｎ型コラム対応部１０１には、ｎ型コラム５２よりも不純物濃度が高い特定拡散領域として、ｎ^＋型のソース領域４５が形成されている。ソース領域４５は、第１トレンチ１１１の周縁に形成されている。ソース領域４５は、第１トレンチ１１１の側壁を構成している。更にソース領域４５の一部は、ｐ型コラム対応部９１，９２にはみ出しており、ボディコンタクト領域４４と接合されている。一方、第２のｎ型コラム対応部１０２には、ソース領域４５が形成されていない。すなわち、第２のｎ型コラム対応部１０２は、ｐ型のみで構成されている。なお、第３のｎ型コラム対応部１０３にも、ソース領域４５が形成されている。

次に本実施形態の作用について説明する。
ドレイン層１３とソース領域４５（換言すればボディコンタクト領域４４）との間にサージ電圧等の高電圧が印加された場合、第２のｎ型コラム７２におけるドレイン層１３との境界であって互いに対向している両コーナ部分Ｐ１１，Ｐ１２にて電界集中が発生する。このため、両コーナ部分Ｐ１１，Ｐ１２にてインパクトイオンが発生し、アバランシェ電流が第２のｎ型コラム７２に誘導される。そして、第２のｎ型コラム対応部１０２には、ｎ型の領域が存在しないため、寄生ｎｐｎトランジスタＱｐが存在しない。よって、アバランシェ電流による悪影響が生じにくい。また、ゲート電極２５の底面付近ではなく第２のｎ型コラム７２の両コーナ部分Ｐ１１，Ｐ１２にて電界集中を発生させることで、埋込絶縁膜２６の破壊を抑制しつつ、アバランシェ電流を誘導できる。

以上詳述した本実施形態によれば以下の効果を奏する。
（５）スーパージャンクション構造の半導体装置１０は、ｐ型コラム５１とｎ型コラム５２とが交互に配列されて構成されたドリフト層５０と、ドリフト層５０の上に形成されたｐ型のボディ層９０とを備えている。ドリフト層５０は、ｐ型コラム５１として、第１コラムピッチＬ１１だけ離間して配置されている第１のｐ型コラム６１及び第２のｐ型コラム６２と、第２のｐ型コラム６２に対して、第１コラムピッチＬ１１よりも短い第２コラムピッチＬ１２だけ離間して配置されている第３のｐ型コラム６３とを有している。また、ドリフト層５０は、ｎ型コラム５２として、第１のｐ型コラム６１と第２のｐ型コラム６２との間に配置されている第１のｎ型コラム７１と、第２のｐ型コラム６２と第３のｐ型コラム６３との間に配置され、第１のｎ型コラム７１の幅Ｘ１１よりも短い幅Ｘ１２の第２のｎ型コラム７２とを有している。また、半導体装置１０は、ボディ層９０を貫通し且つｎ型コラム５２まで到達しているトレンチ１１１〜１１３と、トレンチ１１１〜１１３内に収容されたものであって、埋込絶縁膜２６を介してボディ層９０と対向しているゲート電極２５と、を備えている。

かかる構成において、ボディ層９０におけるｐ型コラム６１〜６４の上方部分であるｐ型コラム対応部９１〜９４には、ボディ層９０よりも不純物濃度が高いボディコンタクト領域４４が形成されている。また、ボディ層９０における第１のｎ型コラム７１の上方部分である第１のｎ型コラム対応部１０１には、第１のｎ型コラム７１よりも不純物濃度が高いソース領域４５が形成されている。ボディ層９０における第２のｎ型コラム７２の上方部分であって第１のｎ型コラム対応部１０１よりも幅が狭い第２のｎ型コラム対応部１０２は、ｐ型のみで構成されている。

かかる構成によれば、アバランシェ電流は、第１のｎ型コラム７１よりも第２のｎ型コラム７２に優先的に流れる。これにより、第１のｎ型コラム７１及び第１のｎ型コラム対応部１０１に流れるアバランシェ電流を小さくすることができるため、第１のｎ型コラム７１及び第１のｎ型コラム対応部１０１によって形成される寄生ｎｐｎトランジスタＱｐがＯＮ状態となることを抑制できる。また、第２のｎ型コラム７２の上方部分である第２のｎ型コラム対応部１０２にはｎ型の領域が形成されていないため、寄生ｎｐｎトランジスタＱｐが形成されない。よって、（１）と同様の効果を得ることができる。

なお、上記各実施形態は以下のように変更してもよい。
○ 第１実施形態において、図３に示すように、フローティング領域１２０は、トレンチ２１〜２４の底部２１ａ〜２４ａから下方に延びてドレイン層１３に到達していてもよい。この場合、電界集中の更なる緩和を図ることができ、それを通じて耐圧の更なる向上を図ることができる。かかる構成においては、第２トレンチ２２及び第３トレンチ２３に対応する両フローティング領域１２０におけるドレイン層１３との境界付近であって互いに対向しているコーナ部分Ｐ２１，Ｐ２２にて電界集中が生じ得るため、アバランシェ電流を第２セル３２に誘導させることができる。

○ 第１実施形態では、各フローティング領域２８は、各トレンチ２１〜２４の底部２１ａ〜２４ａを覆っていたが、これに限られず、トレンチ２１〜２４の底部２１ａ〜２４ａから下方に離間した位置に形成されていてもよい。

○ 第１セル３１，８１及び第３セル３３，８３は、ＳｉのＭＯＳＦＥＴであってもよいし、ＳｉＣのＭＯＳＦＥＴであってもよい。
○ 第１セル８１及び第３セル８３は、ＭＯＳＦＥＴに限られず、例えばＩＧＢＴであってもよい。この場合、半導体装置１０は、ソース領域４５に代えてエミッタ領域を備え、ドレイン層１３に代えてｐ型コレクタ層を備えているとよい。

○ 半導体装置１０の適用対象は、インバータに限られず任意である。また、半導体装置１０の搭載対象も車両に限られず任意である。
○ ｎ型とｐ型とを反対にしてもよい。すなわち、各実施形態では、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型」に対応していたが、ｐ型が「第１導電型」に対応し、ｎ型が「第２導電型」に対応してもよい。

次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
（イ）複数のフローティング領域は複数のトレンチの底部を覆うように設けられているとよい。

１０…半導体装置、１３…ドレイン層（拡散層）、１４，５０…ドリフト層、１５，９０…ボディ層、２１〜２４，１１１〜１１３…トレンチ、２５…ゲート電極、２６…埋込絶縁膜、２８，１２０…フローティング領域、４１〜４３…ボディ部分、４４…ボディコンタクト領域、４５…ソース領域、５１…ｐ型コラム、５２…ｎ型コラム、７１…第１のｎ型コラム、７２…第２のｎ型コラム、１０１…第１のｎ型コラム対応部、１０２…第２のｎ型コラム対応部、Ｌ１…第１ピッチ、Ｌ２…第２ピッチ、Ｌ１１…第１コラムピッチ、Ｌ１２…第２コラムピッチ。

Claims (4)

1. 第１導電型のドレイン層と、
   前記ドレイン層よりも不純物濃度が低い第１導電型のドリフト層と、
   前記ドリフト層の上に形成された第２導電型のボディ層と、
   前記ボディ層を貫通し且つ前記ドリフト層まで到達しているトレンチと、
   前記トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、
   前記トレンチの下方位置に設けられた第２導電型のフローティング領域と、
   を備えている半導体装置であって、
   前記トレンチは、所定のピッチで複数配列されており、前記複数のトレンチに対応させて、前記ゲート電極及び前記フローティング領域は複数配列されており、
   前記複数のトレンチは、
   第１ピッチだけ離間して配置されている第１トレンチ及び第２トレンチと、
   前記第２トレンチに対して、前記第１ピッチよりも短い第２ピッチだけ離れた位置に配置されている第３トレンチと、を備え、
   前記ボディ層における前記第１トレンチと前記第２トレンチとの間の部分である広ボディ部分には、
   第２導電型のボディコンタクト領域と、
   前記ボディコンタクト領域の両側に配置され、前記ドリフト層よりも不純物濃度が高い第１導電型の特定拡散領域としてのソース領域と、が形成されており、
   前記ボディ層における前記第２トレンチと前記第３トレンチとの間の部分であって、前記広ボディ部分よりも前記複数のトレンチの配列方向の長さが短い狭ボディ部分は、第２導電型のみで構成されていることを特徴とする半導体装置。
2. 前記フローティング領域は、前記ドリフト層に囲まれている請求項１に記載の半導体装置。
3. 前記フローティング領域は、前記ドリフト層の下に形成されている拡散層まで到達している請求項１に記載の半導体装置。
4. 第１導電型コラムと第２導電型コラムとが交互に配列されて構成されたドリフト層と、
   前記ドリフト層の上に形成された第２導電型のボディ層と、
   前記ボディ層を貫通し且つ前記第１導電型コラムまで到達しているトレンチと、
   前記トレンチ内に収容され且つ絶縁膜を介して前記ボディ層と対向しているゲート電極と、
   前記ボディ層における前記第２導電型コラムの上方部分に形成された第２導電型のボディコンタクト領域と、を備えているスーパージャンクション構造の半導体装置であって、
   前記ドリフト層は、
   前記第２導電型コラムとして、第１コラムピッチだけ離間して配置されている第１の第２導電型コラム及び第２の第２導電型コラムと、前記第２の第２導電型コラムに対して、前記第１コラムピッチよりも短い第２コラムピッチだけ離れた位置に配置されている第３の第２導電型コラムとを有し、
   前記第１の第２導電型コラム及び前記第２の第２導電型コラム及び前記第３の第２導電型コラムは、同一の幅を有し、
   前記第１導電型コラムとして、前記第１の第２導電型コラムと前記第２の第２導電型コラムとの間に配置されている第１の第１導電型コラム、及び、前記第２の第２導電型コラムと前記第３の第２導電型コラムとの間に配置され、前記第１の第１導電型コラムよりも前記両コラムの配列方向の長さが短い第２の第１導電型コラムを有し、
   前記ボディ層における前記第１の第１導電型コラムの上方部分である広ボディ部分には、前記第１導電型コラムよりも不純物濃度が高い第１導電型の特定拡散領域が形成されており、
   前記ボディ層における前記第２の第１導電型コラムの上方部分である狭ボディ部分は、第２導電型のみで構成されていることを特徴とする半導体装置。

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