WO2015174380A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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明田 正俊
義勝 三浦
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ローム株式会社
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Definitions

  • the present invention relates to a SiC semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses an n + type silicon substrate, an n type epitaxial layer formed on the silicon substrate, a plurality of trenches formed in the epitaxial layer, and a p type column formed on a side surface of each trench, including. An n-type column is formed between adjacent p-type columns.
  • This semiconductor device can be manufactured, for example, by the method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • the method of manufacturing the semiconductor device includes a step of forming a plurality of trenches in a semiconductor layer made of SiC of a first conductivity type, and implanting a second conductivity type impurity into the inner surface of the trench, thereby forming an inner surface of each trench. And forming a first conductivity type column region between the adjacent second conductivity type column regions, and embedding an insulating film in the trench.
  • a superjunction structure composed of a first conductivity type column region and a second conductivity type column region can be formed by impurity implantation into the inner surface of the trench, so that a semiconductor device that is simple and low cost can be achieved. Can provide.
  • the multi-epitaxial growth method is a method in which SiC is epitaxially grown while implanting (ion implantation) a second conductivity type impurity over a plurality of periods.
  • the second conductivity type impurity region can be formed without forming the trench in the semiconductor layer.
  • the second conductivity type SiC is embedded in the trench, it may be difficult to re-grow the SiC due to the off-angle of the semiconductor layer.
  • SiC has a higher density than Si (silicon)
  • the second conductivity type impurity is implanted into the inner surface of the trench.
  • the width of the column region from the inner surface of the trench can be easily controlled by adjusting the impurity implantation conditions using the fact that the impurities are difficult to diffuse with SiC.
  • a pn junction along the depth direction of the trench is formed at the interface between the second conductivity type column region thus formed and the first conductivity type column region.
  • a depletion layer is formed in a direction perpendicular to the depth direction of the trench from this interface (pn junction). Thereby, a super junction structure can be formed.
  • a super junction structure can be formed by impurity implantation into the inner surface of the trench, it is simple and inexpensive. In the obtained semiconductor device, the withstand voltage can be improved by the super junction structure.
  • the second conductivity type column region may be formed such that one surface and the other surface are along the inner surface of the trench.
  • W1 and the width W3 of the trench may satisfy the formula: W2 ⁇ W1 + W1 + W3.
  • the depletion layer extending from the interface with one of the first conductivity type column regions and the depletion layer extending from the interface with the other first conductivity type column region are integrated so that the entire area of the first conductivity type column region is obtained. Can be depleted. As a result, the effect of improving the breakdown voltage by the super junction structure can be achieved better.
  • the insulating film may be made of a material having a relative dielectric constant lower than that of SiC. Specifically, the insulating film may be made of SiO 2 .
  • One embodiment of the present invention may include a surface electrode disposed on the semiconductor layer and forming a Schottky junction with the first conductivity type column region. That is, according to this configuration, a semiconductor device including a Schottky barrier diode can be provided.
  • the first conductivity type column region may have a low concentration region having an impurity concentration lower than that below the interface portion at the interface portion of the Schottky junction.
  • One embodiment of the present invention may further include an electric field relaxation portion that is selectively formed on the surface portion of the first conductivity type column region and relaxes the electric field strength of the surface portion.
  • the electric field relaxation portion may include a second conductivity type surface injection layer formed by impurity implantation to the surface of the first conductivity type column region.
  • the electric field relaxation portion includes a second trench selectively formed on the surface of the first conductivity type column region, and a second conductivity type inner surface injection layer formed by impurity implantation into the inner surface of the second trench. May be included.
  • the semiconductor layer has a concentration profile in which the impurity concentration increases in the thickness direction from the surface thereof, and the second conductivity type column region along the bottom of the trench is more than the surface portion of the semiconductor layer. It may be formed in a high concentration region having a high impurity concentration.
  • the electric field formed by the second conductivity type column region along the inner surface of the trench is uniform along the depth direction of the trench.
  • the impurity concentration of the second conductivity type column region along the bottom of the trench may be formed relatively high.
  • the electric field formed by the second conductivity type column region along the bottom of the trench is formed by the second conductivity type column region along the side of the trench. Higher than the applied electric field. Therefore, the electric field may concentrate on the bottom and edge of the trench.
  • the second conductivity type column region along the bottom of the trench is formed in a high concentration region having a higher impurity concentration than the surface of the semiconductor layer. It is possible to effectively suppress an increase in the electric field formed by the second conductive type column region along. Thereby, even if the impurity concentration of the second conductivity type column region at the bottom and edge of the trench is high, the electric field concentration at the bottom and edge of the trench can be effectively reduced.
  • the impurity concentration and thickness in the high concentration region can be accurately controlled by utilizing the property of SiC that impurities are difficult to diffuse. Further, even if an activation process or the like is performed after ion implantation, impurities are not diffused widely in the semiconductor layer. Thereby, a semiconductor layer having a desired concentration profile can be formed.
  • the impurity concentration in the high concentration region is preferably equal to or higher than the impurity concentration in the second conductivity type column region.
  • the second conductivity type column region in the high concentration region can be substantially regarded as a part of the high concentration region. Therefore, the relaxation effect of the electric field concentration at the bottom and edge of the trench can be further improved.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a portion surrounded by a broken line II in FIG. 3A and 3B are cross-sectional views that appear when the Schottky barrier diode is cut along cutting lines IIIa-IIIa and IIIb-IIIb in FIG. 2, respectively.
  • 4A and 4B are diagrams showing a part of the manufacturing process of the Schottky barrier diode of FIGS. 3A and 3B.
  • FIG. 5A and FIG. 5B are diagrams showing the next step of FIG. 4A and FIG. 4B.
  • FIG. 6A and FIG. 6B are diagrams showing the next step of FIG. 5A and FIG. 5B.
  • FIG. 7A and FIG. 7B are diagrams showing the next step of FIG. 6A and FIG. 6B.
  • 8A and 8B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 9A and 9B are diagrams showing a part of a manufacturing process of the Schottky barrier diode of FIGS. 8A and 8B.
  • FIG. 10A and FIG. 10B are views showing the next step after FIG. 9A and FIG. 9B.
  • FIG. 11A and FIG. 11B are views showing the next step of FIG. 10A and FIG. 10B.
  • FIG. 12A and FIG. 12B are diagrams showing the next step of FIG. 11A and FIG. 11B.
  • FIG. 13A and FIG. 13B are views showing the next step of FIG.
  • FIG. 14A and FIG. 14B are diagrams showing the next step of FIG. 13A and FIG. 13B.
  • 15A and 15B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 16A and 16B are diagrams showing a part of a manufacturing process of the Schottky barrier diode of FIGS. 15A and 15B.
  • FIG. 17A and FIG. 17B are views showing the next step of FIG. 16A and FIG. 16B.
  • FIG. 18A and FIG. 18B are views showing the next step of FIG. 17A and FIG. 17B.
  • FIG. 19A and FIG. 19B are views showing the next step of FIG. 18A and FIG. 18B.
  • FIG. 20B are diagrams showing the next step of FIG. 19A and FIG. 19B.
  • FIG. 21A and FIG. 21B are views showing the next step of FIG. 20A and FIG. 20B.
  • 22A and 22B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 23A and 23B are diagrams showing a part of the manufacturing process of the Schottky barrier diode of FIGS. 22A and 22B.
  • FIG. 24A and FIG. 24B are views showing the next step of FIG. 23A and FIG. 23B.
  • FIG. 25A and FIG. 25B are views showing the next step of FIG. 24A and FIG. 24B.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode 1 according to an embodiment of the present invention.
  • a Schottky barrier diode 1 as an example of the semiconductor device of the present invention includes a rectangular SiC semiconductor layer 6 in a plan view (hereinafter, simply referred to as “plan view”) when the surface is viewed from the normal direction. .
  • plane view a plan view
  • Each of the SiC semiconductor layers 6 has a length in the vertical and horizontal directions on the paper surface of FIG.
  • An active region 7 is set in the inner region of the SiC semiconductor layer 6.
  • a plurality of trenches 8 are formed in stripes at intervals from each other in plan view.
  • the formation direction of the trench 8 is defined as a “stripe direction” and will be described below. Both end portions in the stripe direction of each trench 8 are formed in a curved shape with corners cut off.
  • the structure of the active region 7 will be described more specifically with reference to FIGS. 2 and 3.
  • FIG. 2 is an enlarged view of a portion surrounded by a broken line II in FIG. 3A and 3B are cross-sectional views that appear when the Schottky barrier diode 1 is cut along the cutting lines IIIa-IIIa and IIIb-IIIb in FIG. 2, respectively.
  • SiC semiconductor layer 6 includes an n + -type SiC substrate 9 and an n-type SiC epitaxial layer 10.
  • the SiC epitaxial layer 10 in the present embodiment is formed as a drift layer.
  • the thickness of SiC substrate 9 is, for example, 50 ⁇ m to 600 ⁇ m, and the thickness of SiC epitaxial layer 10 is, for example, 3 ⁇ m to 100 ⁇ m.
  • the impurity concentration of SiC substrate 9 is, for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3
  • the impurity concentration of SiC epitaxial layer 10 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10. 17 cm ⁇ 3 .
  • nitrogen (N), phosphorus (P), arsenic (As), or the like can be used as the n-type impurity.
  • Each trench 8 is formed from the surface of the SiC epitaxial layer 10 in the thickness direction.
  • the bottom of each trench 8 is located between the surface of SiC epitaxial layer 10 and the surface of SiC substrate 9.
  • the edge portion where the side surface and the bottom portion of each trench 8 intersects is formed in a shape that curves outwardly of each trench 8, and each trench 8 is formed in a U shape in cross section. If the edge portion of each trench 8 is curved, the electric field concentrated on the edge portion can be relaxed.
  • a p-type column region 12 having a ring shape in plan view is formed so as to surround each trench 8.
  • the p-type column region 12 is formed along the inner surface of each trench 8. More specifically, one surface and the other surface of p-type column region 12 are formed along the side surface and bottom of each trench 8, and are exposed from the inner surface of trench 8. In the present embodiment, a portion of the p-type column region 12 formed along the bottom of each trench 8 is formed thicker than a portion formed along the side surface of each trench 8. The bottom of p-type column region 12 formed along the bottom of each trench 8 is located between the bottom of each trench 8 and the interface between SiC substrate 9 and SiC epitaxial layer 10.
  • the impurity concentration of the p-type column region 12 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • boron (B) or aluminum (Al) can be used as the p-type impurity.
  • the p-type column region 12 is formed along the entire side surface and bottom of the trench 8.
  • the p-type column region 12 is formed at least on the side surface of the trench 8. As long as it is formed, it may be divided at the bottom of the trench 8 or may not be formed at the bottom of the trench 8 at all. Further, the example in which the p-type column region 12 is exposed from the inner surface of the trench 8 has been described. However, a part of the SiC epitaxial layer 10 is included in the p-type column region 12, and one of the SiC epitaxial layers 10 is included. The portion may be exposed from the inner surface of the trench 8. Between p-type column regions 12 adjacent to each other, an n-type column region 13 made of a part of SiC epitaxial layer 10 is formed.
  • the n-type column region 13 is formed along the stripe direction of the trench 8.
  • the n-type column region 13 is formed wider than the p-type column region 12 in the direction orthogonal to the stripe direction. More specifically, the width W2 of the n-type column region 13 is relative to the width W1 of the p-type column region 12 on both sides of the n-type column region 13 and the width W3 of the trench 8 in the direction orthogonal to the stripe direction. It is set so that W2 ⁇ W1 + W1 + W3.
  • the width W1 of the p-type column region 12 is, for example, 0.2 ⁇ m to 2 ⁇ m.
  • the width W2 of the n-type column region 13 is 0.4 ⁇ m to 4 ⁇ m, for example.
  • the width W3 of the trench 8 is, for example, 1 ⁇ m to 20 ⁇ m.
  • a pn junction is formed at the interface between the p-type column region 12 and the SiC epitaxial layer 10. Therefore, a depletion layer is formed in a direction perpendicular to the depth direction of the trench 8 at the interface (pn junction) between the p-type column region 12 and the n-type column region 13.
  • each n-type column region 13 is integrated in the n-type column region 13, and the entire n-type column region 13 is depleted.
  • a plurality of super junction structures are formed along the direction orthogonal to the stripe direction of the trench 8.
  • an insulating film 14 is embedded in each trench 8.
  • the insulating film 14 may be embedded in a part of the trench 8 or may be embedded in the entire trench 8.
  • the insulating film 14 is preferably made of a material having a relative dielectric constant lower than that of SiC.
  • An example of the material of the insulating film 14 is SiO 2 . According to SiO 2 , the capacity between the anode electrode 17 and the cathode electrode 18 in the trench 8 can be reduced, so that the capacity between the anode electrode 17 and the cathode electrode 18 in the SiC semiconductor layer 6 can be reduced as a whole.
  • a plurality of surface injection layers 16 as an example of an electric field relaxation region are formed along the stripe direction on the surface portion of each n-type column region 13.
  • the surface injection layer 16 is a region for relaxing the electric field strength at the surface portion of the n-type column region 13.
  • Each surface injection layer 16 is formed on the surface portion of the n-type column region 13.
  • the respective surface injection layers 16 are formed at intervals with respect to the stripe direction of the trench 8.
  • the width W4 in the stripe direction of each surface injection layer 16 is, for example, 0.5 ⁇ m to 5 ⁇ m, and the width W5 between each surface injection layer 16 is, for example, 1 ⁇ m to 10 ⁇ m.
  • the width of each surface injection layer 16 in the direction orthogonal to the stripe direction is the same as the width W2 of the n-type column region 13.
  • a pn junction is formed at the interface between the surface injection layer 16 and the n-type column region 13.
  • a depletion layer is formed along the pn junction and contributes to relaxation of the electric field strength.
  • An anode electrode 17 as an example of a surface electrode is formed on the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 is formed so as to cover the active region 7, and is electrically connected to the p-type column region 12, the n-type column region 13 and the surface injection layer 16.
  • the anode electrode 17 has a laminated structure in which different conductive materials are laminated.
  • the anode electrode 17 includes a lower layer electrode 17a and an upper layer electrode 17b as shown in FIGS. 3A and 3B.
  • Lower layer electrode 17 a forms a Schottky junction with the surface of SiC epitaxial layer 10, more specifically, with n-type column region 13.
  • the upper layer electrode 17b is formed on the lower layer electrode 17a, and an external connection wiring such as a bonding wire is connected to the upper layer electrode 17b.
  • the conductive material for the lower layer electrode 17a include titanium (Ti) and nickel (Ni).
  • aluminum etc. can be illustrated as a conductive material of the upper layer electrode 17b.
  • a cathode electrode 18 as a back electrode is formed on the back surface of the SiC substrate 9.
  • Cathode electrode 18 is in ohmic contact with SiC substrate 9.
  • the Schottky barrier diode 1 having a super junction structure is formed.
  • 4A and 4B to 7A and 7B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 1 of FIGS. 3A and 3B, respectively.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while implanting n-type impurities, and n-type SiC epitaxial layer 10 is formed on SiC substrate 9.
  • SiC semiconductor layer 6 including SiC substrate 9 and SiC epitaxial layer 10 is formed.
  • an ion implantation mask (not shown) having an opening selectively in a region where the surface implantation layer 16 is to be formed is formed on the SiC epitaxial layer 10.
  • p-type impurities are implanted into the surface portion of SiC epitaxial layer 10 through the ion implantation mask.
  • the surface injection layer 16 is formed.
  • a plurality of surface injection layers 16 are formed in a stripe shape along a direction orthogonal to the direction in which the trench 8 is formed in the next step (that is, the stripe direction of the trench 8) (also FIG. 2). See).
  • the ion implantation mask is removed.
  • a hard mask 50 having an opening selectively in a region where the trench 8 is to be formed is formed on the SiC epitaxial layer 10.
  • a plurality of stripe-shaped trenches 8 are formed along the direction orthogonal to the plurality of surface injection layers 16 by etching through the hard mask 50.
  • a p-type impurity for example, aluminum
  • the p-type impurity is implanted into the inner surface of each trench 8 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the p-type impurity implantation conditions are, for example, a doping energy of 30 keV to 1200 keV and a dose of 1 ⁇ 10 10 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 .
  • the implantation of the p-type impurity into the inner surface of the trench 8 may be a single-stage implantation in which the implantation of the p-type impurity is performed only once, or may be a multi-stage implantation performed a plurality of times. After the p-type impurity is implanted into the inner surface of each trench 8, the hard mask 50 is removed.
  • annealing is performed at a temperature of 1500 ° C. to 2000 ° C. As a result, the p-type impurity is activated, and the p-type column region 12 and the n-type column region 13 are formed.
  • the insulating film 14 (in this embodiment, SiO 2 film) is formed so as to fill the trenches 8 and cover the surface of the SiC epitaxial layer 10 by, for example, the CVD method. It is formed. Next, unnecessary portions of the insulating film 14 are removed by etch back. Thereby, the insulating film 14 is embedded in each trench 8.
  • anode electrode 17 (lower layer electrode 17a and upper layer electrode 17b) is formed on the surface of SiC epitaxial layer 10, and cathode electrode 18 is formed on the back surface of SiC substrate 9.
  • the Schottky barrier diode 1 is formed through the above steps.
  • the super junction structure including the p-type column region 12 and the n-type column region 13 can be formed by impurity implantation into the inner surface of the trench 8, the Schottky barrier diode 1 that is simple and low in cost can be provided. .
  • the multi-epitaxial growth method is a manufacturing method in which SiC is epitaxially grown while implanting p-type impurities over a plurality of periods.
  • the p-type impurity region can be formed without forming the trench 8 in the SiC semiconductor layer 6 (SiC epitaxial layer 10).
  • SiC epitaxial layer 10 SiC epitaxial layer 10
  • SiC epitaxial layer 10 since SiC has a higher density than Si (silicon), it is difficult for impurities to diffuse into SiC, and the second conductivity type impurity layer that can be formed by ion implantation becomes thin. Arise. Therefore, when the SiC substrate 9 is used, it is necessary to form a multi-layered epitaxial layer as compared with the case where the Si substrate is used, which takes time and cost.
  • p-type impurities are implanted into the inner surface of the trench 8. Moreover, by utilizing the fact that the impurities are difficult to diffuse with SiC, the width W1 of the p-type column region 12 from the inner surface of the trench 8 can be easily controlled by adjusting the implantation conditions of the p-type impurities.
  • a pn junction along the depth direction of the trench 8 is formed at the interface between the p-type column region 12 and the n-type column region 13 thus formed.
  • a depletion layer is formed in a direction perpendicular to the depth direction of the trench 8 from this interface (pn junction). In this way, since a super junction structure composed of the p-type column region 12 and the n-type column region 13 can be formed, the breakdown voltage can be improved.
  • the width W 2 of the n-type column region 13 in the direction orthogonal to the stripe direction of the trench 8 is the width W 1 of the p-type column region 12 on both sides of the n-type column region 13 and the trench 8.
  • the depletion layer extending from the interface with one n-type column region 13 and the depletion layer extending from the interface with the other n-type column region 13 are integrated to deplete the entire n-type column region 13. it can.
  • the electric field strength in n-type column region 13 SiC epitaxial layer 10) can be made uniform.
  • the effect of improving the breakdown voltage by the super junction structure can be achieved better.
  • 8A and 8B are schematic cross-sectional views of the Schottky barrier diode 2 according to the embodiment of the present invention.
  • 8A and 8B parts corresponding to the parts shown in FIGS. 3A and 3B are denoted by the same reference numerals as those given to the respective parts, and the description thereof is omitted.
  • the SiC epitaxial layer 10 in the Schottky barrier diode 2 of the present embodiment includes an n-type first drift layer 21 and a first drift layer 21 on the first drift layer 21.
  • the n ⁇ -type second drift layer 22 as an example of the low concentration region of the present invention formed at a low concentration.
  • the impurity concentration of the first drift layer 21 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3
  • the impurity concentration of the second drift layer 22 is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ . 10 17 cm ⁇ 3 . That is, the n-type column region 13 in the present embodiment has a configuration including the first drift layer 21 and the second drift layer 22.
  • Each first electric field relaxation region 23 includes a first surface trench 24 and a p-type first inner surface injection layer 25 formed in an annular shape in plan view so as to surround each first surface trench 24.
  • the trench 8 and the p-type column region 12 described above are formed below the first surface trench 24.
  • Each first surface trench 24 is formed from the surface of the SiC epitaxial layer 10 in the thickness direction so that the bottom thereof is located in the middle of the second drift layer 22.
  • Each first surface trench 24 may be located in the first drift layer 21 with its bottom crossing the boundary between the first drift layer 21 and the second drift layer 22.
  • the edge portion where the side surface and the bottom portion of each first surface trench 24 intersect is formed in a shape that curves outwardly of each first surface trench 24. If the edge portion of each first surface trench 24 is curved, the electric field concentrated on the edge portion can be relaxed.
  • the first surface trench 24 is formed wider than the width of the trench 8 in the direction orthogonal to the stripe direction of the trench 8. More specifically, the first surface trench 24 is formed so as to cover the entire region of the trench 8 and the p-type column region 12, and the boundary (pn junction) between the p-type column region 12 and the n-type column region 13. And an overlap portion crossing.
  • the first inner surface injection layer 25 is formed along the inner surface (side surface and bottom portion) of the first surface trench 24. More specifically, one surface and the other surface of the first inner surface injection layer 25 are formed along the side surface and the bottom surface of each first surface trench 24. More specifically, in the present embodiment, a portion of the first inner surface injection layer 25 formed along the bottom of the first surface trench 24 is a portion formed along the side surface of the first surface trench 24. It is formed thicker.
  • the first inner surface injection layer 25 crosses the boundary (pn junction) between the p-type column region 12 and the n-type column region 13 in the stripe direction, and defines the boundary between the first drift layer 21 and the second drift layer 22. It is formed so as to cross in the depth direction. In this way, the first electric field relaxation region 23 is formed.
  • a pn junction is formed at the interface between the first inner surface injection layer 25 and the second drift layer 22 having a low impurity concentration. Therefore, a depletion layer is formed in the direction perpendicular to the depth direction of the first surface trench 24 at the interface (pn junction) between the first inner surface injection layer 25 and the second drift layer 22.
  • the second drift layer 22 having a low impurity concentration and the depletion layer in the second drift layer 22 contribute to the relaxation of the electric field strength at the interface portion of the Schottky junction.
  • the trench 8 is formed so as to penetrate the first inner surface injection layer 25 from the bottom of the first surface trench 24 toward the thickness direction.
  • the p-type column region 12 is formed so that the upper portion thereof is in contact with the first inner surface injection layer 25.
  • the bottom of the surface injection layer 16 in this embodiment is located in the middle of the second drift layer 22.
  • the bottom of the surface injection layer 16 may be located in the first drift layer 21 across the boundary between the first drift layer 21 and the second drift layer 22.
  • the anode electrode 17 is formed so as to enter the first surface trench 24 from the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 that has entered the first surface trench 24 is electrically connected to the second drift layer 22, the p-type column region 12, and the n-type column region 13 via the first inner surface injection layer 25.
  • the anode electrode 17 (lower layer electrode 17 a) forms a Schottky junction with the n-type column region 13.
  • FIG. 9A and FIG. 9B to FIG. 14A and FIG. 14B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 2 of FIG. 8A and FIG.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting n-type impurities, and SiC epitaxial layer 10 including first drift layer 21 and second drift layer 22 in this order is formed on SiC substrate 9.
  • the surface injection layer 16 is formed through the same steps as those in FIGS. 4A and 4B.
  • the trench 8 is formed through the same steps as those shown in FIGS. 5A and 5B. At this time, the bottom of each trench 8 is formed so as to penetrate the second drift layer 22 and reach the middle part in the depth direction of the first drift layer 21.
  • a p-type column region 12 and an n-type column region 13 are formed through the same steps as those in FIGS. 6A and 6B described above.
  • the insulating film 14 is embedded in each trench 8 through the same steps as those shown in FIGS. 7A and 7B.
  • a hard mask 51 having an opening selectively in a region where the first surface trench 24 is to be formed is formed on the SiC epitaxial layer 10.
  • the first surface trench 24 is formed by etching through the hard mask 51.
  • the bottom of the first surface trench 24 may be formed so as to be located in the middle in the depth direction of the second drift layer 22, or penetrates the second drift layer 22 so as to penetrate the first drift layer 21. It may be formed so as to reach the middle part in the depth direction.
  • each first surface trench 24 (the side surface and the bottom portion of each first surface trench 24) using the hard mask 51 when forming the first surface trench 24.
  • a p-type impurity is implanted into the substrate.
  • the p-type impurity is implanted into the inner surface of each first surface trench 24 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the first inner surface injection layer 25 is formed.
  • the hard mask 51 is removed.
  • the anode electrode 17 is formed on the surface of the SiC epitaxial layer 10
  • the cathode electrode 18 is formed on the back surface of the SiC substrate 9.
  • the Schottky barrier diode 2 is formed through the above steps.
  • the n-type column region 13 has the second drift layer 22 having a relatively low impurity concentration at the interface portion of the Schottky junction. Therefore, since the impurity concentration at the surface portion of SiC epitaxial layer 10 can be reduced, the electric field strength applied to the surface of SiC epitaxial layer 10 when a reverse voltage is applied can be reduced. As a result, it is possible to reduce the leakage current when the reverse voltage is applied.
  • the first electric field relaxation region 23 is formed in the second drift layer 22.
  • a pn junction is formed at the interface between the first inner surface injection layer 25 and the second drift layer 22. Therefore, a depletion layer is formed in a direction orthogonal to the depth direction of the trench 8 at the interface (pn junction) between the first inner surface injection layer 25 and the second drift layer 22. Therefore, the electric field strength at the interface portion of the Schottky junction can be effectively relaxed.
  • 15A and 15B are schematic cross-sectional views of the Schottky barrier diode 3 according to the embodiment of the present invention.
  • 15A and 15B, parts corresponding to the parts shown in FIGS. 3A, 3B, 8A, and 8B are denoted by the same reference numerals as those given to those parts, and the description thereof is omitted. .
  • each second electric field relaxation region 26 surrounds the second surface trench 27 as an example of the second trench of the present invention selectively formed on the surface of the n-type column region 13, and the second surface trench 27.
  • a p-type second inner surface injection layer 28 formed in an annular shape in plan view.
  • the second surface trenches 27 are formed at intervals from each other along the stripe direction of the trench 8.
  • Second surface trench 27 is formed from the surface of SiC epitaxial layer 10 in the thickness direction so that the bottom thereof is located in the middle of second drift layer 22.
  • the bottom of each second surface trench 27 may be located in the first drift layer 21 across the boundary between the first drift layer 21 and the second drift layer 22.
  • the edge portion where the side surface and the bottom portion of each second surface trench 27 intersect is formed in a shape that curves outwardly of each second surface trench 27. If the edge portion of each second surface trench 27 is curved, the electric field concentrated on the edge portion can be relaxed.
  • Each second surface trench 27 is formed narrower than the width W2 of the n-type column region 13 in the direction orthogonal to the stripe direction, and the n-type column region 13 and each p-type column region 12 are separated from each other. It is arranged at a position spaced from the boundary (pn junction).
  • the second inner surface injection layer 28 is formed along the inner surface (side surface and bottom portion) of the second surface trench 27. More specifically, one surface and the other surface of each second inner surface injection layer 28 are formed along the side surface and the bottom surface of each second surface trench 27. Of the second inner surface injection layer 28, the portion formed along the bottom of the second surface trench 27 is formed thicker than the portion formed along the side surface of the second surface trench 27. The second inner surface injection layer 28 is formed so as to cross the boundary between the first drift layer 21 and the second drift layer 22 in the depth direction.
  • a pn junction is formed at the interface between the second inner surface injection layer 28 and the second drift layer 22 having a low impurity concentration. Therefore, a depletion layer is formed in the direction perpendicular to the depth direction of the second surface trench 27 at the interface (pn junction) between the second inner surface injection layer 28 and the second drift layer 22.
  • the second drift layer 22 having a low impurity concentration and the depletion layer in the second drift layer 22 contribute to the relaxation of the electric field strength at the interface portion of the Schottky junction. In this way, the second electric field relaxation region 26 is formed.
  • the width in the stripe direction of the second electric field relaxation region 26 is the same as the width W4 of the surface injection layer 16 described above. Further, the width between the second electric field relaxation regions 26 is the same as the width W5 between the surface injection layers 16 described above.
  • the anode electrode 17 is formed so as to enter the second surface trench 27 from the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 that has entered the second surface trench 27 is electrically connected to the second drift layer 22 and the n-type column region 13 via the second inner surface injection layer 28.
  • the anode electrode 17 (lower layer electrode 17 a) forms a Schottky junction with the n-type column region 13.
  • FIG. 16A and FIG. 16B to FIG. 21A and FIG. 21B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 2 of FIG. 15A and FIG.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting n-type impurities, and SiC epitaxial layer 10 including first drift layer 21 and second drift layer 22 in this order is formed on SiC substrate 9.
  • the trench 8 is formed through the same steps as those shown in FIGS. 5A and 5B. At this time, the bottom of each trench 8 is formed so as to penetrate the second drift layer 22 and reach the middle part in the depth direction of the first drift layer 21.
  • a p-type column region 12 and an n-type column region 13 are formed through the same steps as in FIGS. 6A and 6B described above.
  • the insulating film 14 is embedded in each trench 8 through the same steps as those shown in FIGS. 7A and 7B.
  • a hard mask 52 having an opening selectively in a region where the second surface trench 27 is to be formed is formed.
  • the second surface trench 27 is formed by etching through the hard mask 52.
  • the bottom portion of the second surface trench 27 may be formed so as to be located in the middle of the depth direction of the second drift layer 22, or penetrates the second drift layer 22 and passes through the first drift layer 21. It may be formed so as to reach the middle part in the depth direction.
  • each second surface trench 27 (the side surface and the bottom portion of each second surface trench 27) using the hard mask 52 when forming the second surface trench 27.
  • a p-type impurity is implanted into the substrate.
  • the p-type impurity is implanted into the inner surface of each second surface trench 27 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the second inner surface injection layer 28 is formed.
  • the hard mask 52 is removed.
  • the anode electrode 17 is formed on the surface of the SiC epitaxial layer 10
  • the cathode electrode 18 is formed on the back surface of the SiC substrate 9.
  • the Schottky barrier diode 3 is formed through the above steps.
  • the electric field relaxation region 26 is formed in the second drift layer 22.
  • a pn junction is formed at the interface between the second inner surface injection layer 28 and the second drift layer 22. Therefore, a depletion layer is formed in a direction orthogonal to the depth direction of the trench 8 at the interface (pn junction) between the second inner surface injection layer 28 and the second drift layer 22. Therefore, the electric field strength at the interface portion of the Schottky junction can be effectively relaxed.
  • a Schottky barrier diode including the first electric field relaxation region 23 and the second electric field relaxation region 26 can be obtained. According to such a configuration, the effect of reducing the electric field strength at the interface portion of the Schottky junction can be further improved.
  • an opening is selectively formed in the region where the first surface trench 24 is to be formed in addition to the region where the second surface trench 27 is to be formed.
  • a hard mask is formed.
  • the first surface trench 24 and the second surface trench 27 are formed by etching through the hard mask.
  • p-type impurities are implanted into the inner surfaces of the first surface trench 24 and the second surface trench 27 using the hard mask. Thereby, the 1st electric field relaxation area
  • 22A and 22B are schematic cross-sectional views of the Schottky barrier diode 4 according to the embodiment of the present invention. 22A and 22B, portions corresponding to the portions illustrated in FIGS. 3A and 3B are denoted by the same reference numerals as those denoted for the respective portions, and the description thereof is omitted.
  • SiC epitaxial layer 10 has a concentration profile in which the impurity concentration increases from the surface toward the thickness direction.
  • the concentration profile of SiC epitaxial layer 10 may be formed by a configuration in which a plurality of impurity regions having different impurity concentrations are stacked.
  • the SiC epitaxial layer 10 includes an n + type high concentration region 41 and an n type low concentration region 42 will be described.
  • High concentration region 41 is formed on SiC substrate 9 with an impurity concentration lower than that of SiC substrate 9.
  • the high concentration region 41 has an impurity concentration that is the same as or higher than the impurity concentration of the p-type column region 12 (that is, the impurity concentration of the high-concentration region 41 ⁇ the impurity concentration of the p-type column region 12). It is preferable to have.
  • the low concentration region 42 is formed on the high concentration region 41 and has an impurity concentration lower than that of the high concentration region 41.
  • the impurity concentration of the high concentration region 41 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the low concentration region 42 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the trench 8 is formed so that its bottom is located in the middle of the high concentration region 41.
  • the p-type column region 12 along the bottom of the trench 8 is formed in the high concentration region 41.
  • 22A and 22B show an example in which a part of the side surface of the trench 8 in the p-type column region 12, a portion formed along the edge, and the bottom is formed in the high concentration region 41. .
  • the p-type column region 12 at least a portion formed along the bottom and the edge of the trench 8 may be formed in the high concentration region 41.
  • the n-type column region 13 in the present embodiment is configured by a high concentration region 41 and a low concentration region 42 as a part of the SiC epitaxial layer 10.
  • Such a Schottky barrier diode 4 can be manufactured by executing the steps of FIGS. 23A and 23B to 25A and 25B instead of the steps of FIGS. 4A and 4B.
  • FIG. 23A and FIG. 23B to FIG. 25A and FIG. 25B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 4 of FIG. 22A and FIG. 22B.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting an n-type impurity (for example, nitrogen (N)) to form a high concentration region 41 on the SiC substrate 9.
  • an n-type impurity for example, nitrogen (N)
  • SiC is epitaxially grown while selectively injecting the same n-type impurity as that of the high concentration region 41 to form a low concentration region 42 on the high concentration region 41. .
  • SiC epitaxial layer 10 including high concentration region 41 and low concentration region 42 is formed.
  • the Schottky barrier diode 4 is formed through the same steps as those shown in FIGS. 5A and 5B to 7A and 7B.
  • the electric field formed by the p-type column region 12 along the inner surface of the trench 8 is uniform along the depth direction of the trench 8.
  • the impurity concentration of the p-type column region 12 along the bottom of the trench 8 may be formed relatively high.
  • the electric field formed by p-type column region 12 along the bottom of trench 8 is applied to p-type column region 12 along the side of trench 8. It becomes higher than the electric field formed by. Therefore, the electric field may concentrate on the bottom and edge of the trench 8.
  • the SiC epitaxial layer 10 having a concentration profile in which the impurity concentration increases from the surface toward the thickness direction is formed.
  • the p-type column region 12 along the bottom of the trench 8 is formed in a high concentration region 41 having an impurity concentration higher than that of the low concentration region 42.
  • the high concentration region 41 has an impurity concentration that is the same as (similar to) the impurity concentration of the p-type column region 12 or higher.
  • the p-type column region 12 in the high-concentration region 41 can be substantially regarded as a partial region of the high-concentration region 41, so that the p-type column region 12 is formed along the bottom of the trench 8.
  • An increase in the electric field can be effectively suppressed.
  • the impurity concentration of the p-type column region 12 at the bottom and edge of the trench 8 is high, the electric field concentration at the bottom and edge of the trench 8 can be effectively alleviated.
  • the impurity concentration and thickness of the high-concentration region 41 and the low-concentration region 42 can be accurately controlled by utilizing the property of SiC that impurities are difficult to diffuse. Even if an activation process (for example, the annealing process described with reference to FIGS. 6A and 6B) or the like is performed after the ion implantation, the impurities in the high concentration region 41 and the low concentration region 42 are diffused widely in the SiC epitaxial layer 10. There is nothing to do. Thereby, SiC epitaxial layer 10 having a desired concentration profile can be formed.
  • the high concentration region 41 and the low concentration are obtained by performing the steps of FIGS. 23A and 23B to 25A and 25B.
  • a configuration of SiC epitaxial layer 10 that further includes region 42 may be employed.
  • the portion formed along the bottom of each trench 8 and the portion formed along the side surface of each trench 8 have the same thickness. It may be.
  • the first inner surface injection layer 25 is formed along the bottom portion of the first trench 24 and along the side surface of the first trench 24.
  • the portions may have the same thickness.
  • the second inner surface injection layer 28 is formed along the portion formed along the bottom of the second trench 27 and along the side surface of the second trench 27.
  • the portions may have the same thickness.
  • the example in which the trenches 8, 24, 27 perpendicular to the surface of the SiC epitaxial layer 10 are formed has been described.
  • the trenches 8, 24, 27 are directed from the opening toward the bottom. You may form in the cross-sectional view trapezoid shape (taper shape) where opening width narrows.
  • FIG. 10A and FIG. 10B, and FIG. 17A and FIG. 17B in the above-described embodiments, after p-type impurities are implanted into the inner surface of the trench 8, prior to the annealing process.
  • the trench 8 may be further dug using the hard mask 50. Thereby, the p-type impurity implanted into the bottom of the trench 8 is removed, and the p-type column region 12 along the side surface of the trench 8 can be formed in the subsequent annealing process.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the Schottky barrier diodes 1 to 4 of the present invention are, for example, inverter circuits constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

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Abstract

本発明の半導体装置は、第1導電型のSiCからなる半導体層(6)と、前記半導体層に形成された複数のトレンチ(8)と、各前記トレンチの内面に沿って形成された第2導電型コラム領域(12)と、隣り合う前記第2導電型コラム領域の間に配置された第1導電型コラム領域(13)と、前記トレンチに埋め込まれた絶縁膜(14)とを含み、スーパージャンクション構造によって、耐圧を向上させることができる。第1導電型コラム領域(13)の表面部の電界強度を緩和するための電界緩和部(16)をさらに含むこともできる。

Description

半導体装置および半導体装置の製造方法
 本発明は、SiC半導体装置およびその製造方法に関する。
 特許文献1は、n+型のシリコン基板と、シリコン基板上に形成されたn型のエピタキシャル層と、エピタキシャル層に形成された複数のトレンチと、各トレンチの側面に形成されたp型コラムとを含む。互いに隣り合うp型コラム間には、n型コラムが形成されている。
米国特許出願公開第2009/0179298号明細書
 本発明の一実施形態は、第1導電型のSiCからなる半導体層と、前記半導体層に形成された複数のトレンチと、各前記トレンチの内面に沿って形成された第2導電型コラム領域と、隣り合う前記第2導電型コラム領域の間に配置された第1導電型コラム領域と、前記トレンチに埋め込まれた絶縁膜とを含む、半導体装置を提供する。
 この半導体装置は、たとえば、本発明の一実施形態に係る半導体装置の製造方法によって製造できる。当該半導体装置の製造方法は、第1導電型のSiCからなる半導体層に複数のトレンチを形成する工程と、前記トレンチの内面に第2導電型不純物を注入することによって、各前記トレンチの内面に沿って第2導電型コラム領域を形成すると共に、隣り合う前記第2導電型コラム領域の間に第1導電型コラム領域を形成する工程と、前記トレンチに絶縁膜を埋め込む工程とを含む。
 本発明の一実施形態の方法によれば、トレンチ内面への不純物注入によって第1導電型コラム領域および第2導電型コラム領域からなるスーパージャンクション構造を形成できるので、簡単かつ低コストで済む半導体装置を提供できる。
 より具体的には、SiCからなる半導体層にスーパージャンクション構造を形成する方法として、トレンチに第2導電型のSiCを埋め込む方法と、マルチエピタキシャル成長法とが検討されている。マルチエピタキシャル成長法とは、複数周期に亘って第2導電型の不純物を注入(イオン注入)しながらSiCをエピタキシャル成長させる方法である。この場合、トレンチを半導体層に形成しないで、第2導電型の不純物領域を形成できる。
 しかし、トレンチに第2導電型のSiCを埋め込む製造方法では、半導体層のオフ角の関係でSiCの再成長が難しい場合がある。一方、マルチエピタキシャル成長法の場合、SiCは、Si(シリコン)に比べて密度が高いため、SiCに不純物が拡散し難く、またイオン注入で形成できる第2導電型の不純物層が薄くなるという問題が生じる。そのため、SiCを用いる場合、Siを用いる場合よりも多層のエピタキシャル層を形成しなければならず、時間とコストがかかる。
 これに対して、本発明の一実施形態の方法によれば、トレンチの内面に第2導電型の不純物が注入される。しかも、当該不純物がSiCで拡散し難いことを利用して、トレンチ内面からのコラム領域の幅を不純物の注入条件の調節によって容易に制御できる。このように形成された第2導電型コラム領域と、第1導電型コラム領域との界面には、トレンチの深さ方向に沿うpn接合が形成される。そして、この界面(pn接合)からトレンチの深さ方向に直交する方向に空乏層が形成される。これにより、スーパージャンクション構造を形成できる。
 以上のように、トレンチ内面への不純物注入によってスーパージャンクション構造を形成できるので、簡単かつ低コストで済む。そして、得られた半導体装置では、スーパージャンクション構造によって、耐圧を向上させることができる。
 前記第2導電型コラム領域は、一方表面および他方表面が前記トレンチの内面に沿うように形成されていてもよい。
 本発明の一実施形態では、前記半導体層の表面に沿う方向に関して、前記第1導電型コラム領域の幅W2と、前記第1導電型コラム領域の両側の前記第2導電型コラム領域の各幅W1および前記トレンチの幅W3とが、式:W2≦W1+W1+W3を満たしていてもよい。
 これにより、一方の第1導電型コラム領域との界面から延びる空乏層と、他方の第1導電型コラム領域との界面から延びる空乏層とを一体にして、第1導電型コラム領域の全域を空乏化できる。その結果、スーパージャンクション構造による耐圧向上の効果をより良好に達成できる。
 前記絶縁膜は、SiCよりも低い比誘電率を有する材料からなっていてもよい。具体的には、前記絶縁膜は、SiO2からなっていてもよい。
 これにより、半導体層の表裏面の間において、絶縁膜が埋め込まれた部分の容量を選択的に低減できる。よって、半導体層の表裏面の間の容量を全体として低減できる。
 本発明の一実施形態は、前記半導体層上に配置され、前記第1導電型コラム領域と共にショットキー接合を形成する表面電極を含んでいてもよい。つまり、この構成によれば、ショットキーバリアダイオードを含む半導体装置を提供できる。
 この場合、前記第1導電型コラム領域は、前記ショットキー接合の界面部に、当該界面部の下方部よりも不純物濃度が低い低濃度領域を有していてもよい。
 これにより、逆方向電圧印加時に半導体層の表面にかかる電界強度を低減できる。その結果、逆方向電圧印加時におけるリーク電流を低減できる。
 本発明の一実施形態は、前記第1導電型コラム領域の表面部に選択的に形成され、当該表面部の電界強度を緩和するための電界緩和部をさらに含んでいてもよい。
 これにより、第1導電型コラム領域における電界強度が緩和されるため、当該第1導電型コラム領域に電界が集中することを効果的に抑制できる。
 前記電界緩和部は、前記第1導電型コラム領域の表面に対する不純物注入によって形成された第2導電型の表面注入層を含んでいてもよい。
 前記電界緩和部は、前記第1導電型コラム領域の表面に選択的に形成された第2トレンチと、前記第2トレンチの内面に対する不純物注入によって形成された第2導電型の内面注入層とを含んでいてもよい。
 前記半導体層は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有しており、前記トレンチの底部に沿う前記第2導電型コラム領域は、前記半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されていてもよい。
 トレンチの内面に沿う第2導電型コラム領域によって形成される電界は、トレンチの深さ方向に沿って均一であることが望ましい。しかし、トレンチの内面に対する不純物の注入により第2導電型コラム領域を形成する場合、トレンチの底部に沿う第2導電型コラム領域の不純物濃度が比較的に高く形成されることがある。
 ここで、半導体層が一様な不純物濃度で形成されている場合、トレンチの底部に沿う第2導電型コラム領域によって形成される電界が、トレンチの側部に沿う第2導電型コラム領域によって形成される電界よりも高くなる。そのため、トレンチの底部およびエッジ部に電界が集中する場合がある。
 そこで、本発明の一実施形態によれば、トレンチの底部に沿う第2導電型コラム領域が、半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されているので、トレンチの底部に沿う第2導電型コラム領域によって形成される電界が高くなることを効果的に抑制できる。これにより、トレンチの底部およびエッジ部における第2導電型コラム領域の不純物濃度が高く形成されたとしても、トレンチの底部およびエッジ部における電界集中を効果的に緩和できる。
 さらに、製造工程では、不純物が拡散し難いというSiCの性質を利用することにより、高濃度領域の不純物濃度および厚さを正確に制御できる。また、イオン注入後に活性化処理等が実行されても、不純物が半導体層内で広く拡散するということがない。これにより、所望の濃度プロファイルを有する半導体層を形成できる。
 この場合において、前記高濃度領域の不純物濃度は、前記第2導電型コラム領域の不純物濃度と同一か、またはそれよりも高いことが好ましい。
 この構成によれば、高濃度領域内における第2導電型コラム領域を、実質的に高濃度領域の一部とみなすことができる。これにより、トレンチの底部およびエッジ部における電界集中の緩和効果をより一層向上させることができる。
図1は、本発明の一実施形態のショットキーバリアダイオードの模式的な平面図である。 図2は、図1の破線IIで囲まれた部分の拡大図である。 図3Aおよび図3Bは、それぞれ、図2の切断線IIIa-IIIaおよび切断線IIIb-IIIbで前記ショットキーバリアダイオードを切断したときに表れる断面図である。 図4Aおよび図4Bは、図3Aおよび図3Bのショットキーバリアダイオードの製造工程の一部を示す図である。 図5Aおよび図5Bは、図4Aおよび図4Bの次の工程を示す図である。 図6Aおよび図6Bは、図5Aおよび図5Bの次の工程を示す図である。 図7Aおよび図7Bは、図6Aおよび図6Bの次の工程を示す図である。 図8Aおよび図8Bは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図9Aおよび図9Bは、図8Aおよび図8Bのショットキーバリアダイオードの製造工程の一部を示す図である。 図10Aおよび図10Bは、図9Aおよび図9Bの次の工程を示す図である。 図11Aおよび図11Bは、図10Aおよび図10Bの次の工程を示す図である。 図12Aおよび図12Bは、図11Aおよび図11Bの次の工程を示す図である。 図13Aおよび図13Bは、図12Aおよび図12Bの次の工程を示す図である。 図14Aおよび図14Bは、図13Aおよび図13Bの次の工程を示す図である。 図15Aおよび図15Bは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図16Aおよび図16Bは、図15Aおよび図15Bのショットキーバリアダイオードの製造工程の一部を示す図である。 図17Aおよび図17Bは、図16Aおよび図16Bの次の工程を示す図である。 図18Aおよび図18Bは、図17Aおよび図17Bの次の工程を示す図である。 図19Aおよび図19Bは、図18Aおよび図18Bの次の工程を示す図である。 図20Aおよび図20Bは、図19Aおよび図19Bの次の工程を示す図である。 図21Aおよび図21Bは、図20Aおよび図20Bの次の工程を示す図である。 図22Aおよび図22Bは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図23Aおよび図23Bは、図22Aおよび図22Bのショットキーバリアダイオードの製造工程の一部を示す図である。 図24Aおよび図24Bは、図23Aおよび図23Bの次の工程を示す図である。 図25Aおよび図25Bは、図24Aおよび図24Bの次の工程を示す図である。
 以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
 図1は、本発明の一実施形態のショットキーバリアダイオード1の模式的な平面図である。
 本発明の半導体装置の一例としてのショットキーバリアダイオード1は、その表面を法線方向から見た平面視(以下、単に「平面視」と言う。)において、四角形状のSiC半導体層6を含む。SiC半導体層6は、図1の紙面における上下左右方向の長さがそれぞれ数mm程度である。
 SiC半導体層6の内方領域に、アクティブ領域7が設定されている。アクティブ領域7には、平面視において、複数のトレンチ8が互いに間隔を空けてストライプ状に形成されている。このトレンチ8の形成方向を「ストライプ方向」と定義して、以下、説明する。各トレンチ8のストライプ方向の両端部は、角部が切除された湾曲状に形成されている。以下、図2および図3を参照して、アクティブ領域7の構造について、より具体的に説明する。
 図2は、図1の破線IIで囲まれた部分の拡大図である。図3Aおよび図3Bは、それぞれ、図2の切断線IIIa-IIIaおよび切断線IIIb-IIIbでショットキーバリアダイオード1を切断したときに表れる断面図である。
 図3Aおよび図3Bに示すように、SiC半導体層6は、n+型のSiC基板9と、n型のSiCエピタキシャル層10とを含む。本実施形態におけるSiCエピタキシャル層10は、ドリフト層として形成されている。SiC基板9の厚さは、たとえば50μm~600μmであり、SiCエピタキシャル層10の厚さは、たとえば3μm~100μmである。また、SiC基板9の不純物濃度は、たとえば1×1018cm-3~1×1020cm-3であり、SiCエピタキシャル層10の不純物濃度は、たとえば5×1014cm-3~5×1017cm-3である。n型不純物としては、たとえば、窒素(N)、リン(P)、ひ素(As)などを使用できる。
 各トレンチ8は、SiCエピタキシャル層10の表面から厚さ方向に向けて形成されている。各トレンチ8の底部は、SiCエピタキシャル層10の表面とSiC基板9の表面との間に位置している。各トレンチ8の側面と底部とが交わるエッジ部は、各トレンチ8の外方へ向かって湾曲する形状に形成されており、各トレンチ8は断面視U字状に形成されている。各トレンチ8のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。各トレンチ8を取り囲むように、平面視環状のp型コラム領域12が形成されている。
 p型コラム領域12は、各トレンチ8の内面に沿って形成されている。より具体的には、p型コラム領域12は、一方表面および他方表面が各トレンチ8の側面および底部に沿って形成されており、トレンチ8の内面から露出している。また、本実施形態では、p型コラム領域12のうち、各トレンチ8の底部に沿って形成された部分が、各トレンチ8の側面に沿って形成された部分よりも厚く形成されている。各トレンチ8の底部に沿って形成されたp型コラム領域12の底部は、各トレンチ8の底部と、SiC基板9およびSiCエピタキシャル層10の界面との間に位置している。p型コラム領域12の不純物濃度は、たとえば5×1014cm-3~5×1017cm-3である。p型の不純物としては、たとえば、ホウ素(B)またはアルミニウム(Al)などを使用できる。
 なお、本実施形態では、p型コラム領域12が、トレンチ8の側面および底部の全体に沿って形成されている例を示しているが、p型コラム領域12は、少なくともトレンチ8の側面に形成されていればよく、トレンチ8の底部で分断されていてもよいし、トレンチ8の底部に全く形成されていなくてもよい。また、p型コラム領域12がトレンチ8の内面から露出している例について説明したが、SiCエピタキシャル層10の一部が、p型コラム領域12に含まれていて、当該SiCエピタキシャル層10の一部がトレンチ8の内面から露出していてもよい。互いに隣り合うp型コラム領域12間には、SiCエピタキシャル層10の一部からなるn型コラム領域13が形成されている。
 n型コラム領域13は、トレンチ8のストライプ方向に沿って形成されている。当該ストライプ方向に直交する方向に関して、n型コラム領域13は、p型コラム領域12の幅よりも幅広に形成されている。より具体的に、n型コラム領域13の幅W2は、ストライプ方向に直交する方向に関して、n型コラム領域13の両側のp型コラム領域12の各幅W1およびトレンチ8の幅W3に対して、W2≦W1+W1+W3となるように設定されている。p型コラム領域12の幅W1は、たとえば0.2μm~2μmである。n型コラム領域13の幅W2は、たとえば0.4μm~4μmである。トレンチ8の幅W3は、たとえば1μm~20μmである。
 p型コラム領域12と、SiCエピタキシャル層10との界面では、pn接合部が形成されている。したがって、p型コラム領域12とn型コラム領域13との界面(pn接合部)では、トレンチ8の深さ方向に直交する方向に空乏層が形成される。n型コラム領域13の幅W2が、W2≦W1+W1+W3の条件を満たす場合、一方のn型コラム領域13との界面から延びる空乏層と、他方のn型コラム領域13との界面から延びる空乏層とを、当該n型コラム領域13において互いに重なり合わせることができる。つまり、各n型コラム領域13から延びる空乏層が当該n型コラム領域13において一体となり、n型コラム領域13の全域が空乏化する。このように、本実施形態では、トレンチ8のストライプ方向と直交する方向に沿って、複数のスーパージャンクション構造が形成されている。
 図3Aに示すように、各トレンチ8には、絶縁膜14が埋め込まれている。絶縁膜14は、トレンチ8の一部に埋め込まれていてもよいし、トレンチ8内の全部に埋め込まれていてもよい。絶縁膜14は、SiCよりも低い比誘電率を有する材料からなることが好ましい。絶縁膜14の材料としては、SiO2を例示できる。SiO2によれば、トレンチ8におけるアノード電極17およびカソード電極18間の容量を低減できるので、SiC半導体層6におけるアノード電極17およびカソード電極18間の容量を全体として低減できる。
 図2および図3Bに示すように、各n型コラム領域13の表面部には、電界緩和領域の一例としての複数の表面注入層16がストライプ方向に沿って形成されている。表面注入層16は、n型コラム領域13の表面部における電界強度を緩和するための領域である。
 各表面注入層16は、n型コラム領域13の表面部に形成されている。各表面注入層16は、トレンチ8のストライプ方向に関して、互いに間隔を空けて形成されている。各表面注入層16のストライプ方向の幅W4は、たとえば0.5μm~5μmであり、各表面注入層16間の幅W5は、たとえば1μm~10μmである。各表面注入層16のストライプ方向と直交する方向の幅は、いずれもn型コラム領域13の幅W2と同一である。
 表面注入層16と、n型コラム領域13との界面には、pn接合部が形成される。このpn接合部に沿って空乏層が形成され、電界強度の緩和に寄与している。
 SiCエピタキシャル層10の表面には、表面電極の一例としてのアノード電極17が形成されている。アノード電極17は、アクティブ領域7を覆うように形成されており、p型コラム領域12、n型コラム領域13および表面注入層16と電気的に接続されている。アノード電極17は、異なる導電材料が積層された積層構造を有している。
 より具体的に、アノード電極17は、図3Aおよび図3Bに示すように、下層電極17aと、上層電極17bとを含む。下層電極17aは、SiCエピタキシャル層10の表面、より具体的には、n型コラム領域13との間にショットキー接合を形成している。上層電極17bは、下層電極17a上に形成されており、当該上層電極17bには、ボンディングワイヤー等の外部接続配線が接続される。下層電極17aの導電材料としては、チタン(Ti)、ニッケル(Ni)等を例示できる。また、上層電極17bの導電材料としては、アルミニウム等を例示できる。
 一方、SiC基板9の裏面には、裏面電極としてのカソード電極18が形成されている。カソード電極18は、SiC基板9との間にオーミック接触を形成している。このように、本実施形態では、スーパージャンクション構造を有するショットキーバリアダイオード1が形成されている。
 ショットキーバリアダイオード1の動作は次の通りである。アノード電極17に電圧が印加されていない状態(=0V)では、ショットキー障壁によって多数キャリアである電子の移動が制限されるため、電流は流れない。このとき、n型コラム領域13の全域が空乏化されていなくてもよい。スーパージャンクション構造によれば、n型コラム領域13の不純物濃度を比較的に高く形成できる。この場合、p型コラム領域12と、n型コラム領域13との界面における空乏層が拡がり難くなるが、電子の移動は、ショットキー障壁によって制限される。したがって、n型コラム領域13の全域が空乏化されていなくても、電流が流れることがない。
 アノード電極17にショットキー障壁よりも高い順方向電圧が印加されると、多数キャリアである電子が、カソード電極18からアノード電極17に向けて移動し、電流が流れる。
 一方、アノード電極17に逆方向電圧が印加されると、p型コラム領域12およびn型コラム領域13間の各界面(各pn接合部)から空乏層が延びて、n型コラム領域13の全域が空乏化する。これにより、アノード電極17からカソード電極18に至る電流経路が閉じられる。そのため、多数キャリアである電子は、アノード電極17およびカソード電極18間を移動し得ないので、電流が流れることがない。
 次に、ショットキーバリアダイオード1の製造方法について説明する。
 図4Aおよび図4B~図7Aおよび図7Bは、それぞれ図3Aおよび図3Bのショットキーバリアダイオード1の製造工程の一部を示す図である。
 まず、図4Aおよび図4Bに示すように、n+型のSiC基板9が用意される。次に、n型の不純物を注入しながらSiCがエピタキシャル成長されて、SiC基板9上にn型のSiCエピタキシャル層10が形成される。これにより、SiC基板9およびSiCエピタキシャル層10を含むSiC半導体層6が形成される。
 次に、表面注入層16を形成すべき領域に選択的に開口を有するイオン注入マスク(図示せず)がSiCエピタキシャル層10上に形成される。次に、当該イオン注入マスクを介して、p型の不純物がSiCエピタキシャル層10の表面部に注入される。これにより、表面注入層16が形成される。このとき、表面注入層16は、次の工程で形成されるトレンチ8の形成方向(つまり、トレンチ8のストライプ方向)と直交する方向に沿って、ストライプ状に複数形成される(図2も併せて参照)。表面注入層16が形成された後、イオン注入マスクは除去される。
 次に、図5Aおよび図5Bに示すように、トレンチ8を形成すべき領域に選択的に開口を有するハードマスク50がSiCエピタキシャル層10上に形成される。次に、ハードマスク50を介するエッチングにより、複数の表面注入層16と直交する方向に沿ってストライプ状のトレンチ8が複数形成される。
 次に、図6Aおよび図6Bに示すように、トレンチ8の形成時におけるハードマスク50を利用して、各トレンチ8の内面(各トレンチ8の側面および底部)にp型の不純物(たとえば、アルミニウム)が注入される。p型の不純物は、SiCエピタキシャル層10の表面に対して所定の傾斜角度をつけて各トレンチ8の内面に注入される。p型の不純物の注入条件は、たとえば、ドーピングエネルギーが30keV~1200keVであり、ドーズ量が1×1010cm-2~1×1013cm-2である。トレンチ8の内面に対するp型不純物の注入は、当該p型の不純物の注入を1回だけ実行する1段階注入であってもよいし、複数回に亘って行う多段階注入であってもよい。各トレンチ8の内面にp型の不純物が注入された後、ハードマスク50は除去される。
 次に、1500℃~2000℃の温度の下でアニール処理が実行される。これにより、p型の不純物が活性化されて、p型コラム領域12とn型コラム領域13とが形成される。
 次に、図7Aおよび図7Bに示すように、たとえばCVD法により、各トレンチ8を埋め戻して、SiCエピタキシャル層10の表面を覆うように絶縁膜14(本実施形態では、SiO2膜)が形成される。次に、絶縁膜14の不要な部分がエッチバックによって除去される。これにより、絶縁膜14が各トレンチ8に埋め込まれる。
 その後、図3Aおよび図3Bに示すように、アノード電極17(下層電極17aおよび上層電極17b)がSiCエピタキシャル層10の表面に形成され、カソード電極18がSiC基板9の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード1が形成される。
 以上の方法によれば、トレンチ8内面への不純物注入によってp型コラム領域12およびn型コラム領域13からなるスーパージャンクション構造を形成できるので、簡単かつ低コストで済むショットキーバリアダイオード1を提供できる。
 より具体的には、SiC半導体層6にスーパージャンクション構造を形成する方法として、たとえば、トレンチ8にp型のSiCを埋め込む方法と、マルチエピタキシャル成長法とが知られている。マルチエピタキシャル成長法とは、複数周期に亘ってp型の不純物を注入しながらSiCをエピタキシャル成長させる製法である。この場合、SiC半導体層6(SiCエピタキシャル層10)にトレンチ8を形成しないで、p型の不純物領域を形成できる。
 しかし、トレンチ8にp型のSiCを埋め込む製造方法では、SiC半導体層6(SiCエピタキシャル層10)のオフ角の関係でSiCの再成長が困難な場合がある。一方、マルチエピタキシャル成長法の場合、SiCは、Si(シリコン)に比べて密度が高いため、SiCに不純物が拡散し難く、またイオン注入で形成できる第2導電型の不純物層が薄くなるという問題が生じる。そのため、SiC基板9を用いる場合、Si基板を用いる場合よりも、多層のエピタキシャル層を形成しなければならず、時間とコストがかかる。
 これに対して、本実施形態の方法によれば、トレンチ8の内面にp型の不純物が注入される。しかも、当該不純物がSiCで拡散し難いことを利用して、トレンチ8内面からのp型コラム領域12の幅W1をp型の不純物の注入条件の調節によって容易に制御できる。このように形成されたp型コラム領域12と、n型コラム領域13との界面には、トレンチ8の深さ方向に沿うpn接合が形成される。そして、この界面(pn接合)からトレンチ8の深さ方向に直交する方向に空乏層が形成される。このようにして、p型コラム領域12およびn型コラム領域13からなるスーパージャンクション構造を形成できるので、耐圧を向上させることができる。
 また、ショットキーバリアダイオード1では、トレンチ8のストライプ方向に直交する方向に関して、n型コラム領域13の幅W2は、n型コラム領域13の両側のp型コラム領域12の各幅W1およびトレンチ8の幅W3に対して、W2≦W1+W1+W3となるように設定されている。これにより、一方のn型コラム領域13との界面から延びる空乏層と、他方のn型コラム領域13との界面から延びる空乏層とを一体にして、当該n型コラム領域13の全域を空乏化できる。これにより、n型コラム領域13(SiCエピタキシャル層10)中の電界強度を均一にできる。その結果、スーパージャンクション構造による耐圧向上の効果をより良好に達成できる。
 図8Aおよび図8Bは、本発明の一実施形態のショットキーバリアダイオード2の模式的な断面図である。図8Aおよび図8Bにおいて、図3Aおよび図3Bに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
 図8Aおよび図8Bに示すように、本実施形態のショットキーバリアダイオード2におけるSiCエピタキシャル層10は、n型の第1ドリフト層21と、第1ドリフト層21上に当該第1ドリフト層21よりも低濃度に形成された本発明の低濃度領域の一例としてのn-型の第2ドリフト層22とを含む。第1ドリフト層21の不純物濃度は、たとえば5×1014cm-3~5×1017cm-3であり、第2ドリフト層22の不純物濃度は、たとえば1×1014cm-3~1×1017cm-3である。つまり、本実施形態におけるn型コラム領域13は、第1ドリフト層21および第2ドリフト層22を含む構成となる。
 SiCエピタキシャル層10には、複数の第1電界緩和領域23が形成されている。各第1電界緩和領域23は、第1表面トレンチ24と、各第1表面トレンチ24を取り囲むように平面視環状に形成されたp型の第1内面注入層25とを含む。なお、本実施形態において、前述のトレンチ8およびp型コラム領域12は、第1表面トレンチ24の下方部に形成されている。
 各第1表面トレンチ24は、その底部が第2ドリフト層22の途中部に位置するように、SiCエピタキシャル層10の表面から厚さ方向に向かって形成されている。各第1表面トレンチ24は、その底部が第1ドリフト層21と第2ドリフト層22との境界を横切って、第1ドリフト層21内に位置していてもよい。各第1表面トレンチ24の側面と底部とが交わるエッジ部は、各第1表面トレンチ24の外方へ向かって湾曲する形状に形成されている。各第1表面トレンチ24のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。
 第1表面トレンチ24は、トレンチ8のストライプ方向に直交する方向に関して、トレンチ8の幅よりも幅広に形成されている。より具体的には、第1表面トレンチ24は、トレンチ8およびp型コラム領域12の全域を覆うように形成されており、p型コラム領域12およびn型コラム領域13の境界(pn接合部)を横切るオーバラップ部を有している。
 第1内面注入層25は、第1表面トレンチ24の内面(側面および底部)に沿って形成されている。より具体的に、第1内面注入層25の一方表面および他方表面が、各第1表面トレンチ24の側面および底面に沿って形成されている。より具体的には、本実施形態では、第1内面注入層25のうち、第1表面トレンチ24の底部に沿って形成された部分が、第1表面トレンチ24の側面に沿って形成された部分よりも厚く形成されている。第1内面注入層25は、p型コラム領域12およびn型コラム領域13の境界(pn接合部)をストライプ方向に横切るように、かつ第1ドリフト層21と第2ドリフト層22との境界を深さ方向に横切るように形成されている。このようにして、第1電界緩和領域23が形成されている。
 本実施形態では、第1内面注入層25と、不純物濃度が低い第2ドリフト層22との界面においてpn接合部が形成されている。したがって、第1内面注入層25と第2ドリフト層22との界面(pn接合部)では、第1表面トレンチ24の深さ方向に直交する方向に空乏層が形成される。この不純物濃度が低い第2ドリフト層22と、当該第2ドリフト層22における空乏層が、当該ショットキー接合の界面部における電界強度の緩和に寄与している。
 トレンチ8は、第1表面トレンチ24の底部から厚さ方向に向かって、第1内面注入層25を貫通するように形成されている。また、p型コラム領域12は、その上部が第1内面注入層25と接するように形成されている。
 本実施形態における表面注入層16は、その底部が第2ドリフト層22の途中部に位置している。表面注入層16の底部は、第1ドリフト層21と第2ドリフト層22との境界を横切って、第1ドリフト層21内に位置していてもよい。
 アノード電極17は、SiCエピタキシャル層10の表面から第1表面トレンチ24に入り込むように形成されている。第1表面トレンチ24に入り込んだアノード電極17は、第1内面注入層25を介して、第2ドリフト層22、p型コラム領域12およびn型コラム領域13と電気的に接続されている。アノード電極17(下層電極17a)は、n型コラム領域13との間でショットキー接合を形成している。
 次に、ショットキーバリアダイオード2の製造方法について説明する。
 図9Aおよび図9B~図14Aおよび図14Bは、それぞれ図8Aおよび図8Bのショットキーバリアダイオード2の製造工程の一部を示す図である。
 まず、図9Aおよび図9Bに示すように、n+型のSiC基板9が用意される。次に、n型の不純物を選択的に注入しながらSiCがエピタキシャル成長されて、SiC基板9上に第1ドリフト層21および第2ドリフト層22をこの順に含むSiCエピタキシャル層10が形成される。次に、図4Aおよび図4Bと同様の工程を経て、表面注入層16が形成される。
 次に、図10Aおよび図10Bに示すように、前述の図5Aおよび図5Bと同様の工程を経て、トレンチ8が形成される。このとき、各トレンチ8の底部は、第2ドリフト層22を貫通して、第1ドリフト層21の深さ方向途中部に至るように形成される。
 次に、図11Aおよび図11Bに示すように、前述の図6Aおよび図6Bと同様の工程を経て、p型コラム領域12と、n型コラム領域13とが形成される。
 次に、図12Aおよび図12Bに示すように、前述の図7Aおよび図7Bと同様の工程を経て、絶縁膜14が各トレンチ8に埋め込まれる。
 次に、図13Aおよび図13Bに示すように、第1表面トレンチ24を形成すべき領域に選択的に開口を有するハードマスク51がSiCエピタキシャル層10上に形成される。次に、ハードマスク51を介するエッチングにより、第1表面トレンチ24が形成される。このとき、第1表面トレンチ24の底部は、第2ドリフト層22の深さ方向途中部に位置するように形成されてもよいし、第2ドリフト層22を貫通して、第1ドリフト層21の深さ方向途中部に至るように形成されてもよい。
 次に、図14Aおよび図14Bに示すように、第1表面トレンチ24の形成時におけるハードマスク51を利用して、各第1表面トレンチ24の内面(各第1表面トレンチ24の側面および底部)にp型の不純物が注入される。このとき、p型の不純物は、SiCエピタキシャル層10の表面に対して所定の傾斜角度をつけて各第1表面トレンチ24の内面に注入される。これにより、第1内面注入層25が形成される。第1内面注入層25が形成された後、ハードマスク51が除去される。
 その後、図8Aおよび図8Bに示すように、アノード電極17がSiCエピタキシャル層10の表面に形成され、カソード電極18がSiC基板9の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード2が形成される。
 以上のように、ショットキーバリアダイオード2によれば、n型コラム領域13は、ショットキー接合の界面部に、比較的に不純物濃度が低い第2ドリフト層22を有している。したがって、SiCエピタキシャル層10の表面部の不純物濃度を小さくできるので、逆方向電圧印加時にSiCエピタキシャル層10の表面にかかる電界強度を低減できる。その結果、逆方向電圧印加時におけるリーク電流を低減できる。
 また、ショットキーバリアダイオード2によれば、第1電界緩和領域23が第2ドリフト層22に形成されている。第1電界緩和領域23において、第1内面注入層25と、第2ドリフト層22との界面には、pn接合部が形成されている。したがって、第1内面注入層25と第2ドリフト層22との界面(pn接合部)では、トレンチ8の深さ方向に直交する方向に空乏層が形成される。そのため、ショットキー接合の界面部における電界強度を効果的に緩和できる。
 図15Aおよび図15Bは、本発明の一実施形態のショットキーバリアダイオード3の模式的な断面図である。図15Aおよび図15Bにおいて、図3Aおよび図3Bおよび図8Aおよび図8Bに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
 図15Bに示すように、n型コラム領域13には、複数の第2電界緩和領域26が形成されている。各第2電界緩和領域26は、n型コラム領域13の表面に選択的に形成された本発明の第2トレンチの一例としての第2表面トレンチ27と、第2表面トレンチ27を取り囲むように、平面視環状に形成されたp型の第2内面注入層28とを含む。
 第2表面トレンチ27は、トレンチ8のストライプ方向に沿って、互いに間隔を空けて形成されている。第2表面トレンチ27は、その底部が第2ドリフト層22の途中部に位置するように、SiCエピタキシャル層10の表面から厚さ方向に向かって形成されている。各第2表面トレンチ27の底部は、第1ドリフト層21と第2ドリフト層22との境界を横切って、第1ドリフト層21内に位置していてもよい。各第2表面トレンチ27の側面と底部とが交わるエッジ部は、各第2表面トレンチ27の外方へ向かって湾曲する形状に形成されている。各第2表面トレンチ27のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。また、各第2表面トレンチ27は、ストライプ方向と直交する方向に関して、n型コラム領域13の幅W2よりも幅狭に形成されており、n型コラム領域13と各p型コラム領域12との境界(pn接合部)から間隔を隔てた位置に配置されている。
 第2内面注入層28は、第2表面トレンチ27の内面(側面および底部)に沿って形成されている。より具体的には、各第2内面注入層28の一方表面および他方表面が、各第2表面トレンチ27の側面および底面に沿って形成されている。第2内面注入層28のうち、第2表面トレンチ27の底部に沿って形成された部分が、第2表面トレンチ27の側面に沿って形成された部分よりも厚く形成されている。第2内面注入層28は、第1ドリフト層21と第2ドリフト層22との境界を深さ方向に横切るように形成されている。
 本実施形態では、第2内面注入層28と、不純物濃度が低い第2ドリフト層22との界面において、pn接合部が形成されている。したがって、第2内面注入層28と第2ドリフト層22との界面(pn接合部)では、第2表面トレンチ27の深さ方向に直交する方向に空乏層が形成される。この不純物濃度が低い第2ドリフト層22と、当該第2ドリフト層22における空乏層が、当該ショットキー接合の界面部における電界強度の緩和に寄与している。このようにして、第2電界緩和領域26が形成されている。
 なお、第2電界緩和領域26のストライプ方向の幅は、前述の表面注入層16の幅W4と同一である。また、各第2電界緩和領域26間の幅は、前述の表面注入層16間の幅W5と同一である。
 アノード電極17は、SiCエピタキシャル層10の表面から第2表面トレンチ27に入り込むように形成されている。第2表面トレンチ27に入り込んだアノード電極17は、第2内面注入層28を介して、第2ドリフト層22およびn型コラム領域13と電気的に接続されている。アノード電極17(下層電極17a)は、n型コラム領域13との間でショットキー接合を形成している。
 次に、ショットキーバリアダイオード3の製造方法について説明する。
 図16Aおよび図16B~図21Aおよび図21Bは、それぞれ図15Aおよび図15Bのショットキーバリアダイオード2の製造工程の一部を示す図である。
 まず、図16Aおよび図16Bに示すように、n+型のSiC基板9が用意される。次に、n型の不純物を選択的に注入しながらSiCがエピタキシャル成長されて、SiC基板9上に第1ドリフト層21および第2ドリフト層22をこの順に含むSiCエピタキシャル層10が形成される。
 次に、図17Aおよび図17Bに示すように、前述の図5Aおよび図5Bと同様の工程を経て、トレンチ8が形成される。このとき、各トレンチ8の底部は、第2ドリフト層22を貫通して、第1ドリフト層21の深さ方向途中部に至るように形成される。
 次に、図18Aおよび図18Bに示すように、前述の図6Aおよび図6Bと同様の工程を経て、p型コラム領域12と、n型コラム領域13とが形成される。
 次に、図19Aおよび図19Bに示すように、前述の図7Aおよび図7Bと同様の工程を経て、絶縁膜14が各トレンチ8に埋め込まれる。
 次に、図20Aおよび図20Bに示すように、第2表面トレンチ27を形成すべき領域に選択的に開口を有するハードマスク52が形成される。このハードマスク52を介するエッチングにより、第2表面トレンチ27が形成される。このとき、第2表面トレンチ27の底部は、第2ドリフト層22の深さ方向途中部に位置するように形成されてもよいし、第2ドリフト層22を貫通して、第1ドリフト層21の深さ方向途中部に至るように形成されてもよい。
 次に、図21Aおよび図21Bに示すように、第2表面トレンチ27の形成時におけるハードマスク52を利用して、各第2表面トレンチ27の内面(各第2表面トレンチ27の側面および底部)にp型の不純物が注入される。このとき、p型の不純物は、SiCエピタキシャル層10の表面に対して所定の傾斜角度をつけて各第2表面トレンチ27の内面に注入される。これにより、第2内面注入層28が形成される。第2内面注入層28が形成された後、ハードマスク52が除去される。
 その後、図15Aおよび図15Bに示すように、アノード電極17がSiCエピタキシャル層10の表面に形成され、カソード電極18がSiC基板9の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード3が形成される。
 以上のように、ショットキーバリアダイオード3によれば、電界緩和領域26が第2ドリフト層22に形成されている。第2電界緩和領域26において、第2内面注入層28と、第2ドリフト層22との界面には、pn接合部が形成されている。したがって、第2内面注入層28と第2ドリフト層22との界面(pn接合部)では、トレンチ8の深さ方向に直交する方向に空乏層が形成される。そのため、ショットキー接合の界面部における電界強度を効果的に緩和できる。
 また、ショットキーバリアダイオード3の構成と、ショットキーバリアダイオード2の構成とを組み合わせることにより、第1電界緩和領域23および第2電界緩和領域26を含むショットキーバリアダイオードを得ることができる。このような構成によれば、ショットキー接合の界面部における電界強度の緩和効果をより一層向上させることができる。
 この場合、図20Aおよび図20Bの工程において、ハードマスク52に代えて、第2表面トレンチ27を形成すべき領域に加えて、第1表面トレンチ24を形成すべき領域に選択的に開口を有するハードマスクが形成される。次に、当該ハードマスクを介するエッチングにより、第1表面トレンチ24および第2表面トレンチ27が形成される。
 次に、図21Aおよび図21Bの工程と同様に、当該ハードマスクを利用して、第1表面トレンチ24および第2表面トレンチ27の内面にp型の不純物が注入される。これにより、第1電界緩和領域23および第2電界緩和領域26を形成できる。
 図22Aおよび図22Bは、本発明の一実施形態のショットキーバリアダイオード4の模式的な断面図である。図22Aおよび図22Bにおいて、図3Aおよび図3Bに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
 SiCエピタキシャル層10は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有している。SiCエピタキシャル層10の濃度プロファイルは、異なる不純物濃度を有する複数の不純物領域が積層された構成によって形成されていてもよい。本実施形態では、SiCエピタキシャル層10が、n+型の高濃度領域41と、n型の低濃度領域42とを含む例について説明する。
 高濃度領域41は、SiC基板9よりも低い不純物濃度で、当該SiC基板9上に形成されている。高濃度領域41は、p型コラム領域12の不純物濃度と同一(同程度)か、またはそれよりも高い不純物濃度(つまり、高濃度領域41の不純物濃度≧p型コラム領域12の不純物濃度)を有していることが好ましい。低濃度領域42は、高濃度領域41上に形成され、高濃度領域41の不純物濃度よりも低い不純物濃度を有している。高濃度領域41の不純物濃度は、たとえば1×1016cm-3~1×1019cm-3である。一方、低濃度領域42の不純物濃度は、たとえば5×1014cm-3~5×1017cm-3である。
 トレンチ8は、その底部が高濃度領域41の途中部に位置するように形成されている。トレンチ8の底部に沿うp型コラム領域12は、高濃度領域41内に形成されている。図22Aおよび図22Bでは、p型コラム領域12におけるトレンチ8の側面の一部、エッジ部、および底部に沿って形成された部分が、高濃度領域41内に形成されている例を示している。p型コラム領域12は、少なくとも、トレンチ8の底部およびエッジ部に沿って形成された部分が、高濃度領域41内に形成されていればよい。
 本実施形態におけるn型コラム領域13は、SiCエピタキシャル層10の一部としての高濃度領域41および低濃度領域42によって構成されている。
 このようなショットキーバリアダイオード4は、図4Aおよび図4Bの工程に代えて、図23Aおよび図23B~図25Aおよび図25Bの工程を実行することにより製造できる。図23Aおよび図23B~図25Aおよび図25Bは、図22Aおよび図22Bのショットキーバリアダイオード4の製造工程の一部を示す図である。
 まず、図23Aおよび図23Bに示すように、n+型のSiC基板9が準備される。次に、図24Aおよび図24Bに示すように、たとえば、n型の不純物(たとえば、窒素(N))を選択的に注入しながらSiCをエピタキシャル成長させて、SiC基板9上に高濃度領域41を形成する。
 次に、図25Aおよび図25Bに示すように、高濃度領域41と同一のn型の不純物を選択的に注入しながらSiCをエピタキシャル成長させて、高濃度領域41上に低濃度領域42を形成する。これにより、高濃度領域41と、低濃度領域42とを含むSiCエピタキシャル層10が形成される。その後、前述の図5Aおよび図5B~図7Aおよび図7Bと同様の工程を経て、ショットキーバリアダイオード4が形成される。
 トレンチ8の内面に沿うp型コラム領域12によって形成される電界は、トレンチ8の深さ方向に沿って均一であることが望ましい。しかし、トレンチ8の内面に対する不純物の注入によりp型コラム領域12を形成する場合、トレンチ8の底部に沿うp型コラム領域12の不純物濃度が比較的に高く形成されることがある。
 ここで、SiCエピタキシャル層10が一様な不純物濃度で形成されている場合、トレンチ8の底部に沿うp型コラム領域12によって形成される電界が、トレンチ8の側部に沿うp型コラム領域12によって形成される電界よりも高くなる。そのため、トレンチ8の底部およびエッジ部に電界が集中する場合がある。
 ショットキーバリアダイオード4によれば、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有するSiCエピタキシャル層10が形成されている。そして、トレンチ8の底部に沿うp型コラム領域12は、低濃度領域42の不純物濃度よりも不純物濃度が高い高濃度領域41に形成されている。しかも、高濃度領域41は、p型コラム領域12の不純物濃度と同一(同程度)か、またはそれよりも高い不純物濃度を有している。
 これにより、高濃度領域41内におけるp型コラム領域12を、実質的に高濃度領域41の一部の領域とみなすことができるので、トレンチ8の底部に沿うp型コラム領域12によって形成される電界が高くなることを効果的に抑制することができる。その結果、トレンチ8の底部およびエッジ部におけるp型コラム領域12の不純物濃度が高く形成されたとしても、トレンチ8の底部およびエッジ部における電界集中を効果的に緩和できる。
 さらに、不純物が拡散し難いというSiCの性質を利用することにより、高濃度領域41および低濃度領域42の不純物濃度および厚さを正確に制御できる。また、イオン注入後に活性化処理(たとえば、図6Aおよび図6Bにおいて説明したアニール処理)等が実行されても、高濃度領域41および低濃度領域42の不純物が、SiCエピタキシャル層10内で広く拡散するということがない。これにより、所望の濃度プロファイルを有するSiCエピタキシャル層10を形成できる。
 むろん、前述の図8Aおよび図8Bの実施形態、および図15Aおよび図15Bの実施形態において、図23Aおよび図23B~図25Aおよび図25Bの工程を実行することにより、高濃度領域41および低濃度領域42をさらに含むSiCエピタキシャル層10の構成を採用してもよい。
 以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
 たとえば、前述の各実施形態におけるp型コラム領域12の厚さに関して、各トレンチ8の底部に沿って形成された部分と、各トレンチ8の側面に沿って形成された部分とが、同一厚さであってもよい。
 また、前述の図8Aおよび図8Bの実施形態における第1内面注入層25の厚さに関して、第1トレンチ24の底部に沿って形成された部分と第1トレンチ24の側面に沿って形成された部分とが、同一厚さであってもよい。
 また、前述の図15Aおよび図15Bの実施形態における第2内面注入層28の厚さに関して、第2トレンチ27の底部に沿って形成された部分と第2トレンチ27の側面に沿って形成された部分とが、同一厚さであってもよい。
 また、前述の各実施形態では、SiCエピタキシャル層10の表面に対して垂直なトレンチ8,24,27が形成された例について説明したが、トレンチ8,24,27は、開口から底部に向けて開口幅が狭まる断面視台形状(テーパ状)に形成されていてもよい。
 また、前述の各実施形態における図5Aおよび図5B、図10Aおよび図10B、ならびに図17Aおよび図17Bの各工程において、トレンチ8の内面にp型の不純物を注入した後、アニール処理に先立って、ハードマスク50を利用して、トレンチ8をさらに掘り下げてもよい。これにより、トレンチ8の底部に注入されたp型の不純物が除去されて、その後のアニール処理において、トレンチ8の側面に沿うp型コラム領域12を形成できる。
 また、前述の各実施形態において、各半導体部分の導電型を反転した構成が採用されてもよい。つまり、前述の各実施形態において、p型の部分がn型であり、n型の部分がp型であってもよい。
 本発明のショットキーバリアダイオード1~4は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
 その他、請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
 本出願は、2014年5月12日に日本国特許庁に提出された特願2014-098911号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
1  ショットキーバリアダイオード
2  ショットキーバリアダイオード
3  ショットキーバリアダイオード
4  ショットキーバリアダイオード
6  SiC半導体層
8  トレンチ
12 p型コラム領域
13 n型コラム領域
14 絶縁膜
16 表面注入層
17 アノード電極
23 第1電界緩和領域
24 第1表面トレンチ
25 第1内面注入層
26 第2電界緩和領域
27 第2表面トレンチ
28 第2内面注入層
41 高濃度領域
W1 p型コラム領域の幅
W2 n型コラム領域の幅
W3 トレンチの幅

Claims (13)

  1.  第1導電型のSiCからなる半導体層と、
     前記半導体層に形成された複数のトレンチと、
     各前記トレンチの内面に沿って形成された第2導電型コラム領域と、
     隣り合う前記第2導電型コラム領域の間に配置された第1導電型コラム領域と、
     前記トレンチに埋め込まれた絶縁膜とを含む、半導体装置。
  2.  前記第2導電型コラム領域は、一方表面および他方表面が前記トレンチの内面に沿うように形成されている、請求項1に記載の半導体装置。
  3.  前記半導体層の表面に沿う方向に関して、前記第1導電型コラム領域の幅W2と、前記第1導電型コラム領域の両側の前記第2導電型コラム領域の各幅W1および前記トレンチの幅W3とが、式:W2≦W1+W1+W3を満たしている、請求項1または2に記載の半導体装置。
  4.  前記絶縁膜は、SiCよりも低い比誘電率を有する材料からなる、請求項1~3のいずれか一項に記載の半導体装置。
  5.  前記絶縁膜は、SiO2からなる、請求項4に記載の半導体装置。
  6.  前記半導体層上に配置され、前記第1導電型コラム領域と共にショットキー接合を形成する表面電極を含む、請求項1~5のいずれか一項に記載の半導体装置。
  7.  前記第1導電型コラム領域は、前記ショットキー接合の界面部に、当該界面部の下方部よりも不純物濃度が低い低濃度領域を有している、請求項6に記載の半導体装置。
  8.  前記第1導電型コラム領域の表面部に選択的に形成され、当該表面部の電界強度を緩和するための電界緩和部をさらに含む、請求項1~7のいずれか一項に記載の半導体装置。
  9.  前記電界緩和部は、前記第1導電型コラム領域の表面に対する不純物注入によって形成された第2導電型の表面注入層を含む、請求項8に記載の半導体装置。
  10.  前記電界緩和部は、
     前記第1導電型コラム領域の表面に選択的に形成された第2トレンチと、
     前記第2トレンチの内面に対する不純物注入によって形成された第2導電型の内面注入層とを含む、請求項8または9に記載の半導体装置。
  11.  前記半導体層は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有しており、
     前記トレンチの底部に沿う前記第2導電型コラム領域は、前記半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されている、請求項1~10のいずれか一項に記載の半導体装置。
  12.  前記高濃度領域の不純物濃度は、前記第2導電型コラム領域の不純物濃度と同一か、またはそれよりも高い、請求項11に記載の半導体装置。
  13.  第1導電型のSiCからなる半導体層に複数のトレンチを形成する工程と、
     前記トレンチの内面に第2導電型不純物を注入することによって、各前記トレンチの内面に沿って第2導電型コラム領域を形成すると共に、隣り合う前記第2導電型コラム領域の間に第1導電型コラム領域を形成する工程と、
     前記トレンチに絶縁膜を埋め込む工程とを含む、半導体装置の製造方法。
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