WO2015174380A1 - 半導体装置および半導体装置の製造方法 - Google Patents

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明田　正俊
義勝 三浦
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ローム株式会社
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Definitions

  • the present invention relates to a SiC semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses an n + type silicon substrate, an n type epitaxial layer formed on the silicon substrate, a plurality of trenches formed in the epitaxial layer, and a p type column formed on a side surface of each trench, including. An n-type column is formed between adjacent p-type columns.
  • This semiconductor device can be manufactured, for example, by the method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • the method of manufacturing the semiconductor device includes a step of forming a plurality of trenches in a semiconductor layer made of SiC of a first conductivity type, and implanting a second conductivity type impurity into the inner surface of the trench, thereby forming an inner surface of each trench. And forming a first conductivity type column region between the adjacent second conductivity type column regions, and embedding an insulating film in the trench.
  • a superjunction structure composed of a first conductivity type column region and a second conductivity type column region can be formed by impurity implantation into the inner surface of the trench, so that a semiconductor device that is simple and low cost can be achieved. Can provide.
  • the multi-epitaxial growth method is a method in which SiC is epitaxially grown while implanting (ion implantation) a second conductivity type impurity over a plurality of periods.
  • the second conductivity type impurity region can be formed without forming the trench in the semiconductor layer.
  • the second conductivity type SiC is embedded in the trench, it may be difficult to re-grow the SiC due to the off-angle of the semiconductor layer.
  • SiC has a higher density than Si (silicon)
  • the second conductivity type impurity is implanted into the inner surface of the trench.
  • the width of the column region from the inner surface of the trench can be easily controlled by adjusting the impurity implantation conditions using the fact that the impurities are difficult to diffuse with SiC.
  • a pn junction along the depth direction of the trench is formed at the interface between the second conductivity type column region thus formed and the first conductivity type column region.
  • a depletion layer is formed in a direction perpendicular to the depth direction of the trench from this interface (pn junction). Thereby, a super junction structure can be formed.
  • a super junction structure can be formed by impurity implantation into the inner surface of the trench, it is simple and inexpensive. In the obtained semiconductor device, the withstand voltage can be improved by the super junction structure.
  • the second conductivity type column region may be formed such that one surface and the other surface are along the inner surface of the trench.
  • W1 and the width W3 of the trench may satisfy the formula: W2 ⁇ W1 + W1 + W3.
  • the depletion layer extending from the interface with one of the first conductivity type column regions and the depletion layer extending from the interface with the other first conductivity type column region are integrated so that the entire area of the first conductivity type column region is obtained. Can be depleted. As a result, the effect of improving the breakdown voltage by the super junction structure can be achieved better.
  • the insulating film may be made of a material having a relative dielectric constant lower than that of SiC. Specifically, the insulating film may be made of SiO 2 .
  • One embodiment of the present invention may include a surface electrode disposed on the semiconductor layer and forming a Schottky junction with the first conductivity type column region. That is, according to this configuration, a semiconductor device including a Schottky barrier diode can be provided.
  • the first conductivity type column region may have a low concentration region having an impurity concentration lower than that below the interface portion at the interface portion of the Schottky junction.
  • One embodiment of the present invention may further include an electric field relaxation portion that is selectively formed on the surface portion of the first conductivity type column region and relaxes the electric field strength of the surface portion.
  • the electric field relaxation portion may include a second conductivity type surface injection layer formed by impurity implantation to the surface of the first conductivity type column region.
  • the electric field relaxation portion includes a second trench selectively formed on the surface of the first conductivity type column region, and a second conductivity type inner surface injection layer formed by impurity implantation into the inner surface of the second trench. May be included.
  • the semiconductor layer has a concentration profile in which the impurity concentration increases in the thickness direction from the surface thereof, and the second conductivity type column region along the bottom of the trench is more than the surface portion of the semiconductor layer. It may be formed in a high concentration region having a high impurity concentration.
  • the electric field formed by the second conductivity type column region along the inner surface of the trench is uniform along the depth direction of the trench.
  • the impurity concentration of the second conductivity type column region along the bottom of the trench may be formed relatively high.
  • the electric field formed by the second conductivity type column region along the bottom of the trench is formed by the second conductivity type column region along the side of the trench. Higher than the applied electric field. Therefore, the electric field may concentrate on the bottom and edge of the trench.
  • the second conductivity type column region along the bottom of the trench is formed in a high concentration region having a higher impurity concentration than the surface of the semiconductor layer. It is possible to effectively suppress an increase in the electric field formed by the second conductive type column region along. Thereby, even if the impurity concentration of the second conductivity type column region at the bottom and edge of the trench is high, the electric field concentration at the bottom and edge of the trench can be effectively reduced.
  • the impurity concentration and thickness in the high concentration region can be accurately controlled by utilizing the property of SiC that impurities are difficult to diffuse. Further, even if an activation process or the like is performed after ion implantation, impurities are not diffused widely in the semiconductor layer. Thereby, a semiconductor layer having a desired concentration profile can be formed.
  • the impurity concentration in the high concentration region is preferably equal to or higher than the impurity concentration in the second conductivity type column region.
  • the second conductivity type column region in the high concentration region can be substantially regarded as a part of the high concentration region. Therefore, the relaxation effect of the electric field concentration at the bottom and edge of the trench can be further improved.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a portion surrounded by a broken line II in FIG. 3A and 3B are cross-sectional views that appear when the Schottky barrier diode is cut along cutting lines IIIa-IIIa and IIIb-IIIb in FIG. 2, respectively.
  • 4A and 4B are diagrams showing a part of the manufacturing process of the Schottky barrier diode of FIGS. 3A and 3B.
  • FIG. 5A and FIG. 5B are diagrams showing the next step of FIG. 4A and FIG. 4B.
  • FIG. 6A and FIG. 6B are diagrams showing the next step of FIG. 5A and FIG. 5B.
  • FIG. 7A and FIG. 7B are diagrams showing the next step of FIG. 6A and FIG. 6B.
  • 8A and 8B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 9A and 9B are diagrams showing a part of a manufacturing process of the Schottky barrier diode of FIGS. 8A and 8B.
  • FIG. 10A and FIG. 10B are views showing the next step after FIG. 9A and FIG. 9B.
  • FIG. 11A and FIG. 11B are views showing the next step of FIG. 10A and FIG. 10B.
  • FIG. 12A and FIG. 12B are diagrams showing the next step of FIG. 11A and FIG. 11B.
  • FIG. 13A and FIG. 13B are views showing the next step of FIG.
  • FIG. 14A and FIG. 14B are diagrams showing the next step of FIG. 13A and FIG. 13B.
  • 15A and 15B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 16A and 16B are diagrams showing a part of a manufacturing process of the Schottky barrier diode of FIGS. 15A and 15B.
  • FIG. 17A and FIG. 17B are views showing the next step of FIG. 16A and FIG. 16B.
  • FIG. 18A and FIG. 18B are views showing the next step of FIG. 17A and FIG. 17B.
  • FIG. 19A and FIG. 19B are views showing the next step of FIG. 18A and FIG. 18B.
  • FIG. 20B are diagrams showing the next step of FIG. 19A and FIG. 19B.
  • FIG. 21A and FIG. 21B are views showing the next step of FIG. 20A and FIG. 20B.
  • 22A and 22B are schematic cross-sectional views of a Schottky barrier diode according to an embodiment of the present invention.
  • 23A and 23B are diagrams showing a part of the manufacturing process of the Schottky barrier diode of FIGS. 22A and 22B.
  • FIG. 24A and FIG. 24B are views showing the next step of FIG. 23A and FIG. 23B.
  • FIG. 25A and FIG. 25B are views showing the next step of FIG. 24A and FIG. 24B.
  • FIG. 1 is a schematic plan view of a Schottky barrier diode 1 according to an embodiment of the present invention.
  • a Schottky barrier diode 1 as an example of the semiconductor device of the present invention includes a rectangular SiC semiconductor layer 6 in a plan view (hereinafter, simply referred to as “plan view”) when the surface is viewed from the normal direction. .
  • plane view a plan view
  • Each of the SiC semiconductor layers 6 has a length in the vertical and horizontal directions on the paper surface of FIG.
  • An active region 7 is set in the inner region of the SiC semiconductor layer 6.
  • a plurality of trenches 8 are formed in stripes at intervals from each other in plan view.
  • the formation direction of the trench 8 is defined as a “stripe direction” and will be described below. Both end portions in the stripe direction of each trench 8 are formed in a curved shape with corners cut off.
  • the structure of the active region 7 will be described more specifically with reference to FIGS. 2 and 3.
  • FIG. 2 is an enlarged view of a portion surrounded by a broken line II in FIG. 3A and 3B are cross-sectional views that appear when the Schottky barrier diode 1 is cut along the cutting lines IIIa-IIIa and IIIb-IIIb in FIG. 2, respectively.
  • SiC semiconductor layer 6 includes an n + -type SiC substrate 9 and an n-type SiC epitaxial layer 10.
  • the SiC epitaxial layer 10 in the present embodiment is formed as a drift layer.
  • the thickness of SiC substrate 9 is, for example, 50 ⁇ m to 600 ⁇ m, and the thickness of SiC epitaxial layer 10 is, for example, 3 ⁇ m to 100 ⁇ m.
  • the impurity concentration of SiC substrate 9 is, for example, 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3
  • the impurity concentration of SiC epitaxial layer 10 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10. 17 cm ⁇ 3 .
  • nitrogen (N), phosphorus (P), arsenic (As), or the like can be used as the n-type impurity.
  • Each trench 8 is formed from the surface of the SiC epitaxial layer 10 in the thickness direction.
  • the bottom of each trench 8 is located between the surface of SiC epitaxial layer 10 and the surface of SiC substrate 9.
  • the edge portion where the side surface and the bottom portion of each trench 8 intersects is formed in a shape that curves outwardly of each trench 8, and each trench 8 is formed in a U shape in cross section. If the edge portion of each trench 8 is curved, the electric field concentrated on the edge portion can be relaxed.
  • a p-type column region 12 having a ring shape in plan view is formed so as to surround each trench 8.
  • the p-type column region 12 is formed along the inner surface of each trench 8. More specifically, one surface and the other surface of p-type column region 12 are formed along the side surface and bottom of each trench 8, and are exposed from the inner surface of trench 8. In the present embodiment, a portion of the p-type column region 12 formed along the bottom of each trench 8 is formed thicker than a portion formed along the side surface of each trench 8. The bottom of p-type column region 12 formed along the bottom of each trench 8 is located between the bottom of each trench 8 and the interface between SiC substrate 9 and SiC epitaxial layer 10.
  • the impurity concentration of the p-type column region 12 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • boron (B) or aluminum (Al) can be used as the p-type impurity.
  • the p-type column region 12 is formed along the entire side surface and bottom of the trench 8.
  • the p-type column region 12 is formed at least on the side surface of the trench 8. As long as it is formed, it may be divided at the bottom of the trench 8 or may not be formed at the bottom of the trench 8 at all. Further, the example in which the p-type column region 12 is exposed from the inner surface of the trench 8 has been described. However, a part of the SiC epitaxial layer 10 is included in the p-type column region 12, and one of the SiC epitaxial layers 10 is included. The portion may be exposed from the inner surface of the trench 8. Between p-type column regions 12 adjacent to each other, an n-type column region 13 made of a part of SiC epitaxial layer 10 is formed.
  • the n-type column region 13 is formed along the stripe direction of the trench 8.
  • the n-type column region 13 is formed wider than the p-type column region 12 in the direction orthogonal to the stripe direction. More specifically, the width W2 of the n-type column region 13 is relative to the width W1 of the p-type column region 12 on both sides of the n-type column region 13 and the width W3 of the trench 8 in the direction orthogonal to the stripe direction. It is set so that W2 ⁇ W1 + W1 + W3.
  • the width W1 of the p-type column region 12 is, for example, 0.2 ⁇ m to 2 ⁇ m.
  • the width W2 of the n-type column region 13 is 0.4 ⁇ m to 4 ⁇ m, for example.
  • the width W3 of the trench 8 is, for example, 1 ⁇ m to 20 ⁇ m.
  • a pn junction is formed at the interface between the p-type column region 12 and the SiC epitaxial layer 10. Therefore, a depletion layer is formed in a direction perpendicular to the depth direction of the trench 8 at the interface (pn junction) between the p-type column region 12 and the n-type column region 13.
  • each n-type column region 13 is integrated in the n-type column region 13, and the entire n-type column region 13 is depleted.
  • a plurality of super junction structures are formed along the direction orthogonal to the stripe direction of the trench 8.
  • an insulating film 14 is embedded in each trench 8.
  • the insulating film 14 may be embedded in a part of the trench 8 or may be embedded in the entire trench 8.
  • the insulating film 14 is preferably made of a material having a relative dielectric constant lower than that of SiC.
  • An example of the material of the insulating film 14 is SiO 2 . According to SiO 2 , the capacity between the anode electrode 17 and the cathode electrode 18 in the trench 8 can be reduced, so that the capacity between the anode electrode 17 and the cathode electrode 18 in the SiC semiconductor layer 6 can be reduced as a whole.
  • a plurality of surface injection layers 16 as an example of an electric field relaxation region are formed along the stripe direction on the surface portion of each n-type column region 13.
  • the surface injection layer 16 is a region for relaxing the electric field strength at the surface portion of the n-type column region 13.
  • Each surface injection layer 16 is formed on the surface portion of the n-type column region 13.
  • the respective surface injection layers 16 are formed at intervals with respect to the stripe direction of the trench 8.
  • the width W4 in the stripe direction of each surface injection layer 16 is, for example, 0.5 ⁇ m to 5 ⁇ m, and the width W5 between each surface injection layer 16 is, for example, 1 ⁇ m to 10 ⁇ m.
  • the width of each surface injection layer 16 in the direction orthogonal to the stripe direction is the same as the width W2 of the n-type column region 13.
  • a pn junction is formed at the interface between the surface injection layer 16 and the n-type column region 13.
  • a depletion layer is formed along the pn junction and contributes to relaxation of the electric field strength.
  • An anode electrode 17 as an example of a surface electrode is formed on the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 is formed so as to cover the active region 7, and is electrically connected to the p-type column region 12, the n-type column region 13 and the surface injection layer 16.
  • the anode electrode 17 has a laminated structure in which different conductive materials are laminated.
  • the anode electrode 17 includes a lower layer electrode 17a and an upper layer electrode 17b as shown in FIGS. 3A and 3B.
  • Lower layer electrode 17 a forms a Schottky junction with the surface of SiC epitaxial layer 10, more specifically, with n-type column region 13.
  • the upper layer electrode 17b is formed on the lower layer electrode 17a, and an external connection wiring such as a bonding wire is connected to the upper layer electrode 17b.
  • the conductive material for the lower layer electrode 17a include titanium (Ti) and nickel (Ni).
  • aluminum etc. can be illustrated as a conductive material of the upper layer electrode 17b.
  • a cathode electrode 18 as a back electrode is formed on the back surface of the SiC substrate 9.
  • Cathode electrode 18 is in ohmic contact with SiC substrate 9.
  • the Schottky barrier diode 1 having a super junction structure is formed.
  • 4A and 4B to 7A and 7B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 1 of FIGS. 3A and 3B, respectively.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while implanting n-type impurities, and n-type SiC epitaxial layer 10 is formed on SiC substrate 9.
  • SiC semiconductor layer 6 including SiC substrate 9 and SiC epitaxial layer 10 is formed.
  • an ion implantation mask (not shown) having an opening selectively in a region where the surface implantation layer 16 is to be formed is formed on the SiC epitaxial layer 10.
  • p-type impurities are implanted into the surface portion of SiC epitaxial layer 10 through the ion implantation mask.
  • the surface injection layer 16 is formed.
  • a plurality of surface injection layers 16 are formed in a stripe shape along a direction orthogonal to the direction in which the trench 8 is formed in the next step (that is, the stripe direction of the trench 8) (also FIG. 2). See).
  • the ion implantation mask is removed.
  • a hard mask 50 having an opening selectively in a region where the trench 8 is to be formed is formed on the SiC epitaxial layer 10.
  • a plurality of stripe-shaped trenches 8 are formed along the direction orthogonal to the plurality of surface injection layers 16 by etching through the hard mask 50.
  • a p-type impurity for example, aluminum
  • the p-type impurity is implanted into the inner surface of each trench 8 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the p-type impurity implantation conditions are, for example, a doping energy of 30 keV to 1200 keV and a dose of 1 ⁇ 10 10 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2 .
  • the implantation of the p-type impurity into the inner surface of the trench 8 may be a single-stage implantation in which the implantation of the p-type impurity is performed only once, or may be a multi-stage implantation performed a plurality of times. After the p-type impurity is implanted into the inner surface of each trench 8, the hard mask 50 is removed.
  • annealing is performed at a temperature of 1500 ° C. to 2000 ° C. As a result, the p-type impurity is activated, and the p-type column region 12 and the n-type column region 13 are formed.
  • the insulating film 14 (in this embodiment, SiO 2 film) is formed so as to fill the trenches 8 and cover the surface of the SiC epitaxial layer 10 by, for example, the CVD method. It is formed. Next, unnecessary portions of the insulating film 14 are removed by etch back. Thereby, the insulating film 14 is embedded in each trench 8.
  • anode electrode 17 (lower layer electrode 17a and upper layer electrode 17b) is formed on the surface of SiC epitaxial layer 10, and cathode electrode 18 is formed on the back surface of SiC substrate 9.
  • the Schottky barrier diode 1 is formed through the above steps.
  • the super junction structure including the p-type column region 12 and the n-type column region 13 can be formed by impurity implantation into the inner surface of the trench 8, the Schottky barrier diode 1 that is simple and low in cost can be provided. .
  • the multi-epitaxial growth method is a manufacturing method in which SiC is epitaxially grown while implanting p-type impurities over a plurality of periods.
  • the p-type impurity region can be formed without forming the trench 8 in the SiC semiconductor layer 6 (SiC epitaxial layer 10).
  • SiC epitaxial layer 10 SiC epitaxial layer 10
  • SiC epitaxial layer 10 since SiC has a higher density than Si (silicon), it is difficult for impurities to diffuse into SiC, and the second conductivity type impurity layer that can be formed by ion implantation becomes thin. Arise. Therefore, when the SiC substrate 9 is used, it is necessary to form a multi-layered epitaxial layer as compared with the case where the Si substrate is used, which takes time and cost.
  • p-type impurities are implanted into the inner surface of the trench 8. Moreover, by utilizing the fact that the impurities are difficult to diffuse with SiC, the width W1 of the p-type column region 12 from the inner surface of the trench 8 can be easily controlled by adjusting the implantation conditions of the p-type impurities.
  • a pn junction along the depth direction of the trench 8 is formed at the interface between the p-type column region 12 and the n-type column region 13 thus formed.
  • a depletion layer is formed in a direction perpendicular to the depth direction of the trench 8 from this interface (pn junction). In this way, since a super junction structure composed of the p-type column region 12 and the n-type column region 13 can be formed, the breakdown voltage can be improved.
  • the width W 2 of the n-type column region 13 in the direction orthogonal to the stripe direction of the trench 8 is the width W 1 of the p-type column region 12 on both sides of the n-type column region 13 and the trench 8.
  • the depletion layer extending from the interface with one n-type column region 13 and the depletion layer extending from the interface with the other n-type column region 13 are integrated to deplete the entire n-type column region 13. it can.
  • the electric field strength in n-type column region 13 SiC epitaxial layer 10) can be made uniform.
  • the effect of improving the breakdown voltage by the super junction structure can be achieved better.
  • 8A and 8B are schematic cross-sectional views of the Schottky barrier diode 2 according to the embodiment of the present invention.
  • 8A and 8B parts corresponding to the parts shown in FIGS. 3A and 3B are denoted by the same reference numerals as those given to the respective parts, and the description thereof is omitted.
  • the SiC epitaxial layer 10 in the Schottky barrier diode 2 of the present embodiment includes an n-type first drift layer 21 and a first drift layer 21 on the first drift layer 21.
  • the n ⁇ -type second drift layer 22 as an example of the low concentration region of the present invention formed at a low concentration.
  • the impurity concentration of the first drift layer 21 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3
  • the impurity concentration of the second drift layer 22 is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ . 10 17 cm ⁇ 3 . That is, the n-type column region 13 in the present embodiment has a configuration including the first drift layer 21 and the second drift layer 22.
  • Each first electric field relaxation region 23 includes a first surface trench 24 and a p-type first inner surface injection layer 25 formed in an annular shape in plan view so as to surround each first surface trench 24.
  • the trench 8 and the p-type column region 12 described above are formed below the first surface trench 24.
  • Each first surface trench 24 is formed from the surface of the SiC epitaxial layer 10 in the thickness direction so that the bottom thereof is located in the middle of the second drift layer 22.
  • Each first surface trench 24 may be located in the first drift layer 21 with its bottom crossing the boundary between the first drift layer 21 and the second drift layer 22.
  • the edge portion where the side surface and the bottom portion of each first surface trench 24 intersect is formed in a shape that curves outwardly of each first surface trench 24. If the edge portion of each first surface trench 24 is curved, the electric field concentrated on the edge portion can be relaxed.
  • the first surface trench 24 is formed wider than the width of the trench 8 in the direction orthogonal to the stripe direction of the trench 8. More specifically, the first surface trench 24 is formed so as to cover the entire region of the trench 8 and the p-type column region 12, and the boundary (pn junction) between the p-type column region 12 and the n-type column region 13. And an overlap portion crossing.
  • the first inner surface injection layer 25 is formed along the inner surface (side surface and bottom portion) of the first surface trench 24. More specifically, one surface and the other surface of the first inner surface injection layer 25 are formed along the side surface and the bottom surface of each first surface trench 24. More specifically, in the present embodiment, a portion of the first inner surface injection layer 25 formed along the bottom of the first surface trench 24 is a portion formed along the side surface of the first surface trench 24. It is formed thicker.
  • the first inner surface injection layer 25 crosses the boundary (pn junction) between the p-type column region 12 and the n-type column region 13 in the stripe direction, and defines the boundary between the first drift layer 21 and the second drift layer 22. It is formed so as to cross in the depth direction. In this way, the first electric field relaxation region 23 is formed.
  • a pn junction is formed at the interface between the first inner surface injection layer 25 and the second drift layer 22 having a low impurity concentration. Therefore, a depletion layer is formed in the direction perpendicular to the depth direction of the first surface trench 24 at the interface (pn junction) between the first inner surface injection layer 25 and the second drift layer 22.
  • the second drift layer 22 having a low impurity concentration and the depletion layer in the second drift layer 22 contribute to the relaxation of the electric field strength at the interface portion of the Schottky junction.
  • the trench 8 is formed so as to penetrate the first inner surface injection layer 25 from the bottom of the first surface trench 24 toward the thickness direction.
  • the p-type column region 12 is formed so that the upper portion thereof is in contact with the first inner surface injection layer 25.
  • the bottom of the surface injection layer 16 in this embodiment is located in the middle of the second drift layer 22.
  • the bottom of the surface injection layer 16 may be located in the first drift layer 21 across the boundary between the first drift layer 21 and the second drift layer 22.
  • the anode electrode 17 is formed so as to enter the first surface trench 24 from the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 that has entered the first surface trench 24 is electrically connected to the second drift layer 22, the p-type column region 12, and the n-type column region 13 via the first inner surface injection layer 25.
  • the anode electrode 17 (lower layer electrode 17 a) forms a Schottky junction with the n-type column region 13.
  • FIG. 9A and FIG. 9B to FIG. 14A and FIG. 14B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 2 of FIG. 8A and FIG.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting n-type impurities, and SiC epitaxial layer 10 including first drift layer 21 and second drift layer 22 in this order is formed on SiC substrate 9.
  • the surface injection layer 16 is formed through the same steps as those in FIGS. 4A and 4B.
  • the trench 8 is formed through the same steps as those shown in FIGS. 5A and 5B. At this time, the bottom of each trench 8 is formed so as to penetrate the second drift layer 22 and reach the middle part in the depth direction of the first drift layer 21.
  • a p-type column region 12 and an n-type column region 13 are formed through the same steps as those in FIGS. 6A and 6B described above.
  • the insulating film 14 is embedded in each trench 8 through the same steps as those shown in FIGS. 7A and 7B.
  • a hard mask 51 having an opening selectively in a region where the first surface trench 24 is to be formed is formed on the SiC epitaxial layer 10.
  • the first surface trench 24 is formed by etching through the hard mask 51.
  • the bottom of the first surface trench 24 may be formed so as to be located in the middle in the depth direction of the second drift layer 22, or penetrates the second drift layer 22 so as to penetrate the first drift layer 21. It may be formed so as to reach the middle part in the depth direction.
  • each first surface trench 24 (the side surface and the bottom portion of each first surface trench 24) using the hard mask 51 when forming the first surface trench 24.
  • a p-type impurity is implanted into the substrate.
  • the p-type impurity is implanted into the inner surface of each first surface trench 24 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the first inner surface injection layer 25 is formed.
  • the hard mask 51 is removed.
  • the anode electrode 17 is formed on the surface of the SiC epitaxial layer 10
  • the cathode electrode 18 is formed on the back surface of the SiC substrate 9.
  • the Schottky barrier diode 2 is formed through the above steps.
  • the n-type column region 13 has the second drift layer 22 having a relatively low impurity concentration at the interface portion of the Schottky junction. Therefore, since the impurity concentration at the surface portion of SiC epitaxial layer 10 can be reduced, the electric field strength applied to the surface of SiC epitaxial layer 10 when a reverse voltage is applied can be reduced. As a result, it is possible to reduce the leakage current when the reverse voltage is applied.
  • the first electric field relaxation region 23 is formed in the second drift layer 22.
  • a pn junction is formed at the interface between the first inner surface injection layer 25 and the second drift layer 22. Therefore, a depletion layer is formed in a direction orthogonal to the depth direction of the trench 8 at the interface (pn junction) between the first inner surface injection layer 25 and the second drift layer 22. Therefore, the electric field strength at the interface portion of the Schottky junction can be effectively relaxed.
  • 15A and 15B are schematic cross-sectional views of the Schottky barrier diode 3 according to the embodiment of the present invention.
  • 15A and 15B, parts corresponding to the parts shown in FIGS. 3A, 3B, 8A, and 8B are denoted by the same reference numerals as those given to those parts, and the description thereof is omitted. .
  • each second electric field relaxation region 26 surrounds the second surface trench 27 as an example of the second trench of the present invention selectively formed on the surface of the n-type column region 13, and the second surface trench 27.
  • a p-type second inner surface injection layer 28 formed in an annular shape in plan view.
  • the second surface trenches 27 are formed at intervals from each other along the stripe direction of the trench 8.
  • Second surface trench 27 is formed from the surface of SiC epitaxial layer 10 in the thickness direction so that the bottom thereof is located in the middle of second drift layer 22.
  • the bottom of each second surface trench 27 may be located in the first drift layer 21 across the boundary between the first drift layer 21 and the second drift layer 22.
  • the edge portion where the side surface and the bottom portion of each second surface trench 27 intersect is formed in a shape that curves outwardly of each second surface trench 27. If the edge portion of each second surface trench 27 is curved, the electric field concentrated on the edge portion can be relaxed.
  • Each second surface trench 27 is formed narrower than the width W2 of the n-type column region 13 in the direction orthogonal to the stripe direction, and the n-type column region 13 and each p-type column region 12 are separated from each other. It is arranged at a position spaced from the boundary (pn junction).
  • the second inner surface injection layer 28 is formed along the inner surface (side surface and bottom portion) of the second surface trench 27. More specifically, one surface and the other surface of each second inner surface injection layer 28 are formed along the side surface and the bottom surface of each second surface trench 27. Of the second inner surface injection layer 28, the portion formed along the bottom of the second surface trench 27 is formed thicker than the portion formed along the side surface of the second surface trench 27. The second inner surface injection layer 28 is formed so as to cross the boundary between the first drift layer 21 and the second drift layer 22 in the depth direction.
  • a pn junction is formed at the interface between the second inner surface injection layer 28 and the second drift layer 22 having a low impurity concentration. Therefore, a depletion layer is formed in the direction perpendicular to the depth direction of the second surface trench 27 at the interface (pn junction) between the second inner surface injection layer 28 and the second drift layer 22.
  • the second drift layer 22 having a low impurity concentration and the depletion layer in the second drift layer 22 contribute to the relaxation of the electric field strength at the interface portion of the Schottky junction. In this way, the second electric field relaxation region 26 is formed.
  • the width in the stripe direction of the second electric field relaxation region 26 is the same as the width W4 of the surface injection layer 16 described above. Further, the width between the second electric field relaxation regions 26 is the same as the width W5 between the surface injection layers 16 described above.
  • the anode electrode 17 is formed so as to enter the second surface trench 27 from the surface of the SiC epitaxial layer 10.
  • the anode electrode 17 that has entered the second surface trench 27 is electrically connected to the second drift layer 22 and the n-type column region 13 via the second inner surface injection layer 28.
  • the anode electrode 17 (lower layer electrode 17 a) forms a Schottky junction with the n-type column region 13.
  • FIG. 16A and FIG. 16B to FIG. 21A and FIG. 21B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 2 of FIG. 15A and FIG.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting n-type impurities, and SiC epitaxial layer 10 including first drift layer 21 and second drift layer 22 in this order is formed on SiC substrate 9.
  • the trench 8 is formed through the same steps as those shown in FIGS. 5A and 5B. At this time, the bottom of each trench 8 is formed so as to penetrate the second drift layer 22 and reach the middle part in the depth direction of the first drift layer 21.
  • a p-type column region 12 and an n-type column region 13 are formed through the same steps as in FIGS. 6A and 6B described above.
  • the insulating film 14 is embedded in each trench 8 through the same steps as those shown in FIGS. 7A and 7B.
  • a hard mask 52 having an opening selectively in a region where the second surface trench 27 is to be formed is formed.
  • the second surface trench 27 is formed by etching through the hard mask 52.
  • the bottom portion of the second surface trench 27 may be formed so as to be located in the middle of the depth direction of the second drift layer 22, or penetrates the second drift layer 22 and passes through the first drift layer 21. It may be formed so as to reach the middle part in the depth direction.
  • each second surface trench 27 (the side surface and the bottom portion of each second surface trench 27) using the hard mask 52 when forming the second surface trench 27.
  • a p-type impurity is implanted into the substrate.
  • the p-type impurity is implanted into the inner surface of each second surface trench 27 at a predetermined inclination angle with respect to the surface of SiC epitaxial layer 10.
  • the second inner surface injection layer 28 is formed.
  • the hard mask 52 is removed.
  • the anode electrode 17 is formed on the surface of the SiC epitaxial layer 10
  • the cathode electrode 18 is formed on the back surface of the SiC substrate 9.
  • the Schottky barrier diode 3 is formed through the above steps.
  • the electric field relaxation region 26 is formed in the second drift layer 22.
  • a pn junction is formed at the interface between the second inner surface injection layer 28 and the second drift layer 22. Therefore, a depletion layer is formed in a direction orthogonal to the depth direction of the trench 8 at the interface (pn junction) between the second inner surface injection layer 28 and the second drift layer 22. Therefore, the electric field strength at the interface portion of the Schottky junction can be effectively relaxed.
  • a Schottky barrier diode including the first electric field relaxation region 23 and the second electric field relaxation region 26 can be obtained. According to such a configuration, the effect of reducing the electric field strength at the interface portion of the Schottky junction can be further improved.
  • an opening is selectively formed in the region where the first surface trench 24 is to be formed in addition to the region where the second surface trench 27 is to be formed.
  • a hard mask is formed.
  • the first surface trench 24 and the second surface trench 27 are formed by etching through the hard mask.
  • p-type impurities are implanted into the inner surfaces of the first surface trench 24 and the second surface trench 27 using the hard mask. Thereby, the 1st electric field relaxation area
  • 22A and 22B are schematic cross-sectional views of the Schottky barrier diode 4 according to the embodiment of the present invention. 22A and 22B, portions corresponding to the portions illustrated in FIGS. 3A and 3B are denoted by the same reference numerals as those denoted for the respective portions, and the description thereof is omitted.
  • SiC epitaxial layer 10 has a concentration profile in which the impurity concentration increases from the surface toward the thickness direction.
  • the concentration profile of SiC epitaxial layer 10 may be formed by a configuration in which a plurality of impurity regions having different impurity concentrations are stacked.
  • the SiC epitaxial layer 10 includes an n + type high concentration region 41 and an n type low concentration region 42 will be described.
  • High concentration region 41 is formed on SiC substrate 9 with an impurity concentration lower than that of SiC substrate 9.
  • the high concentration region 41 has an impurity concentration that is the same as or higher than the impurity concentration of the p-type column region 12 (that is, the impurity concentration of the high-concentration region 41 ⁇ the impurity concentration of the p-type column region 12). It is preferable to have.
  • the low concentration region 42 is formed on the high concentration region 41 and has an impurity concentration lower than that of the high concentration region 41.
  • the impurity concentration of the high concentration region 41 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the impurity concentration of the low concentration region 42 is, for example, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 17 cm ⁇ 3 .
  • the trench 8 is formed so that its bottom is located in the middle of the high concentration region 41.
  • the p-type column region 12 along the bottom of the trench 8 is formed in the high concentration region 41.
  • 22A and 22B show an example in which a part of the side surface of the trench 8 in the p-type column region 12, a portion formed along the edge, and the bottom is formed in the high concentration region 41. .
  • the p-type column region 12 at least a portion formed along the bottom and the edge of the trench 8 may be formed in the high concentration region 41.
  • the n-type column region 13 in the present embodiment is configured by a high concentration region 41 and a low concentration region 42 as a part of the SiC epitaxial layer 10.
  • Such a Schottky barrier diode 4 can be manufactured by executing the steps of FIGS. 23A and 23B to 25A and 25B instead of the steps of FIGS. 4A and 4B.
  • FIG. 23A and FIG. 23B to FIG. 25A and FIG. 25B are diagrams showing a part of the manufacturing process of the Schottky barrier diode 4 of FIG. 22A and FIG. 22B.
  • an n + -type SiC substrate 9 is prepared.
  • SiC is epitaxially grown while selectively implanting an n-type impurity (for example, nitrogen (N)) to form a high concentration region 41 on the SiC substrate 9.
  • an n-type impurity for example, nitrogen (N)
  • SiC is epitaxially grown while selectively injecting the same n-type impurity as that of the high concentration region 41 to form a low concentration region 42 on the high concentration region 41. .
  • SiC epitaxial layer 10 including high concentration region 41 and low concentration region 42 is formed.
  • the Schottky barrier diode 4 is formed through the same steps as those shown in FIGS. 5A and 5B to 7A and 7B.
  • the electric field formed by the p-type column region 12 along the inner surface of the trench 8 is uniform along the depth direction of the trench 8.
  • the impurity concentration of the p-type column region 12 along the bottom of the trench 8 may be formed relatively high.
  • the electric field formed by p-type column region 12 along the bottom of trench 8 is applied to p-type column region 12 along the side of trench 8. It becomes higher than the electric field formed by. Therefore, the electric field may concentrate on the bottom and edge of the trench 8.
  • the SiC epitaxial layer 10 having a concentration profile in which the impurity concentration increases from the surface toward the thickness direction is formed.
  • the p-type column region 12 along the bottom of the trench 8 is formed in a high concentration region 41 having an impurity concentration higher than that of the low concentration region 42.
  • the high concentration region 41 has an impurity concentration that is the same as (similar to) the impurity concentration of the p-type column region 12 or higher.
  • the p-type column region 12 in the high-concentration region 41 can be substantially regarded as a partial region of the high-concentration region 41, so that the p-type column region 12 is formed along the bottom of the trench 8.
  • An increase in the electric field can be effectively suppressed.
  • the impurity concentration of the p-type column region 12 at the bottom and edge of the trench 8 is high, the electric field concentration at the bottom and edge of the trench 8 can be effectively alleviated.
  • the impurity concentration and thickness of the high-concentration region 41 and the low-concentration region 42 can be accurately controlled by utilizing the property of SiC that impurities are difficult to diffuse. Even if an activation process (for example, the annealing process described with reference to FIGS. 6A and 6B) or the like is performed after the ion implantation, the impurities in the high concentration region 41 and the low concentration region 42 are diffused widely in the SiC epitaxial layer 10. There is nothing to do. Thereby, SiC epitaxial layer 10 having a desired concentration profile can be formed.
  • the high concentration region 41 and the low concentration are obtained by performing the steps of FIGS. 23A and 23B to 25A and 25B.
  • a configuration of SiC epitaxial layer 10 that further includes region 42 may be employed.
  • the portion formed along the bottom of each trench 8 and the portion formed along the side surface of each trench 8 have the same thickness. It may be.
  • the first inner surface injection layer 25 is formed along the bottom portion of the first trench 24 and along the side surface of the first trench 24.
  • the portions may have the same thickness.
  • the second inner surface injection layer 28 is formed along the portion formed along the bottom of the second trench 27 and along the side surface of the second trench 27.
  • the portions may have the same thickness.
  • the example in which the trenches 8, 24, 27 perpendicular to the surface of the SiC epitaxial layer 10 are formed has been described.
  • the trenches 8, 24, 27 are directed from the opening toward the bottom. You may form in the cross-sectional view trapezoid shape (taper shape) where opening width narrows.
  • FIG. 10A and FIG. 10B, and FIG. 17A and FIG. 17B in the above-described embodiments, after p-type impurities are implanted into the inner surface of the trench 8, prior to the annealing process.
  • the trench 8 may be further dug using the hard mask 50. Thereby, the p-type impurity implanted into the bottom of the trench 8 is removed, and the p-type column region 12 along the side surface of the trench 8 can be formed in the subsequent annealing process.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • the Schottky barrier diodes 1 to 4 of the present invention are, for example, inverter circuits constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, etc. It can be incorporated in the power module used in It can also be incorporated into a power module used in an inverter circuit that converts electric power generated by a solar cell, wind power generator, or other power generation device (especially an in-house power generation device) to match the power of a commercial power source.

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Abstract

本発明の半導体装置は、第１導電型のＳｉＣからなる半導体層(6)と、前記半導体層に形成された複数のトレンチ(8)と、各前記トレンチの内面に沿って形成された第２導電型コラム領域(12)と、隣り合う前記第２導電型コラム領域の間に配置された第１導電型コラム領域(13)と、前記トレンチに埋め込まれた絶縁膜(14)とを含み、スーパージャンクション構造によって、耐圧を向上させることができる。第１導電型コラム領域(13)の表面部の電界強度を緩和するための電界緩和部(16)をさらに含むこともできる。

Description

半導体装置および半導体装置の製造方法
　本発明は、ＳｉＣ半導体装置およびその製造方法に関する。
　特許文献１は、ｎ+型のシリコン基板と、シリコン基板上に形成されたｎ型のエピタキシャル層と、エピタキシャル層に形成された複数のトレンチと、各トレンチの側面に形成されたｐ型コラムとを含む。互いに隣り合うｐ型コラム間には、ｎ型コラムが形成されている。
米国特許出願公開第２００９／０１７９２９８号明細書
　本発明の一実施形態は、第１導電型のＳｉＣからなる半導体層と、前記半導体層に形成された複数のトレンチと、各前記トレンチの内面に沿って形成された第２導電型コラム領域と、隣り合う前記第２導電型コラム領域の間に配置された第１導電型コラム領域と、前記トレンチに埋め込まれた絶縁膜とを含む、半導体装置を提供する。
　この半導体装置は、たとえば、本発明の一実施形態に係る半導体装置の製造方法によって製造できる。当該半導体装置の製造方法は、第１導電型のＳｉＣからなる半導体層に複数のトレンチを形成する工程と、前記トレンチの内面に第２導電型不純物を注入することによって、各前記トレンチの内面に沿って第２導電型コラム領域を形成すると共に、隣り合う前記第２導電型コラム領域の間に第１導電型コラム領域を形成する工程と、前記トレンチに絶縁膜を埋め込む工程とを含む。
　本発明の一実施形態の方法によれば、トレンチ内面への不純物注入によって第１導電型コラム領域および第２導電型コラム領域からなるスーパージャンクション構造を形成できるので、簡単かつ低コストで済む半導体装置を提供できる。
　より具体的には、ＳｉＣからなる半導体層にスーパージャンクション構造を形成する方法として、トレンチに第２導電型のＳｉＣを埋め込む方法と、マルチエピタキシャル成長法とが検討されている。マルチエピタキシャル成長法とは、複数周期に亘って第２導電型の不純物を注入（イオン注入）しながらＳｉＣをエピタキシャル成長させる方法である。この場合、トレンチを半導体層に形成しないで、第２導電型の不純物領域を形成できる。
　しかし、トレンチに第２導電型のＳｉＣを埋め込む製造方法では、半導体層のオフ角の関係でＳｉＣの再成長が難しい場合がある。一方、マルチエピタキシャル成長法の場合、ＳｉＣは、Ｓｉ（シリコン）に比べて密度が高いため、ＳｉＣに不純物が拡散し難く、またイオン注入で形成できる第２導電型の不純物層が薄くなるという問題が生じる。そのため、ＳｉＣを用いる場合、Ｓｉを用いる場合よりも多層のエピタキシャル層を形成しなければならず、時間とコストがかかる。
　これに対して、本発明の一実施形態の方法によれば、トレンチの内面に第２導電型の不純物が注入される。しかも、当該不純物がＳｉＣで拡散し難いことを利用して、トレンチ内面からのコラム領域の幅を不純物の注入条件の調節によって容易に制御できる。このように形成された第２導電型コラム領域と、第１導電型コラム領域との界面には、トレンチの深さ方向に沿うｐｎ接合が形成される。そして、この界面（ｐｎ接合）からトレンチの深さ方向に直交する方向に空乏層が形成される。これにより、スーパージャンクション構造を形成できる。
　以上のように、トレンチ内面への不純物注入によってスーパージャンクション構造を形成できるので、簡単かつ低コストで済む。そして、得られた半導体装置では、スーパージャンクション構造によって、耐圧を向上させることができる。
　前記第２導電型コラム領域は、一方表面および他方表面が前記トレンチの内面に沿うように形成されていてもよい。
　本発明の一実施形態では、前記半導体層の表面に沿う方向に関して、前記第１導電型コラム領域の幅Ｗ２と、前記第１導電型コラム領域の両側の前記第２導電型コラム領域の各幅Ｗ１および前記トレンチの幅Ｗ３とが、式：Ｗ２≦Ｗ１＋Ｗ１＋Ｗ３を満たしていてもよい。
　これにより、一方の第１導電型コラム領域との界面から延びる空乏層と、他方の第１導電型コラム領域との界面から延びる空乏層とを一体にして、第１導電型コラム領域の全域を空乏化できる。その結果、スーパージャンクション構造による耐圧向上の効果をより良好に達成できる。
　前記絶縁膜は、ＳｉＣよりも低い比誘電率を有する材料からなっていてもよい。具体的には、前記絶縁膜は、ＳｉＯ2からなっていてもよい。
　これにより、半導体層の表裏面の間において、絶縁膜が埋め込まれた部分の容量を選択的に低減できる。よって、半導体層の表裏面の間の容量を全体として低減できる。
　本発明の一実施形態は、前記半導体層上に配置され、前記第１導電型コラム領域と共にショットキー接合を形成する表面電極を含んでいてもよい。つまり、この構成によれば、ショットキーバリアダイオードを含む半導体装置を提供できる。
　この場合、前記第１導電型コラム領域は、前記ショットキー接合の界面部に、当該界面部の下方部よりも不純物濃度が低い低濃度領域を有していてもよい。
　これにより、逆方向電圧印加時に半導体層の表面にかかる電界強度を低減できる。その結果、逆方向電圧印加時におけるリーク電流を低減できる。
　本発明の一実施形態は、前記第１導電型コラム領域の表面部に選択的に形成され、当該表面部の電界強度を緩和するための電界緩和部をさらに含んでいてもよい。
　これにより、第１導電型コラム領域における電界強度が緩和されるため、当該第１導電型コラム領域に電界が集中することを効果的に抑制できる。
　前記電界緩和部は、前記第１導電型コラム領域の表面に対する不純物注入によって形成された第２導電型の表面注入層を含んでいてもよい。
　前記電界緩和部は、前記第１導電型コラム領域の表面に選択的に形成された第２トレンチと、前記第２トレンチの内面に対する不純物注入によって形成された第２導電型の内面注入層とを含んでいてもよい。
　前記半導体層は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有しており、前記トレンチの底部に沿う前記第２導電型コラム領域は、前記半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されていてもよい。
　トレンチの内面に沿う第２導電型コラム領域によって形成される電界は、トレンチの深さ方向に沿って均一であることが望ましい。しかし、トレンチの内面に対する不純物の注入により第２導電型コラム領域を形成する場合、トレンチの底部に沿う第２導電型コラム領域の不純物濃度が比較的に高く形成されることがある。
　ここで、半導体層が一様な不純物濃度で形成されている場合、トレンチの底部に沿う第２導電型コラム領域によって形成される電界が、トレンチの側部に沿う第２導電型コラム領域によって形成される電界よりも高くなる。そのため、トレンチの底部およびエッジ部に電界が集中する場合がある。
　そこで、本発明の一実施形態によれば、トレンチの底部に沿う第２導電型コラム領域が、半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されているので、トレンチの底部に沿う第２導電型コラム領域によって形成される電界が高くなることを効果的に抑制できる。これにより、トレンチの底部およびエッジ部における第２導電型コラム領域の不純物濃度が高く形成されたとしても、トレンチの底部およびエッジ部における電界集中を効果的に緩和できる。
　さらに、製造工程では、不純物が拡散し難いというＳｉＣの性質を利用することにより、高濃度領域の不純物濃度および厚さを正確に制御できる。また、イオン注入後に活性化処理等が実行されても、不純物が半導体層内で広く拡散するということがない。これにより、所望の濃度プロファイルを有する半導体層を形成できる。
　この場合において、前記高濃度領域の不純物濃度は、前記第２導電型コラム領域の不純物濃度と同一か、またはそれよりも高いことが好ましい。
　この構成によれば、高濃度領域内における第２導電型コラム領域を、実質的に高濃度領域の一部とみなすことができる。これにより、トレンチの底部およびエッジ部における電界集中の緩和効果をより一層向上させることができる。
図１は、本発明の一実施形態のショットキーバリアダイオードの模式的な平面図である。 図２は、図１の破線IIで囲まれた部分の拡大図である。 図３Ａおよび図３Ｂは、それぞれ、図２の切断線IIIａ－IIIａおよび切断線IIIｂ－IIIｂで前記ショットキーバリアダイオードを切断したときに表れる断面図である。 図４Ａおよび図４Ｂは、図３Ａおよび図３Ｂのショットキーバリアダイオードの製造工程の一部を示す図である。 図５Ａおよび図５Ｂは、図４Ａおよび図４Ｂの次の工程を示す図である。 図６Ａおよび図６Ｂは、図５Ａおよび図５Ｂの次の工程を示す図である。 図７Ａおよび図７Ｂは、図６Ａおよび図６Ｂの次の工程を示す図である。 図８Ａおよび図８Ｂは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図９Ａおよび図９Ｂは、図８Ａおよび図８Ｂのショットキーバリアダイオードの製造工程の一部を示す図である。 図１０Ａおよび図１０Ｂは、図９Ａおよび図９Ｂの次の工程を示す図である。 図１１Ａおよび図１１Ｂは、図１０Ａおよび図１０Ｂの次の工程を示す図である。 図１２Ａおよび図１２Ｂは、図１１Ａおよび図１１Ｂの次の工程を示す図である。 図１３Ａおよび図１３Ｂは、図１２Ａおよび図１２Ｂの次の工程を示す図である。 図１４Ａおよび図１４Ｂは、図１３Ａおよび図１３Ｂの次の工程を示す図である。 図１５Ａおよび図１５Ｂは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図１６Ａおよび図１６Ｂは、図１５Ａおよび図１５Ｂのショットキーバリアダイオードの製造工程の一部を示す図である。 図１７Ａおよび図１７Ｂは、図１６Ａおよび図１６Ｂの次の工程を示す図である。 図１８Ａおよび図１８Ｂは、図１７Ａおよび図１７Ｂの次の工程を示す図である。 図１９Ａおよび図１９Ｂは、図１８Ａおよび図１８Ｂの次の工程を示す図である。 図２０Ａおよび図２０Ｂは、図１９Ａおよび図１９Ｂの次の工程を示す図である。 図２１Ａおよび図２１Ｂは、図２０Ａおよび図２０Ｂの次の工程を示す図である。 図２２Ａおよび図２２Ｂは、本発明の一実施形態のショットキーバリアダイオードの模式的な断面図である。 図２３Ａおよび図２３Ｂは、図２２Ａおよび図２２Ｂのショットキーバリアダイオードの製造工程の一部を示す図である。 図２４Ａおよび図２４Ｂは、図２３Ａおよび図２３Ｂの次の工程を示す図である。 図２５Ａおよび図２５Ｂは、図２４Ａおよび図２４Ｂの次の工程を示す図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態のショットキーバリアダイオード１の模式的な平面図である。
　本発明の半導体装置の一例としてのショットキーバリアダイオード１は、その表面を法線方向から見た平面視（以下、単に「平面視」と言う。）において、四角形状のＳｉＣ半導体層６を含む。ＳｉＣ半導体層６は、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
　ＳｉＣ半導体層６の内方領域に、アクティブ領域７が設定されている。アクティブ領域７には、平面視において、複数のトレンチ８が互いに間隔を空けてストライプ状に形成されている。このトレンチ８の形成方向を「ストライプ方向」と定義して、以下、説明する。各トレンチ８のストライプ方向の両端部は、角部が切除された湾曲状に形成されている。以下、図２および図３を参照して、アクティブ領域７の構造について、より具体的に説明する。
　図２は、図１の破線IIで囲まれた部分の拡大図である。図３Ａおよび図３Ｂは、それぞれ、図２の切断線IIIａ－IIIａおよび切断線IIIｂ－IIIｂでショットキーバリアダイオード１を切断したときに表れる断面図である。
　図３Ａおよび図３Ｂに示すように、ＳｉＣ半導体層６は、ｎ+型のＳｉＣ基板９と、ｎ型のＳｉＣエピタキシャル層１０とを含む。本実施形態におけるＳｉＣエピタキシャル層１０は、ドリフト層として形成されている。ＳｉＣ基板９の厚さは、たとえば５０μｍ～６００μｍであり、ＳｉＣエピタキシャル層１０の厚さは、たとえば３μｍ～１００μｍである。また、ＳｉＣ基板９の不純物濃度は、たとえば１×１０18ｃｍ-3～１×１０20ｃｍ-3であり、ＳｉＣエピタキシャル層１０の不純物濃度は、たとえば５×１０14ｃｍ-3～５×１０17ｃｍ-3である。ｎ型不純物としては、たとえば、窒素（Ｎ）、リン（Ｐ）、ひ素（Ａｓ）などを使用できる。
　各トレンチ８は、ＳｉＣエピタキシャル層１０の表面から厚さ方向に向けて形成されている。各トレンチ８の底部は、ＳｉＣエピタキシャル層１０の表面とＳｉＣ基板９の表面との間に位置している。各トレンチ８の側面と底部とが交わるエッジ部は、各トレンチ８の外方へ向かって湾曲する形状に形成されており、各トレンチ８は断面視Ｕ字状に形成されている。各トレンチ８のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。各トレンチ８を取り囲むように、平面視環状のｐ型コラム領域１２が形成されている。
　ｐ型コラム領域１２は、各トレンチ８の内面に沿って形成されている。より具体的には、ｐ型コラム領域１２は、一方表面および他方表面が各トレンチ８の側面および底部に沿って形成されており、トレンチ８の内面から露出している。また、本実施形態では、ｐ型コラム領域１２のうち、各トレンチ８の底部に沿って形成された部分が、各トレンチ８の側面に沿って形成された部分よりも厚く形成されている。各トレンチ８の底部に沿って形成されたｐ型コラム領域１２の底部は、各トレンチ８の底部と、ＳｉＣ基板９およびＳｉＣエピタキシャル層１０の界面との間に位置している。ｐ型コラム領域１２の不純物濃度は、たとえば５×１０14ｃｍ-3～５×１０17ｃｍ-3である。ｐ型の不純物としては、たとえば、ホウ素（Ｂ）またはアルミニウム（Ａｌ）などを使用できる。
　なお、本実施形態では、ｐ型コラム領域１２が、トレンチ８の側面および底部の全体に沿って形成されている例を示しているが、ｐ型コラム領域１２は、少なくともトレンチ８の側面に形成されていればよく、トレンチ８の底部で分断されていてもよいし、トレンチ８の底部に全く形成されていなくてもよい。また、ｐ型コラム領域１２がトレンチ８の内面から露出している例について説明したが、ＳｉＣエピタキシャル層１０の一部が、ｐ型コラム領域１２に含まれていて、当該ＳｉＣエピタキシャル層１０の一部がトレンチ８の内面から露出していてもよい。互いに隣り合うｐ型コラム領域１２間には、ＳｉＣエピタキシャル層１０の一部からなるｎ型コラム領域１３が形成されている。
　ｎ型コラム領域１３は、トレンチ８のストライプ方向に沿って形成されている。当該ストライプ方向に直交する方向に関して、ｎ型コラム領域１３は、ｐ型コラム領域１２の幅よりも幅広に形成されている。より具体的に、ｎ型コラム領域１３の幅Ｗ２は、ストライプ方向に直交する方向に関して、ｎ型コラム領域１３の両側のｐ型コラム領域１２の各幅Ｗ１およびトレンチ８の幅Ｗ３に対して、Ｗ２≦Ｗ１＋Ｗ１＋Ｗ３となるように設定されている。ｐ型コラム領域１２の幅Ｗ１は、たとえば０．２μｍ～２μｍである。ｎ型コラム領域１３の幅Ｗ２は、たとえば０．４μｍ～４μｍである。トレンチ８の幅Ｗ３は、たとえば１μｍ～２０μｍである。
　ｐ型コラム領域１２と、ＳｉＣエピタキシャル層１０との界面では、ｐｎ接合部が形成されている。したがって、ｐ型コラム領域１２とｎ型コラム領域１３との界面（ｐｎ接合部）では、トレンチ８の深さ方向に直交する方向に空乏層が形成される。ｎ型コラム領域１３の幅Ｗ２が、Ｗ２≦Ｗ１＋Ｗ１＋Ｗ３の条件を満たす場合、一方のｎ型コラム領域１３との界面から延びる空乏層と、他方のｎ型コラム領域１３との界面から延びる空乏層とを、当該ｎ型コラム領域１３において互いに重なり合わせることができる。つまり、各ｎ型コラム領域１３から延びる空乏層が当該ｎ型コラム領域１３において一体となり、ｎ型コラム領域１３の全域が空乏化する。このように、本実施形態では、トレンチ８のストライプ方向と直交する方向に沿って、複数のスーパージャンクション構造が形成されている。
　図３Ａに示すように、各トレンチ８には、絶縁膜１４が埋め込まれている。絶縁膜１４は、トレンチ８の一部に埋め込まれていてもよいし、トレンチ８内の全部に埋め込まれていてもよい。絶縁膜１４は、ＳｉＣよりも低い比誘電率を有する材料からなることが好ましい。絶縁膜１４の材料としては、ＳｉＯ2を例示できる。ＳｉＯ2によれば、トレンチ８におけるアノード電極１７およびカソード電極１８間の容量を低減できるので、ＳｉＣ半導体層６におけるアノード電極１７およびカソード電極１８間の容量を全体として低減できる。
　図２および図３Ｂに示すように、各ｎ型コラム領域１３の表面部には、電界緩和領域の一例としての複数の表面注入層１６がストライプ方向に沿って形成されている。表面注入層１６は、ｎ型コラム領域１３の表面部における電界強度を緩和するための領域である。
　各表面注入層１６は、ｎ型コラム領域１３の表面部に形成されている。各表面注入層１６は、トレンチ８のストライプ方向に関して、互いに間隔を空けて形成されている。各表面注入層１６のストライプ方向の幅Ｗ４は、たとえば０．５μｍ～５μｍであり、各表面注入層１６間の幅Ｗ５は、たとえば１μｍ～１０μｍである。各表面注入層１６のストライプ方向と直交する方向の幅は、いずれもｎ型コラム領域１３の幅Ｗ２と同一である。
　表面注入層１６と、ｎ型コラム領域１３との界面には、ｐｎ接合部が形成される。このｐｎ接合部に沿って空乏層が形成され、電界強度の緩和に寄与している。
　ＳｉＣエピタキシャル層１０の表面には、表面電極の一例としてのアノード電極１７が形成されている。アノード電極１７は、アクティブ領域７を覆うように形成されており、ｐ型コラム領域１２、ｎ型コラム領域１３および表面注入層１６と電気的に接続されている。アノード電極１７は、異なる導電材料が積層された積層構造を有している。
　より具体的に、アノード電極１７は、図３Ａおよび図３Ｂに示すように、下層電極１７ａと、上層電極１７ｂとを含む。下層電極１７ａは、ＳｉＣエピタキシャル層１０の表面、より具体的には、ｎ型コラム領域１３との間にショットキー接合を形成している。上層電極１７ｂは、下層電極１７ａ上に形成されており、当該上層電極１７ｂには、ボンディングワイヤー等の外部接続配線が接続される。下層電極１７ａの導電材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）等を例示できる。また、上層電極１７ｂの導電材料としては、アルミニウム等を例示できる。
　一方、ＳｉＣ基板９の裏面には、裏面電極としてのカソード電極１８が形成されている。カソード電極１８は、ＳｉＣ基板９との間にオーミック接触を形成している。このように、本実施形態では、スーパージャンクション構造を有するショットキーバリアダイオード１が形成されている。
　ショットキーバリアダイオード１の動作は次の通りである。アノード電極１７に電圧が印加されていない状態（＝０Ｖ）では、ショットキー障壁によって多数キャリアである電子の移動が制限されるため、電流は流れない。このとき、ｎ型コラム領域１３の全域が空乏化されていなくてもよい。スーパージャンクション構造によれば、ｎ型コラム領域１３の不純物濃度を比較的に高く形成できる。この場合、ｐ型コラム領域１２と、ｎ型コラム領域１３との界面における空乏層が拡がり難くなるが、電子の移動は、ショットキー障壁によって制限される。したがって、ｎ型コラム領域１３の全域が空乏化されていなくても、電流が流れることがない。
　アノード電極１７にショットキー障壁よりも高い順方向電圧が印加されると、多数キャリアである電子が、カソード電極１８からアノード電極１７に向けて移動し、電流が流れる。
　一方、アノード電極１７に逆方向電圧が印加されると、ｐ型コラム領域１２およびｎ型コラム領域１３間の各界面（各ｐｎ接合部）から空乏層が延びて、ｎ型コラム領域１３の全域が空乏化する。これにより、アノード電極１７からカソード電極１８に至る電流経路が閉じられる。そのため、多数キャリアである電子は、アノード電極１７およびカソード電極１８間を移動し得ないので、電流が流れることがない。
　次に、ショットキーバリアダイオード１の製造方法について説明する。
　図４Ａおよび図４Ｂ～図７Ａおよび図７Ｂは、それぞれ図３Ａおよび図３Ｂのショットキーバリアダイオード１の製造工程の一部を示す図である。
　まず、図４Ａおよび図４Ｂに示すように、ｎ+型のＳｉＣ基板９が用意される。次に、ｎ型の不純物を注入しながらＳｉＣがエピタキシャル成長されて、ＳｉＣ基板９上にｎ型のＳｉＣエピタキシャル層１０が形成される。これにより、ＳｉＣ基板９およびＳｉＣエピタキシャル層１０を含むＳｉＣ半導体層６が形成される。
　次に、表面注入層１６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がＳｉＣエピタキシャル層１０上に形成される。次に、当該イオン注入マスクを介して、ｐ型の不純物がＳｉＣエピタキシャル層１０の表面部に注入される。これにより、表面注入層１６が形成される。このとき、表面注入層１６は、次の工程で形成されるトレンチ８の形成方向（つまり、トレンチ８のストライプ方向）と直交する方向に沿って、ストライプ状に複数形成される（図２も併せて参照）。表面注入層１６が形成された後、イオン注入マスクは除去される。
　次に、図５Ａおよび図５Ｂに示すように、トレンチ８を形成すべき領域に選択的に開口を有するハードマスク５０がＳｉＣエピタキシャル層１０上に形成される。次に、ハードマスク５０を介するエッチングにより、複数の表面注入層１６と直交する方向に沿ってストライプ状のトレンチ８が複数形成される。
　次に、図６Ａおよび図６Ｂに示すように、トレンチ８の形成時におけるハードマスク５０を利用して、各トレンチ８の内面（各トレンチ８の側面および底部）にｐ型の不純物（たとえば、アルミニウム）が注入される。ｐ型の不純物は、ＳｉＣエピタキシャル層１０の表面に対して所定の傾斜角度をつけて各トレンチ８の内面に注入される。ｐ型の不純物の注入条件は、たとえば、ドーピングエネルギーが３０ｋｅＶ～１２００ｋｅＶであり、ドーズ量が１×１０10ｃｍ-2～１×１０13ｃｍ-2である。トレンチ８の内面に対するｐ型不純物の注入は、当該ｐ型の不純物の注入を１回だけ実行する１段階注入であってもよいし、複数回に亘って行う多段階注入であってもよい。各トレンチ８の内面にｐ型の不純物が注入された後、ハードマスク５０は除去される。
　次に、１５００℃～２０００℃の温度の下でアニール処理が実行される。これにより、ｐ型の不純物が活性化されて、ｐ型コラム領域１２とｎ型コラム領域１３とが形成される。
　次に、図７Ａおよび図７Ｂに示すように、たとえばＣＶＤ法により、各トレンチ８を埋め戻して、ＳｉＣエピタキシャル層１０の表面を覆うように絶縁膜１４（本実施形態では、ＳｉＯ2膜）が形成される。次に、絶縁膜１４の不要な部分がエッチバックによって除去される。これにより、絶縁膜１４が各トレンチ８に埋め込まれる。
　その後、図３Ａおよび図３Ｂに示すように、アノード電極１７（下層電極１７ａおよび上層電極１７ｂ）がＳｉＣエピタキシャル層１０の表面に形成され、カソード電極１８がＳｉＣ基板９の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード１が形成される。
　以上の方法によれば、トレンチ８内面への不純物注入によってｐ型コラム領域１２およびｎ型コラム領域１３からなるスーパージャンクション構造を形成できるので、簡単かつ低コストで済むショットキーバリアダイオード１を提供できる。
　より具体的には、ＳｉＣ半導体層６にスーパージャンクション構造を形成する方法として、たとえば、トレンチ８にｐ型のＳｉＣを埋め込む方法と、マルチエピタキシャル成長法とが知られている。マルチエピタキシャル成長法とは、複数周期に亘ってｐ型の不純物を注入しながらＳｉＣをエピタキシャル成長させる製法である。この場合、ＳｉＣ半導体層６（ＳｉＣエピタキシャル層１０）にトレンチ８を形成しないで、ｐ型の不純物領域を形成できる。
　しかし、トレンチ８にｐ型のＳｉＣを埋め込む製造方法では、ＳｉＣ半導体層６（ＳｉＣエピタキシャル層１０）のオフ角の関係でＳｉＣの再成長が困難な場合がある。一方、マルチエピタキシャル成長法の場合、ＳｉＣは、Ｓｉ（シリコン）に比べて密度が高いため、ＳｉＣに不純物が拡散し難く、またイオン注入で形成できる第２導電型の不純物層が薄くなるという問題が生じる。そのため、ＳｉＣ基板９を用いる場合、Ｓｉ基板を用いる場合よりも、多層のエピタキシャル層を形成しなければならず、時間とコストがかかる。
　これに対して、本実施形態の方法によれば、トレンチ８の内面にｐ型の不純物が注入される。しかも、当該不純物がＳｉＣで拡散し難いことを利用して、トレンチ８内面からのｐ型コラム領域１２の幅Ｗ１をｐ型の不純物の注入条件の調節によって容易に制御できる。このように形成されたｐ型コラム領域１２と、ｎ型コラム領域１３との界面には、トレンチ８の深さ方向に沿うｐｎ接合が形成される。そして、この界面（ｐｎ接合）からトレンチ８の深さ方向に直交する方向に空乏層が形成される。このようにして、ｐ型コラム領域１２およびｎ型コラム領域１３からなるスーパージャンクション構造を形成できるので、耐圧を向上させることができる。
　また、ショットキーバリアダイオード１では、トレンチ８のストライプ方向に直交する方向に関して、ｎ型コラム領域１３の幅Ｗ２は、ｎ型コラム領域１３の両側のｐ型コラム領域１２の各幅Ｗ１およびトレンチ８の幅Ｗ３に対して、Ｗ２≦Ｗ１＋Ｗ１＋Ｗ３となるように設定されている。これにより、一方のｎ型コラム領域１３との界面から延びる空乏層と、他方のｎ型コラム領域１３との界面から延びる空乏層とを一体にして、当該ｎ型コラム領域１３の全域を空乏化できる。これにより、ｎ型コラム領域１３（ＳｉＣエピタキシャル層１０）中の電界強度を均一にできる。その結果、スーパージャンクション構造による耐圧向上の効果をより良好に達成できる。
　図８Ａおよび図８Ｂは、本発明の一実施形態のショットキーバリアダイオード２の模式的な断面図である。図８Ａおよび図８Ｂにおいて、図３Ａおよび図３Ｂに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
　図８Ａおよび図８Ｂに示すように、本実施形態のショットキーバリアダイオード２におけるＳｉＣエピタキシャル層１０は、ｎ型の第１ドリフト層２１と、第１ドリフト層２１上に当該第１ドリフト層２１よりも低濃度に形成された本発明の低濃度領域の一例としてのｎ-型の第２ドリフト層２２とを含む。第１ドリフト層２１の不純物濃度は、たとえば５×１０14ｃｍ-3～５×１０17ｃｍ-3であり、第２ドリフト層２２の不純物濃度は、たとえば１×１０14ｃｍ-3～１×１０17ｃｍ-3である。つまり、本実施形態におけるｎ型コラム領域１３は、第１ドリフト層２１および第２ドリフト層２２を含む構成となる。
　ＳｉＣエピタキシャル層１０には、複数の第１電界緩和領域２３が形成されている。各第１電界緩和領域２３は、第１表面トレンチ２４と、各第１表面トレンチ２４を取り囲むように平面視環状に形成されたｐ型の第１内面注入層２５とを含む。なお、本実施形態において、前述のトレンチ８およびｐ型コラム領域１２は、第１表面トレンチ２４の下方部に形成されている。
　各第１表面トレンチ２４は、その底部が第２ドリフト層２２の途中部に位置するように、ＳｉＣエピタキシャル層１０の表面から厚さ方向に向かって形成されている。各第１表面トレンチ２４は、その底部が第１ドリフト層２１と第２ドリフト層２２との境界を横切って、第１ドリフト層２１内に位置していてもよい。各第１表面トレンチ２４の側面と底部とが交わるエッジ部は、各第１表面トレンチ２４の外方へ向かって湾曲する形状に形成されている。各第１表面トレンチ２４のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。
　第１表面トレンチ２４は、トレンチ８のストライプ方向に直交する方向に関して、トレンチ８の幅よりも幅広に形成されている。より具体的には、第１表面トレンチ２４は、トレンチ８およびｐ型コラム領域１２の全域を覆うように形成されており、ｐ型コラム領域１２およびｎ型コラム領域１３の境界（ｐｎ接合部）を横切るオーバラップ部を有している。
　第１内面注入層２５は、第１表面トレンチ２４の内面（側面および底部）に沿って形成されている。より具体的に、第１内面注入層２５の一方表面および他方表面が、各第１表面トレンチ２４の側面および底面に沿って形成されている。より具体的には、本実施形態では、第１内面注入層２５のうち、第１表面トレンチ２４の底部に沿って形成された部分が、第１表面トレンチ２４の側面に沿って形成された部分よりも厚く形成されている。第１内面注入層２５は、ｐ型コラム領域１２およびｎ型コラム領域１３の境界（ｐｎ接合部）をストライプ方向に横切るように、かつ第１ドリフト層２１と第２ドリフト層２２との境界を深さ方向に横切るように形成されている。このようにして、第１電界緩和領域２３が形成されている。
　本実施形態では、第１内面注入層２５と、不純物濃度が低い第２ドリフト層２２との界面においてｐｎ接合部が形成されている。したがって、第１内面注入層２５と第２ドリフト層２２との界面（ｐｎ接合部）では、第１表面トレンチ２４の深さ方向に直交する方向に空乏層が形成される。この不純物濃度が低い第２ドリフト層２２と、当該第２ドリフト層２２における空乏層が、当該ショットキー接合の界面部における電界強度の緩和に寄与している。
　トレンチ８は、第１表面トレンチ２４の底部から厚さ方向に向かって、第１内面注入層２５を貫通するように形成されている。また、ｐ型コラム領域１２は、その上部が第１内面注入層２５と接するように形成されている。
　本実施形態における表面注入層１６は、その底部が第２ドリフト層２２の途中部に位置している。表面注入層１６の底部は、第１ドリフト層２１と第２ドリフト層２２との境界を横切って、第１ドリフト層２１内に位置していてもよい。
　アノード電極１７は、ＳｉＣエピタキシャル層１０の表面から第１表面トレンチ２４に入り込むように形成されている。第１表面トレンチ２４に入り込んだアノード電極１７は、第１内面注入層２５を介して、第２ドリフト層２２、ｐ型コラム領域１２およびｎ型コラム領域１３と電気的に接続されている。アノード電極１７（下層電極１７ａ）は、ｎ型コラム領域１３との間でショットキー接合を形成している。
　次に、ショットキーバリアダイオード２の製造方法について説明する。
　図９Ａおよび図９Ｂ～図１４Ａおよび図１４Ｂは、それぞれ図８Ａおよび図８Ｂのショットキーバリアダイオード２の製造工程の一部を示す図である。
　まず、図９Ａおよび図９Ｂに示すように、ｎ+型のＳｉＣ基板９が用意される。次に、ｎ型の不純物を選択的に注入しながらＳｉＣがエピタキシャル成長されて、ＳｉＣ基板９上に第１ドリフト層２１および第２ドリフト層２２をこの順に含むＳｉＣエピタキシャル層１０が形成される。次に、図４Ａおよび図４Ｂと同様の工程を経て、表面注入層１６が形成される。
　次に、図１０Ａおよび図１０Ｂに示すように、前述の図５Ａおよび図５Ｂと同様の工程を経て、トレンチ８が形成される。このとき、各トレンチ８の底部は、第２ドリフト層２２を貫通して、第１ドリフト層２１の深さ方向途中部に至るように形成される。
　次に、図１１Ａおよび図１１Ｂに示すように、前述の図６Ａおよび図６Ｂと同様の工程を経て、ｐ型コラム領域１２と、ｎ型コラム領域１３とが形成される。
　次に、図１２Ａおよび図１２Ｂに示すように、前述の図７Ａおよび図７Ｂと同様の工程を経て、絶縁膜１４が各トレンチ８に埋め込まれる。
　次に、図１３Ａおよび図１３Ｂに示すように、第１表面トレンチ２４を形成すべき領域に選択的に開口を有するハードマスク５１がＳｉＣエピタキシャル層１０上に形成される。次に、ハードマスク５１を介するエッチングにより、第１表面トレンチ２４が形成される。このとき、第１表面トレンチ２４の底部は、第２ドリフト層２２の深さ方向途中部に位置するように形成されてもよいし、第２ドリフト層２２を貫通して、第１ドリフト層２１の深さ方向途中部に至るように形成されてもよい。
　次に、図１４Ａおよび図１４Ｂに示すように、第１表面トレンチ２４の形成時におけるハードマスク５１を利用して、各第１表面トレンチ２４の内面（各第１表面トレンチ２４の側面および底部）にｐ型の不純物が注入される。このとき、ｐ型の不純物は、ＳｉＣエピタキシャル層１０の表面に対して所定の傾斜角度をつけて各第１表面トレンチ２４の内面に注入される。これにより、第１内面注入層２５が形成される。第１内面注入層２５が形成された後、ハードマスク５１が除去される。
　その後、図８Ａおよび図８Ｂに示すように、アノード電極１７がＳｉＣエピタキシャル層１０の表面に形成され、カソード電極１８がＳｉＣ基板９の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード２が形成される。
　以上のように、ショットキーバリアダイオード２によれば、ｎ型コラム領域１３は、ショットキー接合の界面部に、比較的に不純物濃度が低い第２ドリフト層２２を有している。したがって、ＳｉＣエピタキシャル層１０の表面部の不純物濃度を小さくできるので、逆方向電圧印加時にＳｉＣエピタキシャル層１０の表面にかかる電界強度を低減できる。その結果、逆方向電圧印加時におけるリーク電流を低減できる。
　また、ショットキーバリアダイオード２によれば、第１電界緩和領域２３が第２ドリフト層２２に形成されている。第１電界緩和領域２３において、第１内面注入層２５と、第２ドリフト層２２との界面には、ｐｎ接合部が形成されている。したがって、第１内面注入層２５と第２ドリフト層２２との界面（ｐｎ接合部）では、トレンチ８の深さ方向に直交する方向に空乏層が形成される。そのため、ショットキー接合の界面部における電界強度を効果的に緩和できる。
　図１５Ａおよび図１５Ｂは、本発明の一実施形態のショットキーバリアダイオード３の模式的な断面図である。図１５Ａおよび図１５Ｂにおいて、図３Ａおよび図３Ｂおよび図８Ａおよび図８Ｂに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
　図１５Ｂに示すように、ｎ型コラム領域１３には、複数の第２電界緩和領域２６が形成されている。各第２電界緩和領域２６は、ｎ型コラム領域１３の表面に選択的に形成された本発明の第２トレンチの一例としての第２表面トレンチ２７と、第２表面トレンチ２７を取り囲むように、平面視環状に形成されたｐ型の第２内面注入層２８とを含む。
　第２表面トレンチ２７は、トレンチ８のストライプ方向に沿って、互いに間隔を空けて形成されている。第２表面トレンチ２７は、その底部が第２ドリフト層２２の途中部に位置するように、ＳｉＣエピタキシャル層１０の表面から厚さ方向に向かって形成されている。各第２表面トレンチ２７の底部は、第１ドリフト層２１と第２ドリフト層２２との境界を横切って、第１ドリフト層２１内に位置していてもよい。各第２表面トレンチ２７の側面と底部とが交わるエッジ部は、各第２表面トレンチ２７の外方へ向かって湾曲する形状に形成されている。各第２表面トレンチ２７のエッジ部が湾曲状であれば、当該エッジ部に集中する電界を緩和できる。また、各第２表面トレンチ２７は、ストライプ方向と直交する方向に関して、ｎ型コラム領域１３の幅Ｗ２よりも幅狭に形成されており、ｎ型コラム領域１３と各ｐ型コラム領域１２との境界（ｐｎ接合部）から間隔を隔てた位置に配置されている。
　第２内面注入層２８は、第２表面トレンチ２７の内面（側面および底部）に沿って形成されている。より具体的には、各第２内面注入層２８の一方表面および他方表面が、各第２表面トレンチ２７の側面および底面に沿って形成されている。第２内面注入層２８のうち、第２表面トレンチ２７の底部に沿って形成された部分が、第２表面トレンチ２７の側面に沿って形成された部分よりも厚く形成されている。第２内面注入層２８は、第１ドリフト層２１と第２ドリフト層２２との境界を深さ方向に横切るように形成されている。
　本実施形態では、第２内面注入層２８と、不純物濃度が低い第２ドリフト層２２との界面において、ｐｎ接合部が形成されている。したがって、第２内面注入層２８と第２ドリフト層２２との界面（ｐｎ接合部）では、第２表面トレンチ２７の深さ方向に直交する方向に空乏層が形成される。この不純物濃度が低い第２ドリフト層２２と、当該第２ドリフト層２２における空乏層が、当該ショットキー接合の界面部における電界強度の緩和に寄与している。このようにして、第２電界緩和領域２６が形成されている。
　なお、第２電界緩和領域２６のストライプ方向の幅は、前述の表面注入層１６の幅Ｗ４と同一である。また、各第２電界緩和領域２６間の幅は、前述の表面注入層１６間の幅Ｗ５と同一である。
　アノード電極１７は、ＳｉＣエピタキシャル層１０の表面から第２表面トレンチ２７に入り込むように形成されている。第２表面トレンチ２７に入り込んだアノード電極１７は、第２内面注入層２８を介して、第２ドリフト層２２およびｎ型コラム領域１３と電気的に接続されている。アノード電極１７（下層電極１７ａ）は、ｎ型コラム領域１３との間でショットキー接合を形成している。
　次に、ショットキーバリアダイオード３の製造方法について説明する。
　図１６Ａおよび図１６Ｂ～図２１Ａおよび図２１Ｂは、それぞれ図１５Ａおよび図１５Ｂのショットキーバリアダイオード２の製造工程の一部を示す図である。
　まず、図１６Ａおよび図１６Ｂに示すように、ｎ+型のＳｉＣ基板９が用意される。次に、ｎ型の不純物を選択的に注入しながらＳｉＣがエピタキシャル成長されて、ＳｉＣ基板９上に第１ドリフト層２１および第２ドリフト層２２をこの順に含むＳｉＣエピタキシャル層１０が形成される。
　次に、図１７Ａおよび図１７Ｂに示すように、前述の図５Ａおよび図５Ｂと同様の工程を経て、トレンチ８が形成される。このとき、各トレンチ８の底部は、第２ドリフト層２２を貫通して、第１ドリフト層２１の深さ方向途中部に至るように形成される。
　次に、図１８Ａおよび図１８Ｂに示すように、前述の図６Ａおよび図６Ｂと同様の工程を経て、ｐ型コラム領域１２と、ｎ型コラム領域１３とが形成される。
　次に、図１９Ａおよび図１９Ｂに示すように、前述の図７Ａおよび図７Ｂと同様の工程を経て、絶縁膜１４が各トレンチ８に埋め込まれる。
　次に、図２０Ａおよび図２０Ｂに示すように、第２表面トレンチ２７を形成すべき領域に選択的に開口を有するハードマスク５２が形成される。このハードマスク５２を介するエッチングにより、第２表面トレンチ２７が形成される。このとき、第２表面トレンチ２７の底部は、第２ドリフト層２２の深さ方向途中部に位置するように形成されてもよいし、第２ドリフト層２２を貫通して、第１ドリフト層２１の深さ方向途中部に至るように形成されてもよい。
　次に、図２１Ａおよび図２１Ｂに示すように、第２表面トレンチ２７の形成時におけるハードマスク５２を利用して、各第２表面トレンチ２７の内面（各第２表面トレンチ２７の側面および底部）にｐ型の不純物が注入される。このとき、ｐ型の不純物は、ＳｉＣエピタキシャル層１０の表面に対して所定の傾斜角度をつけて各第２表面トレンチ２７の内面に注入される。これにより、第２内面注入層２８が形成される。第２内面注入層２８が形成された後、ハードマスク５２が除去される。
　その後、図１５Ａおよび図１５Ｂに示すように、アノード電極１７がＳｉＣエピタキシャル層１０の表面に形成され、カソード電極１８がＳｉＣ基板９の裏面に形成される。以上の工程を経て、ショットキーバリアダイオード３が形成される。
　以上のように、ショットキーバリアダイオード３によれば、電界緩和領域２６が第２ドリフト層２２に形成されている。第２電界緩和領域２６において、第２内面注入層２８と、第２ドリフト層２２との界面には、ｐｎ接合部が形成されている。したがって、第２内面注入層２８と第２ドリフト層２２との界面（ｐｎ接合部）では、トレンチ８の深さ方向に直交する方向に空乏層が形成される。そのため、ショットキー接合の界面部における電界強度を効果的に緩和できる。
　また、ショットキーバリアダイオード３の構成と、ショットキーバリアダイオード２の構成とを組み合わせることにより、第１電界緩和領域２３および第２電界緩和領域２６を含むショットキーバリアダイオードを得ることができる。このような構成によれば、ショットキー接合の界面部における電界強度の緩和効果をより一層向上させることができる。
　この場合、図２０Ａおよび図２０Ｂの工程において、ハードマスク５２に代えて、第２表面トレンチ２７を形成すべき領域に加えて、第１表面トレンチ２４を形成すべき領域に選択的に開口を有するハードマスクが形成される。次に、当該ハードマスクを介するエッチングにより、第１表面トレンチ２４および第２表面トレンチ２７が形成される。
　次に、図２１Ａおよび図２１Ｂの工程と同様に、当該ハードマスクを利用して、第１表面トレンチ２４および第２表面トレンチ２７の内面にｐ型の不純物が注入される。これにより、第１電界緩和領域２３および第２電界緩和領域２６を形成できる。
　図２２Ａおよび図２２Ｂは、本発明の一実施形態のショットキーバリアダイオード４の模式的な断面図である。図２２Ａおよび図２２Ｂにおいて、図３Ａおよび図３Ｂに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
　ＳｉＣエピタキシャル層１０は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有している。ＳｉＣエピタキシャル層１０の濃度プロファイルは、異なる不純物濃度を有する複数の不純物領域が積層された構成によって形成されていてもよい。本実施形態では、ＳｉＣエピタキシャル層１０が、ｎ+型の高濃度領域４１と、ｎ型の低濃度領域４２とを含む例について説明する。
　高濃度領域４１は、ＳｉＣ基板９よりも低い不純物濃度で、当該ＳｉＣ基板９上に形成されている。高濃度領域４１は、ｐ型コラム領域１２の不純物濃度と同一（同程度）か、またはそれよりも高い不純物濃度（つまり、高濃度領域４１の不純物濃度≧ｐ型コラム領域１２の不純物濃度）を有していることが好ましい。低濃度領域４２は、高濃度領域４１上に形成され、高濃度領域４１の不純物濃度よりも低い不純物濃度を有している。高濃度領域４１の不純物濃度は、たとえば１×１０16ｃｍ-3～１×１０19ｃｍ-3である。一方、低濃度領域４２の不純物濃度は、たとえば５×１０14ｃｍ-3～５×１０17ｃｍ-3である。
　トレンチ８は、その底部が高濃度領域４１の途中部に位置するように形成されている。トレンチ８の底部に沿うｐ型コラム領域１２は、高濃度領域４１内に形成されている。図２２Ａおよび図２２Ｂでは、ｐ型コラム領域１２におけるトレンチ８の側面の一部、エッジ部、および底部に沿って形成された部分が、高濃度領域４１内に形成されている例を示している。ｐ型コラム領域１２は、少なくとも、トレンチ８の底部およびエッジ部に沿って形成された部分が、高濃度領域４１内に形成されていればよい。
　本実施形態におけるｎ型コラム領域１３は、ＳｉＣエピタキシャル層１０の一部としての高濃度領域４１および低濃度領域４２によって構成されている。
　このようなショットキーバリアダイオード４は、図４Ａおよび図４Ｂの工程に代えて、図２３Ａおよび図２３Ｂ～図２５Ａおよび図２５Ｂの工程を実行することにより製造できる。図２３Ａおよび図２３Ｂ～図２５Ａおよび図２５Ｂは、図２２Ａおよび図２２Ｂのショットキーバリアダイオード４の製造工程の一部を示す図である。
　まず、図２３Ａおよび図２３Ｂに示すように、ｎ+型のＳｉＣ基板９が準備される。次に、図２４Ａおよび図２４Ｂに示すように、たとえば、ｎ型の不純物（たとえば、窒素（Ｎ））を選択的に注入しながらＳｉＣをエピタキシャル成長させて、ＳｉＣ基板９上に高濃度領域４１を形成する。
　次に、図２５Ａおよび図２５Ｂに示すように、高濃度領域４１と同一のｎ型の不純物を選択的に注入しながらＳｉＣをエピタキシャル成長させて、高濃度領域４１上に低濃度領域４２を形成する。これにより、高濃度領域４１と、低濃度領域４２とを含むＳｉＣエピタキシャル層１０が形成される。その後、前述の図５Ａおよび図５Ｂ～図７Ａおよび図７Ｂと同様の工程を経て、ショットキーバリアダイオード４が形成される。
　トレンチ８の内面に沿うｐ型コラム領域１２によって形成される電界は、トレンチ８の深さ方向に沿って均一であることが望ましい。しかし、トレンチ８の内面に対する不純物の注入によりｐ型コラム領域１２を形成する場合、トレンチ８の底部に沿うｐ型コラム領域１２の不純物濃度が比較的に高く形成されることがある。
　ここで、ＳｉＣエピタキシャル層１０が一様な不純物濃度で形成されている場合、トレンチ８の底部に沿うｐ型コラム領域１２によって形成される電界が、トレンチ８の側部に沿うｐ型コラム領域１２によって形成される電界よりも高くなる。そのため、トレンチ８の底部およびエッジ部に電界が集中する場合がある。
　ショットキーバリアダイオード４によれば、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有するＳｉＣエピタキシャル層１０が形成されている。そして、トレンチ８の底部に沿うｐ型コラム領域１２は、低濃度領域４２の不純物濃度よりも不純物濃度が高い高濃度領域４１に形成されている。しかも、高濃度領域４１は、ｐ型コラム領域１２の不純物濃度と同一（同程度）か、またはそれよりも高い不純物濃度を有している。
　これにより、高濃度領域４１内におけるｐ型コラム領域１２を、実質的に高濃度領域４１の一部の領域とみなすことができるので、トレンチ８の底部に沿うｐ型コラム領域１２によって形成される電界が高くなることを効果的に抑制することができる。その結果、トレンチ８の底部およびエッジ部におけるｐ型コラム領域１２の不純物濃度が高く形成されたとしても、トレンチ８の底部およびエッジ部における電界集中を効果的に緩和できる。
　さらに、不純物が拡散し難いというＳｉＣの性質を利用することにより、高濃度領域４１および低濃度領域４２の不純物濃度および厚さを正確に制御できる。また、イオン注入後に活性化処理（たとえば、図６Ａおよび図６Ｂにおいて説明したアニール処理）等が実行されても、高濃度領域４１および低濃度領域４２の不純物が、ＳｉＣエピタキシャル層１０内で広く拡散するということがない。これにより、所望の濃度プロファイルを有するＳｉＣエピタキシャル層１０を形成できる。
　むろん、前述の図８Ａおよび図８Ｂの実施形態、および図１５Ａおよび図１５Ｂの実施形態において、図２３Ａおよび図２３Ｂ～図２５Ａおよび図２５Ｂの工程を実行することにより、高濃度領域４１および低濃度領域４２をさらに含むＳｉＣエピタキシャル層１０の構成を採用してもよい。
　以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
　たとえば、前述の各実施形態におけるｐ型コラム領域１２の厚さに関して、各トレンチ８の底部に沿って形成された部分と、各トレンチ８の側面に沿って形成された部分とが、同一厚さであってもよい。
　また、前述の図８Ａおよび図８Ｂの実施形態における第１内面注入層２５の厚さに関して、第１トレンチ２４の底部に沿って形成された部分と第１トレンチ２４の側面に沿って形成された部分とが、同一厚さであってもよい。
　また、前述の図１５Ａおよび図１５Ｂの実施形態における第２内面注入層２８の厚さに関して、第２トレンチ２７の底部に沿って形成された部分と第２トレンチ２７の側面に沿って形成された部分とが、同一厚さであってもよい。
　また、前述の各実施形態では、ＳｉＣエピタキシャル層１０の表面に対して垂直なトレンチ８，２４，２７が形成された例について説明したが、トレンチ８，２４，２７は、開口から底部に向けて開口幅が狭まる断面視台形状（テーパ状）に形成されていてもよい。
　また、前述の各実施形態における図５Ａおよび図５Ｂ、図１０Ａおよび図１０Ｂ、ならびに図１７Ａおよび図１７Ｂの各工程において、トレンチ８の内面にｐ型の不純物を注入した後、アニール処理に先立って、ハードマスク５０を利用して、トレンチ８をさらに掘り下げてもよい。これにより、トレンチ８の底部に注入されたｐ型の不純物が除去されて、その後のアニール処理において、トレンチ８の側面に沿うｐ型コラム領域１２を形成できる。
　また、前述の各実施形態において、各半導体部分の導電型を反転した構成が採用されてもよい。つまり、前述の各実施形態において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
　本発明のショットキーバリアダイオード１～４は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
　その他、請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１４年５月１２日に日本国特許庁に提出された特願２０１４－０９８９１１号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
１　　ショットキーバリアダイオード
２　　ショットキーバリアダイオード
３　　ショットキーバリアダイオード
４　　ショットキーバリアダイオード
６　　ＳｉＣ半導体層
８　　トレンチ
１２　ｐ型コラム領域
１３　ｎ型コラム領域
１４　絶縁膜
１６　表面注入層
１７　アノード電極
２３　第１電界緩和領域
２４　第１表面トレンチ
２５　第１内面注入層
２６　第２電界緩和領域
２７　第２表面トレンチ
２８　第２内面注入層
４１　高濃度領域
Ｗ１　ｐ型コラム領域の幅
Ｗ２　ｎ型コラム領域の幅
Ｗ３　トレンチの幅

Claims (13)

  1. 　第１導電型のＳｉＣからなる半導体層と、
    　前記半導体層に形成された複数のトレンチと、
    　各前記トレンチの内面に沿って形成された第２導電型コラム領域と、
    　隣り合う前記第２導電型コラム領域の間に配置された第１導電型コラム領域と、
    　前記トレンチに埋め込まれた絶縁膜とを含む、半導体装置。
  2. 　前記第２導電型コラム領域は、一方表面および他方表面が前記トレンチの内面に沿うように形成されている、請求項１に記載の半導体装置。
  3. 　前記半導体層の表面に沿う方向に関して、前記第１導電型コラム領域の幅Ｗ２と、前記第１導電型コラム領域の両側の前記第２導電型コラム領域の各幅Ｗ１および前記トレンチの幅Ｗ３とが、式：Ｗ２≦Ｗ１＋Ｗ１＋Ｗ３を満たしている、請求項１または２に記載の半導体装置。
  4. 　前記絶縁膜は、ＳｉＣよりも低い比誘電率を有する材料からなる、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記絶縁膜は、ＳｉＯ2からなる、請求項４に記載の半導体装置。
  6. 　前記半導体層上に配置され、前記第１導電型コラム領域と共にショットキー接合を形成する表面電極を含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第１導電型コラム領域は、前記ショットキー接合の界面部に、当該界面部の下方部よりも不純物濃度が低い低濃度領域を有している、請求項６に記載の半導体装置。
  8. 　前記第１導電型コラム領域の表面部に選択的に形成され、当該表面部の電界強度を緩和するための電界緩和部をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記電界緩和部は、前記第１導電型コラム領域の表面に対する不純物注入によって形成された第２導電型の表面注入層を含む、請求項８に記載の半導体装置。
  10. 　前記電界緩和部は、
    　前記第１導電型コラム領域の表面に選択的に形成された第２トレンチと、
    　前記第２トレンチの内面に対する不純物注入によって形成された第２導電型の内面注入層とを含む、請求項８または９に記載の半導体装置。
  11. 　前記半導体層は、その表面から厚さ方向に向けて不純物濃度が高くなる濃度プロファイルを有しており、
    　前記トレンチの底部に沿う前記第２導電型コラム領域は、前記半導体層の表面部よりも不純物濃度が高い高濃度領域に形成されている、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記高濃度領域の不純物濃度は、前記第２導電型コラム領域の不純物濃度と同一か、またはそれよりも高い、請求項１１に記載の半導体装置。
  13. 　第１導電型のＳｉＣからなる半導体層に複数のトレンチを形成する工程と、
    　前記トレンチの内面に第２導電型不純物を注入することによって、各前記トレンチの内面に沿って第２導電型コラム領域を形成すると共に、隣り合う前記第２導電型コラム領域の間に第１導電型コラム領域を形成する工程と、
    　前記トレンチに絶縁膜を埋め込む工程とを含む、半導体装置の製造方法。
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