CN113054038A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明的半导体装置，包含：由第1导电型的SiC构成的半导体层（6）；形成在所述半导体层的多个沟槽（8）；沿各所述沟槽的内表面而形成的第2导电型柱区域（12）；配置在相邻的所述第2导电型柱区域之间的第1导电型柱区域（13）；以及埋入所述沟槽的绝缘膜（14），通过超结构造，能够提高耐压。也能够进一步包含用于缓冲第1导电型柱区域（13）的表面部的电场强度的电场缓冲部（16）。

Description

半导体装置及半导体装置的制造方法
本申请是如下发明专利申请的分案申请：
发明名称：半导体装置及半导体装置的制造方法；申请日：2015年5月11日；申请号：201580024779.3。
技术领域
本发明涉及SiC半导体装置及其制造方法。
背景技术
专利文献1包含：n＋型的硅衬底；形成在硅衬底上的n型的外延层；形成在外延层的多个沟槽；以及形成在各沟槽的侧面的p型柱（column）。在彼此相邻的p型柱之间形成有n型柱。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2009/0179298号说明书。
发明内容
用于解决课题的方案
本发明的一实施方式提供一种半导体装置，包含：由第1导电型的SiC构成的半导体层；形成在所述半导体层的多个沟槽；沿各所述沟槽的内表面而形成的第2导电型柱区域；配置在相邻的所述第2导电型柱区域之间的第1导电型柱区域；以及埋入所述沟槽的绝缘膜。
该半导体装置能利用例如本发明的一实施方式所涉及的半导体装置的制造方法来制造。该半导体装置的制造方法包括：在由第1导电型的SiC构成的半导体层形成多个沟槽的工序；通过向所述沟槽的内表面注入第2导电型杂质，沿各所述沟槽的内表面形成第2导电型柱区域，并且在相邻的所述第2导电型柱区域之间形成第1导电型柱区域的工序；以及向所述沟槽埋入绝缘膜的工序。
依据本发明的一实施方式的方法，利用向沟槽内表面的杂质注入能形成由第1导电型柱区域及第2导电型柱区域构成的超结构造，因此能提供简单且以低成本达成的半导体装置。
更具体而言，作为在由SiC构成的半导体层形成超结构造的方法，研讨向沟槽埋入第2导电型的SiC的方法和多层外延生长法。多层外延生长法是指持续多个周期一边注入第2导电型的杂质（离子注入）一边使SiC外延生长的方法。在该情况下，在半导体层不形成沟槽而能形成第2导电型的杂质区域。
然而，在向沟槽埋入第2导电型的SiC的制造方法中，存在难以以半导体层的偏离角（off angle）的关系进行SiC的再生长的情况。另一方面，在多层外延生长法的情况下，由于SiC密度比Si（硅）高，所以产生杂质在SiC中难以扩散，另外能以离子注入形成的第2导电型的杂质层会变薄的问题。因此，在使用SiC的情况下，与使用Si的情况相比必须形成更多层的外延层，花费时间和成本。
相对于此，依据本发明的一实施方式的方法，向沟槽的内表面注入第2导电型的杂质。而且，利用该杂质在SiC难以扩散，能利用对杂质的注入条件的调节而容易地控制从沟槽内表面起的柱区域的宽度。在这样形成的第2导电型柱区域与第1导电型柱区域的界面，形成沿沟槽的深度方向的pn结。而且，从该界面（pn结）在与沟槽的深度方向正交的方向形成耗尽层。由此，能形成超结构造。
如以上那样，利用对沟槽内表面的杂质注入而能形成超结构造，因此简单且以低成本完成。而且，在所得到的半导体装置中，利用超结构造，能够提高耐压。
所述第2导电型柱区域的一个表面及另一个表面沿所述沟槽的内表面地形成也可。
在本发明的一实施方式中，也可以关于沿所述半导体层的表面的方向，使所述第1导电型柱区域的宽度W2、所述第1导电型柱区域的两侧的所述第2导电型柱区域的各宽度W1及所述沟槽的宽度W3满足式：W2≤W1＋W1＋W3。
由此，使从与一个第1导电型柱区域的界面延伸的耗尽层和从与另一个第1导电型柱区域的界面延伸的耗尽层为一体，能使第1导电型柱区域的整个区域被耗尽。其结果，能更加良好地达成超结构造带来的耐压提高的效果。
所述绝缘膜也可以由具有比SiC低的介电常数的材料构成。具体而言，所述绝缘膜也可以由SiO2构成。
由此，在半导体层的表面背面之间，能选择性地降低埋入绝缘膜的部分的电容。因而，能作为整体而减少半导体层的表面背面之间的电容。
本发明的一实施方式也可以包括配置在所述半导体层上、与所述第1导电型柱区域一起形成肖特基结的表面电极。即，依据该结构，能提供包含肖特基势垒二极管的半导体装置。
在该情况下，所述第1导电型柱区域也可以在所述肖特基结的界面部，具有杂质浓度比该界面部的下方部低的低浓度区域。
由此，能减少施加反方向电压时施加到半导体层的表面的电场强度。其结果，能减少施加反方向电压时的泄漏电流。
本发明的一实施方式也可以还包括选择性地形成在所述第1导电型柱区域的表面部、用于缓冲该表面部的电场强度的电场缓冲部。
由此，由于第1导电型柱区域中的电场强度得到缓冲，能有效地抑制电场在该第1导电型柱区域集中。
所述电场缓冲部也可以包含利用对所述第1导电型柱区域的表面的杂质注入而形成的第2导电型的表面注入层。
所述电场缓冲部也可以包含：选择性地形成在所述第1导电型柱区域的表面的第2沟槽；以及利用对所述第2沟槽的内表面的杂质注入而形成的第2导电型的内表面注入层。
所述半导体层也可以具有杂质浓度从其表面向厚度方向变高的浓度曲线（profile），沿所述沟槽的底部的所述第2导电型柱区域形成在杂质浓度比所述半导体层的表面部高的高浓度区域。
优先利用沿沟槽的内表面的第2导电型柱区域而形成的电场，沿沟槽的深度方向是均匀的。然而，在利用对沟槽的内表面的杂质的注入而形成第2导电型柱区域的情况下，有时沿沟槽的底部的第2导电型柱区域的杂质浓度会比较高地形成。
在此，在半导体层以同样的杂质浓度形成的情况下，利用沿沟槽的底部的第2导电型柱区域而形成的电场，会变得高于利用沿沟槽的侧部的第2导电型柱区域而形成的电场。因此，存在电场在沟槽的底部及边缘部集中的情况。
因此，依据本发明的一实施方式，由于沿沟槽的底部的第2导电型柱区域形成在杂质浓度比半导体层的表面部高的高浓度区域，所以能有效地抑制利用沿沟槽的底部的第2导电型柱区域而形成的电场变高。由此，即便沟槽的底部及边缘部中的第2导电型柱区域的杂质浓度较高地形成，也能有效地缓冲沟槽的底部及边缘部中的电场集中。
进而，制造工序中，通过利用杂质难以扩散这一SiC的性质，能正确地控制高浓度区域的杂质浓度及厚度。另外，即便在离子注入后执行活化处理等，也不会出现杂质在半导体层内广泛扩散这一情况。由此，能形成具有期望的浓度曲线的半导体层。
在该情况下，所述高浓度区域的杂质浓度优选为与所述第2导电型柱区域的杂质浓度相同，或比它高。
依据该结构，能够将高浓度区域内的第2导电型柱区域实质上视为高浓度区域的一部分。由此，能够更进一步提高沟槽的底部及边缘部中的电场集中的缓冲效果。
附图说明
【图1】图1是本发明的一实施方式的肖特基势垒二极管的示意性的俯视图。
【图2】图2是由图1的虚线II包围的部分的放大图。
【图3】图3A及图3B分别是以图2的切断线IIIa－IIIa及切断线IIIb－IIIb切断所述肖特基势垒二极管时所示出的截面图。
【图4】图4A及图4B是示出图3A及图3B的肖特基势垒二极管的制造工序的一部分的图。
【图5】图5A及图5B是示出图4A及图4B的下一工序的图。
【图6】图6A及图6B是示出图5A及图5B的下一工序的图。
【图7】图7A及图7B是示出图6A及图6B的下一工序的图。
【图8】图8A及图8B是本发明的一实施方式的肖特基势垒二极管的示意性的截面图。
【图9】图9A及图9B是示出图8A及图8B的肖特基势垒二极管的制造工序的一部分的图。
【图10】图10A及图10B是示出图9A及图9B的下一工序的图。
【图11】图11A及图11B是示出图10A及图10B的下一工序的图。
【图12】图12A及图12B是示出图11A及图11B的下一工序的图。
【图13】图13A及图13B是示出图12A及图12B的下一工序的图。
【图14】图14A及图14B是示出图13A及图13B的下一工序的图。
【图15】图15A及图15B是本发明的一实施方式的肖特基势垒二极管的示意性的截面图。
【图16】图16A及图16B是示出图15A及图15B的肖特基势垒二极管的制造工序的一部分的图。
【图17】图17A及图17B是示出图16A及图16B的下一工序的图。
【图18】图18A及图18B是示出图17A及图17B的下一工序的图。
【图19】图19A及图19B是示出图18A及图18B的下一工序的图。
【图20】图20A及图20B是示出图19A及图19B的下一工序的图。
【图21】图21A及图21B是示出图20A及图20B的下一工序的图。
【图22】图22A及图22B是本发明的一实施方式的肖特基势垒二极管的示意性的截面图。
【图23】图23A及图23B是示出图22A及图22B的肖特基势垒二极管的制造工序的一部分的图。
【图24】图24A及图24B是示出图23A及图23B的下一工序的图。
【图25】图25A及图25B是示出图24A及图24B的下一工序的图。
具体实施方式
以下，参照附上的附图，对本发明的实施方式详细地进行说明。
图1是本发明的一实施方式的肖特基势垒二极管1的示意性的俯视图。
关于作为本发明的半导体装置的一个例子的肖特基势垒二极管1，在从法线方向观看其表面的俯视观察（以下，仅称为“俯视观察”。）下，包含四边形状的SiC半导体层6。SiC半导体层6在图1的纸面中的上下左右方向的长度分别为数mm左右。
在SiC半导体层6的内方区域设定有有源区域7。在有源区域7中，俯视观察下，多个沟槽8互相隔开间隔而以条纹状形成。将该沟槽8的形成方向定义为“条纹方向”，以下，进行说明。各沟槽8的条纹方向的两端部形成为角部被切除的弯曲状。以下，参照图2及图3，对有源区域7的构造进一步具体地进行说明。
图2是由图1的虚线II包围的部分的放大图。图3A及图3B分别是以图2的切断线IIIa－IIIa及切断线IIIb－IIIb切断肖特基势垒二极管1时所示出的截面图。
如图3A及图3B所示，SiC半导体层6包含n＋型的SiC衬底9和n型的SiC外延层10。本实施方式中的SiC外延层10作为漂移层而形成。SiC衬底9的厚度为例如50μm～600μm，SiC外延层10的厚度为例如3μm～100μm。另外，SiC衬底9的杂质浓度为例如1×1018cm－3～1×1020cm－3，SiC外延层10的杂质浓度为例如5×1014cm－3～5×1017cm－3。作为n型杂质，能使用例如氮（N）、磷（P）、砷（As）等。
各沟槽8从SiC外延层10的表面向厚度方向形成。各沟槽8的底部位于SiC外延层10的表面与SiC衬底9的表面之间。各沟槽8的侧面与底部相交的边缘部，形成为向各沟槽8的外侧而弯曲的形状，各沟槽8形成为截面观察U字状。如果各沟槽8的边缘部为弯曲状，则能缓冲在该边缘部集中的电场。以包围各沟槽8的方式形成有俯视观察环状的p型柱区域12。
p型柱区域12沿各沟槽8的内表面而形成。更具体而言，p型柱区域12的一个表面及另一个表面沿各沟槽8的侧面及底部而形成，从沟槽8的内表面露出。另外，在本实施方式中，p型柱区域12之中沿各沟槽8的底部而形成的部分，形成为比沿各沟槽8的侧面而形成的部分厚。沿各沟槽8的底部而形成的p型柱区域12的底部，位于各沟槽8的底部和SiC衬底9及SiC外延层10的界面之间。p型柱区域12的杂质浓度为例如5×1014cm－3～5×1017cm－3。作为p型的杂质，能使用例如硼（B）或铝（Al）等。
此外，在本实施方式中，虽然示出了p型柱区域12沿沟槽8的侧面及底部的整体而形成的例子，但是p型柱区域12至少形成在沟槽8的侧面即可，也可以在沟槽8的底部分开，也可以完全不在沟槽8的底部形成。另外，虽然对p型柱区域12从沟槽8的内表面露出的例子进行了说明，但也可以SiC外延层10的一部分被包括于p型柱区域12，该SiC外延层10的一部分从沟槽8的内表面露出。在彼此相邻的p型柱区域12之间，形成有由SiC外延层10的一部分构成的n型柱区域13。
n型柱区域13沿沟槽8的条纹方向而形成。关于与该条纹方向正交的方向，n型柱区域13形成为宽度比p型柱区域12的宽度大。更具体而言，关于与条纹方向正交的方向，n型柱区域13的宽度W2相对于n型柱区域13的两侧的p型柱区域12的各宽度W1及沟槽8的宽度W3，设定为成为W2≤W1＋W1＋W3。p型柱区域12的宽度W1为例如0.2μm～2μm。n型柱区域13的宽度W2为例如0.4μm～4μm。沟槽8的宽度W3为例如1μm～20μm。
在p型柱区域12与SiC外延层10的界面，形成有pn结部。因而，在p型柱区域12与n型柱区域13的界面（pn结部），在与沟槽8的深度方向正交的方向形成有耗尽层。在n型柱区域13的宽度W2满足W2≤W1＋W1＋W3的条件的情况下，能够使从与一个n型柱区域13的界面延伸的耗尽层和从与另一个n型柱区域13的界面延伸的耗尽层在该n型柱区域13互相重合。即，从各n型柱区域13延伸的耗尽层在该n型柱区域13成为一体，n型柱区域13的整个区域被耗尽。这样，在本实施方式中，沿与沟槽8的条纹方向正交的方向，形成有多个超结构造。
如图3A所示，在各沟槽8中埋入有绝缘膜14。绝缘膜14可以埋入沟槽8的一部分，也可以埋入沟槽8内的全部。绝缘膜14优选由具有比SiC低的介电常数的材料构成。作为绝缘膜14的材料，能例示SiO2。依据SiO2，能减少沟槽8中的正极电极17及负极电极18之间的电容，因此能将SiC半导体层6中的正极电极17及负极电极18之间的电容作为整体而减少。
如图2及图3B所示，在各n型柱区域13的表面部，沿条纹方向形成有作为电场缓冲区域的一个例子的多个表面注入层16。表面注入层16是用于缓冲n型柱区域13的表面部中的电场强度的区域。
各表面注入层16形成在n型柱区域13的表面部。关于沟槽8的条纹方向，各表面注入层16互相隔开间隔而形成。各表面注入层16的条纹方向的宽度W4为例如0.5μm～5μm，各表面注入层16之间的宽度W5为例如1μm～10μm。与各表面注入层16的条纹方向正交的方向的宽度均与n型柱区域13的宽度W2相同。
在表面注入层16与n型柱区域13的界面，形成有pn结部。沿该pn结部形成有耗尽层，有助于缓冲电场强度。
在SiC外延层10的表面，形成有作为表面电极的一个例子的正极电极17。正极电极17以覆盖有源区域7的方式形成，并与p型柱区域12、n型柱区域13及表面注入层16电连接。正极电极17具有层叠不同的导电材料的层叠构造。
更具体而言，正极电极17如图3A及图3B所示，包含下层电极17a和上层电极17b。下层电极17a在SiC外延层10的表面、更具体而言在与n型柱区域13之间形成肖特基结。上层电极17b形成在下层电极17a上，在该上层电极17b连接有接合引线等的外部连接布线。作为下层电极17a的导电材料，能例示钛（Ti）、镍（Ni）等。另外，作为上层电极17b的导电材料，能例示铝等。
另一方面，在SiC衬底9的背面，形成有作为背面电极的负极电极18。负极电极18在与SiC衬底9之间形成欧姆接触。这样，在本实施方式中，形成具有超结构造的肖特基势垒二极管1。
肖特基势垒二极管1的动作如下。在对正极电极17未施加电压的状态（＝0V）下，因肖特基障壁而多数载流子即电子的移动受限制，因此不会有电流流动。此时，n型柱区域13的整个区域没有被耗尽也可。依据超结构造，能将n型柱区域13的杂质浓度形成为比较高。在该情况下，p型柱区域12与n型柱区域13的界面中的耗尽层变得难以扩展，但是电子的移动因肖特基障壁而受限制。因而，即便n型柱区域13的整个区域没有被耗尽，也不会有电流流动。
若对正极电极17施加比肖特基障壁高的正方向电压，则多数载流子即电子从负极电极18向正极电极17移动，有电流流动。
另一方面，若对正极电极17施加反方向电压，则耗尽层从p型柱区域12及n型柱区域13之间的各界面（各pn结部）延伸，n型柱区域13的整个区域会被耗尽。由此，从正极电极17到负极电极18的电流路径被关闭。因此，多数载流子即电子不能在正极电极17及负极电极18之间移动，因此不会有电流流动。
接着，对肖特基势垒二极管1的制造方法进行说明。
图4A及图4B～图7A及图7B分别是示出图3A及图3B的肖特基势垒二极管1的制造工序的一部分的图。
首先，如图4A及图4B所示，准备n＋型的SiC衬底9。接着，一边注入n型的杂质一边SiC外延生长，在SiC衬底9上形成n型的SiC外延层10。由此，形成包含SiC衬底9及SiC外延层10的SiC半导体层6。
接着，在SiC外延层10上形成有在应该形成表面注入层16的区域选择性地具有开口的离子注入掩模（未图示）。接着，经由该离子注入掩模，向SiC外延层10的表面部注入p型的杂质。由此，形成表面注入层16。此时，沿与以下一工序形成的沟槽8的形成方向（即，沟槽8的条纹方向）正交的方向，以条纹状形成多个表面注入层16（也一并参照图2）。在形成表面注入层16后，除去离子注入掩模。
接着，如图5A及图5B所示，在SiC外延层10上形成有在应该形成沟槽8的区域选择性地具有开口的硬掩模50。接着，利用经由硬掩模50的蚀刻，沿与多个表面注入层16正交的方向形成多个条纹状的沟槽8。
接着，如图6A及图6B所示，利用形成沟槽8时的硬掩模50，向各沟槽8的内表面（各沟槽8的侧面及底部）注入p型的杂质（例如，铝）。p型的杂质相对于SiC外延层10的表面以既定的倾斜角度向各沟槽8的内表面注入。p型的杂质的注入条件为例如注入能量为30keV～1200keV，剂量为1×1010cm－2～1×1013cm－2。对于沟槽8的内表面的p型杂质的注入，可以为仅执行1次该p型的杂质的注入的1阶段注入，也可以为进行多次的多阶段注入。在向各沟槽8的内表面注入p型的杂质后，除去硬掩模50。
接着，在1500℃～2000℃的温度下执行退火处理。由此，p型的杂质被活化，形成p型柱区域12和n型柱区域13。
接着，如图7A及图7B所示，例如通过CVD法，掩埋回各沟槽8，以覆盖SiC外延层10的表面的方式形成绝缘膜14（在本实施方式中，SiO2膜）。接着，绝缘膜14的不需要的部分经回蚀刻而被除去。由此，绝缘膜14埋入于各沟槽8。
其后，如图3A及图3B所示，在SiC外延层10的表面形成正极电极17（下层电极17a及上层电极17b），在SiC衬底9的背面形成负极电极18。经过以上的工序，形成肖特基势垒二极管1。
依据以上的方法，通过对沟槽8内表面的杂质注入能形成由p型柱区域12及n型柱区域13构成的超结构造，因此能提供简单且以低成本达成的肖特基势垒二极管1。
更具体而言，作为在SiC半导体层6形成超结构造的方法，已知例如向沟槽8埋入p型的SiC的方法、和多层外延生长法。所谓多层外延生长法，是持续多个周期一边注入p型的杂质一边使SiC外延生长的制法。在该情况下，在SiC半导体层6（SiC外延层10）不形成沟槽8，而能形成p型的杂质区域。
然而，在向沟槽8埋入p型的SiC的制造方法中，存在难以以SiC半导体层6（SiC外延层10）的偏离角（off angle）的关系进行SiC的再生长的情况。另一方面，在多层外延生长法的情况下，由于SiC密度比Si（硅）高，所以产生杂质在SiC中难以扩散，另外能以离子注入形成的第2导电型的杂质层变薄这一问题。因此，使用SiC衬底9的情况与使用Si衬底的情况相比，必须形成更多层的外延层，会花费时间和成本。
相对于此，依据本实施方式的方法，向沟槽8的内表面注入p型的杂质。而且，利用该杂质在SiC难以扩散，能利用对p型的杂质的注入条件的调节而容易地控制从沟槽8内表面起的p型柱区域12的宽度W1。在如此形成的p型柱区域12与n型柱区域13的界面，形成沿沟槽8的深度方向的pn结。而且，从该界面（pn结）沿与沟槽8的深度方向正交的方向形成耗尽层。这样处理，能形成由p型柱区域12及n型柱区域13构成的超结构造，所以能够提高耐压。
另外，在肖特基势垒二极管1中，关于与沟槽8的条纹方向正交的方向，n型柱区域13的宽度W2相对于n型柱区域13的两侧的p型柱区域12的各宽度W1及沟槽8的宽度W3，设定为成为W2≤W1＋W1＋W3。由此，将从与一个n型柱区域13的界面延伸的耗尽层和从与另一个n型柱区域13的界面延伸的耗尽层设为一体，能使该n型柱区域13的整个区域被耗尽。由此，能使n型柱区域13（SiC外延层10）中的电场强度均匀。其结果，能更加良好地达成超结构造带来的耐压提高的效果。
图8A及图8B是本发明的一实施方式的肖特基势垒二极管2的示意性的截面图。在图8A及图8B中，对于与图3A及图3B所示的各部分相当的部分，标注与对这些各部分标注的参照标号相同的参照标号，省略其说明。
如图8A及图8B所示，本实施方式的肖特基势垒二极管2中的SiC外延层10包含：n型的第1漂移层21；以及在第1漂移层21上与该第1漂移层21相比以低浓度形成的作为本发明的低浓度区域的一个例子的n－型的第2漂移层22。第1漂移层21的杂质浓度为例如5×1014cm－3～5×1017cm－3，第2漂移层22的杂质浓度为例如1×1014cm－3～1×1017cm－3。即，本实施方式中的n型柱区域13成为包含第1漂移层21及第2漂移层22的结构。
在SiC外延层10形成有多个第1电场缓冲区域23。各第1电场缓冲区域23包含：第1表面沟槽24；以及以包围各第1表面沟槽24的方式以俯视观察环状形成的p型的第1内表面注入层25。此外，在本实施方式中，前述的沟槽8及p型柱区域12形成在第1表面沟槽24的下方部。
各第1表面沟槽24以使其底部位于第2漂移层22的中途部分的方式，从SiC外延层10的表面向厚度方向形成。各第1表面沟槽24也可以使其底部横切第1漂移层21与第2漂移层22的边界，位于第1漂移层21内。各第1表面沟槽24的侧面与底部相交的边缘部，形成为向各第1表面沟槽24的外侧弯曲的形状。如果各第1表面沟槽24的边缘部为弯曲状，则能缓冲在该边缘部集中的电场。
关于与沟槽8的条纹方向正交的方向，第1表面沟槽24形成为宽度比沟槽8的宽度大。更具体而言，第1表面沟槽24具有以覆盖沟槽8及p型柱区域12的整个区域的方式形成、横切p型柱区域12及n型柱区域13的边界（pn结部）的重叠（overlap）部。
第1内表面注入层25沿第1表面沟槽24的内表面（侧面及底部）而形成。更具体而言，第1内表面注入层25的一个表面及另一个表面沿各第1表面沟槽24的侧面及底面而形成。更具体而言，在本实施方式中，第1内表面注入层25之中沿第1表面沟槽24的底部而形成的部分，形成为比沿第1表面沟槽24的侧面而形成的部分厚。第1内表面注入层25以沿条纹方向横切p型柱区域12及n型柱区域13的边界（pn结部）的方式，且以沿深度方向横切第1漂移层21与第2漂移层22的边界的方式形成。这样处理，形成第1电场缓冲区域23。
在本实施方式中，在第1内表面注入层25与杂质浓度低的第2漂移层22的界面形成有pn结部。因而，在第1内表面注入层25与第2漂移层22的界面（pn结部），在与第1表面沟槽24的深度方向正交的方向形成耗尽层。该杂质浓度低的第2漂移层22和该第2漂移层22中的耗尽层，有助于缓冲该肖特基结的界面部中的电场强度。
沟槽8以从第1表面沟槽24的底部向厚度方向贯通第1内表面注入层25的方式形成。另外，p型柱区域12以使其上部与第1内表面注入层25相接的方式形成。
本实施方式中的表面注入层16的底部位于第2漂移层22的中途部分。表面注入层16的底部也可以横切第1漂移层21与第2漂移层22的边界，位于第1漂移层21内。
正极电极17以从SiC外延层10的表面进入第1表面沟槽24的方式形成。进入第1表面沟槽24的正极电极17经由第1内表面注入层25，与第2漂移层22、p型柱区域12及n型柱区域13电连接。正极电极17（下层电极17a）在与n型柱区域13之间形成肖特基结。
接着，对肖特基势垒二极管2的制造方法进行说明。
图9A及图9B～图14A及图14B分别是示出图8A及图8B的肖特基势垒二极管2的制造工序的一部分的图。
首先，如图9A及图9B所示，准备n＋型的SiC衬底9。接着，一边选择性地注入n型的杂质一边使SiC外延生长，在SiC衬底9上形成依次包含第1漂移层21及第2漂移层22的SiC外延层10。接着，经过与图4A及图4B同样的工序，形成表面注入层16。
接着，如图10A及图10B所示，经过与前述的图5A及图5B同样的工序，形成沟槽8。此时，各沟槽8的底部贯通第2漂移层22而达到第1漂移层21的深度方向中途部分地形成。
接着，如图11A及图11B所示，经过与前述的图6A及图6B同样的工序，形成p型柱区域12和n型柱区域13。
接着，如图12A及图12B所示，经过与前述的图7A及图7B同样的工序，向各沟槽8埋入绝缘膜14。
接着，如图13A及图13B所示，在SiC外延层10上形成在应该形成第1表面沟槽24的区域选择性地具有开口的硬掩模51。接着，通过经由硬掩模51的蚀刻，形成第1表面沟槽24。此时，第1表面沟槽24的底部可以形成为位于第2漂移层22的深度方向中途部分，也可以贯通第2漂移层22而达到第1漂移层21的深度方向中途部分地形成。
接着，如图14A及图14B所示，利用形成第1表面沟槽24时的硬掩模51，向各第1表面沟槽24的内表面（各第1表面沟槽24的侧面及底部）注入p型的杂质。此时，p型的杂质相对于SiC外延层10的表面以既定的倾斜角度向各第1表面沟槽24的内表面注入。由此，形成第1内表面注入层25。在形成第1内表面注入层25后，除去硬掩模51。
其后，如图8A及图8B所示，正极电极17形成在SiC外延层10的表面，负极电极18形成在SiC衬底9的背面。经过以上的工序，形成肖特基势垒二极管2。
如以上那样，依据肖特基势垒二极管2，n型柱区域13在肖特基结的界面部具有杂质浓度较低的第2漂移层22。因而，能够减小SiC外延层10的表面部的杂质浓度，因此能够减少施加反方向电压时施加到SiC外延层10的表面的电场强度。其结果，能减少施加反方向电压时的泄漏电流。
另外，依据肖特基势垒二极管2，在第2漂移层22形成第1电场缓冲区域23。在第1电场缓冲区域23，在第1内表面注入层25与第2漂移层22的界面形成有pn结部。因而，在第1内表面注入层25与第2漂移层22的界面（pn结部），在与沟槽8的深度方向正交的方向形成有耗尽层。因此，能有效地缓冲肖特基结的界面部的电场强度。
图15A及图15B是本发明的一实施方式的肖特基势垒二极管3的示意性的截面图。在图15A及图15B中，对于与图3A及图3B及图8A及图8B所示的各部分相当的部分，标注与对这些各部分标注的参照标号相同的参照标号，省略其说明。
如图15B所示，在n型柱区域13形成有多个第2电场缓冲区域26。各第2电场缓冲区域26包含：选择性地形成在n型柱区域13的表面的作为本发明的第2沟槽的一个例子的第2表面沟槽27；以及以包围第2表面沟槽27的方式、以俯视观察环状形成的p型的第2内表面注入层28。
第2表面沟槽27沿沟槽8的条纹方向互相隔开间隔而形成。第2表面沟槽27以使其底部位于第2漂移层22的中途部分的方式，从SiC外延层10的表面向厚度方向形成。各第2表面沟槽27的底部也可以横切第1漂移层21与第2漂移层22的边界，位于第1漂移层21内。各第2表面沟槽27的侧面与底部相交的边缘部，形成为向各第2表面沟槽27的外侧而弯曲的形状。如果各第2表面沟槽27的边缘部为弯曲状，则能缓冲在该边缘部集中的电场。另外，关于与条纹方向正交的方向，各第2表面沟槽27形成为宽度比n型柱区域13的宽度W2窄，配置在与n型柱区域13和各p型柱区域12的边界（pn结部）隔着间隔的位置。
第2内表面注入层28沿第2表面沟槽27的内表面（侧面及底部）而形成。更具体而言，各第2内表面注入层28的一个表面及另一个表面沿各第2表面沟槽27的侧面及底面而形成。第2内表面注入层28之中沿第2表面沟槽27的底部而形成的部分，形成为比沿第2表面沟槽27的侧面而形成的部分厚。第2内表面注入层28以在深度方向横切第1漂移层21与第2漂移层22的边界的方式形成。
在本实施方式中，在第2内表面注入层28与杂质浓度低的第2漂移层22的界面形成有pn结部。因而，在第2内表面注入层28与第2漂移层22的界面（pn结部），在与第2表面沟槽27的深度方向正交的方向形成有耗尽层。该杂质浓度低的第2漂移层22和该第2漂移层22中的耗尽层，有助于缓冲该肖特基结的界面部中的电场强度。这样处理，形成第2电场缓冲区域26。
此外，第2电场缓冲区域26的条纹方向的宽度与前述的表面注入层16的宽度W4相同。另外，各第2电场缓冲区域26之间的宽度与前述的表面注入层16之间的宽度W5相同。
正极电极17以从SiC外延层10的表面进入第2表面沟槽27的方式形成。进入第2表面沟槽27的正极电极17经由第2内表面注入层28，与第2漂移层22及n型柱区域13电连接。正极电极17（下层电极17a）在与n型柱区域13之间形成肖特基结。
接着，对肖特基势垒二极管3的制造方法进行说明。
图16A及图16B～图21A及图21B分别是示出图15A及图15B的肖特基势垒二极管2的制造工序的一部分的图。
首先，如图16A及图16B所示，准备n＋型的SiC衬底9。接着，一边选择性地注入n型的杂质一边使SiC外延生长，在SiC衬底9上形成将第1漂移层21及第2漂移层22按此顺序包含的SiC外延层10。
接着，如图17A及图17B所示，经过与前述的图5A及图5B同样的工序，形成沟槽8。此时，各沟槽8的底部贯通第2漂移层22而达到第1漂移层21的深度方向中途部分地形成。
接着，如图18A及图18B所示，经过与前述的图6A及图6B同样的工序，形成p型柱区域12和n型柱区域13。
接着，如图19A及图19B所示，经过与前述的图7A及图7B同样的工序，向各沟槽8埋入绝缘膜14。
接着，如图20A及图20B所示，形成在应该形成第2表面沟槽27的区域选择性地具有开口的硬掩模52。通过经由该硬掩模52的蚀刻，形成第2表面沟槽27。此时，第2表面沟槽27的底部可以以位于第2漂移层22的深度方向中途部分的方式形成，也可以贯通第2漂移层22而达到第1漂移层21的深度方向中途部分地形成。
接着，如图21A及图21B所示，利用形成第2表面沟槽27时的硬掩模52，向各第2表面沟槽27的内表面（各第2表面沟槽27的侧面及底部）注入p型的杂质。此时，p型的杂质相对于SiC外延层10的表面以既定的倾斜角度向各第2表面沟槽27的内表面注入。由此，形成第2内表面注入层28。在形成第2内表面注入层28后，除去硬掩模52。
其后，如图15A及图15B所示，正极电极17形成在SiC外延层10的表面，负极电极18形成在SiC衬底9的背面。经过以上的工序，形成肖特基势垒二极管3。
如以上那样，依据肖特基势垒二极管3，电场缓冲区域26形成在第2漂移层22。在第2电场缓冲区域26中，在第2内表面注入层28与第2漂移层22的界面形成有pn结部。因此，在第2内表面注入层28与第2漂移层22的界面（pn结部），在与沟槽8的深度方向正交的方向形成有耗尽层。因此，能有效地缓冲肖特基结的界面部中的电场强度。
另外，通过组合肖特基势垒二极管3的结构与肖特基势垒二极管2的结构，能够得到包含第1电场缓冲区域23及第2电场缓冲区域26的肖特基势垒二极管。依据这样的构成，能够更进一步提高肖特基结的界面部中的电场强度的缓冲效果。
在该情况下，在图20A及图20B的工序中，取代硬掩模52，形成不仅在应该形成第2表面沟槽27的区域，而且在应该形成第1表面沟槽24的区域选择性地具有开口的硬掩模。接着，通过经由该硬掩模的蚀刻，形成第1表面沟槽24及第2表面沟槽27。
接着，与图21A及图21B的工序同样，利用该硬掩模，向第1表面沟槽24及第2表面沟槽27的内表面注入p型的杂质。由此，能形成第1电场缓冲区域23及第2电场缓冲区域26。
图22A及图22B是本发明的一实施方式的肖特基势垒二极管4的示意性的截面图。在图22A及图22B中，对于与图3A及图3B所示的各部分相当的部分，标注与对这些各部分标注的参照标号相同的参照标号，省略其说明。
SiC外延层10具有杂质浓度从其表面向厚度方向变高的浓度曲线。SiC外延层10的浓度曲线也可以利用层叠具有不同的杂质浓度的多个杂质区域的结构来形成。在本实施方式中，对SiC外延层10包含n＋型的高浓度区域41和n型的低浓度区域42的例子进行说明。
高浓度区域41以比SiC衬底9低的杂质浓度形成在该SiC衬底9上。高浓度区域41优选具有与p型柱区域12的杂质浓度相同（同程度）、或比它高的杂质浓度（即，高浓度区域41的杂质浓度≥p型柱区域12的杂质浓度）。低浓度区域42形成在高浓度区域41上，具有比高浓度区域41的杂质浓度低的杂质浓度。高浓度区域41的杂质浓度为例如1×1016cm－3～1×1019cm－3。另一方面，低浓度区域42的杂质浓度为例如5×1014cm－3～5×1017cm－3。
沟槽8以其底部位于高浓度区域41的中途部分的方式形成。沿沟槽8的底部的p型柱区域12，形成在高浓度区域41内。在图22A及图22B中，示出了p型柱区域12中的沿沟槽8的侧面的一部分、边缘部及底部而形成的部分，形成在高浓度区域41内的例子。p型柱区域12至少沿沟槽8的底部及边缘部而形成的部分形成在高浓度区域41内即可。
本实施方式中的n型柱区域13通过作为SiC外延层10的一部分的高浓度区域41及低浓度区域42而构成。
这样的肖特基势垒二极管4，能通过代替图4A及图4B的工序、执行图23A及图23B～图25A及图25B的工序来制造。图23A及图23B～图25A及图25B是示出图22A及图22B的肖特基势垒二极管4的制造工序的一部分的图。
首先，如图23A及图23B所示，准备n＋型的SiC衬底9。接着，如图24A及图24B所示，例如，一边选择性地注入n型的杂质（例如，氮（N））一边使SiC外延生长，在SiC衬底9上形成高浓度区域41。
接着，如图25A及图25B所示，一边选择性地注入与高浓度区域41相同的n型的杂质一边使SiC外延生长，在高浓度区域41上形成低浓度区域42。由此，形成包含高浓度区域41和低浓度区域42的SiC外延层10。其后，经过与前述的图5A及图5B～图7A及图7B同样的工序，形成肖特基势垒二极管4。
优选利用沿沟槽8的内表面的p型柱区域12而形成的电场，沿沟槽8的深度方向是均匀的。然而，在通过对沟槽8的内表面的杂质的注入而形成p型柱区域12的情况下，有时沿沟槽8的底部的p型柱区域12的杂质浓度比较高地形成。
在此，在SiC外延层10以同样的杂质浓度形成的情况下，利用沿沟槽8的底部的p型柱区域12而形成的电场会变得高于利用沿沟槽8的侧部的p型柱区域12而形成的电场。因此，存在电场在沟槽8的底部及边缘部集中的情况。
依据肖特基势垒二极管4，形成具有杂质浓度从其表面向厚度方向变高的浓度曲线的SiC外延层10。而且，沿沟槽8的底部的p型柱区域12，形成在杂质浓度比低浓度区域42的杂质浓度高的高浓度区域41。而且，高浓度区域41具有与p型柱区域12的杂质浓度相同（同程度）、或比它高的杂质浓度。
由此，能够将高浓度区域41内的p型柱区域12实质上视为高浓度区域41的一部分的区域，因此能够有效地抑制利用沿沟槽8的底部的p型柱区域12而形成的电场变高。其结果，即便沟槽8的底部及边缘部中的p型柱区域12的杂质浓度较高地形成，也能有效地缓冲沟槽8的底部及边缘部中的电场集中。
进而，通过利用杂质难以扩散这一SiC的性质，能正确地控制高浓度区域41及低浓度区域42的杂质浓度及厚度。另外，即便在离子注入后执行活化处理（例如，图6A及图6B中说明的退火处理）等，高浓度区域41及低浓度区域42的杂质也不会在SiC外延层10内广泛扩散。由此，能形成具有期望的浓度曲线的SiC外延层10。
当然，在前述的图8A及图8B的实施方式以及图15A及图15B的实施方式中，也可以通过执行图23A及图23B～图25A及图25B的工序，采用进一步包含高浓度区域41及低浓度区域42的SiC外延层10的结构。
以上，对本发明的实施方式进行了说明，但是本发明进一步也能用其他方式实施。
例如，关于前述的各实施方式中的p型柱区域12的厚度，沿各沟槽8的底部而形成的部分和沿各沟槽8的侧面而形成的部分，也可为相同厚度。
另外，关于前述的图8A及图8B的实施方式中的第1内表面注入层25的厚度，沿第1沟槽24的底部而形成的部分和沿第1沟槽24的侧面而形成的部分，也可为相同厚度。
另外，关于前述的图15A及图15B的实施方式中的第2内表面注入层28的厚度，沿第2沟槽27的底部而形成的部分和沿第2沟槽27的侧面而形成的部分，也可为相同厚度。
另外，在前述的各实施方式中，关于形成对于SiC外延层10的表面垂直的沟槽8、24、27的例子进行了说明，但是沟槽8、24、27也可以形成为开口宽度从开口向底部变窄的截面观察梯形状（锥状）。
另外，在前述的各实施方式中的图5A及图5B、图10A及图10B、以及图17A及图17B的各工序中，也可以在沟槽8的内表面注入p型的杂质后，进行退火处理之前，利用硬掩模50，进一步下挖沟槽8。由此，除去注入到沟槽8的底部的p型的杂质，在其后的退火处理中，能形成沿沟槽8的侧面的p型柱区域12。
另外，在前述的各实施方式中，也可以采用反转各半导体部分的导电型的结构。即，在前述的各实施方式中，也可以p型的部分为n型，n型的部分为p型。
本发明的肖特基势垒二极管1～4能够装入构成用于驱动作为例如电气汽车（包括混合型车）、电车、产业用机器人等的动力源而利用的电动马达的驱动电路的变换器电路所使用的功率模块。另外，也能装入用于将太阳电池、风力发电机及其他的发电装置（特别是自家发电装置）产生的电力以与商用电源的电力匹配的方式进行转换的变换器电路的功率模块。
此外，能在权利要求书所记载的事项的范围内实施各种各样的设计变更。
本申请对应于2014年5月12日向日本国专利厅提出的特愿2014－098911号，该申请的全部公开在此通过引用而被加入。
标号说明
1　肖特基势垒二极管；2　肖特基势垒二极管；3　肖特基势垒二极管；4　肖特基势垒二极管；6　SiC半导体层；8　沟槽；12　p型柱区域；13　n型柱区域；14　绝缘膜；16表面注入层；17　正极电极；23　第1电场缓冲区域；24　第1表面沟槽；25　第1内表面注入层；26　第2电场缓冲区域；27　第2表面沟槽；28　第2内表面注入层；41　高浓度区域；W1p型柱区域的宽度；W2　n型柱区域的宽度；W3　沟槽的宽度。

Claims (15)

1.一种半导体装置，包含：
由第1导电型的SiC构成的半导体层；
形成在所述半导体层的多个沟槽；
沿各所述沟槽地形成在所述半导体层内的多个第2导电型柱区域；
形成在彼此相邻的所述多个第2导电型柱区域之间的第1导电型柱区域；
第2导电型的多个表面注入层，具有比各所述沟槽更浅的深度，且以与彼此相邻的所述多个第2导电型柱区域连接的方式在所述第1导电型柱区域的表面部彼此隔着间隔而形成；以及
埋入各所述沟槽的绝缘膜。
2.如权利要求1所述的半导体装置，其中，
所述多个沟槽及所述第1导电型柱区域以条纹状形成，
所述第2导电型柱区域的一个表面及另一个表面沿条纹状的所述沟槽的两侧地形成在所述半导体层内，
在所述半导体层的俯视观察下，所述第2导电型的多个所述表面注入层部分切断所述第1导电型柱区域的表面部。
3.如权利要求1或2所述的半导体装置，其中，关于沿所述半导体层的表面的方向，所述第1导电型柱区域的宽度W2、所述第1导电型柱区域的两侧的所述第2导电型柱区域的各宽度W1及所述沟槽的宽度W3满足式：W2≤W1＋W1＋W3。
4.如权利要求1或2所述的半导体装置，其中，所述绝缘膜由具有比SiC低的介电常数的材料构成。
5.如权利要求4所述的半导体装置，其中，所述绝缘膜由SiO2构成。
6.如权利要求1、2或5所述的半导体装置，其中包含：表面电极，配置在所述半导体层上，与所述第1导电型柱区域一起形成肖特基结。
7.如权利要求6所述的半导体装置，其中，所述第1导电型柱区域在所述肖特基结的界面部具有杂质浓度比该界面部的下方部低的低浓度区域。
8.如权利要求1、2或5所述的半导体装置，其中，所述表面注入层，形成有缓冲所述第1导电型柱区域的表面部的电场强度的电场缓冲部。
9.如权利要求1、2或5所述的半导体装置，其中，在所述半导体层的俯视观察下，所述表面注入层的宽度W4小于相邻的所述表面注入层之间的宽度W5。
10.如权利要求1、2或5所述的半导体装置，其中，
所述半导体层具有杂质浓度从其表面向厚度方向变高的浓度曲线，
沿所述沟槽的底部的所述第2导电型柱区域，形成在杂质浓度比所述半导体层的表面部高的高浓度区域。
11.如权利要求10所述的半导体装置，其中，所述高浓度区域的杂质浓度与所述第2导电型柱区域的杂质浓度相同、或比它高。
12.如权利要求1所述的半导体装置，其中，所述第2导电型的多个表面注入层的分别朝向相邻的所述第2导电型柱区域的两端面分别与相邻的所述第2导电型柱区域直接接触。
13.如权利要求2所述的半导体装置，其中，关于条纹状的所述沟槽的长度，端部的所述沟槽的长度比中央部的所述沟槽的长度短。
14.一种半导体装置的制造方法，包括：
在由第1导电型的SiC构成的半导体层以条纹状形成多个沟槽的工序；
通过向各所述沟槽的内表面注入第2导电型杂质，在所述半导体层形成各自沿各所述沟槽的多个第2导电型柱区域，并且在彼此相邻的所述多个第2导电型柱区域之间形成第1导电型柱区域的工序；
通过向所述第1导电型柱区域的表面部中的比各所述沟槽更浅的区域、以与彼此相邻的所述多个第2导电型柱区域连接的方式隔着间隔注入第2导电型杂质，形成第2导电型的多个表面注入层的工序；以及
向各所述沟槽埋入绝缘膜的工序，
在所述半导体层的俯视观察下，所述第2导电型的多个表面注入层部分切断所述第1导电型柱区域的表面部。
15.如权利要求14所述的半导体装置的制造方法，其中，所述第2导电型的多个表面注入层的分别朝向相邻的所述第2导电型柱区域的两端面分别与相邻的所述第2导电型柱区域直接接触。
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