CN101964357A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置及半导体装置的制造方法。所述半导体装置包括：由SiC构成的半导体层、和与所述半导体层的一个面直接接合的金属层，在所述半导体层的一侧的表层部分，形成有碳浓度比另一侧的表层部分高的高碳浓度层。而所述半导体装置的制造方法包括：通过热处理，在由SiC构成的半导体层的一面侧的表层部分，形成碳浓度比另一面侧的表层部分高的高碳浓度层的工序；和将金属与所述高碳浓度层直接接合的工序。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及使用了SiC的半导体装置及其制造方法。
背景技术
近年来，作为实现高耐压、低导通电阻的新生代功率器件材料，对SiC(silicon carbide：碳化硅)的使用进行了研究。
作为用于实现功率器件的精细化及导通电阻的降低的构造，公知有沟槽栅极构造(例如，特开2007-258465号公报)。
在特开2007-258465号公报所公开的半导体装置中，为了形成与由SiC构成的源极区域电连接的源电极，首先，在源极区域形成镍(Ni)膜，然后，以1000℃对该Ni膜退火5分钟。由此，形成镍硅化物层。然后，例如层叠由铝(Al)构成的金属层，形成布线电极。这样，形成了源电极。
但是，对于如以往的方法那样，在SiC上形成镍硅化物层，并对该镍硅化物层层叠Al等金属层的方法而言，硅化物时残留在SiC中的碳(C)，会析出到镍硅化物层与金属层的界面附近。因此，在该界面附近，形成含有很多C的碳层。而且，由于碳层相对镍硅化物层缺乏密接性，所以有可能在镍硅化物层与碳层之间产生层剥离。这种层剥离在形成VDMISFET(Vertical Double-diffused Metal Insulator Semiconductor Field Effect Transistor)、SBD(Schottky Barrier Diode)的背面电极时等容易发生。
另一方面，通过在堆积Al之前除去碳层，可以防止层剥离。但是，由于额外需要除去碳层的工序，所以工序数增加，制造成本提高。
发明内容
本发明的目的在于，提供一种在抑制制造成本增加的同时、能够提高与SiC基板的一个面直接接合的金属层的连接可靠性，并且能够确保金属层相对SiC基板的欧姆接合的半导体装置及其制造方法。
本发明的一个方面涉及的半导体装置，包括：由SiC构成的半导体层、和与所述半导体层的一个面直接接合的金属层，在所述半导体层的一侧的表层部分，形成有比碳浓度比另一侧的表层部分高的高碳浓度层。
根据该构成，由于金属层与由SiC构成的半导体层的一个面直接接合，所以在半导体层与金属层之间未夹设有硅化物层、碳层。因此，可以防止半导体层与金属层之间的层剥离。其结果，能够提高金属层与半导体层的连接可靠性。
而且，在半导体基板的一侧的表层部分，形成有碳浓度比另一侧的表层部分高的高碳浓度层。因此，与隔着硅化物层使SiC和金属接合的情况同样，能够使金属层与半导体层欧姆接合。
并且，这样的半导体装置例如能够通过本发明的半导体装置的制造方法进行制造。即，可以通过包含下述工序的半导体装置的制造方法进行制造，所述工序是指：通过热处理，在由SiC构成的半导体层的一个面侧的表层部分，形成碳浓度比另一面侧的表层部分高的高碳浓度层的工序；和将金属与所述高碳浓度层直接接合的工序。
根据该方法，在半导体层的一侧的表层部分形成高碳浓度层，并对该高碳浓度层直接接合金属而形成了金属层。由于在半导体层的一个面上没有形成硅化物层，所以不需要执行用于将硅化物层上的碳层除去的工序。因此，可以抑制工序数的增加。其结果，能够抑制制造成本的增加。
另外，本发明的其他方面涉及的半导体装置包括：由SiC构成的半导体层、和与所述半导体层的一个面直接接合的金属层，在所述半导体层的一侧的表层部分，形成有结合能高于SiC固有的结合能的高能量层。
根据该构成，由于金属层与由SiC构成的半导体层的一个面直接接合，所以在半导体层与金属层之间未夹设有硅化物层、碳层。因此，可以防止半导体层与金属层之间的层剥离。其结果，能够提高金属层与半导体层的连接可靠性。
而且，在半导体基板的一侧的表层部分，形成有结合能高于SiC固有的结合能的高能量层。因此，与隔着硅化物层使SiC和金属接合的情况同样，能够使金属层与半导体层欧姆接合。
并且，在本发明的半导体装置中，所述半导体层可以包括：杂质浓度相对高的半导体基板、和在所述半导体基板的表面形成的杂质浓度相对低的外延层。该情况下，所述高碳浓度层可以形成在所述半导体基板的背面侧的表层部分。
在该构成中，由于高碳浓度层形成在杂质浓度相对高的半导体基板，所以能够以低的电阻值将金属层与半导体基板欧姆接合。
另外，优选半导体基板的杂质浓度为1×1017cm-3以上，更优选为1×1018cm-3～1×1021cm-3。
如果半导体基板的杂质浓度为1×1017cm-3以上，则能够使金属层与半导体基板更良好地欧姆接合。
而且，与半导体层接合的金属层，可以具有从半导体层一侧按顺序依次层叠了Ti、Ni及Ag的Ti/Ni/Ag层叠构造，还可以具有对该层叠构造进而层叠了Au的Ti/Ni/Ag/Au层叠构造。
并且，在半导体层具有包含形成在所述一侧的漏极、和在所述漏极的相反侧的所述另一侧形成的栅极及源极的纵型晶体管构造时，所述金属层可以是与漏极接合的漏电极。
其中，在纵型晶体管构造中，漏极的概念包括对半导体层注入第1导电型杂质而形成的漏极(漂移区域)区域。而且，栅极的概念包括对半导体层注入第2导电型杂质而形成的、在半导体装置动作时形成沟道的主体区域、形成在该主体区域上的栅极绝缘膜、及隔着该栅极绝缘膜与主体区域对置的栅电极。并且，源极包括对半导体层注入第1导电型杂质而形成的源极区域。
另外，在本发明的半导体装置的制造方法中，优选形成所述高碳浓度层的工序中的热处理温度为1400℃以上。
通过1400℃以上的热处理，能够使SiC中的Si原子从半导体层的一侧高效升华。因此，能够高效地形成高碳浓度层。而且，例如能够在对半导体层注入杂质离子的情况下，在1400℃以上的热处理工序中，与高碳浓度层的形成并行而使杂质离子活化。由于能够将热处理工序与活化工序集中为1道工序，所以可以减少工序数。其结果，能够降低制造成本。
而且，形成所述高碳浓度层的工序优选包括：在惰性气体中对所述半导体层进行热处理的工序；通过在该热处理工序后使所述半导体基板氧化，在所述半导体层的一个面形成氧化膜的工序；和除去所述氧化膜的工序。
如果热处理的温度过高，则在一侧的表层部分几乎不残存Si，有时在该部分形成由碳构成的碳层。
在上述的制造方法中，通过在惰性气体中对半导体层进行热处理后，使半导体层氧化，在半导体层的一个面形成氧化膜。然后，除去该氧化膜。因此，即使在一个面侧的表层部分形成碳层，也能够将该碳层与氧化膜一同除去。
并且，所述高碳浓度层还可以通过执行包含下述工序的处理来形成，所述工序包括：通过在氧化气体中以1400℃以下的温度对所述半导体层进行热处理，在所述半导体层的一个面形成氧化膜的工序；和除去所述氧化膜的工序。
附图说明
图1是本发明的第1实施方式涉及的半导体装置(沟槽栅极型VDMOSFET)的示意剖面图。
图2A～图2P是用于按工序顺序对图1的半导体装置的制造方法进行说明的示意剖面图。
图3是本发明的第2实施方式涉及的半导体装置(平面栅型VDMOSFET)的示意剖面图。
图4是本发明的第3实施方式涉及的肖特基势垒二极管的示意剖面图。
图5是表示第2实施方式的半导体装置的变形例的示意剖面图。
图6是表示实施例及比较例涉及的肖特基势垒二极管的I-V特性曲线的图。
图7是表示在各实施例1及比较例1～2中，对形成表面金属之前的SiC基板进行了XPS测定时C 1s的结合能的强度分布的图。
图8是表示在各实施例1及比较例1～2中，对形成表面金属之前的SiC基板进行了XPS测定时Si2s的结合能的强度分布的图。
图9表示在各实施例1及比较例1～2中，对形成表面金属之前的SiC基板进行了XPS测定时Si2p的结合能的强度分布的图。
图10是表示各实施例1及比较例1～2中的C1s的结合能的峰值位置的图。
图11是表示各实施例1及比较例1～2中的Si2s的结合能的峰值位置的图。
图12是表示各实施例1及比较例1～2中的Si2p的结合能的峰值位置的图。
图13是表示各实施例1及比较例1～2中的组成比C1s/Si2s的图。
图14是表示各实施例1及比较例1～2中的组成比C1s/Si2p的图。
具体实施方式
下面，参照附图，对本发明的实施方式进行具体说明。
图1是本发明的第1实施方式涉及的半导体装置(沟槽栅极型VDMOSFET)的示意剖面图。
半导体装置1具有配置了多个沟槽栅极型VDMOSFET(Vertical Double-diffused Metal Insulator Semiconductor Field Effect Transistor)的单位单元的构造。其中，在图1中，示出多个单位单元中的一部分。
半导体装置1具备构成其基体的作为半导体基板的SiC基板2。SiC基板2中以高浓度掺杂了N型杂质，该N型杂质浓度例如为1×1017cm-3以上，优选为1×1018cm-3～1×1021cm-3。对于SiC基板2而言，其表面21(另一面)是Si(硅)面，其背面22(一个面)是C(碳)面。而且，SiC基板2的厚度例如为100μm～400μm。
在SiC基板2的背面22侧的表层部分，形成有碳浓度比表面21侧的表层部分高的由SiC构成的层(高碳浓度SiC层3)。
对于高碳浓度SiC层3中的C与Si的组成比(C/Si)而言，1s轨道中的C(C1s)与2s轨道中的Si(Si2s)的组成比(C1s/Si2s)例如为1.1～1.2，优选为1.15～1.2。而C1s与2p轨道中的Si(Si2p)的组成比(C1s/Si2p)例如为1.2～1.4，优选为1.2～1.25。
具有上述范围的组成比的高碳浓度SiC层3，例如是结合能高于SiC固有的结合能的高能量层，通过XPS(X-ray Photoelectron Spectroscopy：X射线光电子能谱)分析出的Si-2s轨道、Si-2p轨道及C-1s轨道的峰值，以SiC基板2中的除了高碳浓度SiC层3之外的部分(例如表面21侧的表层部分)的该峰值(SiC固有的峰值)为基准，向高结合能侧例如移位了0.2eV～1eV，优选移位了0.4eV～0.6eV。
而且，高碳浓度SiC层3的厚度例如为SiC基板2的厚度的2.5×10- 4％～1×10-2％左右，具体而言，例如为1nm～10nm。
在SiC基板2的表面21，层叠有N型杂质的掺杂浓度比SiC基板2低的由SiC构成的N-型外延层4。在作为Si面的表面21上形成的外延层4，以Si面作为生长主面进行生长。因此，外延层4的表面41是Si面。
外延层4中的与Si面侧的部分(表层部)相反的C面侧的部分(基层部)，构成了其整个区域被维持外延生长后的状态的N-型漏极区域5。漏极区域5的N型杂质浓度例如为1×1015cm-3～1×1017cm-3。
另一方面，在外延层4的表层部，形成有P型主体(body)区域6。主体区域6与漏极区域5相接。主体区域6的P型杂质浓度例如为1×1016cm-3～1×1019cm-3。
在外延层4中，从表面41向下挖形成了栅极沟槽7。虽然在图1中没有图示，但隔着一定间隔形成有多个栅极沟槽7，它们相互平行向同一方向(与图1的纸面垂直的方向，下面，有时将该方向称为“沿着栅极宽度的方向”)延伸，例如构成了条纹(stripe)构造。
栅极沟槽7沿层厚方向贯通主体区域6，其最深部(底面)到达漏极区域5。
在栅极沟槽7的内面及外延层4的表面41，按照覆盖栅极沟槽7的内面整个区域的方式，形成有由SiO2构成的栅极绝缘膜8。
而且，通过掺杂有N型杂质的多晶硅材料将栅极绝缘膜8的内侧完全掩埋，在栅极沟槽7内埋设了栅电极9。
在主体区域6的表层部，在相对栅极沟槽7与栅极宽度正交的方向(图1中的左右方向)的两侧，形成有N+型源极区域10。源极区域10是与漏极区域5的N型杂质浓度相比，更高浓度地掺杂了N型杂质的区域。源极区域10的N型杂质浓度例如为1×1018cm-3～1×1021cm-3。源极区域10在与栅极沟槽7邻接的位置，向沿着栅极宽度的方向延伸，其底部与主体区域6相接。
而且，在外延层4中，形成有从其表面41贯通与栅极宽度正交的方向的源极区域10的中央部，与主体区域6连接的P+型主体接触区域11。主体接触区域11是与主体区域6的P型杂质浓度相比，更高浓度地掺杂了P型杂质的区域。主体接触区域11的P型杂质浓度例如为1×1018cm-3～1×1021cm-3。
即，栅极沟槽7及源极区域10沿着与栅极宽度正交的方向交替设置，分别向沿着栅极宽度的方向延伸。而且，在源极区域10上，设定有沿着源极区域10且在与栅极宽度正交的方向邻接的组件单元间的交界。跨过在与栅极宽度正交的方向邻接的两个组件单元间，至少设置有一个以上主体接触区域11。并且，在沿着栅极宽度的方向上邻接的组件单元间的交界，被设定成各组件单元中所含的栅电极9具有一定的栅极宽度。
在外延层4上层叠有由SiO2构成的层间绝缘膜12。经由形成于该层间绝缘膜12的接触孔13，源电极14与源极区域10及主体接触区域11连接。源电极14例如包括：由含有Al作为主成分的金属材料构成的源极金属(source metal)15、和在该源极金属15的下层形成的由Ni构成的欧姆金属(ohmic metal)16。
在SiC基板2的背面22形成有作为金属层的漏电极17。漏电极17与高碳浓度SiC层3直接接合。漏电极17例如可以由下述的层叠构造等形成，所述层叠构造包括：依次层叠了钛层(Ti)、镍层(Ni)及银层(Ag)而成的层叠构造(Ti/Ni/Ag)；进而对该Ti/Ni/Ag层叠构造层叠了金层(Au)而成的层叠构造(Ti/Ni/Ag/Au)；依次层叠了钛层(Ti)、镍层(Ni)及铝层(Al)而成的层叠构造(Ti/Ni/Al)等。
在使源电极14与漏电极17之间(源极-漏极间)产生规定的电位差的状态下，通过对栅电极9施加规定的电压(栅极阈值电压以上的电压)，由来自栅电极9的电场在主体区域6中的与栅极绝缘膜8的界面附近形成沟道。由此，在源电极14与漏电极17之间流过电流，VDMOSFET成为导通状态。
其中，在该实施方式中，主体区域6、栅极沟槽7、栅极绝缘膜8及栅电极9构成了作为上位概念的栅极。而源极区域10及源电极14构成了作为上位概念的源极。另外，SiC基板2、漏极区域5及漏电极17构成了作为上位概念的漏极。
图2A～图2P是用于按工序顺序对图1的半导体装置的制造方法进行说明的示意剖面图。
首先，如图2A所示，通过CVD(Chemical Vapor Deposition：化学气相生长)法、LPE(Liquid Phase Epitaxy：液相外延)法、MBE(Molecular Beam Epitaxy：分子射线外延)法等外延生长法，在SiC基板2的表面21(Si面)上，一边掺杂杂质一边生长SiC晶体。由此，在SiC基板2上形成N-型外延层4。接着，从外延层4的表面41向其内部注入(implantation)P型杂质。此时的注入条件因P型杂质的种类而不同，例如加速能量为200keV～400keV。
由此，如图2B所示，在外延层4的表层部形成了被注入P型杂质的区域(P型注入区域18)。通过P型注入区域18的形成，在外延层4的基层部形成与P型注入区域18分离、并维持外延生长后的状态的漏极区域5。
接着，如图2C所示，通过CVD法，在外延层4上形成由SiO2构成的掩模19。然后，通过借助光致抗蚀剂(未图示)进行的蚀刻，在与应该形成主体接触区域11的区域对置的具有开口20的图案上，掩模19形成图案。在形成图案之后，从外延层4的表面41向其内部注入(implantation)P型杂质。此时的注入条件因P型杂质的种类而不同，例如加速能量为30keV～200keV。由此，在P型注入区域18的表层部，形成以高浓度注入了P型杂质的区域(P+型注入区域23)。在注入P型杂质后，掩模19被除去。
接着，如图2D所示，通过CVD法，在外延层4上，形成由SiO2构成的掩模24。然后，通过借助光致抗蚀剂(未图示)进行的蚀刻，在与应该形成源极区域10的区域对置的具有开口25的图案上，掩模24形成图案。在形成图案后，从外延层4的表面41向其内部注入(implantation)N型杂质。此时的注入条件因N型杂质的种类而不同，例如加速能量为30keV～200keV。在注入N型杂质后，掩模24被除去。由此，在P型注入区域18的表层部形成以高浓度注入了N型杂质的区域(N+型注入区域26)。
接着，如图2E所示，SiC基板2被搬入到加热炉27中。在搬入之后，一边向加热炉27内导入惰性气体(例如N2、Ar等)，一边例如以1400℃以上、优选1600℃～2000℃、更优选1700℃～1800℃的条件，对SiC基板2进行例如1分钟～60分钟、优选3分钟～5分钟的热处理。
由此，SiC中的Si从SiC基板2的背面22(C面)升华，背面22侧的表层部分的结合能向比SiC固有的结合能高的结合能侧移位，形成高碳浓度SiC层3(高能量层)。同时，通过该热处理，使得注入的N型及P型杂质活化，在外延层4的表层部形成主体区域6，并且在主体区域6的表层部形成源极区域10及主体接触区域11。
在热处理后，如图2F所示，一边向加热炉27内导入氧化气体(例如O2等)，一边以例如900℃～1400℃对SiC基板2氧化(例如热氧化)例如10分钟～600分钟。由此，在SiC基板2的表面21及背面22分别形成氧化膜28、29。
接着，如图2G所示，除去该氧化膜28、29。由此，即使热处理时的温度过度上升，在背面22侧的表层部分形成由碳构成的碳层，也能够将该碳层与氧化膜29一同除去。
然后，如图2H所示，将SiC基板2从加热炉27中搬出。
接着，如图2I所示，通过CVD法等，在外延层4的表面41整个区域，形成由SiO2构成的掩模30。另外，掩模30也可以由SiN等形成。
接着，如图2J所示，通过借助光致抗蚀剂(未图示)进行的蚀刻，在与应该形成栅极沟槽7的区域对置的具有开口31的图案上，掩模30形成图案。
然后，如图2K所示，经由开口31向外延层4的表面41射入含有SF6(六氟化硫)、O2(氧气)及HBr(溴化氢)的混合气体(SF6/O2/HBr气体)。由此，外延层4从表面41(Si面)开始被干蚀刻，形成栅极沟槽7。在形成了栅极沟槽7之后，掩模30被除去。
接着，如图2L所示，通过热氧化法，使得栅极沟槽7的内面及外延层4的表面41被氧化。由此，形成栅极绝缘膜8。
然后，如图2M所示，通过CVD法，将掺杂后的多晶硅材料堆积到外延层4上。堆积的多晶硅材料被内蚀刻到内蚀刻面与外延层的表面41成为一个面。由此，多晶硅材料中的栅极沟槽7之外的部分被除去，形成了由栅极沟槽7内残存的多晶硅材料构成的栅电极9。
接着，如图2N所示，通过CVD法，在外延层4上层叠由SiO2构成的层间绝缘膜12。然后，通过将层间绝缘膜12及栅极绝缘膜8形成图案，在层间绝缘膜12及栅极绝缘膜8上形成使源极区域10露出的接触孔13。
接着，如图2O所示，通过溅射法、蒸镀法等方法，依次堆积欧姆金属16及源极金属15，使源电极14与源极区域10及主体接触区域11连接。
然后，如图2P所示，通过溅射法、蒸镀法等方法，在SiC基板2的背面22堆积漏电极17的材料，使漏电极17与高碳浓度SiC层3的表面接合。
经过以上的工序，可以获得图1所示的半导体装置1。
如上所述，根据半导体装置1，由于漏电极17与SiC基板2的背面22直接接合，所以在SiC基板2与漏电极17之间未夹设有硅化物层、碳层。因此，能够防止SiC基板2与漏电极17之间的层剥离。其结果，可以提高漏电极17与SiC基板2的连接可靠性。
而且，在SiC基板2的背面22侧的表层部分，形成有碳浓度比表面21侧的表层部分高的由SiC构成的层(高碳浓度SiC层3)。因此，与隔着硅化物层使SiC和金属接合的情况同样，能够使漏电极17与SiC基板2欧姆接合。
另外，由于SiC基板2的N型杂质浓度为1×1017cm-3以上，所以能够将漏电极17以低的电阻值与SiC基板2良好地欧姆接合。
而且，根据制造该半导体装置1的方法，通过在SiC基板2的背面22侧的表层部分形成高碳浓度SiC层3、在背面22堆积漏电极17的材料，使得漏电极17与高碳浓度SiC层3的表面直接接合。由于没有在SiC基板2的背面22上形成硅化物层，所以不需要执行用于将硅化物层上的碳层除去的工序。因此，能够抑制工序数的增加。其结果，可以抑制制造成本的增加。
并且，由于以1400℃以上的温度条件进行热处理，所以能够使SiC中的Si原子从SiC基板2的背面22侧(碳面侧)高效升华。而且，能够在1400℃以上的热处理工序中，与高碳浓度SiC层3的形成并行，使注入的N型及P型杂质活化。由于能够将热处理工序和活化工序集中成1道工序，所以可以降低工序数。其结果，可以降低制造成本。进而，由于能够防止活化后的杂质区域(例如主体区域6、源极区域10、主体接触区域11等)被暴露于高温下，所以可以使半导体装置1的器件特性稳定化。
图3是本发明的第2实施方式涉及的半导体装置(平面栅型VDMOSFET)的示意剖面图。
半导体装置51具有配置了多个平面栅型VDMOSFET的单位单元的构造。其中，在图3中，示出多个单位单元中的一部分。
半导体装置51具备构成其基体的作为半导体基板的SiC基板52。SiC基板52被高浓度掺杂了N型杂质，该N型杂质浓度例如为1×1017cm-3以上，优选为1×1018cm-3～1×1021cm-3。对于SiC基板52而言，其表面521(另一个面)为Si(硅)面，其背面522(一个面)为C(碳)面。而且，SiC基板52的厚度例如为100μm～400μm。
在SiC基板52的背面522侧的表层部分，形成有碳浓度比表面521侧的表层部分高的由SiC构成的层(高碳浓度SiC层53)。
对于高碳浓度SiC层53中的C与Si的组成比(C/Si)而言，1s轨道中的C(C1s)与2s轨道中的Si(Si2s)的组成比(C1s/Si2s)例如为1.1～1.2，优选为1.15～1.2。而C1s与2p轨道中的Si(Si2p)的组成比(C1s/Si2p)例如为1.2～1.4，优选为1.2～1.25。
具有上述范围的组成比的高碳浓度SiC层53，例如是结合能高于SiC固有的结合能的高能量层，通过XPS(X-ray Photoelectron Spectroscopy：X射线光电子能谱)分析出的Si-2s轨道、Si-2p轨道及C-1s轨道的峰值，以SiC基板52中的除去高碳浓度SiC层53之外的部分(例如表面521侧的表层部分)的该峰值(SiC固有的峰值)为基准，向高结合能侧例如移位了0.2eV～1eV，优选移位了0.4eV～0.6eV。
而且，高碳浓度SiC层53的厚度例如为SiC基板52的厚度的2.5×10-4％～1×10-2％左右，具体而言，例如为1nm～10nm。
在SiC基板52的表面521，层叠有与SiC基板52相比低浓度地掺杂了N型杂质的由SiC构成的N-型外延层54。在作为Si面的表面521上形成的外延层54，以Si面为生长主面进行生长。因此，外延层54的表面541是Si面。
外延层54中的与Si面侧的部分(表层部)相反的C面侧的部分(基层部)，构成其整个区域维持外延生长后的状态的N-型漏极区域55。漏极区域55的N型杂质浓度例如为1×1015cm-3～1×1017cm-3。
另一方面，在外延层54的表层部，形成有多个P型主体区域(阱区域)56。多个主体区域56例如俯视呈四边形状(近似正方形状)，被排列成矩阵状。各主体区域56与漏极区域55相接。主体区域56的P型杂质浓度例如为1×1016cm-3～1×1019cm-3。另外，多个主体区域56也可以被排列成相互平行延伸的条纹状。
在各主体区域56的表层部，与主体区域56的周缘隔开间隔地形成有N+型源极区域60。源极区域60是比漏极区域55的N型杂质浓度高、被高浓度掺杂了N型杂质的区域。源极区域60的N型杂质浓度例如为1×1018cm-3～1×1021cm-3。
在各源极区域60的内侧，形成有比主体区域56更高浓度地掺杂了P型杂质的P+型主体接触区域61。各主体接触区域61形成为沿深度方向贯通源极区域60。主体接触区域61是比主体区域56的P型杂质浓度高、被高浓度地掺杂了P型杂质的区域。主体接触区域61的P型杂质浓度例如为1×1018cm-3～1×1021cm-3。
在外延层54的表面541，形成有由SiO2构成的栅极绝缘膜58。栅极绝缘膜58跨过相邻的主体区域56之间，覆盖了主体区域56中的包围源极区域60的部分(主体区域56的周缘部)及源极区域60的外周缘。
在栅极绝缘膜58上形成有栅电极59。栅电极59沿着格子状的栅极绝缘膜58形成为格子状，隔着栅极绝缘膜58与各主体区域56的周缘部对置。栅电极59例如由掺杂了N型杂质的多晶硅构成。
在外延层54上层叠有由SiO2构成的层间绝缘膜62。借助形成于该层间绝缘膜62的接触孔63，源电极64与源极区域60及主体接触区域61连接。源电极64例如包括：由含有Al作为主成分的金属材料构成的源极金属65、和在该源极金属65的下层形成的由Ni构成的欧姆金属66。
在SiC基板52的背面522形成有作为金属层的漏电极67。漏电极67与高碳浓度SiC层53直接接合。漏电极67例如可以由下述的层叠构造等形成，所述层叠构造包括：依次层叠了钛层(Ti)、镍层(Ni)及银层(Ag)而成的层叠构造(Ti/Ni/Ag)；进而对该Ti/Ni/Ag层叠构造层叠了金层(Au)而成的层叠构造(Ti/Ni/Ag/Au)；依次层叠了钛层(Ti)、镍层(Ni)及铝层(Al)而成的层叠构造(Ti/Ni/Al)等。
在使源电极64与漏电极67之间(源极-漏极之间)产生规定的电位差的状态下，通过对栅电极59施加规定的电压(栅极阈值电压以上的电压)，由来自栅电极59的电场，在主体区域56中的与栅极绝缘膜58的界面附近形成沟道。由此，在源电极64与漏电极67之间流过电流，VDMOSFET成为导通状态。
其中，在该实施方式中，主体区域56、栅极绝缘膜58及栅电极59构成了作为上位概念的栅极。而源极区域60及源电极64构成了作为上位概念的源极。另外，SiC基板52、漏极区域55及漏电极67构成了作为上位概念的漏极。
而且，根据该半导体装置51的构造，也与半导体装置1同样，由于漏电极67与SiC基板52的背面522直接接合，所以在SiC基板52与漏电极67之间未夹设有硅化物层、碳层。因此，可以防止SiC基板52与漏电极67之间的层剥离。其结果，能够提高漏电极67与SiC基板52的连接可靠性。
并且，在SiC基板52的背面522侧的表层部分，形成有碳浓度比表面521侧的表层部分高的由SiC构成的层(高碳浓度SiC层53)。因此，与隔着硅化物层使SiC和金属接合的情况同样，能够使漏电极67与SiC基板52欧姆接合。
其中，为了制造半导体装置51，首先，模仿图2A～图2D所示的工序，对外延层54中的应该形成主体区域56、源极区域60及主体接触区域61的区域注入杂质。接着，仿照图2E所示的工序，将SiC基板52搬入到加热炉27，对SiC基板52进行热处理。由此，在形成高碳浓度SiC层53的同时，形成主体区域56、源极区域60及主体接触区域61。然后，只要在经过图2F及图2G所示的工序之后，形成栅电极59、源电极64及漏电极67等即可。
在制造该半导体装置51时，也可以发挥与半导体装置1的制造工序带来的作用效果同样的作用效果。
即，由于没有在SiC基板52的背面522上形成硅化物层，所以不需要执行用于将硅化物层上的碳层除去的工序。因此，可以抑制工序数的增加。
而且，由于以1400℃以上的温度条件进行SiC基板52的热处理，所以能够使SiC中的Si原子从SiC基板52的背面522侧(碳面侧)高效升华。并且，能够在1400℃以上的热处理工序中，与高碳浓度SiC层53的形成并行，使注入的N型及P型杂质活化。由于能够将热处理工序与活化工序集中为1道工序，所以可以降低工序数。进而，由于能够防止活化后的杂质区域(例如主体区域56、源极区域60、主体接触区域61等)被暴露于高温下，所以可以使半导体装置51的器件特性稳定化。
图4是本发明的第3实施方式涉及的肖特基势垒二极管的示意剖面图。
作为半导体装置的肖特基势垒二极管71，具备构成其基体的作为半导体基板的SiC基板72。SiC基板72被高浓度地掺杂了N型杂质，其N型杂质浓度例如为1×1017cm-3以上，优选为1×1018cm-3～1×1021cm-3。对于SiC基板72而言，其表面721(另一面)为Si(硅)面，其背面722(一个面)为C(碳)面。而且，SiC基板72的厚度例如为100μm～400μm。
在SiC基板72的背面722侧的表层部分，形成有碳浓度比表面721侧的表层部分高的由SiC构成的层(高碳浓度SiC层73)。
对于高碳浓度SiC层73中的C与Si的组成比(C/Si)而言，1s轨道中的C(C1s)与2s轨道中的Si(Si2s)的组成比(C1s/Si2s)例如为1.1～1.2，优选为1.15～1.2。而且，C1s与2p轨道中的Si(Si2p)的组成比(C1s/Si2p)例如为1.2～1.4，优选为1.2～1.25。
具有上述范围的组成比的高碳浓度SiC层73，例如是结合能高于SiC固有的结合能的高能量层，通过XPS(X-ray Photoelectron Spectroscopy：X射线光电子能谱)分析出的Si-2s轨道、Si-2p轨道及C-1s轨道的峰值，以SiC基板72中的除了高碳浓度SiC层73之外的部分(例如表面721侧的表层部分)的该峰值(SiC固有的峰值)为基准，向高结合能侧例如移位了0.2eV～1eV，优选移位了0.4eV～0.6eV。
而且，高碳浓度SiC层73的厚度例如为SiC基板72的厚度的2.5×10-4％～1×10-2％左右，具体而言，例如为1nm～10nm。
在SiC基板72的表面721，层叠有比SiC基板72更低浓度地掺杂了N型杂质的由SiC构成的N-型外延层74。在作为Si面的表面721上形成的外延层74，以Si面作为生长主面进行生长。因此，外延层74的表面741是Si面。
在外延层74的表面741层叠有由氧化硅(SiO2)构成的场绝缘膜(フイ一ルド
Figure BSA00000202390400151
膜)75。场绝缘膜75的厚度例如为另外，场绝缘膜75也可以由氮化硅(SiN)等其他的绝缘物构成。
在场绝缘膜75中形成有使外延层74的中央部露出的开口76。在场绝缘膜75上形成有阳极电极77。
阳极电极77按照完全掩埋场绝缘膜75的开口76内并从上面覆盖场绝缘膜75中的开口76的周缘部78的方式，向该开口76的外方以凸缘状突出。即，场绝缘膜75的周缘部78被外延层74及阳极电极77遍及整周地从其上下两侧夹持。
阳极电极77例如具有在场绝缘膜75的开口76内与外延层74接合的肖特基金属79、和层叠于该肖特基金属79的接点金属80的双层构造。
肖特基金属79由通过与N型SiC的接合而形成肖特基接合的金属(例如Mo等)构成。与SiC接合的肖特基金属79和SiC半导体之间，例如形成0.5eV～2.5eV高的肖特基势垒(电位势垒)。而在该实施方式中，肖特基金属79的厚度例如为0.1μm～1μm。
接点金属80是在阳极电极77中，露出在肖特基势垒二极管71的外表面，被接合线等接合的部分。接点金属80例如由Al构成。在该实施方式中，接点金属80的厚度比肖特基金属79大，例如为1μm～10μm。
而且，在外延层74的表层部，按照与阳极电极77的肖特基金属79相接的方式，形成有P型JTE(Junction Termination Extension)构造81。该JTE构造81按照跨过场绝缘膜75的开口76的内外的方式，沿着该开口76的轮廓形成。因此，JTE构造81具有：向开口76的内方突出且与开口76内的肖特基金属79的外缘部82相接的内侧部分83；和向开口76的外方突出且隔着场绝缘膜75的周缘部78与阳极电极77(肖特基金属79)对置的外侧部分84。对于JTE构造81的P型杂质浓度而言，从内侧部分83朝向外侧部分84，阶段性逐渐变低。即，在JTE构造81的内缘附近杂质浓度最高，在JTE构造81的外缘附近杂质浓度最低。另外，该JTE构造81也可以是以一样的浓度掺杂了P型杂质的P型护环(guard ring)。
在SiC基板72的背面722，形成有作为金属层的阴极电极85。阴极电极85与高碳浓度SiC层73直接接合。阴极电极85例如可以由以下的层叠构造等形成，所述层叠构造包括：依次层叠了钛层(Ti)、镍层(Ni)及银层(Ag)而成的层叠构造(Ti/Ni/Ag)；进而对该Ti/Ni/Ag层叠构造层叠了金层(Au)而成的层叠构造(Ti/Ni/Ag/Au)；依次层叠了钛层(Ti)、镍层(Ni)及铝层(Al)而成的层叠构造(Ti/Ni/Al)等。
而且，通过该肖特基势垒二极管71的构造，也与半导体装置1、半导体装置51同样，相对SiC基板72的背面722直接接合了阴极电极85，所以在SiC基板72与阴极电极85之间未夹设有硅化物层、碳层。因此，能够防止SiC基板72与阴极电极85之间的层剥离。其结果，可以提高阴极电极85与SiC基板72的连接可靠性。
并且，在SiC基板72的背面722侧的表层部分，形成有碳浓度比表面721侧的表层部分高的由SiC构成的层(高碳浓度SiC层73)。因此，与隔着硅化物层使SiC和金属接合的情况同样，能够使阴极电极85与SiC基板72欧姆接合。
其中，为了制造肖特基势垒二极管71，首先，仿照图2A～图2D所示的工序，对外延层74中的应该形成JTE构造81的区域阶段性注入杂质。接着，仿照图2E所示的工序，将SiC基板72搬入到加热炉27，对SiC基板72进行热处理。由此，在形成高碳浓度SiC层73的同时，JTE构造81被活化。随后，只要在经过图2F及图2G所示的工序之后，形成阳极电极77及阴极电极85等即可。阴极电极85可以仿照图2P所示的漏电极17的形成方法而形成。
在制造该肖特基势垒二极管71时，也能够发挥与半导体装置1的制造工序带来的作用效果同样的作用效果。
即，由于没有在SiC基板72的背面722上形成硅化物层，所以不需要执行用于将硅化物层上的碳层除去的工序。因此，可以抑制工序数的增加。
而且，由于以1400℃以上的温度条件进行SiC基板72的热处理，所以能够使SiC中的Si原子从SiC基板72的背面722侧(碳面侧)高效升华。并且，可以在1400℃以上的热处理工序中，与高碳浓度SiC层73的形成并行，使注入的P型杂质活化(JTE构造81的形成)。由于能够将热处理工序与活化工序集中为1道工序，所以可以降低工序数。进而，由于能够防止活化后的杂质区域(例如JTE构造81)被暴露于高温下，所以可以使肖特基势垒二极管71的耐压特性稳定化。
以上，对本发明的实施方式进行了说明，但本发明还能够通过其他方式加以实施。
例如，在图1、图3及图4中，表示了高碳浓度SiC层3、53、73中的、各器件1、51、71中在形成有组件单元、肖特基接合的活性区域的下方位置形成的部分，但高碳浓度SiC层3、53、73也可以形成在包围活性区域的周边区域的下方位置。
例如，在表示半导体装置51的变形例的图5中，在SiC基板52上预先设置形成有包含主体区域56、栅电极59等的组件单元的活性区域68，按照包围该活性区域68的方式形成周边区域69。在该周边区域69中，例如与活性区域68隔开间隔地形成P型护环70等。而且，在图5中，在该周边区域69的下方位置，在SiC基板52上形成有高碳浓度SiC层53。另外，这里虽然省略了图示，但对于半导体装置1及肖特基势垒二极管71而言，也可以与图5的半导体装置51同样，在包围活性区域的周边区域的下方位置形成高碳浓度SiC层3、73。
而且，还可以采用将半导体装置1、半导体装置51及肖特基势垒二极管71的各半导体部分的导电型反转的构成。即，在半导体装置1、半导体装置51及肖特基势垒二极管71中，可以使P型的部分为N型、N型的部分为P型。
并且，还可以采用将SiC基板2、52、72的表面21、521、721及背面22、522、722的结晶面反转的构成。即，在SiC基板2、52、72中，可以使表面21、521、721为C面、背面22、522、722为Si面。即，可以为在SiC基板2、52、72的C面搭载器件的方式。
另外，当在图2F所示的工序中，一边向加热炉27导入氧化气体，一边以1400℃以下进行热处理时，可以省略图2E所示的工序(惰性气体+1400℃以上的热处理)。
而且，在上述的实施方式中，对于本发明中的金属层，以沟槽栅极型VDMOSFET的漏电极17、平面栅型VDMOSFET的漏电极67及肖特基势垒二极管71的阴极电极85的方式进行了表示，但例如也可以应用到其他的MISFET、晶闸管、双极晶体管、绝缘栅双极晶体管(IGBT)中的与杂质区域接触的布线的方式中。
【实施例】
接着，根据实施例及比较例对本发明进行说明，但本发明不限于下述的实施例。
<实施例1>
首先，将晶片状的SiC基板(Cree公司制造)搬入到高温炉中，一边导入惰性气体，一边以1700℃进行3分钟热处理。在热处理后，将SiC基板搬出。接着，对SiC基板进行热氧化，在SiC基板上形成氧化膜，然后将该氧化膜剥离。接着，通过溅射法，在SiC基板的表面(Si面)堆积钼(Mo)，由此形成了表面金属层。然后，通过溅射法，在SiC基板的背面(C面)依次堆积钛(Ti)、镍(Ni)及银(Ag)，由此形成了由Ti/Ni/Ag层叠构造构成的背面金属层。接着，将SiC基板分割成1280μm见方的单片。由此，得到了表面金属层与SiC基板经肖特基接合而成的肖特基势垒二极管。
<比较例1>
首先，通过溅射法，在晶片状的SiC基板(Cree公司制造)的背面(C面)堆积镍(Ni)。接着，通过RTA(Rapid Thermal Annealing：快速热退火)法，以1000℃进行2分钟热处理。由此，将镍硅化物化，形成了镍硅化物层。然后，将伴随硅化物化而形成的碳层剥离。接着，通过溅射法，在SiC基板的表面(Si面)堆积钼(Mo)，由此形成了表面金属层。然后，通过与实施例1同样的方法，在镍硅化物层的表面形成由Ti/Ni/Ag层叠构造构成的背面金属层。接着，将SiC基板分割成1280μm见方的单片。由此，得到了表面金属层与SiC基板经肖特基接合而成的肖特基势垒二极管。
<比较例2>
首先，通过溅射法，在晶片状的SiC基板(Cree公司制造)的表面(Si面)堆积钼(Mo)，由此形成了表面金属层。接着，通过与实施例1同样的方法，在SiC基板的背面(C面)形成由Ti/Ni/Ag层叠构造构成的背面金属层。然后，将SiC基板分割成1280μm见方的单片。由此，得到了表面金属层与SiC基板经肖特基接合而成的肖特基势垒二极管。
<评价试验>
(1)肖特基势垒二极管的I-V特性
利用参数分析器测定了在实施例1及比较例1～2所涉及的肖特基势垒二极管中，对表面金属层-背面金属层间施加了偏置电压时的I-V特性。将结果表示于图6。
在图6中，如果将实施例1的I-V特性曲线与比较例1的I-V特性曲线进行比较，则在阈值电压以上的偏置电压施加状态下，实施例1的肖特基势垒二极管能够流过与比较例1的肖特基势垒二极管大致同等的电流。由此，对于背面金属层与SiC基板的接合，可以确认为实施例1是与比较例1低至相同程度的接触电阻的欧姆接合。
另一方面，关于比较例2的肖特基势垒二极管的电流値，确认了即使在阈值电压以上的偏置电压施加状态下，与实施例1及比较例1相比也非常低。
(2)XPS波形及C与Si的组成比
通过XPS(X射线光电子能谱法)测定了在实施例1及比较例1～2中，形成表面金属层之前的SiC基板的Si及C的组成。
图7～图9中表示了C1s、Si2s及Si2p各自的结合能的强度分布。而图10～图12中表示了C1s、Si2s及Si2p各自的结合能的峰值位置。而且，图13～图14中表示了组成比C1s/Si2s及C1s/Si2p。其中，在图7～图9中，横轴对应于结合能，纵轴对应于光谱的强度(arb.unit(arbitrary unit)：任意单位)。
在图7～图12中，如果对各实施例1及比较例1～2中的C1s、Si2s及Si2p的结合能的强度分布及峰值位置进行比较，则可以确认：实施例1的峰值位置相对于SiC固有的结合能的峰值、即比较例2的峰值位置向高能量侧移位，与比较例1大致相同。且确认了：在该峰值位置，实施例1的光谱强度大于比较例1。
而且确认了：在实施例1中，不必执行RTA处理、硅化物化及碳层的剥离等工序数多的如比较例1那样的工艺，通过在惰性气体气氛下执行1700℃的热处理这一简单的工艺，可以如图13及图14所示那样，形成具有良好的C与Si的组成比的高碳浓度SiC层。
(3)层剥离的有无
利用扫描式电子显微镜(Scanning Electron Microscope：SEM)对实施例1及比较例1～2涉及的肖特基势垒二极管的背面金属层，扫描了电子射线。对通过电子射线扫描而检测出的信息进行画像处理，得到了SEM画像。
当通过对该SEM画像进行视觉确认，来确认各背面金属层中有无层剥离时，在实施例1中无法确认层剥离。
另一方面，在比较例1中，明确确认了在镍硅化物层与背面金属层之间存在层剥离。而在比较例2中，明确确认了在SiC基板与背面金属层之间存在层剥离。
虽然对本发明的实施方式进行了详细说明，但这些只不过是为了弄清本发明技术内容而采用的具体例，不应解释为本发明限定于这些具体例，本发明的主旨及范围仅由技术方案的范围限定。
本申请对应于2009年7月21日向日本专利局提出的特愿2009-170239号、及2010年7月2日向日本专利局提出的特愿2010-152084号，这些申请公开的全部内容都被引用到本说明书中。

Claims (12)

1.一种半导体装置，其特征在于，
包括：由SiC构成的半导体层、和与所述半导体层的一个面直接接合的金属层，
在所述半导体层的一侧的表层部分，形成有碳浓度比另一侧的表层部分高的高碳浓度层。
2.一种半导体装置，其特征在于，
包括：由SiC构成的半导体层、和与所述半导体层的一个面直接接合的金属层，
在所述半导体层的一侧的表层部分，形成有结合能高于SiC固有的结合能的高能量层。
3.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层包括：杂质浓度相对高的半导体基板、和在所述半导体基板的表面形成的杂质浓度相对低的外延层，
所述高碳浓度层形成在所述半导体基板的背面侧的表层部分。
4.根据权利要求3所述的半导体装置，其特征在于，
所述半导体基板的杂质浓度为1×1017cm-3以上。
5.根据权利要求4所述的半导体装置，其特征在于，
所述半导体基板的杂质浓度为1×1018cm-3～1×1021cm-3。
6.根据权利要求1～5中任意一项所述的半导体装置，其特征在于，
所述金属层具有从所述半导体层一侧依次层叠了Ti、Ni及Ag而成的Ti/Ni/Ag层叠构造。
7.根据权利要求6所述的半导体装置，其特征在于，
所述金属层具有对Ti/Ni/Ag层叠构造进一步层叠了Au而成的Ti/Ni/Ag/Au层叠构造。
8.根据权利要求1～7中任意一项所述的半导体装置，其特征在于，
所述半导体层具有包括在所述一侧形成的漏极、和在所述漏极的相反侧的所述另一侧形成的栅极及源极的纵型晶体管构造，
所述金属层是与所述漏极接合的漏电极。
9.一种半导体装置的制造方法，其特征在于，包括：
通过热处理，在由SiC构成的半导体层的一个面侧的表层部分，形成碳浓度比另一面侧的表层部分高的高碳浓度层的工序；和
将金属与所述高碳浓度层直接接合的工序。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，
形成所述高碳浓度层的工序中的热处理温度为1400℃以上。
11.根据权利要求9或10所述的半导体装置的制造方法，其特征在于，
形成所述高碳浓度层的工序包括：在惰性气体中对所述半导体层进行热处理的工序；通过在该热处理工序后使所述半导体层氧化而在所述半导体层的一个面形成氧化膜的工序；和除去所述氧化膜的工序。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，
形成所述高碳浓度层的工序包括：通过在氧化气体中以1400℃以下对所述半导体层进行热处理，在所述半导体层的一个面形成氧化膜的工序；和除去所述氧化膜的工序。
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