JP5588670B2 - 半導体装置 - Google Patents

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Description

本発明は、ＳｉＣが使用された半導体装置に関する。
近年、高耐圧、低オン抵抗を実現する次世代のパワーデバイス材料として、ＳｉＣ（シリコンカーバイト：炭化ケイ素）の使用が検討されている。
また、パワーデバイスの微細化およびオン抵抗の低減のための構造として、トレンチゲート構造が知られている。たとえば、パワーＭＯＳＦＥＴでは、トレンチゲート構造を採用したものが主流になりつつある。
図１５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有するＳｉＣ半導体装置の模式断面図である。
半導体装置２０１は、半導体装置２０１の基体をなすＮ＋型のＳｉＣ基板２０２を備えている。ＳｉＣ基板２０２のＳｉ面（シリコン面）上には、ＳｉＣ基板２０２よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ−型のエピタキシャル層２０３が積層されている。エピタキシャル層２０３の基層部は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域２０４をなしている。また、エピタキシャル層２０３には、ドレイン領域２０４上に、Ｐ型のボディ領域２０５がドレイン領域２０４に接して形成されている。
エピタキシャル層２０３には、ゲートトレンチ２０６がその表面２１７（Ｓｉ面）から掘り下がって形成されている。ゲートトレンチ２０６は、ボディ領域２０５を層厚方向に貫通し、その最深部（底面２１６）がドレイン領域２０４に達している。
ゲートトレンチ２０６内には、ゲートトレンチ２０６の内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜２０７が形成されている。
そして、ゲート絶縁膜２０７の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ２０６内にゲート電極２０８が埋設されている。
エピタキシャル層２０３の表層部には、ゲートトレンチ２０６に対してゲート幅と直交する方向（図１５における左右方向）の両側に、Ｎ＋型のソース領域２０９が形成されている。ソース領域２０９は、ゲートトレンチ２０６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域２０５に接している。
また、エピタキシャル層２０３には、その表面２１７から、ゲート幅と直交する方向におけるソース領域２０９の中央部を貫通し、ボディ領域２０５に接続されるＰ＋型のボディコンタクト領域２１０が形成されている。
エピタキシャル層２０３上には、ＳｉＯ２からなる層間絶縁膜２１１が積層されている。層間絶縁膜２１１上には、ソース配線２１２が形成されている。ソース配線２１２は、層間絶縁膜２１１に形成されたコンタクトホール２１３を介してソース領域２０９およびボディコンタクト領域２１０にコンタクトされるニッケルシリサイド層２１８と、ニッケルシリサイド層２１８上に形成されたアルミニウム層２１９とを有している。
ＳｉＣ基板２０２の裏面（カーボン面：Ｃ面）には、ドレイン配線２１５が形成されている。ドレイン配線２１５は、ＳｉＣ基板２０２にコンタクトされるニッケルシリサイド層２２０と、ニッケルシリサイド層２２０上に形成されたアルミニウム層２２１とを有している。
ソース配線２１２を形成するには、まず、スパッタ法により、エピタキシャル層２０３における不純物のドーピングされた領域（不純物領域）の表面（ソース領域２０９およびボディコンタクト領域２１０の表面）にＮｉが堆積される。次いで、Ｎｉを不純物領域にオーミック接合させるため、高温（たとえば、１０００℃程度）の熱処理により、ＳｉＣ中のＳｉとＮｉとを反応させてＮｉがシリサイド化される。これにより、ニッケルシリサイド層２１８が形成される。その後、スパッタ法により、ニッケルシリサイド層２１８上にＡｌが堆積される。これにより、アルミニウム層２１９が形成されて、ソース配線２１２が形成される。なお、ドレイン配線２１５もソース配線２１２と同様の方法により形成される。
特開２００７−２５８４６５号公報
ニッケルシリサイド層２１８の形成時、ニッケルシリサイド層２１８の表面およびニッケルシリサイド層２１８における不純物領域との界面近傍に、ＳｉＣ中の残留カーボン（Ｃ）が析出して、Ｃが多く含有されるカーボン層が形成される。そして、カーボン層がメタルやＳｉＣとの密着性に乏しいことから、アルミニウム層２１９とニッケルシリサイド層２１８との間、ニッケルシリサイド層２１８と不純物領域との間で層剥がれが生じやすい。このような不具合は、ドレイン配線２１５についても同様である。
本発明の目的は、ＳｉＣにおける不純物領域に対するコンタクト配線のオーミック接合を確保しつつ、コンタクト配線の接続信頼性を向上させることのできる半導体装置を提供することにある。
上記目的を達成するための半導体装置は、ＳｉＣからなる半導体層と、前記半導体層に不純物をドーピングすることにより形成された不純物領域と、前記半導体層上に形成され、前記不純物領域にコンタクトされるコンタクト配線とを含み、前記コンタクト配線は、前記不純物領域とのコンタクト部分にポリシリコン層を有し、前記ポリシリコン層上にメタル層を有している。
この構成によれば、ＳｉＣからなる半導体層には、不純物のドーピングにより、不純物領域が形成されている。不純物領域には、コンタクト配線がコンタクトされている。コンタクト配線は、不純物領域とのコンタクト部分にポリシリコン層を有し、ポリシリコン層上にメタル層を有している。
ポリシリコンは、ＳｉＣにおける不純物がドーピングされた領域（不純物領域）との間に良好なオーミック接合を形成することができる。そのため、メタル層が不純物領域に直接にコンタクトされる構造に不可欠なシリサイド化を省略することができる。よって、ポリシリコン層の表面およびポリシリコン層における不純物領域との界面近傍でのカーボン層の発生を防止することができる。
その結果、ポリシリコン層とメタル層との間およびポリシリコン層と不純物領域との間での層剥がれを抑制することができる。よって、コンタクト配線の接続信頼性を向上させることができる。
また、前記半導体装置は、前記半導体層の表面から掘り下がったゲートトレンチと、前記半導体層において、前記ゲートトレンチの側方に形成された第１導電型のボディ領域と、前記ゲートトレンチの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極とを含み、前記不純物領域が、前記ボディ領域の表層部において、前記ゲートトレンチに隣接して形成された第２導電型のソース領域であり、前記コンタクト配線が、前記ソース領域にコンタクトされるソース配線であってもよい。
この構成では、半導体層の表面から掘り下がって、ゲートトレンチが形成されている。半導体層において、ゲートトレンチの側方には、第１導電型のボディ領域が形成されている。ボディ領域の表層部には、ゲートトレンチに隣接して、第２導電型のソース領域が形成されている。このソース領域には、ソース配線がコンタクトされている。また、ゲートトレンチの底面および側面上には、ゲート絶縁膜が形成されている。また、ゲートトレンチには、ゲート絶縁膜を介してゲート電極が埋設されている。
これにより、この半導体装置には、ゲート絶縁膜におけるゲートトレンチの側面上の部分（Oxide）を介してボディ領域（Semiconductor）にゲート電極（Metal）が対向するＭＯＳ（Metal Oxide Semiconductor）構造を有するトレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double Diffused MOSFET）が形成されている。
この半導体装置では、ソース領域が前記不純物領域であり、ソース配線が前記コンタクト配線である。すなわち、ソース配線が、ソース領域とのコンタクト部分にポリシリコン層を有する。そして、ポリシリコンがカバレッジ性に優れるため、コンタクトホールを埋め尽くすようにポリシリコン層を形成することにより、ソース配線のカバレッジ性を向上させることができる。その結果、ソース配線の接続信頼性を向上させることができる。
また、前記半導体装置は、前記半導体層の表層部に形成された第１導電型のボディ領域と、前記半導体層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極とを含み、前記不純物領域が、前記ボディ領域の表層部に形成された第２導電型のソース領域であり、前記コンタクト配線が、前記ソース領域にコンタクトされるソース配線であってもよい。
この半導体装置は、ゲート電極がトレンチに埋設される形態ではなく、ゲート電極が、半導体層表面に形成されたゲート絶縁膜の上に形成されていて、このゲート絶縁膜を挟んでボディ領域に対向する、いわゆるプレーナゲート型ＶＤＭＯＳＦＥＴである。
そして、この半導体装置では、ソース領域が前記不純物領域であり、ソース配線が前記コンタクト配線である。すなわち、ソース配線が、ソース領域とのコンタクト部分にポリシリコン層を有する。そして、ポリシリコンがカバレッジ性に優れるため、コンタクトホールを埋め尽くすようにポリシリコン層を形成することにより、ソース配線のカバレッジ性を向上させることができる。その結果、ソース配線の接続信頼性を向上させることができる。
また、前記半導体装置は、前記ポリシリコン層が、１０１９〜１０２１ｃｍ−３の濃度で不純物がドーピングされた高濃度ドープ層であってもよい。
この構成では、ポリシリコン層が高濃度ドープ層であるため、コンタクト配線における抵抗値を低減することができる。
また、前記半導体装置は、前記ポリシリコン層と前記メタル層との間にチタンを含有する層が介在されていてもよい。
チタンを含有する材料は、ポリシリコン材料およびメタル材料のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層とメタル層との間にチタンを含有する層が介在されている構成を有する半導体装置では、ポリシリコン層とメタル層との密着性を向上させることができる。その結果、コンタクト配線の接続信頼性を一層向上させることができる。
また、前記半導体装置は、前記メタル層が、Ａｌを含有する層を有し、前記チタンを含有する層が、前記ポリシリコン層の側からＴｉ層およびＴｉＮ層がこの順で積層された構造を有していてもよい。
Ａｌは、ポリシリコン層に導電性を付与するための不純物として利用することができるが、適当な量でポリシリコン層に混入しないと、ソース配線として利用されるポリシリコン層の抵抗値が不安定になる場合がある。
そこで、この構成では、Ａｌを含有する層とポリシリコン層との間に、ポリシリコン層へのＡｌの拡散を防止するためのバリア層としてＴｉＮ層が介在されている。これにより、余分なＡｌがポリシリコン層に拡散しないので、ポリシリコン層の不純物濃度を安定させることができる。その結果、ポリシリコン層の抵抗値を安定させることができる。
また、前記ポリシリコン層には、Ｂ、Ｐ、Ａｌ、Ｎからなる群から選択される少なくとも一種の導電性不純物がドーピングされていてもよい。
ところで、前記ボディ領域および前記ソース領域の活性化や、前記ゲート絶縁膜の形成に際しては、ＳｉＣからなる半導体層を１２００℃以上で加熱する場合があり、たとえば、ＳｉＣからなる半導体層の加熱に関する背景技術として、以下の知見が知られている（たとえば、特開２００３−３１８３８８号公報）。
具体的には、ＳｉＣが採用された半導体装置として、たとえば、表層部に活性化イオン領域を有するＳｉＣ層と、ＳｉＣ層の表面に形成されたゲート酸化膜と、ゲート酸化膜上に形成され、ゲート酸化膜を介してイオン領域と対向するゲート電極とからなるＭＯＳ（Metal Oxide Semiconductor）構造を有するＭＯＳＦＥＴが知られている。
このようなＭＯＳ構造を作製するには、たとえば、まず、ＳｉＣ層の表層部に不純物イオンが注入される。次いで、抵抗加熱炉内において、ＳｉＣ層が加熱されることにより、注入されたイオンが活性化する。イオンの活性化後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）装置内において、酸素含有ガスの供給により、ＳｉＣ層の表面にゲー
ト酸化膜が形成される。そして、スパッタ法により、ゲート酸化膜上にゲート電極が形成される。これにより、ゲート電極（Metal）−ゲート酸化膜（Oxide）−ＳｉＣ層（Semiconductor）の層構造（ＭＯＳ構造）が作製される。
ＳｉＣ層内のイオンを活性化させるには、たとえば、１６００〜１７００℃の温度でアニール処理する必要がある。抵抗加熱炉では高温域までの加熱時間が長くなるため、イオン活性のための加熱中に、ＳｉＣ層の表面からＳｉが昇華する、いわゆるＳｉ抜けが生じ、ＳｉＣ層の表面が荒れてしまう。その結果、ＳｉＣ層とゲート酸化膜との界面が凸凹になり、ＭＯＳＦＥＴのチャネル移動度が低下する。
そこで、高周波誘導加熱炉を利用して高温域までの加熱時間を短縮することにより、ＳｉＣ層の表面荒れを抑制し、その後、ゲート酸化炉を利用してゲート酸化膜を形成する手法が採用されている。
しかし、このような手法では、高周波誘導加熱炉およびゲート酸化炉の２つの装置が別途必要になるため、装置コストが増加するという不具合を生じる。
別の手法として、イオンの活性化に先立ってＳｉＣ層の表面にカーボン膜を形成し、このカーボン膜によってＳｉ抜けを防止することにより、ＳｉＣ層表面の平坦性を維持することが提案されている。
カーボン膜は、たとえば、ＳｉＣ層表面にカーボンを含む膜を形成し、高周波誘導加熱炉内においてカーボンを含む膜を加熱することにより、当該膜からカーボン以外の元素を蒸発させて形成される。
しかしながら、本発明者らは、鋭意研究したところ、カーボン膜を形成するための加熱温度は、１０００℃程度でよく、イオンを活性化させるための温度（１６００〜１７００℃）よりも低い。そのため、加熱温度を２段階制御する必要があるが、高周波誘導加熱炉を精密に温度制御することは困難であるという課題を見出した。
また、イオンの活性化後、カーボン膜は不要となる。この不要になったカーボン膜は、高周波誘導加熱炉とは別の装置において、酸化ガスにより酸化除去される。高周波誘導加熱炉内に酸化ガスを導入し、イオンの活性化に引き続いてカーボン膜を除去することも検討されるが、高周波誘導加熱炉の発熱体にはカーボン材料が使用されているため、酸化ガスが供給されると当該カーボン材料が酸化されてしまう。そのため、カーボン膜除去装置が別途必要不可欠であり、装置コストの増加が不可避であるという課題も見出した。
そこで、装置コストを増加させることなく、簡単な温度制御により、ＳｉＣ層表面の荒れを抑制することのできる半導体装置の製造方法を提供する目的を達するために、下記の発明をした。
その発明とは、具体的には、表層部にイオンが注入されたＳｉＣ層の表面に有機材料膜を形成する工程と、前記有機材料膜の形成後、抵抗加熱炉内において、前記有機材料膜を加熱することにより、前記有機材料膜をカーボン膜に変質させる工程と、前記抵抗加熱炉内において、前記カーボン膜が形成された前記ＳｉＣ層を加熱することにより、前記ＳｉＣ層内のイオンを活性化する工程と、前記抵抗加熱炉内に酸素含有ガスを導入することにより、前記カーボン膜を酸化させて除去する工程と、前記カーボン膜の除去後、引き続き前記抵抗加熱炉内において、前記酸素含有ガスにより、前記ＳｉＣ層の表面を酸化させて酸化膜を形成する工程とを含む、半導体装置の製造方法である。
この製造方法によれば、有機材料膜の形成後、抵抗加熱炉内において有機材料膜を加熱することにより、有機材料膜がカーボン膜に変質して、ＳｉＣ層表面にカーボン膜が形成される。カーボン膜の形成後、ＳｉＣ層内のイオンを活性化させるために、ＳｉＣ層が加熱される。その後、抵抗加熱炉内に酸素含有ガスが導入されることにより、カーボン膜が酸化除去される。カーボン膜の除去後、引き続き抵抗加熱炉内において、酸素含有ガスにより、ＳｉＣ層の表面が酸化されて酸化膜が形成される。
イオン活性のための加熱に先立って、ＳｉＣ層の表面にカーボン膜が形成されるので、ＳｉＣ層の加熱時に、ＳｉＣ層表面からのＳｉ抜けを防止することができる。そのため、ＳｉＣ層表面の荒れを抑制することができ、ＳｉＣ層表面の平坦性を維持することができる。その結果、ＳｉＣ層と酸化膜との界面を滑らかにすることができるので、半導体装置のチャネル移動度を向上させることができる。
さらに、有機材料膜を加熱してカーボン膜に変質させる工程、ＳｉＣ層を加熱してイオンを活性化させる工程、酸素含有ガスによりカーボン膜を酸化除去する工程およびＳｉＣ層の表面を酸化させて酸化膜を形成する工程からなる４工程を、１つの抵抗加熱炉内で連続して行なうことができる。カーボン膜を除去するための装置などを別途必要としないので、装置コストの増加を抑制することもできる。しかも、抵抗加熱炉を用いるので、カーボン膜を形成するための加熱温度およびイオンを活性化させるための加熱温度を、精密かつ簡単に制御することができる。
また、前記酸素含有ガスは、酸素および窒素を含有するガスであってもよい。酸化膜を形成するための酸素含有ガスが酸素および窒素を含有するガスであれば、半導体装置のチャネル移動度を一層向上させることができる。
なお、酸素および窒素を含有するガスとしては、たとえば、ＮＯ（一酸化窒素）、Ｎ２Ｏ（一酸化二窒素）などを含有するガスを用いることができる。
また、前記ＳｉＣ層の表面は、（０００１）面、つまりＳｉ面であることが好ましい。
上記のように、本発明者らは、ＳｉＣからなる半導体層の加熱に関する発明として、抵抗加熱炉を利用した発明をした。
したがって、前記ボディ領域および前記ソース領域の活性化、およびゲート絶縁膜を形成するときに、上記した抵抗加熱炉を利用した発明を適用すれば、本発明の作用効果に加えて、上記した抵抗加熱炉を利用した発明による作用効果を享受することができる。
図１は、本発明の第１の実施形態に係る半導体装置の模式断面図である。 図２Ａは、図１に示す半導体装置の製造方法を説明するための模式断面図である。 図２Ｂは、図２Ａの次の工程を示す図である。 図２Ｃは、図２Ｂの次の工程を示す図である。 図２Ｄは、図２Ｃの次の工程を示す図である。 図２Ｅは、図２Ｄの次の工程を示す図である。 図２Ｆは、図２Ｅの次の工程を示す図である。 図２Ｇは、図２Ｆの次の工程を示す図である。 図２Ｈは、図２Ｇの次の工程を示す図である。 図２Ｉは、図２Ｈの次の工程を示す図である。 図２Ｊは、図２Ｉの次の工程を示す図である。 図２Ｋは、図２Ｊの次の工程を示す図である。 図２Ｌは、図２Ｋの次の工程を示す図である。 図２Ｍは、図２Ｌの次の工程を示す図である。 図２Ｎは、図２Ｍの次の工程を示す図である。 図３（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式平面図であって、図３（ａ）は全体図、図３（ｂ）は内部拡大図をそれぞれ示す。 図４は、本発明の第２の実施形態に係る半導体装置の模式断面図であって、図３（ｂ）の切断線IＶ−IＶでの切断面を示す。 図５Ａは、図４に示す半導体装置の製造方法を説明するための模式断面図である。 図５Ｂは、図５Ａの次の工程を示す図である。 図５Ｃは、図５Ｂの次の工程を示す図である。 図５Ｄは、図５Ｃの次の工程を示す図である。 図５Ｅは、図５Ｄの次の工程を示す図である。 図５Ｆは、図５Ｅの次の工程を示す図である。 図５Ｇは、図５Ｆの次の工程を示す図である。 図５Ｈは、図５Ｇの次の工程を示す図である。 図５Ｉは、図５Ｈの次の工程を示す図である。 図５Ｊは、図５Ｉの次の工程を示す図である。 図５Ｋは、図５Ｊの次の工程を示す図である。 図５Ｌは、図５Ｋの次の工程を示す図である。 図５Ｍは、図５Ｌの次の工程を示す図である。 図５Ｎは、図５Ｍの次の工程を示す図である。 図５Ｏは、図５Ｎの次の工程を示す図である。 図５Ｐは、図５Ｎの次の工程を示す図である。 図５Ｑは、図５Ｎの次の工程を示す図である。 図６は、抵抗加熱炉内における温度変化を示すグラフである。 図７は、図４に示す半導体装置の変形例を説明するための模式断面図である。 図８（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式平面図であって、図８（ａ）は全体図、図８（ｂ）は内部拡大図をそれぞれ示す。 図９は、本発明の第３の実施形態に係る半導体装置の模式断面図であって、図８（ｂ）の切断線IＸ−IＸでの切断面を示す。 図１０Ａは、図９に示す半導体装置の製造方法を説明するための模式断面図である。 図１０Ｂは、図１０Ａの次の工程を示す図である。 図１０Ｃは、図１０Ｂの次の工程を示す図である。 図１０Ｄは、図１０Ｃの次の工程を示す図である。 図１０Ｅは、図１０Ｄの次の工程を示す図である。 図１０Ｆは、図１０Ｅの次の工程を示す図である。 図１０Ｇは、図１０Ｆの次の工程を示す図である。 図１０Ｈは、図１０Ｇの次の工程を示す図である。 図１０Ｉは、図１０Ｈの次の工程を示す図である。 図１０Ｊは、図１０Ｉの次の工程を示す図である。 図１０Ｋは、図１０Ｊの次の工程を示す図である。 図１０Ｌは、図１０Ｋの次の工程を示す図である。 図１０Ｍは、図１０Ｌの次の工程を示す図である。 図１０Ｎは、図１０Ｍの次の工程を示す図である。 図１１は、図９に示す半導体装置の変形例を説明するための模式断面図である。 図１２は、プレーナゲート型の半導体装置の模式断面図である。 図１３Ａは、図１２の半導体装置の製造方法を説明する模式断面図である。 図１３Ｂは、図１３Ａの次の工程を示す模式的な断面図である。 図１３Ｃは、図１３Ｂの次の工程を示す模式的な断面図である。 図１３Ｄは、図１３Ｃの次の工程を示す模式的な断面図である。 図１３Ｅは、図１３Ｄの次の工程を示す模式的な断面図である。 図１３Ｆは、図１３Ｅの次の工程を示す模式的な断面図である。 図１３Ｇは、図１３Ｆの次の工程を示す模式的な断面図である。 図１３Ｈは、図１３Ｇの次の工程を示す模式的な断面図である。 図１３Ｉは、図１３Ｈの次の工程を示す模式的な断面図である。 図１３Ｊは、図１３Ｉの次の工程を示す模式的な断面図である。 図１３Ｋは、図１３Ｊの次の工程を示す模式的な断面図である。 図１３Ｌは、図１３Ｋの次の工程を示す模式的な断面図である。 図１４（ａ）（ｂ）はコンタクト配線を撮影したＳＥＭ画像であって、図１４（ａ）は実施例１のコンタクト配線、図１４（ｂ）は比較例１のコンタクト配線をそれぞれ示す。 図１５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを有するＳｉＣ半導体装置の模式断面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の模式断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１では、複数の単位セルのうちの一部が示されている。
半導体装置１は、半導体装置１の基体をなすＳｉＣ基板２を備えている。ＳｉＣ基板２には、Ｎ型不純物が高濃度（たとえば、１ｅ１８〜１ｅ２１ｃｍ−３）にドーピングされている。ＳｉＣ基板２は、その表面２１（上面）がＳｉ面であり、その裏面（下面）がＣ面である。
ＳｉＣ基板２の表面２１には、ＳｉＣ基板２よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ−型のエピタキシャル層３が積層されている。Ｓｉ面である表面２１上に形成されるエピタキシャル層３は、Ｓｉ面を成長主面として成長する。したがって、エピタキシャル層３の表面３１は、Ｓｉ面である。
エピタキシャル層３におけるＳｉ面側の部分（表層部）とは反対のＣ面側の部分（基層部）は、その全域がエピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域４をなしている。ドレイン領域４のＮ型不純物濃度は、たとえば、１ｅ１５〜１ｅ１７ｃｍ−３である。
一方、エピタキシャル層３の表層部には、Ｐ型のボディ領域５が形成されている。ボディ領域５は、ドレイン領域４に接している。ボディ領域５のＰ型不純物濃度は、たとえば、１ｅ１６〜１ｅ１９ｃｍ−３である。
エピタキシャル層３には、ゲートトレンチ６が表面３１から掘り下がって形成されている。ゲートトレンチ６は、図１では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１の紙面に垂直な方向、以下、この方向を「ゲート幅に沿う方向」ということがある。）に延び、たとえば、ストライプ構造をなしている。
各ゲートトレンチ６は、互いに間隔を空けて対向し、それぞれが表面３１に対して直交する平面状の側面７と、表面３１に対して平行な部分を有する底面８とを有している。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部（底面８）がドレイン領域４に達している。
ゲートトレンチ６の内面およびエピタキシャル層３の表面３１には、ゲートトレンチ６の内面（側面７および底面８）全域を覆うように、ＳｉＯ２からなるゲート絶縁膜９が形成されている。ゲート絶縁膜９は、底面８上の部分（絶縁膜底部１１）の厚さが、側面７上の部分（絶縁膜側部１０）の厚さよりも小さい。たとえば、絶縁膜側部１０の厚さに対する絶縁膜底部１１の厚さの比（絶縁膜底部１１の厚さ／絶縁膜側部１０の厚さ）は、０．１〜０．８である。双方の厚さの具体的な大きさは、たとえば、絶縁膜側部１０の厚さが４００〜６００Åであり、絶縁膜底部１１の厚さが２００〜３００Åである。
そして、ゲート絶縁膜９の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ６内にゲート電極１２が埋設されている。
ボディ領域５の表層部には、ゲートトレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ＋型のソース領域１３が形成されている。ソース領域１３は、ドレイン領域４のＮ型不純物濃度よりも高く、Ｎ型不純物が高濃度にドーピングされた領域である。ソース領域１３のＮ型不純物濃度は、たとえば、１ｅ１８〜１ｅ２１ｃｍ−３である。ソース領域１３は、ゲートトレンチ６に隣接する位置においてゲート幅に沿う方向に延び、その底部がエピタキシャル層３の表面３１側からボディ領域５に接している。
また、エピタキシャル層３には、その表面３１から、ゲート幅と直交する方向におけるソース領域１３の中央部を貫通し、ボディ領域５に接続されるＰ＋型のボディコンタクト領域１４が形成されている。ボディコンタクト領域１４は、ボディ領域５のＰ型不純物濃度よりも高く、Ｐ型不純物が高濃度にドーピングされた領域である。ボディコンタクト領域１４のＰ型不純物濃度は、たとえば、１ｅ１８〜１ｅ２１ｃｍ−３である。
すなわち、ゲートトレンチ６およびソース領域１３は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域１３上に、ソース領域１３に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１４は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極１２が一定のゲート幅を有するように設定されている。
エピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜１５が積層されている。層間絶縁膜１５およびゲート絶縁膜９には、ソース領域１３およびボディコンタクト領域１４の表面を露出させるコンタクトホール１６が形成されている。
層間絶縁膜１５上には、ソース配線１７が形成されている。ソース配線１７は、コンタクトホール１６を介してソース領域１３およびボディコンタクト領域１４にコンタクト（電気的に接続）されている。ソース配線１７は、ソース領域１３およびボディコンタクト領域１４とのコンタクト部分にポリシリコン層１８を有し、ポリシリコン層１８上にメタル層２０を有している。
ポリシリコン層１８は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１０１９〜１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層であることが好ましい。ポリシリコン層１８をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、リン（Ｐ）やＡｓ（ひ素）などのＮ型不純物、Ｂ（ホウ素）などのＰ型不純物を用いることができる。また、ポリシリコン層１８は、コンタクトホール１６を埋め尽くしている。そのようなポリシリコン層１８の厚さは、コンタクトホール１６の深さにより異なるが、たとえば、５０００〜１００００Åである。
メタル層２０は、たとえば、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、それらの合金およびそれらを含有するメタル材料を用いて形成されている。メタル層２０は、ソース配線１７の最表層をなし、たとえば、金属ワイヤなどが接続（ボンディング）される。また、メタル層２０の厚さは、たとえば、１〜５μｍである。
ソース配線１７において、ポリシリコン層１８とメタル層２０との間には、チタンを含有する中間層１９が介在されている。中間層１９は、チタン（Ｔｉ）を含有する層の単層もしくはその層を有する複数の層からなる。チタンを含有する層は、チタン、窒化チタンなどを用いて形成することができる。また、中間層１９の厚さは、たとえば、２００〜５００Åである。
上記のようなポリシリコン層１８、中間層１９およびメタル層２０を有するソース配線１７は、ポリシリコン（ポリシリコン層１８）、チタン（中間層１９）、窒化チタン（中間層１９）およびアルミニウム（メタル層２０）が順に積層される積層構造（Ｐｏ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）であることが好ましい。
ＳｉＣ基板２の裏面２２には、ドレイン配線２３が形成されている。ドレイン配線２３は、ＳｉＣ基板２にコンタクト（電気的に接続）されている。ドレイン配線２３は、ＳｉＣ基板２とのコンタクト部分にポリシリコン層２４を有し、ポリシリコン層２４上にメタル層２６を有している。
ポリシリコン層２４は、上記したポリシリコン層１８を構成する材料と同様のものを用いて形成することができる。また、ポリシリコン層２４の厚さは、たとえば、１０００〜２０００Åである。
メタル層２６は、上記したメタル層２０を構成する材料と同様のものを用いて形成することができる。メタル層２６は、ドレイン配線２３の最表層をなし、たとえば、ＳｉＣ基板２がリードフレームのダイパッドにボンディングされるとき、ダイパッドに接合される。また、メタル層２６の厚さは、たとえば、０．５〜１μｍである。
ドレイン配線２３において、ポリシリコン層２４とメタル層２６との間には、チタンを含有する中間層２５が介在されている。中間層２５は、上記した中間層１９を構成する材料と同様のものを用いて形成することができる。
ゲート電極１２には、層間絶縁膜１５に形成されたコンタクトホール（図示せず）を介して、ゲート配線２７がコンタクト（電気的に接続）されている。
ソース配線１７とドレイン配線２３との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート配線２７に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極１２からの電界によりボディ領域５におけるゲート絶縁膜９との界面近傍にチャネルが形成される。これにより、ソース配線１７とドレイン配線２３との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
図２Ａ〜図２Ｎは、図１に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図２Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２の表面２１（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２上に、Ｎ−型のエピタキシャル層３が形成される。続いて、Ｐ型不純物が、エピタキシャル層３の表面３１からエピタキシャル層３の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが２００〜４００ｋｅＶである。
これにより、図２Ｂに示すように、エピタキシャル層３の表層部に、Ｐ型不純物がインプランテーションされた領域（Ｐ型インプラ領域２８）が形成される。Ｐ型インプラ領域２８の形成により、エピタキシャル層３の基層部には、Ｐ型インプラ領域２８と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域４が形成される。
次いで、図２Ｃに示すように、ＣＶＤ法により、エピタキシャル層３上にＳｉＯ２からなるマスク２９が形成される。続いて、マスク２９がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域１４を形成すべき領域に開口３０を有するパターンにパターニングされる。開口３０の形成後、Ｐ型不純物が、エピタキシャル層３の表面３１からエピタキシャル層３の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜２００ｋｅＶである。これにより、Ｐ型インプラ領域２８の表層部に、Ｐ型不純物が高濃度でインプランテーションされた領域（Ｐ＋型インプラ領域３２）が形成される。Ｐ型不純物の注入後、マスク２９が除去される。
次いで、図２Ｄに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層３上にＳｉＯ２からなるマスク３３が形成される。続いて、マスク３３がフォトレジスト（図示せず）を介してエッチングされることにより、ソース領域１３を形成すべき領域に開口３４を有するパターンにパターニングされる。開口３４の形成後、Ｎ型不純物が、エピタキシャル層３の表面３１からエピタキシャル層３の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜２００ｋｅＶである。Ｎ型不純物の注入後、マスク３３が除去される。これにより、Ｐ型インプラ領域２８の表層部に、Ｎ型不純物が高濃度でインプランテーションされた領域（Ｎ＋型インプラ領域３５）が形成される。
次いで、図２Ｅに示すように、たとえば、１４００〜２０００℃でエピタキシャル層３が熱処理される。これにより、注入されたＮ型およびＰ型不純物が活性化して、エピタキシャル層３の表層部にボディ領域５が形成されるとともに、ボディ領域５の表層部にソース領域１３およびボディコンタクト領域１４が形成される。
次いで、図２Ｆに示すように、ＣＶＤ法、熱酸化法などにより、エピタキシャル層３の表面３１全域にＳｉＯ２からなるマスク３６が形成される。なお、マスク３６は、ＣＶＤ法を利用することにより、ＳｉＮなどで形成することもできる。
次いで、図２Ｇに示すように、マスク３６がフォトレジスト（図示せず）を介してエッチングされることにより、ゲートトレンチ６を形成すべき領域に開口３７を有するパターンにパターニングされる。
次いで、図２Ｈに示すように、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）が、開口３７を介してエピタキシャル層３の表面３１へ入射される。これにより、エピタキシャル層３が表面３１（Ｓｉ面）からドライエッチングされて、表面３１に平行な部分（Ｓｉ面）を有する底面８およびＳｉ面に対して直交する側面７を有するゲートトレンチ６が形成される。ゲートトレンチ６の形成後、マスク３６が除去される。
次いで、図２Ｉに示すように、熱酸化法により、ゲートトレンチ６の内面（側面７および底面８）およびエピタキシャル層３の表面３１が酸化される。ゲートトレンチ６がＳｉＣからなるエピタキシャル層３に形成されていることから、ゲートトレンチ６の内面の酸化は、Ｓｉ面を有する底面８の酸化レートおよびＳｉ面に直交する面である側面７の酸化レートが、関係式：底面８の酸化レート／側面７の酸化レート＜０を満たす条件で進行する。これにより、底面８上の部分（絶縁膜底部１１）の厚さが、側面７上の部分（絶縁膜側部１０）の厚さよりも小さいゲート絶縁膜９が形成される。
次いで、図２Ｊに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料がエピタキシャル層３上に堆積される。堆積されたポリシリコン材料は、エッチバック面がエピタキシャル層の表面３１に対して面一になるまでエッチバックされる。これにより、ポリシリコン材料におけるゲートトレンチ６外の部分が除去されて、ゲートトレンチ６内に残存するポリシリコン材料からなるゲート電極１２が形成される。
次いで、図２Ｋに示すように、ＣＶＤ法により、エピタキシャル層３上にＳｉＯ２からなる層間絶縁膜１５が積層される。そして、層間絶縁膜１５およびゲート絶縁膜９がパターニングされることにより、層間絶縁膜１５およびゲート絶縁膜９にソース領域１３およびボディコンタクト領域１４を露出させるコンタクトホール１６が形成される。
次いで、図２Ｌに示すように、ＣＶＤ法により、ポリシリコン材料３８がコンタクトホール１６を埋め尽くすまで堆積される。
次いで、図２Ｍに示すように、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０〜１００ｋｅＶである。これにより、不純物が高濃度にドーピングされたポリシリコン層１８が形成される。
次いで、図２Ｎに示すように、スパッタ法、蒸着法などの方法により、ポリシリコン層１８の表面にチタンおよび窒化チタンがこの順に堆積されて、中間層１９が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層１９の表面にアルミニウムが堆積されて、メタル層２０が形成される。そして、メタル層２０、中間層１９およびポリシリコン層１８が所定の配線パターンにパターニングされることにより、ソース配線１７が形成される。続いて、ゲート電極１２に接続されるゲート配線２７が形成される。その後、ソース配線１７と同様の方法により、ＳｉＣ基板２の裏面２２に、ポリシリコン層２４、中間層２５およびメタル層２６を有するドレイン配線２３が形成される。
以上の工程を経て、図１に示す半導体装置１が得られる。
以上のように、半導体装置１によれば、ソース領域１３およびボディコンタクト領域１４にコンタクトされたソース配線１７は、ソース領域１３およびボディコンタクト領域１４とのコンタクト部分にポリシリコン層１８を有し、ポリシリコン層１８上にメタル層２０を有している。
ポリシリコンは、ＳｉＣにおける不純物がドーピングされた領域（不純物領域）との間に良好なオーミック接合を形成することができる。したがって、上記のようにＣＶＤ法によりポリシリコン材料３８を堆積させて、ポリシリコン層１８をソース領域１３およびボディコンタクト領域１４にコンタクトさせることにより、ポリシリコン層１８とソース領域１３およびボディコンタクト領域１４との間にオーミック接合を形成することができる。
そのため、メタル層が不純物領域に直接にコンタクトされる構造に不可欠なシリサイド化を省略することができる。よって、ポリシリコン層１８の表面およびポリシリコン層１８におけるソース領域１３およびボディコンタクト領域１４との界面近傍でのカーボン層の発生を防止することができる。
その結果、ポリシリコン層１８とメタル層２０との間およびポリシリコン層１８とソース領域１３およびボディコンタクト領域１４との間での層剥がれを抑制することができる。よって、ソース配線１７の接続信頼性を向上させることができる。
また、ソース配線１７は、層間絶縁膜１５のコンタクトホール１６を介して、ソース領域１３およびボディコンタクト領域１４にコンタクトされている。そして、ソース配線１７では、カバレッジ性に優れるポリシリコン材料からなるポリシリコン層１８がコンタクトホール１６を埋め尽くす厚さで形成されている。そのため、ソース配線１７のカバレッジ性を向上させることができる。その結果、ソース配線１７の接続信頼性を一層向上させることができる。さらに、ポリシリコン層１８上に形成されるメタル層２０の平坦性を向上させることができる。その結果、金属ワイヤをボンディングするときのボンディング性（接合性）を向上させることができる。
また、ポリシリコン層１８が、１０１９〜１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層であるため、ソース配線１７の抵抗値を低減することができる。
また、ポリシリコン層１８とメタル層２０との間に、チタン層および窒化チタン層の積層構造からなる中間層１９が介在されている。チタンを含有する材料は、ポリシリコン材料およびメタル材料のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層１８とメタル層２０との密着性を向上させることができる。その結果、ソース配線１７の接続信頼性をより一層向上させることができる。
なお、ドレイン配線２３がポリシリコン層２４、中間層２５およびメタル層２６を有することにより発現される作用および効果については、ソース配線１７の場合と同様であるので、その記載を省略する。
図３（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式平面図であって、図３（ａ）は全体図、図３（ｂ）は内部拡大図をそれぞれ示す。
この半導体装置４１は、ＳｉＣを用いたトレンチゲート型パワーＶＤＭＯＳＦＥＴ（個別素子）であり、たとえば、平面視正方形のチップ状である。チップ状の半導体装置４１は、図３（ａ）の紙面における左右（上下）方向の長さが数ｍｍ程度である。
半導体装置４１は、ＳｉＣ基板４２と、このＳｉＣ基板４２上に形成され、平面視格子状のゲートトレンチ４３により区画された多数の単位セル４４とを有している。すなわち、ＳｉＣ基板４２上には、格子状ゲートトレンチ４３の各窓部分に配置された直方体状の単位セル４４がマトリクス状に整列している。各単位セル４４は、たとえば、図３（ｂ）の紙面における左右（上下）方向の長さが１０μｍ以下であり、その中央には表面側からＳｉＣ基板４２側へ掘り下がった平面視正方形状のソーストレンチ４５が形成されている。
半導体装置４１の表面には、ソースパッド４６が形成されている。ソースパッド４６は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置４１の表面のほぼ全域を覆うように形成されている。このソースパッド４６には、図３（ａ）の紙面における左右方向やや左寄りに、その一部が平面視略正方形状に除去された除去領域４７が形成されている。
この除去領域４７には、ゲートパッド４８が配置されている。ゲートパッド４８とソースパッド４６との間には間隔が設けられており、これらは互いに絶縁されている。
図４は、本発明の第２の実施形態に係る半導体装置の模式断面図であって、図３（ｂ）の切断線IＶ−IＶでの切断面を示す。
図４を参照して半導体装置４１の断面構造を説明する。半導体装置４１は、Ｎ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のＳｉＣ基板４２を備えている。このＳｉＣ基板４２は、その表面４９（上面）がＳｉ面であり、その裏面５０（下面）がＣ面である。
ＳｉＣ基板４２上には、ＳｉＣ基板４２よりも低濃度のＮ−型（たとえば、濃度が１ｅ１５〜１ｅ１７ｃｍ−３）のＳｉＣからなるエピタキシャル層５１が積層されている。半導体層としてのエピタキシャル層５１は、ＳｉＣ基板４２上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面４９上に形成されるエピタキシャル層５１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層５１の表面５２は、ＳｉＣ基板４２の表面４９と同様、Ｓｉ面である。
エピタキシャル層５１の表面５２側（Ｓｉ面側）には、Ｐ型のボディ領域５３が広範囲にわたってウェル状に形成されていて、その濃度は、たとえば、１ｅ１６〜１ｅ１９ｃｍ−３である。また、エピタキシャル層５１において、ボディ領域５３よりもＳｉＣ基板４２側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域５４（ドリフト領域）となっている。
ボディ領域５３内には、その表面５２側のほぼ全域にＮ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のソース領域５５と、このソース領域５５よりもＳｉＣ基板４２側（下方）にＰ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のボディコンタクト領域５６とが形成されている。ボディコンタクト領域５６は、マトリクス状に多数形成されている。
そして、個々のボディコンタクト領域５６を貫通するようにソーストレンチ４５がボディコンタクト領域５６と同数形成されており、ソーストレンチ４５が形成された各ボディコンタクト領域５６を取り囲むように、格子状のゲートトレンチ４３が形成されている。これにより、エピタキシャル層５１に、それぞれが電界効果トランジスタとして機能する単位セル４４が多数形成されている。すなわち、単位セル４４では、ボディコンタクト領域５６がソーストレンチ４５を取り囲むように形成されており、さらにそのボディコンタクト領域５６を取り囲むようにボディ領域５３が形成されている。そして、ボディ領域５３におけるボディコンタクト領域５６側の反対側は、ゲートトレンチ４３の側面に露出している。また、単位セル４４では、ゲートトレンチ４３の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル４４の周方向がゲート幅方向である。
ソーストレンチ４５およびゲートトレンチ４３は、その両方がエピタキシャル層５１の表面５２からボディ領域５３を貫通してドレイン領域５４に達しており、この実施形態では、それらの深さは同じである。また、ソーストレンチ４５の側面５９とゲートトレンチ４３の側面５７との距離Ｄ１は、たとえば、０．５〜３μｍである。距離Ｄ１がこの範囲であれば、各単位セル４４をオンしたときの抵抗値（オン抵抗）の上昇を抑制でき、ゲートトレンチ４３の底部にかかる電界を緩和することができる。
ゲートトレンチ４３は、その底部におけるゲート幅に直交する方向（隣接する単位セル４４との対向方向）の両端角部６１がドレイン領域５４側へ向かって湾曲していて、互いに対向する側面５７と底面５８とが湾曲面を介して連続する断面Ｕ字状である。さらに、ソーストレンチ４５も、ゲートトレンチ４３同様、互いに対向する側面５９と底面６０とが湾曲面を介して連続する断面Ｕ字状である。これにより、単位セル４４のターンオフ時に、ゲートトレンチ４３の底部における両端角部６１に加わる電界を、両端角部６１以外の部分へ分散させることができるため、ゲート絶縁膜６３における底面５８上の部分の絶縁破壊を抑制することができる。
ゲートトレンチ４３の内面には、その全域を覆うように、ゲート絶縁膜６３が形成されている。ゲート絶縁膜６３は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜６３における窒素含有量（窒素濃度）は、たとえば、０．１〜１０％である。
そして、ゲート絶縁膜６３の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ４３内にゲート電極６６が埋設されている。
エピタキシャル層５１上には、ＳｉＯ２からなる層間絶縁膜６７が積層されている。層間絶縁膜６７およびゲート絶縁膜６３には、各単位セル４４のソーストレンチ４５およびソース領域５５の表面を露出させるコンタクトホール６８が形成されている。
層間絶縁膜６７上には、ソース配線６９が形成されている。ソース配線６９は、各コンタクトホール６８を介して、すべての単位セル４４のソーストレンチ４５に一括して入り込んでいて、各単位セル４４において、ソーストレンチ４５の底側から順にドレイン領域５４、ボディコンタクト領域５６およびソース領域５５に接触している。つまり、ソース配線６９は、すべての単位セル４４に対して共通の配線となっている。そして、このソース配線６９上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース配線６９がソースパッド４６（図３（ａ）参照）に電気的に接続されている。一方、ゲートパッド４８（図３（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極６６に電気的に接続されている。
また、ソース配線６９は、エピタキシャル層５１との接触側から順にポリシリコン層７０、中間層７１およびメタル層７２を有している。
ポリシリコン層７０は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１ｅ１９〜１ｅ２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層７０をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのＮ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのＰ型不純物を用いることができる。また、ポリシリコン層７０の厚さは、たとえば、５０００〜１００００Åである。
また、ポリシリコン層７０は、この実施形態では、コンタクトホール６８内に露出する単位セル４４の表面全域を覆うように形成されていて、ソーストレンチ４５内でドレイン領域５４、ボディコンタクト領域５６およびソース領域５５に接触している。
ソース配線６９におけるドレイン領域５４、ボディコンタクト領域５６およびソース領域５５との接触層にポリシリコンを用いることにより、ソース配線６９を、高濃度な不純物領域であるボディコンタクト領域５６およびソース領域５５の両方に対してオーミック接合させることができる。一方で、低濃度なドレイン領域５４に対しては、半導体装置４１に内在するボディダイオード７３（ボディ領域５３とドレイン領域５４との接合により形成されるＰＮダイオード）の拡散電位よりも接合障壁の小さいヘテロジャンクション接合を形成することができる。
ところで、半導体装置４１に内在するボディダイオード７３に電流が流れると、ボディ領域５３からドレイン領域５４に移動した正孔（ホール）がドレイン領域５４内で電子と再結合し、その際に生じる結合エネルギーによって、エピタキシャル層５１におけるＳｉＣ結晶の欠陥が面内に広がる場合がある。この結晶欠陥は抵抗値が高いので、結晶欠陥がゲートトレンチ４３側へ拡大すると、結晶欠陥が通常のトランジスタ動作の妨げとなって、オン抵抗が上昇するおそれがある。
これに対し、この実施形態のように、ポリシリコン層７０とドレイン領域５４との接触によりヘテロジャンクション接合が形成されていれば、ソース−ドレイン間に逆電圧がかかって、上記ボディダイオード７３に電流が流れる状態になっても、ボディダイオード７３側よりもヘテロジャンクション接合側に優先的に電流を流すことができる。その結果、ＳｉＣの結晶欠陥の拡大を防止することができ、オン抵抗の上昇を抑制することができる。
中間層７１は、ポリシリコン層７０上に積層されており、Ｔｉ（チタン）を含有する層の単層もしくはその層を有する複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層７１の厚さは、たとえば、２００〜５００ｎｍである。
メタル層７２は、中間層７１上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成されている。メタル層７２は、ソース配線６９の最表層をなしている。また、メタル層７２の厚さは、たとえば、１〜５μｍである。
上記のようなポリシリコン層７０、中間層７１およびメタル層７２の組み合わせとしては、具体的には、Ｐｏｌｙ−Ｓｉ（ポリシリコン層７０）、Ｔｉ（中間層７１）、ＴｉＮ（中間層７１）およびＡｌ（メタル層７２）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）が例示できる。
ＳｉＣ基板４２の裏面５０には、その全域を覆うようにドレイン電極７４が形成されている。このドレイン電極７４は、すべての単位セル４４に対して共通の電極となっている。ドレイン電極７４としては、たとえば、ＳｉＣ基板４２側から順にＴｉおよびＡｌが積層された積層構造（Ｔｉ／Ａｌ）が例示できる。
ソースパッド４６（ソース配線６９）とドレイン電極７４との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲートパッド４８に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極６６からの電界によりボディ領域５３におけるゲート絶縁膜６３との界面近傍にチャネルが形成される。これにより、ソース配線６９とドレイン電極７４との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
図５Ａ〜図５Ｑは、図４に示す半導体装置の製造方法を説明するための模式断面図である。
まず、図５Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板４２の表面４９（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板４２上に、Ｎ−型のエピタキシャル層５１が形成される。
続いて、図５Ｂに示すように、Ｐ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが２００〜３０００ｋｅＶである。
次いで、図５Ｃに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなるマスク７５が形成される。続いて、マスク７５がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域５６を形成すべき領域に開口７６を有するパターンにパターニングされる。開口７６の形成後、Ｐ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜４００ｋｅＶである。Ｐ型不純物の注入後、マスク７５が除去される。
次いで、図５Ｄに示すように、Ｎ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜４００ｋｅＶである。
次いで、図５Ｅに示すように、ＣＶＤ法、熱酸化法などにより、エピタキシャル層５１の表面５２全域にＳｉＯ２からなるマスク７７が形成される。なお、マスク７７は、ＣＶＤ法を利用することにより、ＳｉＮなどで形成することもできる。続いて、マスク７７がフォトレジスト（図示せず）を介してエッチングされることにより、ゲートトレンチ４３およびソーストレンチ４５を形成すべき領域に開口７８を有するパターンにパターニングされる。開口７８の形成後、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）が、開口７８を介してエピタキシャル層５１の表面５２へ入射される。これにより、エピタキシャル層５１が表面５２（Ｓｉ面）からドライエッチングされて、ゲートトレンチ４３およびソーストレンチ４５が同時に形成される。それとともに、エピタキシャル層５１に多数の単位セル４４が形成される。
次いで、図５Ｆに示すように、ウェットエッチングにより、マスク７７が除去される。
その後、図５Ｇに示すように、エピタキシャル層５１の表面５２全域に有機材料膜８１が形成される。有機材料膜８１は、カーボン（炭素）を含有する材料であり、たとえば、フォトレジストとして用いられる有機材料（たとえば、ポリイミドなど）などを適用することができる。このような有機材料膜８１は、たとえば、スピンコータなどを用いて形成される。
有機材料膜８１の形成後、ＳｉＣ基板４２が抵抗加熱炉８２に装入される。抵抗加熱炉８２としては、被加熱体がセットされる抵抗加熱炉８２内の気密性を確保できるとともに、抵抗加熱炉８２内に各種ガスを導入することができる装置であれば、特に制限されず、その加熱方式は、直接加熱方式、間接加熱方式のいずれであってもよい。
そして、ＳｉＣ基板４２が抵抗加熱炉８２内にセットされた状態で、抵抗加熱炉８２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が導入されるとともに、抵抗加熱炉８２が昇温制御（第１の昇温制御）される。
この第１の昇温制御では、図６に示すように、加熱温度が、たとえば、３５〜４５分掛けて１００℃から１０００℃まで上昇するように制御され、上昇後、たとえば、５〜１０分間、加熱温度が１０００℃に保持（第１の温度保持）される。この昇温および温度保持により、有機材料膜８１中のカーボン以外の元素が蒸発し、図５Ｈに示すように、有機材料膜８１がカーボン膜８３に変質する。したがって、エピタキシャル層５１の表面５２は、その全域がカーボン膜８３に覆われる。
続いて、抵抗加熱炉８２内を不活性雰囲気に維持したまま、抵抗加熱炉８２がさらに昇温制御（第２の昇温制御）される。
この第２の昇温制御では、図６に示すように、加熱温度が、たとえば、３０〜６０分掛けて１０００℃から１６００℃まで上昇するように制御される。上昇後、たとえば、５〜１０分間、加熱温度が１６００℃に保持（第２の温度保持）される。この昇温および温度保持により、エピタキシャル層５１の表層部に注入された個々のＮ型不純物およびＰ型不純物のイオンが活性化され、図５Ｉに示すように、注入された箇所に応じて、ボディ領域５３、ソース領域５５、ボディコンタクト領域５６がそれぞれ形成される。また、エピタキシャル層５１の基層部には、エピタキシャル成長後のままの状態を維持するドレイン領域５４が形成される。
次いで、抵抗加熱炉８２内を不活性雰囲気に維持したまま、抵抗加熱炉８２が降温制御される。
降温制御では、図６に示すように、加熱温度が、たとえば、１５〜３０分掛けて１６００℃から１３００℃まで降下するように制限（降温制限）される。降温後、加熱温度が１３００℃に保持（第３の温度保持）された状態で、抵抗加熱炉８２内に、たとえば、５〜１０分間、窒素・酸素含有ガスが導入される。窒素・酸素含有ガスの導入により、図５Ｊに示すように、カーボン膜８３がガス中の酸素と反応して酸化除去される。導入される窒素・酸素含有ガスとしては、少なくともＮ２Ｏ（一酸化二窒素）を含有するガスを用いることができ、ＮＯ（一酸化窒素）を含有していてもよい。さらにＮ２Ｏガスは、導入されるガスの総流量に対して３０％以下、好ましくは、１〜３０％の流量比で供給される。
その後、抵抗加熱炉８２内に窒素・酸素含有ガスを同じ流量で導入しながら、さらに、たとえば、２００〜２４０分間、加熱温度が１３００℃に保持（第４の温度保持）される。これにより、エピタキシャル層５１の表面５２が酸化されて、図５Ｋに示すように、表面５２全域を覆う窒化酸化シリコン膜（ゲート絶縁膜６３）が形成される。
ゲート絶縁膜６３の形成後、抵抗加熱炉８２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が再度導入されるとともに、加熱温度が、１３００℃から３００℃まで降下するように制御される。降温後、ＳｉＣ基板４２が抵抗加熱炉８２から取り出される。
次いで、図５Ｌに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料８４がエピタキシャル層５１の上方から堆積される。ポリシリコン材料８４の堆積は、少なくともゲートトレンチ４３およびソーストレンチ４５が埋め尽くされるまで続けられる。
その後、図５Ｍに示すように、堆積したポリシリコン材料８４が、エッチバック面がエピタキシャル層５１の表面５２に対して面一になるまでエッチバックされる。
続いて、図５Ｎに示すように、ソーストレンチ４５内に残存するポリシリコン材料８４のみがドライエッチングにより除去される。これにより、ゲートトレンチ４３内に残存するポリシリコン材料８４からなるゲート電極６６が形成される。
次いで、図５Ｏに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなる層間絶縁膜６７が積層される。
そして、図５Ｐに示すように、層間絶縁膜６７およびゲート絶縁膜６３が連続してパターニングされることにより、層間絶縁膜６７およびゲート絶縁膜６３にコンタクトホール６８が形成される。
次いで、図５Ｑに示すように、ＣＶＤ法により、ポリシリコン材料がコンタクトホール６８を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０〜１００ｋｅＶである。その後、たとえば、９００℃で２０分間不純物拡散が行なわれる。これにより、不純物が高濃度にドーピングされたポリシリコン層７０が形成される。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層７０の表面にＴｉおよびＴｉＮがこの順に堆積されて、中間層７１が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層７１の表面にＡｌなどの金属が堆積されて、メタル層７２が形成される。これにより、ソース配線６９が形成される。次いで、ＳｉＣ基板４２の裏面５０に、ドレイン電極７４が形成される。
この後、層間絶縁膜（図示せず）、ソースパッド４６、ゲートパッド４８などが形成されることにより、図４に示す半導体装置４１が得られる。
以上のように、この半導体装置４１によれば、第１の実施形態の半導体装置１と同様に、ソース配線６９が、ソース領域５５およびボディコンタクト領域５６とのコンタクト部分にポリシリコン層７０を有しているので、ソース配線６９を、高濃度な不純物領域であるボディコンタクト領域５６およびソース領域５５の両方に対してオーミック接合させることができる。
そのため、半導体装置４１の製造に際して、Ａｌなどの金属のみからなる層が不純物領域に直接にコンタクトされる場合とは異なり、エピタキシャル層５１の表面５２にＮｉ層を形成する工程を省略でき、さらにはそのようなＮｉ層をシリサイド化する工程を省略することができる。よって、エピタキシャル層５１の表面５２でのカーボン層の発生を防止することができる。
その結果、ソース配線６９とエピタキシャル層５１との間での層剥がれを抑制することができる。よって、ソース配線６９の接続信頼性を向上させることができる。
また、ソーストレンチ４５に入り込んでドレイン領域５４、ボディコンタクト領域５６およびソース領域５５に接触する層（ポリシリコン層７０）が、カバレッジ性に優れるポリシリコンからなるので、ソース配線６９のカバレッジ性を向上させることができる。その結果、ソース配線６９の接続信頼性を一層向上させることができる。
また、ポリシリコン層７０が、１０１９〜１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層であるため、ソース配線６９の抵抗値を低減することができる。
また、ポリシリコン層７０とメタル層７２との間に、Ｔｉ層およびＴｉＮ層の積層構造からなる中間層７１が介在されている。Ｔｉを含有する材料は、ポリシリコン材料およびメタル材料のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層７０とメタル層７２との密着性を向上させることができる。その結果、ソース配線６９の接続信頼性をより一層向上させることができる。
また、この半導体装置４１によれば、ゲートトレンチ４３で取り囲まれる個々の単位セル４４の中央にソーストレンチ４５が形成されているので、ゲートトレンチ４３の両端角部６１付近における等電位線の密集を抑制することができる。その結果、ゲートトレンチ４３の底部における両端角部６１に加わる電界を緩和できるので、ゲート絶縁膜６３における底面５８上の部分の絶縁破壊を抑制することができる。
なお、ソーストレンチ４５は、図７に示す半導体装置８５のように、ゲートトレンチ４３よりも深くてもよい。これにより、ゲートトレンチ４３の底部における両端角部６１に加わる電界を一層緩和することができる。
図８（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式平面図であって、図８（ａ）は全体図、図８（ｂ）は内部拡大図をそれぞれ示す。図８（ａ）（ｂ）において、図３（ａ）（ｂ）に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この半導体装置８６は、ＳｉＣを用いたプレーナゲート型パワーＶＤＭＯＳＦＥＴ（個別素子）であり、たとえば、平面視正方形のチップ状である。チップ状の半導体装置８６は、図８（ａ）の紙面における左右（上下）方向の長さが数ｍｍ程度である。
半導体装置８６は、ＳｉＣ基板４２と、このＳｉＣ基板４２上に形成され、平面視格子状のゲート電極８７により区画された多数の単位セル８８とを有している。すなわち、ＳｉＣ基板４２上には、格子状ゲート電極８７の各窓部分に配置された平面視正方形状の単位セル８８がマトリクス状に整列している。各単位セル８８は、たとえば、図３（ｂ）の紙面における左右（上下）方向の長さが１０μｍ以下であり、その中央には表面側からソース配線８９が接続されている。
図９は、本発明の第３の実施形態に係る半導体装置の模式断面図であって、図８（ｂ）の切断線IＸ−IＸでの切断面を示す。図９において、図４に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図９を参照して半導体装置８６の断面構造を説明する。半導体装置８６は、Ｎ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のＳｉＣ基板４２と、ＳｉＣ基板４２上に積層されたエピタキシャル層５１とを含んでいる。
エピタキシャル層５１の表面５２側（Ｓｉ面側）には、ウェル状のＰ型のボディ領域９０がマトリクス状に多数形成されていて、その濃度は、たとえば、１ｅ１６〜１ｅ１９ｃｍ−３である。また、エピタキシャル層５１において、ボディ領域９０よりもＳｉＣ基板４２側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域９１（ドリフト領域）となっている。
個々のボディ領域９０内には、Ｎ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のソース領域９２と、このソース領域９２に取り囲まれたＰ＋型（たとえば、濃度が１ｅ１８〜１ｅ２１ｃｍ−３）のボディコンタクト領域９３とが形成されている。
そして、隣接するボディ領域９０に跨るように格子状のゲート電極８７が形成されており、このゲート電極８７とエピタキシャル層５１との間にゲート絶縁膜９４が介在されている。ゲート電極８７は、ソース領域９２とドレイン領域９１との間に跨っていて、ボディ領域９０の表面における反転層（チャネル）の形成を制御する。また、ゲート絶縁膜９４は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜９４における窒素含有量（窒素濃度）は、たとえば、０．１〜１０％である。
エピタキシャル層５１上には、ゲート電極８７を覆うように、ＳｉＯ２からなる層間絶縁膜９５が積層されている。層間絶縁膜９５およびゲート絶縁膜６３には、ボディ領域９０の中央領域にコンタクトホール９６が形成されている。
層間絶縁膜９５上には、ソース配線８９が形成されている。ソース配線８９は、すべてのコンタクトホール９６に一括して入り込んでいて、各単位セル８８において、ドレイン領域９１、ボディコンタクト領域９３およびソース領域９２に接触している。つまり、ソース配線８９は、すべての単位セル８８に対して共通の配線となっている。そして、このソース配線８９上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース配線８９がソースパッド４６（図８（ａ）参照）に電気的に接続されている。一方、ゲートパッド４８（図８（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極８７に電気的に接続されている。
また、ソース配線８９は、エピタキシャル層５１との接触側から順にポリシリコン層９７、中間層９８およびメタル層９９を有している。
ポリシリコン層９７は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１ｅ１９〜１ｅ２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層９７をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのＮ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのＰ型不純物を用いることができる。また、ポリシリコン層９７の厚さは、たとえば、５０００〜１００００Åである。
また、ポリシリコン層９７は、この実施形態では、コンタクトホール９６内に露出する単位セル８８の表面全域を覆うように形成されていて、ボディコンタクト領域９３およびソース領域９２に接触している。
ソース配線８９におけるボディコンタクト領域９３およびソース領域９２との接触層にポリシリコンを用いることにより、ソース配線８９を、高濃度な不純物領域であるボディコンタクト領域９３およびソース領域９２の両方に対してオーミック接合させることができる。
中間層９８は、ポリシリコン層９７上に積層されており、Ｔｉ（チタン）を含有する層の単層もしくはその層を有する複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層９８の厚さは、たとえば、２００〜５００ｎｍである。
メタル層９９は、中間層９８上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成されている。メタル層９９は、ソース配線８９の最表層をなしている。また、メタル層９９の厚さは、たとえば、１〜５μｍである。
上記のようなポリシリコン層９７、中間層９８およびメタル層９９の組み合わせとしては、具体的には、Ｐｏｌｙ−Ｓｉ（ポリシリコン層９７）、Ｔｉ（中間層９８）、ＴｉＮ（中間層９８）およびＡｌ（メタル層９９）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）が例示できる。
ＳｉＣ基板４２の裏面５０には、その全域を覆うようにドレイン電極７４が形成されている。
ソースパッド４６（ソース配線８９）とドレイン電極７４との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲートパッド４８に所定の電圧（ゲート閾値電圧以上の電圧）が印加されることにより、ゲート電極８７からの電界によりボディ領域９０におけるゲート絶縁膜６３との界面近傍にチャネルが形成される。これにより、ソース配線８９とドレイン電極７４との間に電流が流れ、ＶＤＭＯＳＦＥＴがオン状態となる。
図１０Ａ〜図１０Ｎは、図９に示す半導体装置の製造方法を説明するための模式断面図である。図１０Ａ〜図１０Ｎにおいて、図５Ａ〜図５Ｑに示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
まず、図１０Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板４２の表面４９（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板４２上に、Ｎ−型のエピタキシャル層５１が形成される。
続いて、図１０Ｂに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなるマスク３９が形成される。続いて、マスク３９がフォトレジスト（図示せず）を介してエッチングされることにより、ボディ領域９０を形成すべき領域に開口を有するパターンにパターニングされる。開口の形成後、Ｐ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが２００〜３０００ｋｅＶである。Ｐ型不純物の注入後、マスク３９が除去される。
次いで、図１０Ｃに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなるマスク４０が形成される。続いて、マスク４０がフォトレジスト（図示せず）を介してエッチングされることにより、ソース領域９２を形成すべき領域に開口を有するパターンにパターニングされる。開口の形成後、Ｎ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜４００ｋｅＶである。Ｎ型不純物の注入後、マスク４０が除去される。
次いで、図１０Ｄに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなるマスク６２が形成される。続いて、マスク６２がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域９３を形成すべき領域に開口を有するパターンにパターニングされる。開口の形成後、Ｐ型不純物が、エピタキシャル層５１の表面５２からエピタキシャル層５１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０〜４００ｋｅＶである。Ｐ型不純物の注入後、マスク６２が除去される。
その後、図１０Ｅに示すように、エピタキシャル層５１の表面５２全域に有機材料膜８１が形成される。
有機材料膜８１の形成後、ＳｉＣ基板４２が抵抗加熱炉８２に装入される。そして、ＳｉＣ基板４２が抵抗加熱炉８２内にセットされた状態で、抵抗加熱炉８２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が導入されるとともに、図５Ｈに示した工程と同様に、抵抗加熱炉８２が昇温制御（第１の昇温制御）される（図６参照）。この昇温および温度保持により、有機材料膜８１中のカーボン以外の元素が蒸発し、図１０Ｆに示すように、有機材料膜８１がカーボン膜８３に変質する。
続いて、抵抗加熱炉８２内を不活性雰囲気に維持したまま、図５Ｉに示した工程と同様に、抵抗加熱炉８２がさらに昇温制御（第２の昇温制御）される（図６参照）。この昇温および温度保持により、エピタキシャル層５１の表層部に注入された個々のＮ型不純物およびＰ型不純物のイオンが活性化され、図１０Ｇに示すように、注入された箇所に応じて、ボディ領域９０、ソース領域９２、ボディコンタクト領域９３がそれぞれ形成される。また、エピタキシャル層５１の基層部には、エピタキシャル成長後のままの状態を維持するドレイン領域９１が形成される。
次いで、抵抗加熱炉８２内を不活性雰囲気に維持したまま、図５Ｊに示した工程と同様に、抵抗加熱炉８２が降温制御される（図６参照）。この窒素・酸素含有ガスを導入する降温制御により、図１０Ｈに示すように、カーボン膜８３がガス中の酸素と反応して酸化除去される。
その後、抵抗加熱炉８２内に窒素・酸素含有ガスを同じ流量で導入しながら、さらに、たとえば、２００〜２４０分間、加熱温度が１３００℃に保持（第４の温度保持）される（図６参照）。これにより、エピタキシャル層５１の表面５２が酸化されて、図１０Ｉに示すように、表面５２全域を覆う窒化酸化シリコン膜（ゲート絶縁膜９４）が形成される。
ゲート絶縁膜９４の形成後、抵抗加熱炉８２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が再度導入されるとともに、加熱温度が、１３００℃から３００℃まで降下するように制御される。降温後、ＳｉＣ基板４２が抵抗加熱炉８２から取り出される。
次いで、図１０Ｊに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料８４がエピタキシャル層５１の上方から堆積される。
その後、図１０Ｋに示すように、堆積したポリシリコン材料８４がドライエッチングにより除去される。これにより、ゲート電極８７が形成される。
次いで、図１０Ｌに示すように、ＣＶＤ法により、エピタキシャル層５１上にＳｉＯ２からなる層間絶縁膜９５が積層される。
そして、図１０Ｍに示すように、層間絶縁膜９５およびゲート絶縁膜９４が連続してパターニングされることにより、層間絶縁膜９５およびゲート絶縁膜９４にコンタクトホール９６が形成される。
次いで、図１０Ｎに示すように、ＣＶＤ法により、ポリシリコン材料がコンタクトホール９６を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０〜１００ｋｅＶである。これにより、不純物が高濃度にドーピングされたポリシリコン層９７が形成される。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層９７の表面にＴｉおよびＴｉＮがこの順に堆積されて、中間層９８が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層９８の表面にＡｌなどの金属が堆積されて、メタル層９９が形成される。これにより、ソース配線８９が形成される。次いで、ＳｉＣ基板４２の裏面５０に、ドレイン電極７４が形成される。
この後、層間絶縁膜（図示せず）、ソースパッド４６、ゲートパッド４８などが形成されることにより、図９に示す半導体装置８６が得られる。
以上のように、この半導体装置８６によれば、第１の実施形態の半導体装置１と同様に、ソース配線８９が、ソース領域９２およびボディコンタクト領域９３とのコンタクト部分にポリシリコン層９７を有しているので、ソース配線８９を、高濃度な不純物領域であるボディコンタクト領域９３およびソース領域９２の両方に対してオーミック接合させることができる。
そのため、半導体装置８６の製造に際して、Ａｌなどの金属のみからなる層が不純物領域に直接にコンタクトされる場合とは異なり、エピタキシャル層５１の表面５２にＮｉ層を形成する工程を省略でき、さらにはそのようなＮｉ層をシリサイド化する工程を省略することができる。よって、エピタキシャル層５１の表面５２でのカーボン層の発生を防止することができる。
その結果、ソース配線８９とエピタキシャル層５１との間での層剥がれを抑制することができる。よって、ソース配線８９の接続信頼性を向上させることができる。
また、コンタクトホール９６に入り込んでドレイン領域９１、ボディコンタクト領域９３およびソース領域９２に接触する層（ポリシリコン層９７）が、カバレッジ性に優れるポリシリコンからなるので、ソース配線８９のカバレッジ性を向上させることができる。その結果、ソース配線８９の接続信頼性を一層向上させることができる。
また、ポリシリコン層９７が、１０１９〜１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層であるため、ソース配線８９の抵抗値を低減することができる。
また、ポリシリコン層９７とメタル層９９との間に、Ｔｉ層およびＴｉＮ層の積層構造からなる中間層９８が介在されている。Ｔｉを含有する材料は、ポリシリコン材料およびメタル材料のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層９７とメタル層９９との密着性を向上させることができる。その結果、ソース配線８９の接続信頼性をより一層向上させることができる。
なお、図１１に示すように、この半導体装置８６には、第２の実施形態と同様に、ボディコンタクト領域９３をソース領域９２よりもＳｉＣ基板４２側（下方）に形成し、個々のボディコンタクト領域５６を貫通するソーストレンチ７９を設けることにより、ソーストレンチ７９内で、ドレイン領域９１、ボディコンタクト領域９３およびソース領域９２にポリシリコン層９７を接触させることができる。これにより、第２の実施形態と同じ作用効果を享受することができる。すなわち、ソース−ドレイン間に逆電圧がかかって、ボディダイオード８０（ボディ領域９０とドレイン領域９１との接合により形成されるＰＮダイオード）に電流が流れる状態になっても、ボディダイオード８０側よりもヘテロジャンクション接合側に優先的に電流を流すことができる。
次いで、抵抗加熱炉を利用したＳｉＣ半導体装置の製造方法の発明に関する実施形態を示しておく。
図１２は、プレーナゲート型の半導体装置の模式断面図である。
半導体装置１０１は、プレーナゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。なお、図１２では、複数の単位セルのうちの一部が示されている。
半導体装置１０１は、半導体装置１０１の基体をなすＮ＋型のＳｉＣ基板１０２を備えている。ＳｉＣ基板１０２の表面１２１には、ＳｉＣ基板１０２よりもＮ型不純物が低濃度にドーピングされたＳｉＣ（シリコンカーバイト：炭化ケイ素）からなる、Ｎ−型のエピタキシャル層１０３が積層されている。エピタキシャル層１０３の表面１３１は、たとえば、ＳｉＣの（０００１）面で構成されている。
エピタキシャル層１０３には、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドレイン領域１０４が形成されている。
また、エピタキシャル層１０３の表層部には、Ｐ型のボディ領域１０５が形成されている。ボディ領域１０５は、図１２では図示しないが、一定の間隔を空けて複数形成され、それらが互いに平行をなして同一方向（図１２の紙面に垂直な方向）に延び、たとえば、ストライプ状、マトリクス状（行列状）に配置されている。そして、互いに隣り合うボディ領域１０５の間において、ドレイン領域１０４が露出している。
ボディ領域１０５の表層部には、その周縁から間隔を空けて、Ｎ＋型のソース領域１０６が形成されている。
また、エピタキシャル層１０３の表面１３１には、ドレイン領域１０４、ボディ領域１０５およびソース領域１０６に跨るゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７は、ＳｉＯ２からなる。
そして、ゲート絶縁膜１０７上には、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極１０８が形成されている。ゲート電極１０８は、ゲート絶縁膜１０７を介して、ドレイン領域１０４、ボディ領域１０５およびソース領域１０６に対向している。
エピタキシャル層１０３上には、ＳｉＯ２からなる層間絶縁膜１０９が積層されている。層間絶縁膜１０９上には、ソース配線１１１が形成されている。ソース配線１１１は、層間絶縁膜１０９に形成されたコンタクトホール１１０を介して、ボディ領域１０５およびソース領域１０６に電気的に接続されている。
ゲート電極１０８には、層間絶縁膜１０９に形成されたコンタクトホール（図示せず）を介して、ゲート配線１１２が電気的に接続されている。
ＳｉＣ基板１０２の裏面には、ドレイン電極１１３が形成されている。
ソース配線１１１を接地し、ドレイン電極１１３に適当な大きさの正電圧を印加しつつ、ゲート電極１０８の電位を制御すると、ゲート電極１０８からの電界によりボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルを形成することができる。これにより、ソース配線１１１とドレイン電極１１３との間に電流を流すことができる。
図１３Ａ〜図１３Ｌは、図１２の半導体装置の製造方法を説明する模式断面図である。
まず、図１３Ａに示すように、エピタキシャル成長法により、ＳｉＣ基板１０２の表面１２１に、エピタキシャル層１０３が形成される。このとき、ＳｉＣ基板１０２の成長主面（表面１２１）は、（０００１）面である。ＳｉＣ基板１０２の表面１２１が（０００１）面であることにより、ＳｉＣ基板１０２上にエピタキシャル成長によって形成されるエピタキシャル層１０３は、やはり（０００１）面を主面として形成されることになる。したがって、ＳｉＣ基板１０２の表面１２１に平行なエピタキシャル層１０３の表面１３１は、（０００１）面となる。
次いで、公知のフォトリソグラフィ技術により、エピタキシャル層１０３の表面１３１に、ボディ領域１０５を形成すべき領域に対向する部分に開口１１５を有するフォトレジスト１１４が形成される。そして、フォトレジスト１１４上からエピタキシャル層１０３の表面１３１に対して、Ｐ型不純物のイオン（たとえば、ホウ素イオン）が入射される。これにより、図１３Ｂに示すように、エピタキシャル層１０３の開口１１５から露出する部分の表層部に、Ｐ型不純物が注入される。
続いて、公知のフォトリソグラフィ技術により、エピタキシャル層１０３の表面１３１に、ソース領域１０６を形成すべき領域に対向する部分に開口１１７を有するフォトレジスト１１６が形成される。そして、フォトレジスト１１６上からエピタキシャル層１０３の表面１３１に対して、Ｎ型不純物のイオン（たとえば、ヒ素イオン）が入射される。これにより、図１３Ｃに示すように、エピタキシャル層１０３の開口１１７から露出する部分の表層部（Ｐ型不純物の注入箇所よりも表面１３１側）に、Ｎ型不純物が注入される。
エピタキシャル層１０３の表層部への不純物イオン注入後、図１３Ｄに示すように、エピタキシャル層１０３の表面１３１全域に有機材料膜１１８が形成される。有機材料膜１１８は、カーボン（炭素）を含有する材料であり、たとえば、フォトレジストとして用いられる有機材料（たとえば、ポリイミドなど）などを適用することができる。このような有機材料膜１１８は、たとえば、スピンコータなどを用いて形成される。
有機材料膜１１８の形成後、ＳｉＣ基板１０２が抵抗加熱炉１２２に装入される。抵抗加熱炉１２２としては、被加熱体がセットされる抵抗加熱炉１２２内の気密性を確保できるとともに、抵抗加熱炉１２２内に各種ガスを導入することができる装置であれば、特に制限されず、その加熱方式は、直接加熱方式、間接加熱方式のいずれであってもよい。
そして、ＳｉＣ基板１０２が抵抗加熱炉１２２内にセットされた状態で、抵抗加熱炉１２２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が導入されるとともに、抵抗加熱炉１２２が昇温制御（第１の昇温制御）される。
この第１の昇温制御では、図６に示すように、加熱温度が、たとえば、３５〜４５分掛けて１００℃から１０００℃まで上昇するように制御され、上昇後、たとえば、５〜１０分間、加熱温度が１０００℃に保持（第１の温度保持）される。この昇温および温度保持により、有機材料膜１１８中のカーボン以外の元素が蒸発し、図１３Ｅに示すように、有機材料膜１１８がカーボン膜１１９に変質する。したがって、エピタキシャル層１０３の表面１３１は、その全域がカーボン膜１１９に覆われる。
続いて、抵抗加熱炉１２２内を不活性雰囲気に維持したまま、抵抗加熱炉１２２がさらに昇温制御（第２の昇温制御）される。
この第２の昇温制御では、図６に示すように、加熱温度が、たとえば、３０〜６０分掛けて１０００℃から１６００℃まで上昇するように制御される。上昇後、たとえば、５〜１０分間、加熱温度が１６００℃に保持（第２の温度保持）される。この昇温および温度保持により、エピタキシャル層１０３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図１３Ｆに示すように、エピタキシャル層１０３の表層部にボディ領域１０５およびソース領域１０６が形成される。また、エピタキシャル層１０３の基層部には、ボディ領域１０５と分離され、エピタキシャル成長後のままの状態を維持するドレイン領域１０４が形成される。
次いで、抵抗加熱炉１２２内を不活性雰囲気に維持したまま、抵抗加熱炉１２２が降温制御される。
降温制御では、図６に示すように、加熱温度が、たとえば、１５〜３０分掛けて１６００℃から１３００℃まで降下するように制限（降温制限）される。降温後、加熱温度が１３００℃に保持（第３の温度保持）された状態で、抵抗加熱炉１２２内に、たとえば、５〜１０分間、酸素含有ガスが導入される。酸素含有ガスの導入により、図１３Ｇに示すように、カーボン膜１１９が酸素含有ガスの酸素と反応して酸化除去される。ただし、抵抗加熱炉１２２内に導入される酸素含有ガスとしては、酸素および窒素を含有するガスを用いることが好ましく、具体的には、ＮＯ（一酸化窒素）、Ｎ２Ｏ（一酸化二窒素）などを含有するガスを用いることができる。
その後、抵抗加熱炉１２２内に酸素含有ガスを導入しながら、さらに、たとえば、２００〜２４０分間、加熱温度が１３００℃に保持（第４の温度保持）される。これにより、エピタキシャル層１０３の表面１３１が酸化されて、図１３Ｈに示すように、表面１３１全域を覆う酸化膜１２０が形成される。
酸化膜１２０の形成後、抵抗加熱炉１２２内に不活性ガス（たとえば、Ｎ２、Ａｒなど）が再度導入されるとともに、加熱温度が、１３００℃から３００℃まで降下するように制御される。降温後、ＳｉＣ基板１０２が抵抗加熱炉１２２から取り出される。
次いで、スパッタ法により、導電材料が成膜される。そして、公知のフォトリソグラフィおよびエッチング技術により、導電材料がパターニングされて、図１３Ｉに示すように、酸化膜１２０上にゲート電極１０８が形成される。
その後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、図１３Ｊに示すように、エピタキシャル層１０３上に層間絶縁膜１０９が積層される。
そして、公知のフォトリソグラフィ技術およびエッチング技術により、図１３Ｋに示すように、層間絶縁膜１０９および酸化膜１２０にコンタクトホール１１０が形成される。酸化膜１２０の残存する部分は、ゲート絶縁膜１０７となる。
次いで、スパッタ法により、エピタキシャル層１０３上に、導電材料が成膜される。導電材料は、コンタクトホール１１０を埋め尽くし、層間絶縁膜１０９上に薄膜を形成するように付着（堆積）される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１０９上の導電材料がパターニングされる。これにより、図１３Ｌに示すように、ソース配線１１１が形成される。また、ゲート電極１０８と電気的に接続されるゲート配線１１２が形成される。さらに、ＳｉＣ基板１０２の裏面にドレイン電極１１３が形成される。
以上の工程を経て、図１２に示す半導体装置１０１が得られる。
上記の製造方法によれば、有機材料膜１１８の形成後、抵抗加熱炉１２２の第１の昇温制御により、抵抗加熱炉１２２内の有機材料膜１１８が加熱されてカーボン膜１１９に変質し、エピタキシャル層１０３の表面１３１にカーボン膜１１９が形成される。
カーボン膜１１９の形成後、抵抗加熱炉１２２内を不活性雰囲気に維持したまま、抵抗加熱炉１２２の第２の昇温制御により、エピタキシャル層１０３が加熱されてエピタキシャル層１０３内のＮ型不純物およびＰ型不純物のイオンが活性化される。
そして、抵抗加熱炉１２２内を不活性状態に維持したまま、降温制御（たとえば、１６００℃から１３００℃への降温）が実行される。その後、加熱温度が１３００℃に保持（第３の温度保持）された状態で、酸素含有ガスが、たとえば、５〜１０分間導入される。これにより、カーボン膜１１９が酸化除去されてエピタキシャル層１０３の表面１３１が露出する。
カーボン膜１１９の除去後、引き続き抵抗加熱炉１２２内に酸素含有ガスを導入しながら、抵抗加熱炉１２２が温度保持（第４の温度保持）されることにより、露出した表面１３１が酸化されて酸化膜１２０が形成される。
イオン活性のための加熱（第２の昇温制御）に先立って、エピタキシャル層１０３の表面１３１にカーボン膜１１９が形成されるので、エピタキシャル層１０３の加熱時に、表面１３１からのＳｉ抜けを防止することができる。そのため、エピタキシャル層１０３の表面１３１の荒れを抑制することができ、表面１３１の平坦性を維持することができる。その結果、エピタキシャル層１０３とゲート絶縁膜１０７との界面を滑らかにすることができるので、半導体装置１０１のチャネル移動度を向上させることができる。
さらに、有機材料膜１１８を加熱してカーボン膜１１９に変質させる工程（第１の昇温制御）、エピタキシャル層１０３を加熱してイオンを活性化させる工程（第２の昇温制御）、酸素含有ガスによりカーボン膜１１９を酸化除去する工程（降温制限制御および第３の温度保持）およびＳｉＣ層の表面を酸化させて酸化膜を形成する工程（第４の温度保持）からなる４工程を、１つの抵抗加熱炉１２２で連続して行なうことができる。カーボン膜を除去するための装置などを別途必要としないので、装置コストの増加を抑制することもできる。しかも、抵抗加熱炉１２２を用いるので、第１の昇温制御、第２の昇温制御、降温制限制御および第３の温度保持、ならびに第４の温度保持を、精密かつ簡単に実行することができる。
また、酸化膜１２０の形成されるエピタキシャル層１０３の表面１３１が（０００１）面であり、加熱炉内に導入される酸素含有ガスが酸素および窒素を含有するガスである。
たとえば、Ｏ２ガス、Ｈ２Ｏガス（水蒸気）およびＮ２Ｏガスにより、ＳｉＣ層の（０００１）面を酸化させて酸化膜を形成した場合、そのＳｉＣ層を備えるＭＯＳＦＥＴのチャネル移動度は、たとえば、それぞれ１〜５ｃｍ２／Ｖ・ｓ、５〜１５ｃｍ２／Ｖ・ｓおよび１５〜２５ｃｍ２／Ｖ・ｓであり、Ｎ２Ｏガスの場合が最もチャネル移動度に優れる。
そして、この実施形態の半導体装置１０１では、エピタキシャル層１０３の（０００１）面（表面１３１）をＮＯガスやＮ２Ｏガスにより酸化して酸化膜１２０を形成するので、半導体装置１０１のチャネル移動度を一層向上させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置１，４１，８５，８６の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、半導体装置１において、ポリシリコン層を有するコンタクト配線は、ソース配線１７およびドレイン配線２３の一方のみでもよい。
また、半導体装置４１，８５，８６において、ポリシリコン層を有するコンタクト配線を、ドレイン電極７４に適用することもできる。
また、ＳｉＣ基板２，４２の表面２１，４９および裏面２２，５０の結晶面を反転した構成が採用されてもよい。すなわち、ＳｉＣ基板２，４２において、表面２１，４９がＣ面であり、裏面２２，５０がＳｉ面であってもよい。
また、前述の実施形態では、本発明におけるコンタクト配線は、トレンチゲート型ＭＯＳＦＥＴのソース配線１７，６９およびドレイン配線２３の形態、およびプレーナゲート型ＶＤＭＯＳＦＥＴのソース配線８９の形態で示されたが、たとえば、ダイオード、サイリスタ、バイポーラトランジスタにおける不純物領域にコンタクトされる配線の形態に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
実施例１
まず、ウエハ状のＳｉＣ基板（Ｃｒｅｅ社製）のＳｉ面に、ＳｉＣ結晶を成長させてＳｉＣからなるエピタキシャル層を形成した。次いで、エピタキシャル層の表面（Ｓｉ面）からＮ型不純物を３０〜２００ｋｅＶの加速エネルギーで多段注入した。これにより、エピタキシャル層の表層部にＮ型の不純物領域（濃度１ｅ２０ｃｍ−３）を形成した。
次いで、ＣＶＤ法により、エピタキシャル層の表面にＳｉＯ２からなる絶縁膜を形成した。次いで、上記不純物領域が露出するように、絶縁膜にコンタクトホールを形成した。
次いで、ＣＶＤ法により、ポリシリコン材料をコンタクトホール内に堆積することにより、ポリシリコン層を形成して、コンタクト配線を得た。
比較例１
コンタクトホールを形成する工程まで、実施例１と同様の工程を行なった。コンタクトホールの形成後、スパッタ法により、ニッケルをコンタクトホール内に堆積した。次いで、１０００℃の熱処理を行なうことにより、ニッケルをシリサイド化させてニッケルシリサイド層を得た。最後に、スパッタ法により、ニッケルシリサイド層上にアルミニウムを堆積させることにより、アルミニウム層を形成して、コンタクト配線を得た。
１）走査型電子顕微鏡（Scanning Electron Microscope：SEM）による撮影
実施例１および比較例１により形成されたコンタクト配線に対し、走査型電子顕微鏡を用いて電子線を走査した。電子線走査によって検出された情報を画像処理してＳＥＭ画像を得た。得られたＳＥＭ画像を図１４（図１４（ａ）：実施例１、図１４（ｂ）：比較例１）に示す。
２）層剥がれの有無
図１４（ａ）（ｂ）で示されるＳＥＭ画像を視認することにより、コンタクト配線における層剥がれの有無を確認した。
図１４（ａ）によると、ポリシリコン層が不純物領域と密着しており、不純物領域に対してポリシリコン層が良好にコンタクトできていることが確認できた。これにより、実施例１では、コンタクト配線と不純物領域との間にオーミック接合を形成しつつ、コンタクト配線の接続信頼性を向上できることが確認された。
一方、図１４（ｂ）によると、ニッケルシリサイド層と不純物領域との間に空孔が生じており、これらの間での層剥がれが明確に確認された。すなわち、コンタクト配線と不純物領域との間にコンタクト不良が発生していることが確認された。
１ 半導体装置
２ ＳｉＣ基板（半導体層）
３ エピタキシャル層（半導体層）
５ ボディ領域
６ ゲートトレンチ
９ ゲート絶縁膜
１２ ゲート電極
１３ ソース領域
１４ ボディコンタクト領域
１７ ソース配線（コンタクト配線）
１８ ポリシリコン層
１９ 中間層（チタンを含有する層）
２０ メタル層
２３ ドレイン配線（コンタクト配線）
２４ ポリシリコン層
２５ 中間層（チタンを含有する層）
２６ メタル層
４１ 半導体装置
４２ ＳｉＣ基板（半導体層）
４３ ゲートトレンチ
５１ エピタキシャル層（半導体層）
５３ ボディ領域
５５ ソース領域
５６ ボディコンタクト領域
６３ ゲート絶縁膜
６６ ゲート電極
６９ ソース配線（コンタクト配線）
７０ ポリシリコン層
７１ 中間層（チタンを含有する層）
７２ メタル層
８５ 半導体装置
８６ 半導体装置
８７ ゲート電極
８９ ソース配線（コンタクト配線）
９０ ボディ領域
９２ ソース領域
９３ ボディコンタクト領域
９７ ポリシリコン層
９８ 中間層（チタンを含有する層）
９９ メタル層

Claims (20)

  1. ＳｉＣからなる半導体層と、
    前記半導体層の表層部に形成された第１導電型のボディ領域と、
    前記ボディ領域の表層部に形成された第２導電型のソース領域と、
    前記ボディ領域に対して前記半導体層の裏面側に形成された第１導電型のドレイン領域と、
    前記半導体層上に形成され、前記ドレイン領域にオーミック接合される第１コンタクト配線とを含み、
    前記第１コンタクト配線は、前記ドレイン領域との接合部分にポリシリコン層を有し、前記ポリシリコン層上にメタル層を有している、半導体装置。
  2. 前記第１コンタクト配線の前記ポリシリコン層の厚さが１０００〜２０００Åであり、前記第１コンタクト配線の前記メタル層の厚さが０．５〜１μｍである、請求項１に記載の半導体装置。
  3. 前記半導体層上に形成され、前記ソース領域にオーミック接合される第２コンタクト配線をさらに含み、
    前記第２コンタクト配線は、前記ソース領域との接合部分にポリシリコン層を有し、前記ポリシリコン層上にメタル層を有している、請求項１または２に記載の半導体装置。
  4. 前記半導体層の表面から前記ソース領域および前記ボディ領域を貫通するソーストレンチをさらに含み、
    前記第２コンタクト配線は、前記ソーストレンチに入り込んで形成されている、請求項３に記載の半導体装置。
  5. 前記ボディ領域は、前記ソーストレンチの側面に形成されたボディコンタクト領域を含み、
    前記第２コンタクト配線の前記ポリシリコン層は、前記ソーストレンチ内で、前記ドレイン領域、前記ボディコンタクト領域および前記ソース領域に接触している、請求項４に記載の半導体装置。
  6. 前記ソーストレンチは、その深さ方向に沿って前記ソーストレンチを切断したときの断面視において、側面と底面とが湾曲面を介して連続する断面Ｕ字状である、請求項４または５に記載の半導体装置。
  7. 前記第２コンタクト配線の前記メタル層が平坦化されている、請求項３〜６のいずれか一項に記載の半導体装置。
  8. 前記半導体層の表面から前記ソース領域および前記ボディ領域を貫通するゲートトレンチと、
    前記ゲートトレンチの内面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記ゲートトレンチに埋設されたゲート電極とを含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ゲート絶縁膜は、窒素を含有する絶縁材料からなる、請求項８に記載の半導体装置。
  10. 前記ソーストレンチは、前記ゲートトレンチよりも深い、請求項４〜６のいずれか一項に係る請求項８または９に記載の半導体装置。
  11. 前記ゲート絶縁膜は、前記ゲートトレンチの底面上の部分の第１厚さ、および前記ゲートトレンチの側面上の部分の第２厚さを有しており、
    前記第２厚さに対する前記第１厚さの比（第１厚さ／第２厚さ）は、０．１〜０．８である、請求項８〜１０のいずれか一項に記載の半導体装置。
  12. 前記第１コンタクト配線の前記ポリシリコン層が、１０１９〜１０２１ｃｍ−３の濃度で不純物がドーピングされた高濃度ドープ層である、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記第１コンタクト配線の前記ポリシリコン層と前記メタル層との間にチタンを含有する層が介在されている、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記第１コンタクト配線の前記メタル層が、Ａｌを含有する層を有し、
    前記チタンを含有する層が、前記ポリシリコン層の側からＴｉ層およびＴｉＮ層がこの順で積層された構造を有する、請求項１３に記載の半導体装置。
  15. 前記第１コンタクト配線の前記ポリシリコン層には、Ｂ、Ｐ、Ａｌ、Ｎからなる群から選択される少なくとも一種の導電性不純物がドーピングされている、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記半導体層の表面がＳｉ面であり、裏面がＣ面である、請求項１〜１５のいずれか一項に記載の半導体装置。
  17. 前記第２コンタクト配線の前記ポリシリコン層が、１０ １９ 〜１０ ２１ ｃｍ −３ の濃度で不純物がドーピングされた高濃度ドープ層である、請求項３〜７のいずれか一項に記載の半導体装置。
  18. 前記第２コンタクト配線の前記ポリシリコン層と前記メタル層との間にチタンを含有する層が介在されている、請求項３〜７および１７のいずれか一項に記載の半導体装置。
  19. 前記第２コンタクト配線の前記メタル層が、Ａｌを含有する層を有し、
    前記チタンを含有する層が、前記ポリシリコン層の側からＴｉ層およびＴｉＮ層がこの順で積層された構造を有する、請求項１８に記載の半導体装置。
  20. 前記第２コンタクト配線の前記ポリシリコン層には、Ｂ、Ｐ、Ａｌ、Ｎからなる群から選択される少なくとも一種の導電性不純物がドーピングされている、請求項３〜７および１７〜１９のいずれか一項に記載の半導体装置。
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