JP4463482B2 - Ｍｉｓｆｅｔ及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、化合物半導体層を用いて形成される半導体装置に係り、とくに、高耐圧，大電流などの用途に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の中でもパワーデバイスは、高耐圧で大電流を流す半導体素子で、低損失であることが望まれる。従来、シリコン（Ｓｉ）半導体を用いたパワーデバイスが主流であったが、近年、炭化珪素（ＳｉＣ）などのワイドバンドギャップを有する化合物半導体を用いたパワーデバイスが注目され、開発がすすめられている。特に、炭化珪素半導体は、シリコンに比べ絶縁破壊電界が１桁高く、このためＰＮ接合部やショットキー接合部の空乏層が狭くても比較的高い逆耐圧性を維持することができる。したがって、半導体層の厚さを薄く、かつ、ドーピング濃度を高めることができるために、オン抵抗が低く、高耐圧で低損失のパワーデバイスの材料として期待されている。
【０００３】
図１５は、本発明者達によって提案されている，ＳｉＣを用いた二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である（非特許文献１参照）。
【０００４】
同図に示すように、この従来の蓄積型ＭＩＳＦＥＴは、低抵抗のＳｉＣ基板１００１と、ＳｉＣ基板１００１上にエピタキシャル成長されＳｉＣ基板１００１よりも高抵抗な高抵抗ＳｉＣ層１００２と、高抵抗ＳｉＣ層１００２の表面領域に選択的なイオン注入によって形成されたｐ型ウェル領域１００３と、ｐ型ウェル領域１００３の表面領域に形成され、多数の高濃度δドープ層とアンドープ層とを交互に積層して形成された多重δドープ層を有する蓄積チャネル層１００４と、蓄積チャネル層１００４の一部にイオン注入によって形成され高濃度のｎ型不純物を含むソース領域１００６とを備えている。また、蓄積チャネル層１００４とソース領域１００６との一部に跨ってゲート絶縁膜１００８が形成されており、ゲート絶縁膜１００８の上にはゲート電極１０１０が形成されている。ソース領域１００６の一部は除去されて凹部が形成されており、凹部の底面にウェル領域１００３の一部が露出されている。凹部の底面上には、高濃度のｐ型不純物を含むコンタクト層１００５が形成され、コンタクト層１００５の上には、凹部を埋めてソース領域１００６上に延びるソース電極１０１１が設けられている。ソース電極１０１１は、熱処理によりソース領域１００６およびコンタクト層１００５とオーミック接触している。さらに、ＳｉＣ基板１００１の裏面には、Ｓｉ基板１００１にオーミック接触するドレイン電極１０１２が形成されている。
【０００５】
ここで、高抵抗ＳｉＣ層１００２のｎ型ドーパント濃度は、通常１×１０15ｃｍ-3から３×１０16ｃｍ-3程度となっている。このドーパント濃度は、所望する耐圧に依存して、つまり、所望する耐圧が高いほど高濃度になっている。
【０００６】
蓄積型チャネル層１００８の不純物濃度がある程度高いと、チャネル抵抗は低くなるが、その場合には高抵抗ＳｉＣ層１００２の表面における空乏層が広がらなくなるので、耐圧は低下する。すなわち、高耐圧性と低損失性とはトレードオフの関係にあり、このため蓄積型チャネル層の濃度は高くできない。
【０００７】
一方、非特許文献２によれば、ｎ型の炭化珪素半導体のオーミック電極にはニッケルがよく用いられ、アルゴンや窒素など不活性ガス雰囲気中で９００℃以上の熱処理を施すことによりニッケルシリサイド（Ｎｉ2 Ｓｉ）が形成されて接触抵抗の低下に寄与する。しかしながら、オーミック電極のコンタクト抵抗は、炭化珪素のドーピング濃度に依存して大きく変化し、１０17ｃｍ-3以下のドーピング濃度ではオーミック電極を得ることは難しいと記されている。したがって、ｎ型不純物が１×１０19ｃｍ-3前後であるｎ型のソース領域を形成している。
【０００８】
一方、高濃度のｐ型層であるコンタクト層１００５は、ウェル領域１００３にバイアスを印加する部分であるので、ソース電極１０１１がコンタクト層１００５に直接接触している必要がある。そこで、この例では、ソース領域１００６に凹部を形成し、凹部の壁面に沿ってソース電極１０１１を形成することにより、コンタクト層１００５にソース電極１０１１から電圧が直接印加されるようにしている。
【０００９】
【非特許文献１】
Osamu Kusumoto他６名、「SiC Vertical DACFET」Materials Science Forum 389-393号、第1211-1214頁
【非特許文献２】
大野俊之「ＳｉＣにおける素子形成プロセス技術の現状」電子情報通信学会論文誌（電子情報通信学会，１９９８年１月，第Ｊ８１−Ｃ−II巻，第１号，第１２８−１３３頁）
【００１０】
【発明が解決しようとする課題】
ところが、上記従来の半導体装置の構造においては、以下のような不具合があった。
【００１１】
炭化珪素は炭素と珪素の結合エネルギーが大きく、イオン注入による結晶欠陥が入ると、回復が難しい。ソース領域のように１×１０19ｃｍ-3前後の高濃度に注入する場合には注入量が多く特に欠陥が問題となる。このため５００℃以上の高温に基板を保ってイオン注入し、注入後の活性化アニールの温度を１４００℃以上の高温にする必要があり、製造工程が複雑になり、コストが高くなるという問題点があった。
【００１２】
結晶性の回復をより完全にするにはアニール温度を高くすればよいが、１５００℃以上のアニールを加えると、ＳｉＣの表面からシリコンが選択的に脱離してピットができたり、ステップバンチングが起こったりして表面の平坦性の低下を招くという問題があった。
【００１３】
本発明はこのような問題点に鑑み、イオン注入によるソース領域の形成を行うことなく、ソース電極のコンタクト抵抗を低く保ち、高耐圧低損失の半導体装置を実現することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、基板と、上記基板上に設けられた化合物半導体からなる活性領域であって、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄い少なくとも２つの第２の半導体層とを交互に積層してなる活性領域と、上記活性領域の表面から上記活性領域内に侵入して少なくとも上記各第２の半導体層に接触する導体材料からなる少なくとも１つの電極とを備えている。
【００１５】
これにより、イオン注入によるソース・ドレイン領域等のドープ層を設けなくても、化合物半導体からなる活性領域をキャリアが走行するトランジスタやダイオードとして機能する半導体装置を実現することができる。したがって、化合物半導体を用い、大電力，高耐圧などの性能の高い半導体装置の製造コストの低減を図ることができる。
【００１６】
上記活性領域の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とをさらに備え、上記少なくとも１つの電極は、ソース電極又はドレイン電極のうちの少なくともいずれか一方である場合には、上記半導体装置はＭＩＳＦＥＴとして機能する。その場合、蓄積型ＭＩＳＦＥＴとして機能させることもできる。
【００１７】
上記活性領域の上に設けられたショットキーゲート電極をさらに備え、上記少なくとも１つの電極は、上記ゲート電極を挟んで設けられたソース電極及びドレイン電極である場合には、上記半導体装置はＭＥＳＦＥＴとして機能する。
【００１８】
上記活性領域にショットキー接触するショットキーゲート電極をさらに備え、上記電極は、単一のオーミック電極である場合には、上記半導体装置は横型のショットキーダイオードとして機能する。
【００１９】
上記化合物半導体層が、ＳｉＣ層である場合には、バンドギャップが大きいことを利用しつつ、特にＳｉＣ層においては多大の手間を要するイオン注入を行なわなくてもよいので、製造コストの低減効果が顕著になる。
【００２０】
上記少なくとも１つの電極は、少なくともニッケルを含む導体材料によって構成されていることが好ましい。
【００２１】
本発明の半導体装置の製造方法は、基板上に設けられた半導体層の一部を活性領域とする半導体装置の製造方法であって、上記基板上に、少なくとも１つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄い少なくとも２つの第２の半導体層とを交互に積層してなる活性領域を形成する工程（ａ）と、上記活性領域の上に導体膜を堆積した後、上記導体膜を電極形状にパターニングする工程（ｂ）と、上記工程（ｂ）の後で、上記導体膜に熱処理を施すことにより、上記活性領域の表面から活性領域内に入り込んで少なくとも上記各第２の半導体層に接触する電極を形成する工程（ｃ）とを含んでいる。
【００２２】
この方法により、工程（ｃ）において、イオン注入工程を行なわなくても、高速，かつ大量のキャリアが流れる活性領域を有する半導体装置が得られる。すなわち、化合物半導体を用い、大電力，高耐圧などの性能の高い半導体装置の製造コストの低減を図ることができる。
【００２３】
上記工程（ｃ）では、上記電極と上記少なくとも上記各第２の半導体層とをオーミック接触させることが好ましい。
【００２４】
上記導体膜は少なくともニッケルを含む膜であり、上記工程（ｃ）では、上記熱処理を不活性ガス雰囲気中で６００℃以上の高温で行なうことが好ましい。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
−半導体装置の構造−
図１は、本発明の第１の実施形態におけるＳｉＣを用いた二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である。
【００２６】
同図に示すように、この第１の実施形態の蓄積型ＭＩＳＦＥＴは、低抵抗のＳｉＣ基板１０１と、ＳｉＣ基板１０１上にエピタキシャル成長されＳｉＣ基板１０１よりも高抵抗な高抵抗ＳｉＣ層１０２と、高抵抗ＳｉＣ層１０２の表面領域に選択的なイオン注入によって形成されたｐ型ウェル領域１０３と、ｐ型ウェル領域１０３の表面領域に形成された多重δドープ層（活性領域）を有するｎ型の蓄積チャネル層１０４と、ｐウェル領域１０３内に高濃度のｐ型不純物を注入して形成されたコンタクト層１０５とを備えている。また、蓄積チャネル層１０４の上にゲート絶縁膜１０８が形成されており、ゲート絶縁膜１０８の上にはゲート電極１１０が形成されている。さらに、ＳｉＣ基板１０１の裏面には、Ｓｉ基板１０１にオーミック接触するドレイン電極１１２が形成されている。
【００２７】
上記蓄積チャネル層１０４は、図１の下図に拡大して示すように、アンドープのＳｉＣ単結晶からなる厚み約４０ｎｍのアンドープ層１０４ｂ（第１の半導体層）と、ｎ型不純物のピーク濃度が５×１０17ｃｍ-3で厚みが約１０ｎｍのδドープ層１０４ａ（第２の半導体層）とを交互に２周期積層し、さらにその上に厚み約４０ｎｍのアンドープ層１０４ｂを積層した構造となっている。そして、ｎ型ドープ層１０４ａは、量子効果によるアンドープ層１０４ｂへのキャリアの浸みだしが可能な程度に薄く形成されている。このようなδドープ層は、特許出願２０００−５８９６４号や特許出願２０００−０６２１０号の明細書及び図面に開示されている結晶成長装置及び結晶成長方法を用いて得られるものである。また、この多重δドープ層を有していることによる作用効果は、特願２００２−５００４５６号，特願２００１−５６６１９３号等に記載しているとおりである。
【００２８】
ここで、本実施形態の特徴は、ＳｉＣとの反応によって蓄積チャネル層１０４及びコンタクト層１０５内まで侵入して、コンタクト層１０５に直接接触するソース電極１１１が設けられている点である。そして、従来、蓄積チャネル層１０４やｐ型ウェル領域１０３に高濃度の不純物を注入して形成されていたソース領域は形成されていない。ソース電極１１１は、蓄積チャネル層１０４の上にニッケル膜を順次形成した後、熱処理によってニッケルとＳｉＣとが反応してなるニッケルシリサイド層によって構成されている。この熱処理の際に、主としてニッケルが蓄積チャネル層１０４及びコンタクト層１０５内に拡散によって侵入するので、ソース電極１１１は、蓄積チャネル層１０４内のδドープ層１０４ａに実質的にオーミック接触するとともに、コンタクト層１０５にも実質的にオーミック接触している。熱処理後にニッケルの侵入する深さは、最初のニッケル膜の厚さと熱処理条件によって制御することができる。
【００２９】
図２（ａ），（ｂ）は、多重δドープ層の深さ方向におけるｎ型不純物である窒素の濃度プロファイルとキャリア分布との関係を模式的に示す図、及びその深さ方向に沿った伝導帯端の形状を示す部分バンド図である。
【００３０】
図２（ａ）に示すように、アンドープ層における不純物イオン散乱は少なくなるために、アンドープ層においては特に高い電子移動度が得られる。また、図２（ｂ）に示すように、活性領域全体の伝導帯端は、図中破線で示すδドープ層の伝導帯端とアンドープ層の伝導帯端とを接続する形状になる。すなわち、量子効果によってδドープ層１０４ａに量子準位が生じ、δドープ層１０４ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、電子がδドープ層１０４ａだけでなくアンドープ層１０４ｂにも存在するような分布状態となる。この状態で、多重δドープ層１０４のポテンシャルが高められ、量子効果によってδドープ層１０４ａからアンドープ層１０４ｂに電子が広がった状態になると、δドープ層１０４ａ，アンドープ層１０４ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層１０４ｂを流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。一方、オフ状態では多重δドープ層１０４全体が空乏化され、多重δドープ層１０４には電子が存在しなくなるので、不純物濃度の低いアンドープ層１０４ｂによって耐圧が規定され、多重δドープ層１０４全体において高い耐圧値が得られることになる。よって、多重δドープ層１０４を利用してソース・ドレイン間に大電流を流すように構成されたＡＣＣＵＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。そして、蓄積チャネル層全体が空乏化された状態においては、当然のことながら、アンドープ層及びδドープ層にはキャリアが存在しないので、高い耐圧性を示すことになる。この作用効果は、特願２００２−５００４５６号，特願２００１−５６６１９３号等に記載しているとおりである。
【００３１】
特に、本実施形態では、イオン注入によるソース領域の形成を行なわなくてもよいので、製造工程の簡素化を図ることができる。ＳｉＣは非常に硬い材料であり、イオン注入は、高エネルギーで、かつ、多段に注入エネルギーを変化させて行なう必要があり、多大の手間を要するが、本実施形態によりソース領域形成のためのイオン注入工程を省くことができ、製造工程の簡略化と製造コストの削減とを図ることができる。
【００３２】
さらに、本実施形態においては、凹部を形成しなくても、ソース電極１１１からコンタクト領域１０５を介してウェル領域１０３にバイアスを供給することができる。ＳｉＣは非常に硬い材料であり、エッチングには多大の手間を要するが、本実施形態により、ソース電極形成のためのエッチング工程を省くことができ、製造工程の簡略化と製造コストの削減とを図ることができる。
【００３３】
そして、本実施形態の半導体装置においては、図１５に示す従来の半導体装置とは異なり、ソース電極１１１から、ソース領域を介することなく、直接δドープ層１０４ａにキャリアが供給されるので、半導体装置の動作に不具合を招くことはない。むしろ、オン抵抗をより低減することが可能になる。
【００３４】
−半導体装置の製造工程−
図３（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【００３５】
まず、図３（ａ）に示す工程で、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８°傾いた面（（ 0 0 0 1）オフ面）を主面とし、ｎ型不純物（窒素）のドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度であるＳｉＣ基板１０１を用意し、高抵抗ＳｉＣ層１０２をエピタキシャル成長させる。その際、例えば、原料ガスとしてシランとプロパンを、キャリアガスとして水素を、ドーパントガスとして窒素ガスをそれぞれ用い、熱ＣＶＤにより、ＳｉＣ基板１０１よりも低濃度の不純物（ドーパント）を含む高抵抗ＳｉＣ層１０２をエピタキシャル成長させる。例えば、耐圧が６００ＶのＭＩＳＦＥＴを製造するのであれば、高抵抗ＳｉＣ層１０２のドーパント濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3の範囲にあり、厚さは１０μｍ以上であることが望ましい。
【００３６】
次に、図３（ｂ）に示す工程で、高抵抗ＳｉＣ層１０２の一部にｐ型不純物であるアルミニウム（Ａｌ）またはホウ素（Ｂ）のイオン注入を行なって、ｐ型のウェル領域１０３を形成する。ウェル領域１０３の形成には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜（図示せず）を、ＣＶＤ法などによって高抵抗ＳｉＣ層１０２の上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちウェル領域１０３を形成する部分を開口する。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってＡｌまたはＢのイオン注入を行ない、イオン注入の後で、シリコン酸化膜をふっ酸によって全て除去する。ウェル領域１０３のドーパント濃度は、通常はほぼ１×１０17ｃｍ-3〜１×１０18ｃｍ-3の範囲にあり、ピンチオフしないようにその深さは１μｍ前後である。
【００３７】
次に、ウェル領域１０３と電極のコンタクトをとるために、ウェル領域１０３の表面部に高濃度のｐ型不純物（Ａｌ又はＢ）のイオン注入を行なって、ｐ+ 型のコンタクト領域１０５を形成する。コンタクト領域１０５の厚みは３００ｎｍ前後で、ドーピング濃度は１×１０18ｃｍ-3以上である。このときのイオン注入はウェル領域１０３と同様に行なわれる。この後、アルゴンなどの不活性ガス中で１７００℃前後で３０分程度の活性化アニールを行う。
【００３８】
続いて、図３（ｃ）に示す工程で、高抵抗ＳｉＣ層１０２，ウェル領域１０３及びコンタクト領域１０５の各表面上に、ＭＩＳＦＥＴのチャネルとなる多重δドープ層１０４ｘを形成する。多重δドープ層１０４ｘは、厚み４０ｎｍのアンドープ層１０４ｂ（第１の半導体層）とｎ型ドーパントのピーク濃度１×１０18ｃｍ-3で厚み１０ｎｍのδドープ層１０４ａ（第２の半導体層）とを交互に２周期積層し、さらにその上に厚み４０ｎｍのアンドープ層１０４ｂを積層した構造となっている。
【００３９】
このような構造の製造に際しては、特許出願２００１−５６６１９３号に開示されている結晶成長装置及び結晶成長方法を用いる。すなわち、熱ＣＶＤの成長炉内にＳｉＣ基板を設置し、希釈ガスとして水素およびアルゴンを流し、原料ガスとしてプロパンガスとシランガスを成長炉に導入する。成長炉内の圧力は０．０９３３ＭＰａに保ち、基板温度は１６００℃に制御する。この状態で厚み４０ｎｍのアンドープ層をエピタキシャル成長させる。ドープ層の形成には上記の希釈ガス、原料ガスに加えドーピングガスとして窒素をパルス状に成長炉に供給する。このような状態で厚み１０ｎｍのδドープ層１０４ａをエピタキシャル成長させる。ドーパント濃度は、パルスバルブのパルスのオン・オフの時間幅や、デューティー比の調整によって制御される。このような方法により、３層のアンドープ層１０４ｂと、２層のδドープ層１０４ａとを交互に堆積して、多重δドープ層１０４ｘを形成する。
【００４０】
次に、多重δドープ層１０４ｘ（アンドープ層１０４ｂ）の表面を熱酸化することにより、シリコン酸化膜１０８ｘを形成する。その際、例えば石英管内にＳｉＣ基板を設置し、バブリングした酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１００℃に保った状態で３時間熱酸化を行なうことにより、厚み約４０ｎｍの熱酸化膜が形成される。
【００４１】
次に、ＳｉＣ基板１０１の裏面に、蒸着法により、厚み２００ｎｍのニッケル膜からなるドレイン電極１１２を形成する。ドレイン電極１１２の熱処理は、後にソース電極を形成した後に行なう。
【００４２】
次に、図３（ｄ）に示す工程で、フォトリソグラフィーにより、シリコン酸化膜１０８ｘの上にソース電極を形成しようとする領域を開口したレジスト膜（図示せず）を形成した後、フッ酸エッチングにより、シリコン酸化膜１０８ｘをパターニングして、ソース電極を形成しようとする領域を囲むゲート絶縁膜１０８を形成する。次に、レジスト膜を残したままで、真空蒸着などにより、基板上に厚み２００ｎｍのニッケル膜（Ｎｉ膜）とを順次堆積した後、リフトオフにより、ニッケル膜１１１ｘを残す。
【００４３】
次に、図３（ｅ）に示す工程で、Ｎｉ膜１１１ｘに、例えば窒素などの不活性ガス雰囲気中で温度１０００℃，２分間の条件で熱処理を施す。この熱処理の際に、ニッケル（Ｎｉ）及び炭化珪素（ＳｉＣ）の相互拡散と反応とが生じ、主としてニッケルシリサイドからなるソース電極１１１が形成される。そして、多重δドープ層１０４ｘのうちソース電極１１１内に取り込まれない部分が蓄積チャネル層１０４となる。
【００４４】
図１４は、図３（ｅ）に示す工程で形成されたソース電極と下地のＳｉＣ層との構造を示すＳＥＭ写真図である。同図に示すように、ソース電極が基板表面から約深さ２００ｎｍの部位まで入り込んでいることがわかる。このＳＥＭ写真を作成したサンプルには、多重δドープ層は形成されていないが、本実施形態における多重δドープ層１０４ｘの厚さは１４０ｎｍであるので、ニッケルシリサイドからなるソース電極１１１をコンタクト領域１０５に接触させることが十分可能であることがわかる。
【００４５】
次に、図３（ｆ）に示す工程で、蒸着法により、基板上にアルミニウム膜を堆積した後、フォトリソグラフィー及びウエットエッチングにより、アルミニウム膜をパターニングして、ゲート絶縁膜１０８の上にゲート電極１１０を形成する。
【００４６】
ここで、従来技術のごとく、ＳｉＣ層にイオン注入を行なう場合には、例えば以下のような処理が必要となる。まず、基板上に、ｎ型不純物イオンを注入する領域以外の領域を覆い、ｎ型不純物イオンを注入する領域を開口したシリコン酸化膜などからなる注入マスクを形成した後、基板温度を５００〜８００℃の間に加熱して、注入マスクの上方から窒素イオン（Ｎ+ ）などのイオン注入を行なう。さらに、不純物の活性化のためのアニールを温度１５００℃で３０分間行なうことにより、ｎ型不純物濃度が約１×１０18atoms ・ｃｍ-3の高濃度イオン注入層を形成する。このとき、窒素イオン（Ｎ+ ）を、注入エネルギーが互いに異なる例えば６回のイオン注入工程に分けて基板内に注入する。例えば、第１回目のイオン注入の条件が加速電圧１８０ｋｅＶ，ドーズ量１．５×１０14atoms ・ｃｍ-2で、第２回目のイオン注入の条件が加速電圧１３０ｋｅＶ，ドーズ量１×１０14atoms ・ｃｍ-2で、第３回目のイオン注入の条件が加速電圧１１０ｋｅＶ，ドーズ量５×１０13atoms ・ｃｍ-2で、第４回目のイオン注入の条件が加速電圧１００ｋｅＶ，ドーズ量８×１０13atoms ・ｃｍ-2で、第５回目のイオン注入の条件が加速電圧６０ｋｅＶ，ドーズ量６×１０13atoms ・ｃｍ-2で、第６回目のイオン注入の条件が加速電圧３０ｋｅＶ，ドーズ量５×１０13atoms ・ｃｍ-2である。イオン注入の深さは約０．３μｍである。
【００４７】
なお、この従来の製造工程におけるイオン注入工程には、以下のような不具合もあった。すなわち、シリコン酸化膜などからなる注入マスクに開口を形成する際、下地のＳｉＣ層も若干エッチングされるので、ソース領域の部分だけ凹んで、ソース領域に段差が形成される。そして、このような段差上のゲート酸化膜には電界が集中し、耐圧が落ちる可能性があった。
【００４８】
ところが、本実施形態の製造工程では、かかるイオン注入工程を行なわなくても、ＭＩＳＦＥＴであるＡＣＣＵＦＥＴを形成することができる。
【００４９】
図１６は、本実施形態の製造方法を用いて形成されたＡＣＣＵＦＥＴのドレイン電流（Ｉｄ）−ドレイン電圧（Ｖｄ）特性（Ｉ−Ｖ特性）の測定結果を示す図である。図１６に示すデータは、本実施形態の製造方法を用い、ゲート長が２μｍで、総ゲート幅が１．２ｍｍの二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）のサンプルを試作し、その特性を実測することで得られたものである。サンプルのＡＣＣＵＦＥＴにおける隣接するＰ型ウエル領域間の距離は５μｍである。図１６からわかるように、本実施形態の製造方法によって形成されたＡＣＣＵＦＥＴにおいて、確かにＭＯＳ動作が確認された。
【００５０】
また、比較のために図１５に示す従来構造の二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）を試作して、Ｉ−Ｖ特性を本実施形態のＡＣＣＵＦＥＴと比較した。図１７は、従来構造の二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）のＩ−Ｖ特性の測定結果を示す図である。
【００５１】
従来構造のＡＣＣＵＦＥＴの製造工程と、本実施形態のＡＣＣＵＦＥＴの製造工程との違いは、イオン注入によるソース領域の形成の有無のみであって、両者の他の工程は同一である。そして、図１６と図１７とを比較するとわかるように、本実施形態のごとくイオン注入によるソース領域の形成がなくても、ＡＣＣＵＦＥＴのドレイン電流の値に大きな変化はなく、チャネルに直接設けたソース電極とチャネルの間にコンタクト抵抗の増大は認められなかった。
【００５２】
なお、本実施形態のＡＣＣＵＦＥＴのオフ状態におけるソース・ドレイン間の耐圧は６００Ｖであった。
【００５３】
本実施形態においては、蓄積チャネル層１０４が、極薄のドープ層１０４ａと、比較的厚めのアンドープ層１０４ｂとを積層してなる多重δドープ層１０４ｘから形成されている。したがって、蓄積チャネル層１０４において、量子効果などによってδドープ層１０４ａから浸みだしたキャリアが結晶性の高い，不純物イオン散乱の少ないアンドープ層１０４ｂを走行するので、チャネル移動度の高い蓄積チャネル層１０４が得られる。
【００５４】
本実施形態のＭＩＳＦＥＴにおいては、ソース電極１１１は蓄積チャネル層１０４のうちδドープ層１０４ａのみに実質的にオーミック接触し、アンドープ層１０４ｂにはオーミック接触していないが、δドープ層１０４ａからアンドープ層１０４ｂへキャリアが供給されるため、十分高いドレイン電流が得られる。
【００５５】
通常の蓄積型ＭＩＳＦＥＴでは、チャネル層の不純物濃度が低いので、ソース電極を直接チャネル層に接触させてもオーミック接触にはならないが、本発明では、δドープ層が高濃度の不純物を含んでいるので、ソース電極をδドープ層にオーミック接触することができる。キャリアは、δドープ層からアンドープ層へと供給される。
【００５６】
（第２の実施形態）
−半導体装置の構造−
図４は、本発明の第２の実施形態の半導体装置であるトレンチＭＩＳＦＥＴの構造を示す断面図である。
【００５７】
同図に示すように、この第２の実施形態のトレンチＭＩＳＦＥＴは、低抵抗のＳｉＣ基板２０１と、ＳｉＣ基板２０１上にエピタキシャル成長されＳｉＣ基板２０１よりも高抵抗な高抵抗ＳｉＣ層２０２と、高抵抗ＳｉＣ層２０２の表面領域に選択的なイオン注入によって形成されたｐ型ベース層２０３と、ｐ型ベース層２０３の一部を貫通して高抵抗ＳｉＣ層２０２に達するトレンチの壁面に沿って形成された多重δドープ層（活性領域）を有するｎ型のチャネル層２０４と、ｐベース層２０３内に高濃度のｐ型不純物を注入して形成されたコンタクト領域２０５とを備えている。また、チャネル層２０４の上にゲート絶縁膜２０８が形成されており、ゲート絶縁膜２０８の上にはゲート電極２１０が形成されている。さらに、ＳｉＣ基板２０１の裏面には、Ｓｉ基板２０１に実質的にオーミック接触するドレイン電極２１２が形成されている。
【００５８】
上記チャネル層２０４は、図４の左上に拡大して示すように、アンドープのＳｉＣ単結晶からなる厚み約４０ｎｍのアンドープ層（低濃度層）２０４ｂと、ｎ型不純物のピーク濃度が１×１０18ｃｍ-3で厚みが１０ｎｍのδドープ層（高濃度層）２０４ａとを交互に２周期積層し、さらにその上に厚み４０ｎｍのアンドープ層２０４ｂを積層した構造となっている。そして、ｎ型ドープ層２０４ａは、量子効果によるアンドープ層２０４ｂへのキャリアの浸みだしが可能な程度に薄く形成されている。このようなδドープ層は、特許出願２００１−５６６１９３号の明細書及び図面に開示されている結晶成長装置及び結晶成長方法を用いて得られるものである。この多重δドープ層を有していることによる作用効果は、特願２００２−５００４５６号等に記載しているとおりである。
【００５９】
ここで、本実施形態の特徴は、ＳｉＣとの反応によってチャネル層２０４及びコンタクト領域２０５内まで侵入して、コンタクト領域２０５に直接接触するソース電極２１１が設けられている点である。そして、従来、チャネル層２０４やｐ型ベース層２０３に高濃度の不純物を注入して形成されていたソース領域は形成されていない。ソース電極２１１は、チャネル層２０４の上にアルミニウム膜及びニッケル膜を形成した後、熱処理によってニッケルとＳｉＣとが反応してなるニッケルシリサイド層とアルミニウム合金層とによって構成されている。この熱処理の際に、主としてニッケルがチャネル層２０４及びコンタクト領域２０５内に拡散によって侵入するので、ソース電極２１１は、チャネル層２０４内のδドープ層２０４ａに実質的にオーミック接触するとともに、コンタクト領域２０５にもオーミック接触している。
【００６０】
特に、本実施形態では、イオン注入によるソース領域の形成を行なわなくてもよいので、製造工程の簡素化を図ることができる。ＳｉＣは非常に硬い材料であり、イオン注入は、高エネルギーで、かつ、多段に注入エネルギーを変化させて行なう必要があり、多大の手間を要するが、本実施形態によりソース領域形成のためのイオン注入工程を省くことができ、製造工程の簡略化と製造コストの削減とを図ることができる。
【００６１】
さらに、本実施形態においては、凹部を形成しなくても、ソース電極２１１からコンタクト領域２０５を介してベース層２０３にバイアスを供給することができる。ＳｉＣは非常に硬い材料であり、エッチングには多大の手間を要するが、本実施形態により、ソース電極形成のためのエッチング工程を省くことができ、製造工程の簡略化と製造コストの削減とを図ることができる。
【００６２】
そして、本実施形態の半導体装置においては、ソース電極２１１から、ソース領域を介することなく、直接δドープ層２０４ａにキャリアが供給されるので、半導体装置の動作に不具合を招くことはない。むしろ、オン抵抗をより低減することが可能になる。
【００６３】
−半導体装置の製造工程−
図５（ａ）〜（ｆ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。
【００６４】
まず、図５（ａ）に示す工程で、（ 0 0 0 1）面から＜ 1 1-2 0＞方向に８°傾いた面（（ 0 0 0 1）オフ面）を主面とし、ｎ型不純物（窒素）のドーピング濃度が１×１０18ｃｍ-3〜５×１０19ｃｍ-3程度であるＳｉＣ基板２０１を用意し、高抵抗ＳｉＣ層２０２をエピタキシャル成長させる。その際、例えば、原料ガスとしてシランとプロパンを、キャリアガスとして水素を、ドーパントガスとして窒素ガスをそれぞれ用い、熱ＣＶＤにより、ＳｉＣ基板２０１よりも低濃度の不純物（ドーパント）を含む高抵抗ＳｉＣ層２０２をエピタキシャル成長させる。例えば、耐圧が６００ＶのＭＩＳＦＥＴを製造するのであれば、高抵抗ＳｉＣ層２０２のドーパント濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3の範囲にあり、厚さは１０μｍ以上であることが望ましい。
【００６５】
次に、例えば、原料ガスとしてシランとプロパンを、キャリアガスとして水素を、ドーパントガスとしてトリメチルアルミニウム（ＴＭＡ）をそれぞれ用い、熱ＣＶＤにより、ｐ型のベース層２０３をエピタキシャル成長させる。このとき、ベース層２０３におけるドーパント濃度が約２×１０17ｃｍ-3で厚さが２μｍ程度が好ましい。
【００６６】
次に、図５（ｂ）に示す工程で、ベース層２０３の一部にｐ型不純物であるアルミニウム（Ａｌ）またはホウ素（Ｂ）のイオン注入を行なって、高濃度ｐ型のコンタクト領域２０５を形成する。コンタクト領域２０５の形成には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜（図示せず）を、ＣＶＤ法などによってベース層２０３の上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちコンタクト領域２０５を形成する部分を開口する。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってＡｌまたはＢのイオン注入を行ない、イオン注入の後で、シリコン酸化膜をふっ酸によって全て除去する。コンタクト領域２０５の深さは３００ｎｍ程度で、ドーパント濃度は１×１０18ｃｍ-3程度であることが好ましい。この後、アルゴンなどの不活性ガス中で１７００℃前後で３０分程度の活性化アニールを行なう。
【００６７】
続いて、図５（ｃ）に示す工程で、反応性イオンエッチング（ＲＩＥ）により、ベース層２０３を貫通して、高抵抗ＳｉＣ層２０２に達するトレンチ２０６を形成する。
【００６８】
次に、トレンチ２０６の壁面に沿って，つまり，高抵抗ＳｉＣ層２０２，ベース層２０３及びコンタクト領域２０５の各表面上に、ＭＩＳＦＥＴのチャネルとなる多重δドープ層２０４ｘを形成する。多重δドープ層２０４ｘは、厚み４０ｎｍのアンドープ層２０４ｂとｎ型ドーパントのピーク濃度１×１０18ｃｍ-3で厚み１０ｎｍのδドープ層２０４ａとを交互に２周期積層し、さらにその上に厚み４０ｎｍのアンドープ層２０４ｂを積層した構造となっている。
【００６９】
このような構造の製造に際しては、特許出願２００１−５６６１９３号の明細書及び図面に開示されている結晶成長装置及び結晶成長方法を用いる。すなわち、熱ＣＶＤの成長炉内にＳｉＣ基板を設置し、希釈ガスとして水素およびアルゴンを流し、原料ガスとしてプロパンガスとシランガスを成長炉に導入する。成長炉内の圧力は０．０９３３ＭＰａに保ち、基板温度は１６００℃に制御する。この状態でアンドープ層４０ｎｍをエピタキシャル成長させる。ドープ層の形成には上記の希釈ガス、原料ガスに加えドーピングガスとして窒素をパルス状に成長炉に供給する。このような状態で厚み１０ｎｍのδドープ層２０４ａをエピタキシャル成長させる。ドーパント濃度は、パルスバルブのパルスのオン・オフの時間幅や、デューティー比の調整によって制御される。このような方法により、３層のアンドープ層２０４ｂと、２層のδドープ層２０４ａとを交互に堆積して、多重δドープ層２０４ｘを形成する。
【００７０】
次に、図５（ｄ）に示す工程で、多重δドープ層２０４ｘ（アンドープ層２０４ｂ）の表面を熱酸化することにより、シリコン酸化膜２０８ｘを形成する。その際、例えば石英管内にＳｉＣ基板を設置し、バブリングした酸素を流量２．５（ｌ／ｍｉｎ）で石英管に導入し、基板温度を１１００℃に保った状態で３時間熱酸化を行なうことにより、厚み約４０ｎｍの熱酸化膜が形成される。
【００７１】
次に、シリコン酸化膜２０８ｘ上にゲート電極２１０を形成する。その際、例えばＬＰＣＶＤ法により、原料ガスとしてジシラン及び水素を、ドーパントガスとしてホスフィンあるいはジボランをそれぞれ用いて、ｎ型またはｐ型の低抵抗のポリシリコン膜を表面に堆積した後、フォトリソグラフィーおよびドライエッチングにより、ポリシリコン膜をパターニングして、トレンチ２０６を埋めるゲート電極２１０を形成する。
【００７２】
次に、ＳｉＣ基板２０１の裏面に、蒸着法により、厚み２００ｎｍのニッケル膜からなるドレイン電極２１２を形成する。ドレイン電極２１２の熱処理は、後にソース電極を形成した後に行なう。
【００７３】
次に、図５（ｅ）に示す工程で、フォトリソグラフィーにより、シリコン酸化膜２０８ｘの上にソース電極を形成しようとする領域を開口したレジスト膜（図示せず）を形成した後、フッ酸エッチングにより、シリコン酸化膜２０８ｘをパターニングして、ゲート絶縁膜２０８を形成する。次に、レジスト膜を残したままで、真空蒸着などにより、基板上に厚み２００ｎｍのニッケル膜（Ｎｉ膜）を順次堆積した後、リフトオフにより、Ｎｉ膜２１１ｘを残す。
【００７４】
次に、図５（ｆ）に示す工程で、Ｎｉ膜２１１ｘに、例えば窒素などの不活性ガス雰囲気中で温度１０００℃，２分間の条件で熱処理を施す。この熱処理の際に、ニッケル（Ｎｉ）及び炭化珪素（ＳｉＣ）の相互拡散と反応とが生じ、主としてニッケルシリサイドからなるソース電極２１１が形成される。そして、多重δドープ層２０４ｘのうちソース電極２１１内に取り込まれない部分がチャネル層２０４となる。このとき、同時にＳｉＣ基板２０１の裏面のニッケル膜もニッケルシリサイドとなりドレイン電極２１２が形成される。
【００７５】
本実施形態の製造方法を用い、ゲート長が２μｍで、総ゲート幅が２．１ｍｍのトレンチＭＩＳＦＥＴを試作し、その特性を測定したところ、ゲート電圧５Ｖ，ドレイン・ソース電圧２Ｖにおいてドレイン電流が９．５ｍＡであるという特性が得られた。この値は、イオン注入によりソース領域を形成した従来のトレンチ型ＭＩＳＦＥＴとほぼ同じドレイン電流である。また、オフ状態でのソース・ドレイン間の耐圧は６００Ｖであった。
【００７６】
本実施形態においては、チャネル層２０４が、極薄のドープ層２０４ａと、比較的厚めのアンドープ層２０４ｂとを積層してなる多重δドープ層２０４ｘから形成されている。したがって、チャネル層２０４において、量子効果などによってδドープ層２０４ａから浸みだしたキャリアが結晶性の高い，不純物イオン散乱の少ないアンドープ層２０４ｂを走行するので、チャネル移動度の高いチャネル層２０４が得られる。
【００７７】
本実施形態のＭＩＳＦＥＴにおいては、ソース電極２１１はチャネル層２０４のうちδドープ層２０４ａのみに実質的にオーミック接触し、アンドープ層２０４ｂにはオーミック接触していないが、δドープ層２０４ａからアンドープ層２０４ｂへキャリアが供給されるため、十分高いドレイン電流が得られる。
【００７８】
（第３の実施形態）
図６は、第３の実施形態の横型のｐチャネル型ＭＩＳＦＥＴの概略的な構造を示す断面図である。同図に示すように、濃度１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純物）がドープされたｎ型のＳｉＣ基板３０１の上には、平均濃度約１×１０17atoms ・ｃｍ-3の窒素がドープされたｎ型のベース領域３０２と、ベース領域３０２内に形成された多重δドープ層３０４（活性領域）と、多重δドープ層３０４の上に形成されたＳｉＯ2 からなるゲート絶縁膜３０８と、ゲート絶縁膜３０８の上に形成されたＮｉ合金膜からなるゲート電極３１０と、多重δドープ層３０４及びベース領域３０２に接触するＮｉ合金膜からなるソース電極３１１ａ及びドレイン電極３１１ｂと、ＳｉＣ基板３０１の裏面にオーミックコンタクトするＮｉ合金膜からなる裏面電極３１２とを備えている。
【００７９】
図６の左上に拡大して示すように、多重δドープ層３０４は、高濃度（例えば１×１０18atoms ・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍの３つのｐ型ドープ層３０４ａ（δドープ層）と、アンドープのＳｉＣ単結晶からなる厚み約４０ｎｍの４つのアンドープ層３０４ｂとを交互に積層して構成されている。そして、ｐ型ドープ層３０４ａは、量子効果によるアンドープ層３０４ｂへのキャリアの浸みだしが可能な程度に薄く形成されていることから、特願２００２−５００４５６号に記載されているような効果を発揮することができる。
【００８０】
そして、本実施形態のＭＩＳＦＥＴには、特願２００２−５００４５６号に開示されているＭＩＳＦＥＴ（同文献の図１参照）のようなソース領域やドレイン領域は設けられていない。そして、ソース電極３１１ａ及びドレイン電極３１１ｂが基板内に侵入して、ｐ型ドープ層３０４ａに実質的にオーミック接触するので、第１，第２の実施形態と同様に、ソース領域などを形成するためのイオン注入工程が不要となる効果を発揮することができる。
【００８１】
本実施形態におけるＭＩＳＦＥＴの製造工程の図示は省略するが、特願２０００−５００４５６号の第１の実施形態における製造方法において、ソース領域及びドレイン領域形成のためのイオン注入工程を行なわずに、基板上のソース電極及びドレイン電極を形成しようとする領域にＮｉ膜を形成し、Ｎｉ膜の熱処理によってＮｉを基板内に拡散させて、ニッケル合金膜からなるソース電極，ドレイン電極を形成する。
【００８２】
すなわち、多重δドープ層からなるチャネル層を有する横型のＭＩＳＦＥＴに対しても、本発明を適用することにより、ソース領域やドレイン領域を形成するためのイオン注入工程を省略することができ、製造コストの削減を図ることができる。
【００８３】
（第４の実施形態）
図７は、本発明の第４の実施形態におけるＡＣＣＵＦＥＴの構造を示す断面図である。同図に示すように、濃度１×１０18atoms ・ｃｍ-3のアルミニウム（ｐ型不純物）がドープされたｐ型のＳｉＣ基板４０１の上には、平均濃度約１×１０17atoms ・ｃｍ-3のアルミニウムがドープされたｐ型の下部領域４０２と、下部領域４０２の上に形成され平均濃度約１×１０17atoms ・ｃｍ-3の窒素がドープされたｎ型の多重δドープ層４０４（活性領域）と、多重δドープ層４０４の上に形成されたＳｉＯ2 からなるゲート絶縁膜４０８と、ゲート絶縁膜４０８の上に形成されたＮｉ合金膜からなるゲート電極４１０と、多重δドープ層４０４及び下部領域４０２にそれぞれ接触するＮｉ合金膜からなるソース電極４１１ａ及びドレイン電極４１１ｂと、ＳｉＣ基板４０１の裏面にオーミックコンタクトするＡｌ／Ｎｉ積層膜からなる裏面電極４１２とを備えている。
【００８４】
ここで、図７の右方に拡大して示すように、多重δドープ層４０４は、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１０ｎｍの３つのｎ型ドープ層４０４ａと、アンドープのＳｉＣ単結晶からなる厚さ約４０ｎｍの４つのアンドープ層４０４ｂとを交互に積層して構成されている。そして、ｎ型ドープ層４０４ａは、量子効果によるアンドープ層４０４ｂへのキャリアの浸みだしが可能な程度に薄く形成されていることから、特願２００２−５００４５６号に記載されているような効果を発揮することができる。すなわち、動作時には、量子効果によってｎ型ドープ層４０４ａに量子準位が生じ、ｎ型ドープ層４０４ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、電子がｎ型ドープ層４０４ａだけでなくアンドープ層４０４ｂにも存在するような分布状態となる。この状態で、多重δドープ層４０４のポテンシャルが高められ、量子効果によってｎ型ドープ層４０４ａからアンドープ層４０４ｂに電子が広がった状態になると、ｎ型ドープ層４０４ａ，アンドープ層４０４ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層４０４ｂを流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。一方、オフ状態では多重δドープ層４０４全体が空乏化され、多重δドープ層４０４には電子が存在しなくなるので、不純物濃度の低いアンドープ層４０４ｂによって耐圧が規定され、多重δドープ層４０４全体において高い耐圧値が得られることになる。よって、多重δドープ層４０４を利用してソース・ドレイン間に大電流を流すように構成されたＡＣＣＵＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００８５】
そして、本実施形態のＡＣＣＵＦＥＴには、特願２００２−５００４５６号に開示されているＡＣＣＵＦＥＴ（同文献の図７参照）のようなソース領域やドレイン領域は設けられていない。そして、ソース電極４１１ａ及びドレイン電極４１１ｂが基板内に侵入して、ｎ型ドープ層４０４ａに実質的にオーミックコンタクトするので、第１，第２の実施形態と同様に、ソース領域などを形成するためのイオン注入工程が不要となる効果を発揮することができる。
【００８６】
本実施形態におけるＭＩＳＦＥＴの製造工程の図示は省略するが、特願２００２−５００４５６号の第１の実施形態における製造方法において、ソース領域及びドレイン領域形成のためのイオン注入工程を行なわずに、基板上のソース電極及びドレイン電極を形成しようとする領域にＮｉ膜を形成し、Ｎｉ膜の熱処理によってＮｉを基板内に拡散させて、ニッケル合金膜からなるソース電極，ドレイン電極を形成する。
【００８７】
すなわち、多重δドープ層からなるチャネル層を有する横型のＡＣＣＵＦＥＴに対しても、本発明を適用することにより、ソース領域やドレイン領域を形成するためのイオン注入工程を省略することができ、製造コストの削減を図ることができる。
【００８８】
（第５の実施形態）
図８は、第５の実施形態に係るパワー半導体デバイスであるショットキーダイオードの概略的な構造を示す断面図である。
【００８９】
同図に示すように、（ 0 0 0 1）オフ面を主面とするｎ型のＳｉＣ基板であるＳｉＣ基板５０１の主面上には、第１の実施形態で説明した方法と基本的に同じ方法により形成された多重δドープ層５０４（活性領域）が設けられている。多重δドープ層５０４は、窒素濃度が約５×１０15atoms ・ｃｍ-3で厚みが４０ｎｍである３つのアンドープ層５０４ｂ（低濃度ドープ層）と、窒素のピーク濃度が１×１０18atoms ・ｃｍ-3で厚みが１０ｎｍである３つのｎ型ドープ層５０４ａ（高濃度ドープ層）とを交互に積層して形成されている。ＳｉＣ基板５０１の厚さは約１００μｍで、ＳｉＣ基板５０１には不純物がドープされておらずほぼ半絶縁性状態となっている。
【００９０】
ここで、本実施形態においては、多重δドープ層５０４の上ではなく側方にショットキー電極５０６が設けられている。すなわち、多重δドープ層５０４を堀込んでＳｉＣ基板５０１に達する溝が形成され、この溝の側面上に多重δドープ層５０４のｎ型ドープ層５０４ａ及びアンドープ層５０４ｂの各側面にショットキー接触するＮｉ合金からなるショットキー電極５０６が設けられている。また、ショットキー電極５０６とはある間隔を隔てた領域に、多重δドープ層５０４及びＳｉＣ基板５０１にそれぞれ接触するＮｉ合金膜からなるオーミック電極５０８が設けられている。ショットキー電極５０６と引き出し用ドープ層５０８との間隔は約１０μｍである。
【００９１】
本実施形態のショットキーダイオードの作用は、特願２００１−５６６１９３号の明細書中の第３の実施形態の説明に記載の通りであり、多重δドープ層５０４全体としての抵抗値を小さく維持することができ、低消費電力，大電流を実現することができる。
【００９２】
そして、本実施形態では、特願２００１−５６６１９３号に記載されたショットキーダイオードにおいては設けられていた引き出し用ドープ層（同文献の図８参照）が不要である。つまり、引き出しドープ層を形成するためのイオン注入工程が不要となるので、第１，第２の実施形態と同様に、製造コストの削減という効果を発揮することができる。
【００９３】
図８に示すショットキーダイオードの構造は、以下の手順により形成される。まず、半絶縁性のＳｉＣ基板５０１を結晶装置内に設置し、第１の実施形態で説明したＣＶＤを行なって、ＳｉＣ基板５０１の上に、厚み約４０ｎｍのアンドープ層５０４ｂと、厚み約１０ｎｍのｎ型ドープ層５０４ａとを交互にエピタキシャル成長させて、多重δドープ層５０４を形成する。次に、多重δドープ層５０４及びＳｉＣ基板５０１の一部をドライエッチングにより除去して、溝を形成する。その後、Ｎｉ膜の形成と熱処理とにより、多重δドープ層５０４の上にＮｉ合金からなるオーミック電極５０８を形成する。次に、溝の側壁にＮｉ合金からなるショットキー電極５０６を形成する。オーミック電極５０８の形成方法は、第１の実施形態で説明した通りである。
【００９４】
（第６の実施形態）
図９は、第６の実施形態に係るパワー半導体デバイスであるＭＥＳＦＥＴの概略的な構造を示す断面図である。
【００９５】
同図に示すように、（ 0 0 0 1）オフ面を主面とするｎ型のＳｉＣ基板であるＳｉＣ基板６０１の主面上には、第１の実施形態で説明した方法と基本的に同じ方法により形成された多重δドープ層６０４（活性領域）が設けられている。多重δドープ層６０４は、窒素濃度が約５×１０15atoms ・ｃｍ-3で厚みが４０ｎｍである３つのアンドープ層６０４ｂ（低濃度ドープ層）と、窒素のピーク濃度が１×１０18atoms ・ｃｍ-3で厚みが１０ｎｍである３つのｎ型ドープ層６０４ａ（高濃度ドープ層）とを交互に積層して形成されている。ＳｉＣ基板６０１の厚さは約１００μｍで、ＳｉＣ基板６０１には不純物がドープされておらずほぼ半絶縁性状態となっている。
【００９６】
また、本実施形態においては、多重δドープ層６０４の最上部のアンドープ層６０４ｂの上に、アンドープ層６０４ｂとショットキー接触するＮｉ合金からなるショットキー電極であるゲート電極６０８と、ゲート電極６０８を挟んで互いに対向するＮｉ合金からなるオーミック電極であるソース電極６０９ａ及びドレイン電極６０９ｂとが設けられている。また、ゲート電極６０８のゲート長は約１μｍである。
【００９７】
本実施形態のＭＥＳＦＥＴの動作時には、量子効果によってｎ型ドープ層６０４ａに量子準位が生じ、ｎ型ドープ層６０４ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、電子がｎ型ドープ層６０４ａだけでなくアンドープ層６０４ｂにも存在するような分布状態となる。この状態で、多重δドープ層６０４のポテンシャルが高められ、量子効果によってｎ型ドープ層６０４ａからアンドープ層６０４ｂに電子が広がった状態になると、ｎ型ドープ層６０４ａ，アンドープ層６０４ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層６０４ｂを流れるので、不純物イオン散乱の低減により、高い電子移動度が得られる。一方、オフ状態では多重δドープ層６０４全体が空乏化され、多重δドープ層６０４には電子が存在しなくなるので、不純物濃度の低いアンドープ層６０４ｂによって耐圧が規定され、多重δドープ層６０４全体において高い耐圧値が得られることになる。よって、多重δドープ層６０４を利用してソース・ドレイン間に大電流を流すように構成されたＭＥＳＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００９８】
しかも、イオン注入によるソース領域やドレイン領域の形成を行なわずに、多重δドープ層６０４の各δドープ層（ｎ型ドープ層６０４ａ）との実質的なオーミック接触を維持することができるので、製造コストを安価に維持しつつ、大電流を流すことができ、パワーデバイスとしての価値を高めることができる。
【００９９】
図９に示すＭＥＳＦＥＴの構造は、以下の手順により形成される。まず、半絶縁性のＳｉＣ基板６０１を結晶装置内に設置し、第１の実施形態で説明したＣＶＤを行なって、ＳｉＣ基板６０１の上に３つのアンドープ層６０４ｂと２つのｎ型ドープ層６０４ａとを交互にエピタキシャル成長させて、多重δドープ層６０４を形成する。次に、基板上にＮｉ膜を形成する。そして、第１の実施形態で説明した条件で熱処理を施すことにより、多重δドープ層６０４及びＳｉＣ基板６０１に接触するソース電極６０９ａ，ドレイン電極６０９ｂを形成する。ソース電極６０９ａ，ドレイン電極６０９ｂは、多重δドープ層６０４の各ｎ型ドープ層６０４ａにオーミックコンタクトしている。次に、基板上にＮｉ合金からなるゲート電極６０８を形成する。ゲート電極６０８の形成後には、上述のような熱処理を行なわずに、ゲート電極６０８と多重δドープ層６０４の最上部のアンドープ層６０４ｂとをショットキー接触している状態に保持する。
【０１００】
（第７の実施形態）
次に、基地局などの各通信システム用機器の各回路に配置されるトランジスタ，ダイオードなどの能動素子と、キャパシタ，インダクタなどの受動素子と集積してなる半導体デバイスについて説明する。本実施形態の半導体デバイスは、本発明者達の発明である特願２００１−３５０９２３号中に開示されている基地局などの各通信システム用機器に配置することができる。
【０１０１】
図１０は、本発明の第７の実施形態におけるＳｉＣ基板上に、上記各実施形態で説明したショットキーダイオード，ＭＥＳＦＥＴ，ＭＩＳＦＥＴや、キャパシタ及びインダクタを集積してなる半導体デバイス（半導体集積回路装置）の断面図である。
【０１０２】
４Ｈ−ＳｉＣ基板であるＳｉＣ基板７０１には、低濃度のｎ型不純物（窒素）を含む第１の低濃度ドープ層７１５と、高濃度のｎ型不純物（窒素）を含むδドープ層とアンドープ層とが交互に積層されてなる第１の多重δドープ層７１２（活性領域）と、低濃度のｐ型不純物（アルミニウム）を含む第２の低濃度ドープ層７１６と、高濃度のｐ型不純物（アルミニウム）を含むδドープ層とアンドープ層とが交互に積層されてなる第２の多重δドープ層７１３（活性領域）とが下方から順に設けられており、上記第２の多重δドープ層７１３及び第２の低濃度ドープ層７１６の一領域が除去されて、基板上に第１の多重δドープ層７１２の一部が露出している。そして、各多重δドープ層７１２，７１３及び各低濃度ドープ層７１５，７１６を各素子毎に区画するための，トレンチにシリコン酸化膜を埋め込んでなる素子分離領域７１１が設けられている。なお、低濃度ドープ層７１５，７１６は、いずれもアンドープ層としてもよい。
【０１０３】
ここで、図１０の下方に拡大して示すように、第１の多重δドープ層７１２は、高濃度（例えば１×１０18atoms ・ｃｍ-3）の窒素を含む厚みが約１０ｎｍの２つのｎ型ドープ層７１２ａ（δドープ層）と、アンドープの４Ｈ−ＳｉＣ単結晶からなる厚み約４０ｎｍの２つのアンドープ層７１２ｂとを交互に積層して構成されている。一方、第２の多重δドープ層７１３は、高濃度（例えば１×１０18atoms ・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍの２つのｐ型ドープ層７１３ａ（δドープ層）と、アンドープの４Ｈ−ＳｉＣ単結晶からなる厚み約４０ｎｍの２つのアンドープ層７１３ｂとを交互に積層して構成されている。そして、ｎ型ドープ層７１２ａ，ｐ型ドープ層７１３ａは、いずれも量子効果によるアンドープ層７１２ｂ，７１３ｂへのキャリアの浸みだしが可能な程度に薄く形成されている。
【０１０４】
本実施形態の半導体装置は、以上のように、δドープ層であるｎ型又はｐ型ドープ層７１２ａ，７１３ａとアンドープ層７１２ｂ，７１３ｂとを交互に積層した積層部（多重δドープ層）を備えている。このような高濃度ドープ層（δドープ層）と低濃度ドープ層（アンドープ層）とを交互に積層してなる構造は、後述するように、特許出願２０００−５８９６４号や特許出願２０００−０６２１０号の明細書及び図面に開示されている結晶成長装置及び結晶成長方法を用いて得られるものである。具体的には、パルスバルブを用いたドーパントガスの供給（パルスドープという）と原料ガスの供給とを同時に行なって、in-situ ドープによるエピタキシャル成長法を用いている。
【０１０５】
また、ＳｉＣ基板７０１上のうち第１の多重δドープ層７１２が露出している部分の上には、ショットキーダイオード７２０（整流素子）と、ＭＥＳＦＥＴ７３０（パワーアンプ）とが設けられ、ＳｉＣ基板７０１のうち第２の多重δドープ層７１３が最上部に存在する部分の上には、ｎＭＩＳＦＥＴ７４０（スイッチング素子）と、キャパシタ７５０（容量素子）と、インダクタ７６０（誘導素子）とが設けられている。すなわち、通信回路中の高周波信号を扱うメインアンプを構成しているＭＥＳＦＥＴ，ダイオード，キャパシタ，インダクタや、通常の信号処理部などに配置されるＭＩＳＦＥＴが１つのＳｉＣ基板７０１に設けられている。
【０１０６】
上記ショットキーダイオード７２０は、第１の多重δドープ層７１２にショットキー接触するニッケル（Ｎｉ）合金からなるショットキー電極７２１と、第１の多重δドープ層７１２のｎ型ドープ層７１２ａにオーミックコンタクトするニッケル（Ｎｉ）合金からなるオーミック電極７２３とを備えている。
【０１０７】
上記ＭＥＳＦＥＴ７３０は、第１の多重δドープ層７１２の最上層になるアンドープ層７１２ａにショットキー接触するＮｉ合金膜からなるショットキーゲート電極７３２と、第１の多重δドープ層７１２のうちゲート電極７３２の両側方に位置する領域上に設けられ、第１の多重δドープ層７１２の各ｎ型ドープ層７１２ａにオーミック接触するソース電極７３４及びドレイン電極７３５とを備えている。
【０１０８】
上記ｎＭＩＳＦＥＴ７４０は、第２の多重δドープ層７１３の上に形成されたＳｉＯ2 からなるゲート絶縁膜７４１と、ゲート絶縁膜７４１の上に形成されたＮｉ合金膜からなるゲート電極７４２と、第２の多重δドープ層７１３の各ｐ型ドープ層７１３ａにオーミックコンタクトするＮｉ合金膜からなるソース電極７４４及びドレイン電極７４５とを備えている。なお、第１多重δドープ層７１２内のある領域に、絶縁ゲート電極，ソース・ドレイン電極などを形成することにより、ｐＭＩＳＦＥＴを設けることができることは言うまでもない。
【０１０９】
上記キャパシタ７５０は、第２の多重δドープ層７１３の上に設けられたＳｉＮ膜からなる下地絶縁膜７５１と、該下地絶縁膜７５１の上に設けられた白金（Ｐｔ）膜からなる下部電極７５２と、下部電極７５２の上に設けられたＢＳＴなどの高誘電体膜からなる容量絶縁膜７５３と、容量絶縁膜７５３を挟んで下部電極７５２に対向する白金（Ｐｔ）膜からなる上部電極７５４とを備えている。
【０１１０】
上記インダクタ７６０は、第１の多重δドープ層７１３の上に設けられたＳｉＮ膜からなる誘電体膜７６１と、該誘電体膜７６１の上に形成されたスパイラル状のＣｕ膜からなる導体膜７６２とを備えている。ここで、導体膜７６２の幅は約９μｍで、厚みが約４μｍで、導体膜７６２同士間の間隙が約４μｍ程度である。ただし、ＳｉＣ基板７０１は耐熱性が大きく，かつ熱伝導率も高いことから、電流量によっては、導体膜７６２の微細化が可能であり、より微細なパターン、例えば、幅が１〜２μｍで間隙が１〜２μｍ程度の形状も可能である。
【０１１１】
また、基板上には、シリコン酸化膜からなる層間絶縁膜７７０が形成されており、層間絶縁膜７７０の上には、アルミニウム合金膜，Ｃｕ合金膜などからなる配線（図示せず）が設けられている。そして、上記各素子７２０，７３０，７４０，７５０，７６０の導体部は、層間絶縁膜７７０に形成されたコンタクトホールを埋めるアルミニウム合金膜などからなるコンタクト７７１を介して配線に接続され、基地局などの通信システム用機器内の各回路が構成されている。
【０１１２】
ただし、１つのＳｉＣ基板上に、１つの通信システム用機器内のすべての回路が設けられている必要はなく、いずれかの回路が別の基板（シリコン基板）に設けられていてもよいものとする。例えば、通信システム用機器中の送信増幅部及び受信増幅部などは、パワー素子を必要とするのでＳｉＣ基板上に設けるが、パワー素子を必要としないベースバンド処理部はシリコン基板上に設けてもよい。
【０１１３】
本実施形態においては、図１０に示すように、通信システム用機器内のデバイスのうち主要なものが１つのＳｉＣ基板内に搭載されていて、必要な回路が小型化されている。したがって、通信システム用機器内の各回路を小型化することができ、かつ、その全体の厚みは、ＳｉＣ基板の厚みに積層膜や層間絶縁膜の厚みを加えた程度にすぎないので、通信システム用機器全体がきわめて薄型の構造となる。つまり、通信システム用機器自体の寸法の小型化を図ることができる。特に、図１０に示すように、ショットキーダイオードを横型構造にして、１つのＳｉＣ基板にＭＥＳＦＥＴ，ショットキーダイオード，ＭＩＳＦＥＴなどを設けることを可能にしたことから、集積化が容易になった。また、インダクタ，キャパシタなどの受動素子をも共通のＳｉＣ基板上に搭載できるようにしたことにより、いっそうの小型化を図ることができる。
【０１１４】
しかも、半導体集積回路装置全体として、ＳｉＣ層へのイオン注入により形成されるドープ層をできるだけ設けないようにしているので、特に多大の手間を要するＳｉＣ層へのイオン注入工程を省略することができ、製造コストの低減を図ることができる。
【０１１５】
また、ＳｉＣ基板上に形成されるＭＥＳＦＥＴやショットキーダイオードの正常な動作を確保しうる温度は、４００℃前後であるので、従来のＳｉ基板上に設けられたＦＥＴを前提とする場合のごとく、１５０℃という厳しい温度の上限による種々の制約が大幅に緩和される。つまり、本実施形態においては、ＳｉＣ基板上のＭＥＳＦＥＴ，ショットキーダイオードの耐熱性が高いことからすべての素子を近接して配置しても、耐熱性による不具合はほとんど生じない。また、回路が大幅に小型化できることから、基地局内における配置の自由度を高く確保することができ、かつ、ＳｉＣ基板は熱伝導率が高く放熱性も良好であることから、回路内の各素子がパワーアンプの熱放散による悪影響を受けるのを容易に回避することができる。
【０１１６】
したがって、大電力，高耐圧の特性を備え、通信システム中の基地局や移動局などの機器に適した半導体デバイスを提供することができる。そして、ＳｉＣ基板の耐熱性が高いことから、この半導体デバイスを基地局に配置した場合には、特別に冷却能力の大きい冷却装置を設けなくても、長期の使用に耐えるので、冷却用設備の設置コストと、電力などのランニングコストとを低減することができる。また、この半導体デバイスを移動局に配置した場合には、インダクタなどの発熱性素子とＭＥＳＦＥＴを近接させて配置しても、ＧａＡｓ基板を用いた場合のような温度上昇に起因する特性の悪化を抑制することができる。したがって、半導体デバイスの移動局内における配置関係の制約が緩和され、移動局全体の小型化を図ることができる。
【０１１７】
また、基地局や移動局などの通信システム用機器中の多くの素子を共通のＳｉＣ基板上に集積化することで、部品組立の手間が省略でき、半導体デバイスの製造コストの低減を図ることができる。さらに、δドープ層と低濃度ドープ層とを積層した積層部を有する素子は、デバイスの信頼性が向上することから、歩留まりの向上をも見込めることがわかっており、歩留まりの向上によるコストの低減をも図ることができる。
【０１１８】
なお、特にＧＨｚオーダーの高周波信号を扱う機器に半導体デバイスを応用する場合には、上記インダクタ６０の誘電体膜６１をＢＣＢ膜（ベンゾシクロブテン膜）により構成することが好ましい。ＢＣＢ膜とは、ＢＣＢ−ＤＶＳモノマーを溶剤に溶かして塗布した後ベーキングして得られるＢＣＢを構造中に含む膜をいう。ＢＣＢ膜は、比誘電率が２．７程度と小さく、かつ、１回の塗布で３０μｍ程度の厚い膜を容易に形成できるという特徴がある。また、ＢＣＢ膜のtan δは６０ＧＨｚで０．００６程度とＳｉＯ2 よりも１桁程度小さいことから、ＢＣＢ膜は特にインダクタやマイクロストリップ線路を構成する誘電体膜として優れた特性を発揮することができる。
【０１１９】
−製造工程−
次に、本実施形態における半導体デバイスの製造工程について、図１１（ａ）〜図１３（ｂ）を参照しながら説明する。ここで、図１１（ａ）〜（ｃ）は、本実施形態の半導体デバイスの製造工程のうち第１，第２の積層部の形成から素子分離領域の形成までの工程を示す断面図である。図１２（ａ），（ｂ）は、本実施形態の半導体デバイスの製造工程のうち絶縁膜の形成から各素子の電極又は導体膜の形成までの工程を示す断面図である。図１３（ａ），（ｂ）は、本実施形態の半導体デバイスの製造工程のうちキャパシタの上部電極の形成から各素子の導体部へのコンタクトホールの形成までの工程を示す断面図である。なお、本実施形態における結晶成長装置及び結晶成長方法は、特許出願２０００−５８９６４号又は特許出願２０００−０６２１０号の明細書及び図面に開示されている構造又は方法に基づいている。
【０１２０】
まず、図１１（ａ）に示す工程で、ｐ型のＳｉＣ基板７０１を準備する。本実施形態においては、ＳｉＣ基板７０１として、主面が｛ 1 1 -2 0 ｝面（Ａ面）に一致した方位を有する４Ｈ−ＳｉＣ基板を用いる。ただし、主面が（ 0 0 0 1）面（Ｃ面）から数度ずれた方位を有するＳｉＣ基板を用いてもよい。
【０１２１】
そして、流量５（ｌ／ｍｉｎ）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板７０１を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳｉＣ基板７０１を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガス（キャリアガス）として流量２（ｌ／ｍｉｎ）の水素ガスと流量１（ｌ／ｍｉｎ）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／ｍｉｎ）のプロパンガスと、流量が３（ｍｌ／ｍｉｎ）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／ｍｉｎ）の水素ガスで希釈されている。そして、チャンバー内で、原料ガス及び希釈ガスを供給しながら、ｎ型不純物である窒素（ドーピングガス）をパルス状に供給することにより、ＳｉＣ基板７０１の主面の上に、厚みが約１２００ｎｍの第１の低濃度ドープ層７１５をエピタキシャル成長により形成する。ここで、ドーピングガスとしては例えば窒素を高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブを設ける。そして、原料ガス及び希釈ガスを供給しながら、パルスバルブを繰り返し開閉することによって、ドーピングガスをチャンバー内のＳｉＣ基板７０１の直上にパルス状に供給することができる。なお、第１の低濃度ドープ層７１５の代わりに、アンドープ層を形成してもよい。
【０１２２】
次に、第１の低濃度ドープ層７１５の上に、厚み約１０ｎｍのｎ型ドープ層７１２ａ（高濃度ドープ層）をエピタキシャル成長により形成する。ここで、低濃度ドープ層７１５を形成する際には、パルスバルブを開いている期間（パルス幅）を短くし、ｎ型ドープ層７１２ａを形成する際には、パルスバルブを開いている期間（パルス幅）を長くすることにより、不純物濃度の高低差を容易に実現することができる。
【０１２３】
そして、ｎ型ドープ層７１２ａのエピタキシャル成長が終了すると、ドーピングガスの供給を停止させて、つまり、パルスバルブを完全に閉じた状態で、プロパンガスとシランガスとをＳｉＣ基板７０１の上に供給することにより、ＳｉＣ基板７０１の主面の上に、アンドープのＳｉＣ単結晶からなる厚み約４０ｎｍのアンドープ層７１２ｂ（低濃度ドープ層）をエピタキシャル成長させる。
【０１２４】
このようにして、原料ガスを供給しながら同時にパルスバルブを開閉して、ドーピングガスを導入することによるｎ型ドープ層７１２ａの形成と、ドーピングガスを供給しないで原料ガスの供給のみによるアンドープ層７１２ｂの形成とを各々３回ずつ繰り返すことにより、ｎ型ドープ層７１２ａとアンドープ層７１２ｂとを交互に３層ずつ積層してなる第１の多重δドープ層７１２を形成する。このとき、最上層にはアンドープ層７１２ｂを形成し、その厚みを他のアンドープ層７１２ｂよりも１０ｎｍ程度厚くしておく。第１の多重δドープ層７１２における平均の窒素濃度は、約１×１０17atoms ・ｃｍ-3であり、第１の多重δドープ層７１２のトータルの厚みは、約１９０ｎｍである。
【０１２５】
次に、原料ガスと希釈ガスはそのままにして、ドーピングガスを、ｐ型不純物であるアルミニウムを含むガス（ドーピングガス）に切り換えることにより、第１の多重δドープ層７１２の上に、厚みが約１２００ｎｍの低濃度ドープ層７１６を形成する。ここで、ドーピングガスとしては例えばトリメチルアルミニウム（Ａｌ（ＣＨ3 ）3 を約１０％含む水素ガスを用いる。
【０１２６】
そして、上述の第１の多重δドープ層７１２を形成する際の手順と同様に、原料ガスを供給しながら同時にパルスバルブを開閉して、ドーピングガス（トリメチルアルミニウムを含む水素ガス）を導入することによる厚み約１０ｎｍのｐ型ドープ層７１３ａ（高濃度ドープ層）の形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガスの供給のみによる厚み約４０ｎｍのアンドープ層７１３ｂの形成とを各々３回ずつ繰り返すことにより、ｐ型ドープ層７１３ａとアンドープ層７１３ｂとを交互に３周期積層してなる第２の多重δドープ層７１３を形成する。このとき、最上層にはアンドープ層７１３ｂを形成し、その厚みを他のアンドープ層７１３ｂよりも１０ｎｍ程度厚くしておく。第２の多重δドープ層７１３における平均のアルミニウム濃度は、約１×１０17atoms ・ｃｍ-3であり、第２の多重δドープ層７１３の熱酸化終了後におけるトータルの厚みは、約１９０ｎｍである。
【０１２７】
次に、図１１（ｂ）に示す工程で、選択的エッチングにより、第２の多重δドープ層７１３及び第２の低濃度ドープ層７１６のうち，ショットキーダイオード７２０及びＭＥＳＦＥＴ７３０を形成しようとする領域を除去して、ショットキーダイオード７２０及びＭＥＳＦＥＴ７３０を形成しようとする領域に第１の多重δドープ層７１２を露出させる。
【０１２８】
次に、図１１（ｃ）に示す工程で、基板に、素子分離領域を形成するためのトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込んで素子分離領域７１１を形成する。
【０１２９】
次に、図１２（ａ）に示す工程で、基板上に、注入マスクを除去した後、プラズマＣＶＤ法によって厚みが約０．４μｍのＳｉＮ膜を形成した後、ＳｉＮ膜をパターニングして、第２の多重δドープ層７１３のうちキャパシタ７５０及びインダクタ７６０を形成しようとする領域の上に、下地絶縁膜７５１と誘電体膜７６１とを形成する。
【０１３０】
次に、図１２（ｂ）に示す工程で、ＭＩＳＦＥＴ形成領域において、約１１００℃の温度下で第２の多重δドープ層７１３の最上層のアンドープ層７１３ｂの表面部（約１０ｎｍの厚み分）を熱酸化することにより、厚みが約２０ｎｍの熱酸化膜からなるゲート絶縁膜７４１を形成する。次に、ゲート絶縁膜７４１のうちソース電極及びドレイン電極を形成しようとする部分を除去して開口部を設け、開口部に真空蒸着法によりソース電極７４４及びドレイン電極７４５となるＮｉ膜を堆積した後、電極形状にパターニングする。このとき、同時に、ショットキーダイオード７２０の第１の多重δドープ層７１２の上にもオーミック電極７２３，ソース電極７３４及びドレイン電極７３５となるＮｉ膜を堆積した後、それぞれ電極形状にパターニングする。さらに、第１，第２の実施形態と同じ条件で熱処理を行なうことにより、Ｎｉ膜のＮｉを多重δドープ層内に拡散させて、各多重δドープ層中の高濃度ドープ層とオーミックコンタクトするソース電極７３４，７４４，ドレイン電極７３５，７４５及びオーミック電極７２３を形成する。続いて、ゲート絶縁膜７４１の上にニッケル（Ｎｉ）合金膜を蒸着して、ニッケル合金膜からなるゲート長約１μｍのゲート電極７４２を形成する。また、第１の多重δドープ層７１２のショットキーダイオード７２０，ＭＥＳＦＥＴ７３０を形成する領域の上にニッケル（Ｎｉ）の蒸着を行なって、ニッケルからなるショットキー電極７２１及びショットキーゲート電極７３２を形成するとともに、キャパシタ７５０の下地絶縁膜７５１の上に白金（Ｐｔ）の蒸着を行なって白金からなる下部電極７５２を形成する。
【０１３１】
次に、インダクタ７６０を形成しようとする領域において、スパイラル状の開口を有するレジスト膜を形成した後、その上に厚みが約４μｍのＣｕ膜を堆積し、リフトオフを行なって、誘電体膜７６１の上にスパイラル状の導体膜７６２を残す。なお、Ｃｕ膜に代えてアルミニウム合金膜により導体膜を構成してもよい。その場合には、アルミニウム合金膜を堆積した後、Ｃｌ2 ガスとＢＣｌ3 ガスとを用いたＲＩＥドライエッチングによってアルミニウム合金膜をパターニングしてスパイラル状の導体膜７６２を形成する。
【０１３２】
次に、図１３（ａ）に示す工程で、スパッタリング法によりキャパシタ７５０の下部電極の上にＢＳＴ膜を形成した後、蒸着法によりＢＳＴ膜の上に白金（Ｐｔ）膜を形成する。そして、白金膜及びＢＳＴ膜を所定の形状にパターニングして、上部電極７５４及び容量絶縁膜７５３を形成する。
【０１３３】
次に、図１３（ｂ）に示す工程で、基板上にシリコン酸化膜からなる層間絶縁膜７７０を堆積し、層間絶縁膜７７０に、ショットキーダイオード７２０のショットキー電極７２１及びオーミック電極７２３と、ＭＥＳＦＥＴ７３０のショットキーゲート電極７３２，ソース電極７３４及びドレイン電極７３５と、ｎＭＩＳＦＥＴ７４０のゲート電極７４２，ソース電極７４４及びドレイン電極７４５と、キャパシタ７５０の上部電極７５４及び下部電極７５２と、インダクタ７６０の導体膜７６２のスパイラルの中心部及び外周側端部とにそれぞれ到達するコンタクトホール７７４を形成する。
【０１３４】
その後、各コンタクトホール７７４内及び層間絶縁膜７７０の上にアルミニウム合金膜を形成した後、これをパターニングすることにより、図１０に示す半導体デバイスの構造が得られる。
【０１３５】
このように、本実施形態の製造方法により、ショットキーダイオード，ＭＥＳＦＥＴ，ＭＩＳＦＥＴ，抵抗素子，インダクタなどを、ＳｉＣ層へのイオン注入工程をできるだけ行なわないようにしながら、容易に、１つのＳｉＣ基板上に設けることができる。特に、上述のように、ＭＥＳＦＥＴ，ショットキーダイオード等の能動素子を横型構造にして、共通のＳｉＣ基板内にＭＥＳＦＥＴ，ショットキーダイオードを設けることを可能にしたことから、集積化が容易になった。また、インダクタなどの受動素子をも共通のＳｉＣ基板上に搭載できるようにしたことにより、いっそうの小型化を図ることができる。
【０１３６】
（その他の実施形態）
上記各実施形態においては、ＳｉＣからなる多重δドープ層の高濃度ドープ層に拡散してオーミックコンタクトする電極をＮｉ膜から形成したが、Ｎｉ膜以外にも、Ｔｉ膜，Ｗ膜，ＴｉＷ膜，ＴｉＮ膜，Ａｌ膜，ＡｌＮｉ膜，ＴｉＡｌ膜などを用いることができる。なお、完全なオーミックコンタクトのためには、多重δドープ層がｎ型層の場合には、電極としてＮｉ膜，Ｔｉ，Ｔｉ膜，Ｗ膜，ＴｉＷ膜，ＴｉＮ膜などを用いることが好ましく、多重δドープ層がｐ型層の場合には、電極としてＡｌ膜，ＡｌＮｉ膜，ＴｉＡｌ膜などを用いることが好ましい。ただし、物理的に完全なオーミックコンタクトでなくても、実用上、低抵抗性が得られる場合があるので、以上の組み合わせに限定されるものではない。特に、オーミックコンタクトのための熱処理を、ｐ型多重δドープ層とｎ型多重δドープ層との上の電極用金属膜に対して同時に行なうためには、いずれの領域にも同じ材質の金属膜を設けることが好ましい。
【０１３７】
なお、ＳｉＣ層の場合、Ｎｉ膜からニッケルが拡散することによって、ニッケルシリサイド層が形成されるが、ソース電極を他の材料，例えばＴｉ膜から形成した場合には、チタンがＳｉＣ層内に拡散してチタンカーバイドが形成されると考えられる。ＳｉＣ層内に金属が拡散することによって、何らかの合金，又は混合体が形成されると考えられるが、実用上、金属が多重δドープ層内に拡散する特性を有し、かつ、低抵抗性の電極が得られる材質であれば、どのような金属膜を用いてもよい。
【０１３８】
上記各実施形態においては、基板としてＳｉＣ基板を用い，かつ，ＳｉＣ層を活性層として動作する能動素子を設けたが、ＳｉＣ基板上に設けられる半導体装置だけではなく、例えばＧａＮ，ＩｎＰなどのなる化合物半導体基板上に設けられる半導体装置全般（活性層としては、ＧａＮ，ＡｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮなどからなる層）に上記各実施形態を適用することができる。例えばＩｎＰ基板を用いた場合には、ＡｕＧｅ膜などを電極用導体膜として用いることができる。また、ＧａＮ基板を用いる場合には、Ｔｉ／Ｐｔ／Ａｕ積層膜，ＡｕＺｎ／Ｎｉ積層膜などを電極用導体膜として用いることができる。その場合にも、δドープ層と低濃度ドープ層（アンドープ層を含む）とを積層した積層部をゲート絶縁膜の下方に備えていることにより、チャネル移動度の向上と耐圧の向上とを図ることができるとともに、ソース・ドレイン領域や引き出し用ドープ層を形成するためのイオン注入工程をできるだけ行なわないようにすることができる。
【０１３９】
上記各実施形態において、多重δドープ層中における高濃度ドープ層（δドープ層）は、少なくとも２つあればよく、アンドープ層（低濃度ドープ層）は少なくとも１つあればよい。
【０１４０】
【発明の効果】
本発明の半導体装置又はその製造方法によれば、多重δドープ層として構成された活性領域と、活性領域の表面から活性領域内に侵入して少なくともδドープ層に接触する電極を設けたので、化合物半導体を用い、大電力，高耐圧などの性能の高い半導体装置の製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるＳｉＣを用いた二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である。
【図２】（ａ），（ｂ）は、多重δドープ層の深さ方向におけるｎ型不純物である窒素の濃度プロファイルとキャリア分布との関係を模式的に示す図、及びその深さ方向に沿った伝導帯端の形状を示す部分バンド図である。
【図３】（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。
【図４】本発明の第２の実施形態の半導体装置であるトレンチＭＩＳＦＥＴの構造を示す断面図である。
【図５】（ａ）〜（ｆ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。
【図６】第３の実施形態の横型のｎチャネル型ＭＩＳＦＥＴの概略的な構造を示す断面図である。
【図７】本発明の第４の実施形態に係るＡＣＣＵＦＥＴの構造を示す断面図である。
【図８】本発明の第５の実施形態に係るパワー半導体デバイスであるショットキーダイオードの概略的な構造を示す断面図である。
【図９】本発明の第６の実施形態に係るパワー半導体デバイスであるＭＥＳＦＥＴの概略的な構造を示す断面図である。
【図１０】本発明の第７の実施形態における半導体デバイス（半導体集積回路装置）の断面図である。
【図１１】（ａ）〜（ｃ）は、第８の実施形態の半導体デバイスの製造工程のうち第１，第２の積層部の形成から素子分離領域の形成までの工程を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第８の実施形態の半導体デバイスの製造工程のうち絶縁膜の形成から各素子の電極又は導体膜の形成までの工程を示す断面図である。
【図１３】（ａ），（ｂ）は、第８の実施形態の半導体デバイスの製造工程のうちキャパシタの上部電極の形成から各素子の導体部へのコンタクトホールの形成までの工程を示す断面図である。
【図１４】図３（ｅ）に示す工程で形成されたソース電極と下地のＳｉＣ層との構造を示すＳＥＭ写真図である。
【図１５】従来のＳｉＣを用いた二重注入型蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）の断面図である。
【図１６】本発明の第１の実施形態におけるＳｉＣを用いた二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）のＩ−Ｖ特性データを示す図である。
【図１７】従来構造のＳｉＣを用いた二重注入型，蓄積型ＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）のＩ−Ｖ特性データを示す図である。
【符号の説明】
１０１ ＳｉＣ基板
１０２ 高抵抗ＳｉＣ層
１０３ ウェル領域
１０４ 蓄積チャネル層（活性領域）
１０４ａ δドープ層（第２の半導体層）
１０４ｂ アンドープ層（第１の半導体層）
１０４ｘ 多重δドープ層
１０５ コンタクト領域
１０８ ゲート絶縁膜
１１０ ゲート電極
１１１ ソース電極
１１２ ドレイン電極

Claims (5)

  1. 第１導電型の不純物を含む炭化珪素からなる基板と、
    上記基板上に設けられ、第１導電型の不純物を含む炭化珪素からなる第１の炭化珪素層と、
    上記第１の炭化珪素層の上に形成された炭化珪素からなる第２の炭化珪素層と、
    上記第２の炭化珪素層の上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜の上に設けられたゲート電極と、
    少なくとも１つのソース電極と、
    上記基板の裏面に形成されたドレイン電極と
    を備えており、
    上記第１の炭化珪素層の上部には第２導電型の不純物を含む第１の不純物領域と、該第１の不純物領域の上部に形成され該第１の不純物領域よりも高濃度の上記第２導電型の不純物を含む第２の不純物領域とが形成されており、
    上記第１の不純物領域の上方の少なくとも一部には、上記ゲート絶縁膜及び上記ゲート電極が存しており、
    上記第２の炭化珪素層は、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用の第１導電型の不純物を含み上記第１の半導体層よりも膜厚が薄い少なくとも２つの第２の半導体層とを交互に積層してなり、
    上記第２の半導体層の膜厚は、量子効果による上記第１の半導体層へのキャリアの浸みだしが可能な厚みであり、
    上記ソース電極は、上記第２の炭化珪素層の表面から上記第２の炭化珪素層内に侵入して少なくとも上記各第２の半導体層に直接オーミック接触し、かつ前記第２の不純物領域に直接接触していることを特徴とするＭＩＳＦＥＴ。
  2. 請求項１記載のＭＩＳＦＥＴにおいて、
    上記少なくとも１つのソース電極は、少なくともニッケルを含む導体材料によって構成されていることを特徴とするＭＩＳＦＥＴ。
  3. 請求項１に記載のＭＩＳＦＥＴの製造方法であって、
    第１導電型の不純物を含む炭化珪素からなる基板上に第１導電型の不純物を含む炭化珪素からなる第１の炭化珪素層を形成する工程（ａ）と、
    上記第１の炭化珪素層の上部に第２導電型の不純物を含む第１の不純物領域を形成する工程（ｂ）と、
    上記第１の不純物領域の上部に該第１の不純物領域よりも高濃度の上記第２導電型の不純物を含む第２の不純物領域を形成する工程（ｃ）と、
    上記第１の炭化珪素層の上に炭化珪素からなる第２の炭化珪素層を形成する工程であって、少なくとも１つの第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用の第１導電型の不純物を含み上記第１の半導体層よりも膜厚が薄く、量子効果による上記第１の半導体層へのキャリアの浸みだしが可能な膜厚を有する少なくとも２つの第２の半導体層とを交互に積層してなる上記第２の炭化珪素層を形成する工程（ｄ）と、
    上記第２の炭化珪素層の上にゲート絶縁膜を形成する工程（ｅ）と、
    上記ゲート絶縁膜の上であって、上記第１の不純物領域の上方の少なくとも一部にゲート電極を形成する工程（ｆ）と、
    上記第２の炭化珪素層の上に導体膜を堆積した後、上記導体膜を電極形状にパターニングする工程（ｇ）と、
    上記工程（ｇ）の後で、上記導体膜に熱処理を施すことにより、上記第２の炭化珪素層の表面から該第２の炭化珪素層内に入り込んで少なくとも上記各第２の半導体層に直接オーミック接触し、かつ前記第２の不純物領域に直接接触するソース電極を形成する工程（ｈ）と
    上記基板の裏面にドレイン電極を形成する工程（ｉ）と
    を含むＭＩＳＦＥＴの製造方法。
  4. 請求項３記載のＭＩＳＦＥＴの製造方法であって、上記導体膜は少なくともニッケルを含む膜であり、
    上記工程（ｈ）では、上記熱処理を不活性ガス雰囲気中で６００℃以上の高温で行なうことを特徴とするＭＩＳＦＥＴの製造方法。
  5. 請求項３又は４に記載のＭＩＳＦＥＴの製造方法であって、上記第２の炭化珪素層は、上記第１の不純物領域及び第２の不純物領域を形成した後に形成されることを特徴とするＭＩＳＦＥＴの製造方法。
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Families Citing this family (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335758A (ja) * 2003-05-08 2004-11-25 Sanken Electric Co Ltd ダイオード素子及びその製法
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101205115B1 (ko) 2004-04-27 2012-11-26 엔엑스피 비 브이 반도체 디바이스 및 그 제조 방법
CN100444371C (zh) 2004-09-13 2008-12-17 国际整流器公司 功率半导体封装
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
WO2006109760A1 (ja) * 2005-04-08 2006-10-19 Mitsubishi Cable Industries, Ltd. 半導体素子およびその製造方法
JP4984821B2 (ja) * 2005-04-08 2012-07-25 三菱化学株式会社 半導体素子およびその製造方法
JP2007066959A (ja) * 2005-08-29 2007-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
US8367510B2 (en) 2005-09-14 2013-02-05 Central Research Institute Of Electric Power Industry Process for producing silicon carbide semiconductor device
US7544572B2 (en) * 2005-11-30 2009-06-09 Advanced Micro Devices, Inc. Multi-operational mode transistor with multiple-channel device structure
US7335927B2 (en) * 2006-01-30 2008-02-26 Internatioanl Business Machines Corporation Lateral silicided diodes
US20070235877A1 (en) * 2006-03-31 2007-10-11 Miriam Reshotko Integration scheme for semiconductor photodetectors on an integrated circuit chip
US7700975B2 (en) * 2006-03-31 2010-04-20 Intel Corporation Schottky barrier metal-germanium contact in metal-germanium-metal photodetectors
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
US7572482B2 (en) * 2006-04-14 2009-08-11 Bae Systems Information And Electronic Systems Integration Inc. Photo-patterned carbon electronics
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
JP2008071877A (ja) * 2006-09-13 2008-03-27 Rohm Co Ltd ＧａＮ系半導体素子
US8421119B2 (en) 2006-09-13 2013-04-16 Rohm Co., Ltd. GaN related compound semiconductor element and process for producing the same and device having the same
DE102007029829A1 (de) * 2007-06-28 2009-01-02 Infineon Technologies Austria Ag Halbleiterbauelement mit einem ohmschen Kontakt
US8767424B2 (en) 2007-12-20 2014-07-01 Panasonic Corporation Power conversion apparatus which performs power conversion with synchronous rectification
DE102008054077B4 (de) * 2008-10-31 2021-04-01 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren und Vorrichtung zur Herstellung von Bonddrähten auf der Grundlage mikroelektronischer Herstellungstechniken
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8188484B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device
US8080820B2 (en) 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
CN102414789A (zh) * 2009-04-07 2012-04-11 住友化学株式会社 半导体基板的制造方法及半导体基板
CN102414818B (zh) 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
US8283973B2 (en) 2009-08-19 2012-10-09 Panasonic Corporation Semiconductor element, semiconductor device, and electric power converter
US20120153303A1 (en) * 2009-09-02 2012-06-21 Panasonic Corporation Semiconductor element and method for manufacturing same
WO2011027525A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
WO2011061918A1 (ja) 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP5567830B2 (ja) * 2009-12-22 2014-08-06 トヨタ自動車株式会社 半導体装置の製造方法
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8815721B2 (en) 2010-12-17 2014-08-26 General Electric Company Semiconductor device and method of manufacturing the same
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
JP6042658B2 (ja) * 2011-09-07 2016-12-14 トヨタ自動車株式会社 ＳｉＣ半導体素子の製造方法
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US8846482B2 (en) 2011-09-22 2014-09-30 Avogy, Inc. Method and system for diffusion and implantation in gallium nitride based devices
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US8614447B2 (en) * 2012-01-30 2013-12-24 International Business Machines Corporation Semiconductor substrates using bandgap material between III-V channel material and insulator layer
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9431068B2 (en) 2012-10-31 2016-08-30 Mie Fujitsu Semiconductor Limited Dynamic random access memory (DRAM) with low variation transistor peripheral circuits
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
JP2014130951A (ja) * 2012-12-28 2014-07-10 Sumitomo Electric Ind Ltd 半導体装置
JP2014154666A (ja) * 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9166035B2 (en) * 2013-09-12 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Delta doping layer in MOSFET source/drain region
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US9236445B2 (en) 2014-01-16 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor having replacement gate and epitaxially grown replacement channel region
US9224814B2 (en) 2014-01-16 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Process design to improve transistor variations and performance
US9184234B2 (en) 2014-01-16 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor design
US9525031B2 (en) 2014-03-13 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel
US9419136B2 (en) 2014-04-14 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dislocation stress memorization technique (DSMT) on epitaxial channel devices
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
CN104282765B (zh) * 2014-11-06 2017-12-08 株洲南车时代电气股份有限公司 一种碳化硅mos器件及其制造方法
JP6363541B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
WO2017111810A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Low schottky barrier contact structure for ge nmos
CN107331603B (zh) * 2017-03-20 2020-05-01 中国电子科技集团公司第五十五研究所 一种碳化硅mosfet单胞结构的制造方法
DE112019003550T5 (de) * 2018-07-12 2021-03-25 Rohm Co., Ltd. Halbleiterelement und halbleiterbauteil
JP7244306B2 (ja) * 2019-03-08 2023-03-22 株式会社東芝 半導体装置
US20230245891A1 (en) * 2022-01-31 2023-08-03 Texas Instruments Incorporated Small grain size polysilicon engineering for threshold voltage mismatch improvement

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809047A (en) 1983-09-06 1989-02-28 General Electric Company Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
US4882609A (en) * 1984-11-19 1989-11-21 Max-Planck Gesellschaft Zur Forderung Der Wissenschafter E.V. Semiconductor devices with at least one monoatomic layer of doping atoms
JPS62271475A (ja) * 1987-04-03 1987-11-25 Hitachi Ltd 半導体装置
JPS6439073A (en) * 1987-08-05 1989-02-09 Sumitomo Electric Industries Compound semiconductor device
JPS6439073U (ja) 1987-09-01 1989-03-08
JP2586053B2 (ja) 1987-09-25 1997-02-26 日本電気株式会社 電界効果トランジスタ
JP2770340B2 (ja) 1988-09-06 1998-07-02 ソニー株式会社 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ
DE19531369A1 (de) * 1995-08-25 1997-02-27 Siemens Ag Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluß
JP3333896B2 (ja) * 1995-09-13 2002-10-15 富士電機株式会社 炭化珪素半導体装置の製造方法
ATE341836T1 (de) * 2000-05-31 2006-10-15 Matsushita Electric Ind Co Ltd Misfet
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
WO2002043157A1 (fr) * 2000-11-21 2002-05-30 Matsushita Electric Industrial Co.,Ltd. Dispositif a semi-conducteur et procede de fabrication associe
JP3811624B2 (ja) * 2001-04-27 2006-08-23 松下電器産業株式会社 半導体装置
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same

Also Published As

Publication number Publication date
CN1592950A (zh) 2005-03-09
CN100353498C (zh) 2007-12-05
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EP1968104A3 (en) 2008-11-05
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