CN117637810A - 碳化硅基电子器件及其制造方法以及二极管 - Google Patents
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Abstract
本公开涉及碳化硅基电子器件及其制造方法以及二极管。一种电子器件，包括：半导体本体，特别是碳化硅的，SiC，具有沿第一方向彼此相对的第一面和第二面；以及在第一面处的电端子，该电端子通过电绝缘区域与半导体本体绝缘。电绝缘区域是多层，其包括：与所述半导体本体接触的氧化硅的第一绝缘层；第一绝缘层上的氧化铪的第二绝缘层；以及在第二绝缘层上的氧化铝的第三绝缘层。
Description
技术领域
本公开涉及电子器件，特别是功率MOSFET或肖特基二极管，并且涉及电子器件的制造方法。
背景技术
如已知的，特别是用于电气应用，具有宽带隙，特别是具有高的带隙值，低的导通状态电阻(RON)、高的热导率值、高的工作频率和高的电荷载流子饱和速度的半导体材料对于生产电子元件，例如二极管或晶体管，是理想的。具有所述特性并适用于制造电子元件的材料是碳化硅(SiC)。特别地，就以上列出的性质而言，碳化硅以其不同的多型(例如，3C－SiC，4H－SiC，6H－SiC)优于硅。
尽管比典型的硅晶片成本更高，六方SiC多型体(4H－SiC)是迄今为止研究最多的多型体，并且4H－SiC晶片的大规模生产目前是可商购的。3C－SiC比4H－SiC具有显著的成本优势，因为它可以通过CVD沉积直接生长在Si上。高质量硅的3C－SiC外延层的可用性使得能够实现成本有效的基于SiC的功率器件，例如适于在650V－1200V的区间工作。
与设置有硅衬底的类似器件相比，设置有碳化硅衬底的电子器件具有进一步的优点，低的导通输出电阻，低的漏电流和高的工作频率。特别地，SiC肖特基二极管已经表现出更高的开关性能，使得SiC电子器件特别有利于高频应用。
许多科学论文也报道了碳化硅(SiC)MOSFET器件的良好开关性能。从工业角度来看，除了开关性能之外，SiC MOSFET器件还具有良好的结构鲁棒性，这在电力系统中是期望的特性。
SiC(特别是4H－SiC)MOSFET器件中的相关结构元件是栅极电介质(或氧化物)。栅极电介质的性质(介电常数，固定电荷等)和电介质/碳化硅界面质量(界面态密度Dit，近界面氧化物陷阱，NIOT)对MOSFET的相关参数具有显著影响，例如场效应沟道迁移率μFE、导通态电阻和阈值电压Vth。因此，栅极电介质优化是充分利用SiC MOSFET性能的先决条件。
此外，在设计MOSFET时，应该找到一种解决方案来克服当导通状态电阻减小时Vth的不希望的减小。特别地，需要一种解决方案来增加Vth，同时保持低的导通状态电阻。
氧化硅(SiO2)通常在商业碳化硅MOSFET中用作栅极电介质，这是因为通过SiC的热氧化容易制造氧化硅。然而，SiC的氧化速率低于硅的氧化速率，并且界面态密度比SiO2/Si堆叠高约2-3个数量级。为了减少界面态密度Dit并改善使用SiO2作为栅极电介质的4H－SiC MOSFET的沟道迁移率μFE，通常在富含氮(N2O，NO)的环境中执行氧化后退火(POA)或沉积后退火(PDA)步骤。然而，SiC的热氧化以及POA和PDA工艺通常需要高温(>1100℃)和长退火时间(在一些情况下高达8小时)。此外，所有这些工艺都在用NO或N2O高温退火期间发生不可避免的界面再氧化，所有这些工艺导致在SiO2/碳化硅界面处形成“无序”区域。该无序界面的特征在于存在SiOx和C非化学计量缺陷，其对沟道迁移率和阈值电压(Vth)的稳定性具有负面影响。
此外，由于与4H－SiC相比SiO2的介电常数低，在高压操作条件下，SiO2内的电场比SiC的电场高约2.5倍。因此，当电场达到4H－SiC的临界场(约为3－4MV/cm)时，根据高斯定律，SiO2栅极电介质受到约2.3倍大的电场，即约7－9MV/cm。因此，SiO2电介质将处于高应力和低可靠性条件下。
根据申请人已知的解决方案，为了减少碳化硅氧化所需的热预算，通过CVD沉积的SiO2层可以用作SiO2 MOSFET中的栅极绝缘体。
根据申请人已知的解决方案，已经提出了高磁导率电介质(例如Al2O3，HfO2，La2O3)来衰减栅极绝缘体中的电场。然而，在该工艺中，SiO2层可能在界面处形成，导致碳相关缺陷(例如空位，间隙，C－C二聚体，碳簇等)的生成，这可能引起MOSCAP(“金属氧化物半导体电容器”)中的电压VFB(平带电压)的不稳定性。
根据申请人已知的解决方案，已经提出了Al2O3膜作为栅极绝缘体以调节SiCMOSFET中的Vth值。特别地，可以使用高k绝缘体(称为“高k”材料)来增加碳化硅MOSFET的导通状态中的Vth值。然而，高k电介质的集成受到它们在形成SiC器件中的接触所需的热预算(>800℃)下对结晶现象的敏感性的限制。此外，绝缘体的带隙随着其介电常数的增加而减小；因此，简单的高k的选择通常导致与SiC的小带隙偏移，并因此导致高漏电流。
因此，需要提供一种解决上述问题的方案。
发明内容
根据本公开，提供了如所附权利要求中限定的电子器件及其制造方法。
附图说明
为了更好地理解本公开，现在参照附图仅通过非限制性示例描述其优选实施例，其中：
图1以横向剖视图示出了根据本公开的一个方面的MOSFET器件；
图2示出了根据本公开的一个方面的形成图1的器件的栅极电介质的堆叠的放大细节；
图3通过框图示出了图1的器件的制造过程的步骤；以及
图4以横向剖视图示出了根据本公开的另一方面的肖特基二极管。
具体实施方式
图1在轴X，Y，Z的笛卡尔(三轴)参考系的截面图中示出了根据本公开的一个方面的晶体管20，特别是垂直沟道MOSFET，甚至更特别是功率MOSFET。晶体管20包括：栅极端子G(形成控制端子)，其在使用中可耦合到偏置电压VGS的生成器；第一导电端子S，包括源极区域26(N型注入区)和源极金属化59(例如镍，其与源极区域26形成欧姆电接触)；以及第二导电端子D或漏极区域D(包括形成欧姆电接触的例如镍的漏极金属化27)。在使用中，通过适当的偏置，在源极区域26和漏极区27之间建立多数载流子(这里是电子)的导电沟道。
更详细地，晶体管20包括半导体本体48，特别是SiC，其具有沿Z轴方向彼此相对的第一面48a和第二面48b。特别地，在本实施例中，术语“半导体本体”是指可以包括生长在基础衬底上的一个或多个外延层的结构元件或固态本体。特别地，图1示出了半导体本体48，其包括具有在其上延伸的外延生长结构层38的基础衬底36，用作漂移层。衬底36具有第一电导率，这里为N型，并且掺杂例如包括在1·1018cm-3和5·1019cm-3之间。结构层38具有第一导电性(这里为N型)和比衬底36低的掺杂，例如包括在1·1014cm-3和5·1016cm-3之间。
根据本公开的一个方面，半导体本体48的多型体是碳化硅的立方多型体、或3C－SiC。或者，根据本公开的另一方面，半导体本体48的多型体是4H－SiC。然而，本公开还可应用于其它不同的碳化硅多型体。
栅极端子G在半导体本体48的第一面48a上延伸；具有与第一导电性相对的第二导电性的本体区域45(这里是P型注入区)在(面向)第一面48a处延伸到半导体本体48中(更具体地，延伸到结构层38中)；具有第一导电性的源极区域26在(面向)第一表面48a处延伸到本体区域45中；并且漏极金属化27在半导体本体48的第二面48b处延伸。因此，晶体管20是垂直导电型的(即，导电沟道沿Z轴的主方向延伸)。
栅极端子G包括栅极金属化53和栅极电介质52。栅极金属化53在栅极电介质52上延伸。
根据本公开，栅极电介质52是包括多个叠加层的堆叠100，如图2所示并在下文中参考该图描述。
绝缘层或电介质层56在栅极区域24上延伸，并且特别是由二氧化硅(SiO2)或氮化硅(SiN)构成，其厚度沿Z轴测量被包括在0.5μm和1.5μm之间。此外，源极端子58，特别是金属材料(例如铝)的源极端子58在绝缘层56附近延伸，所述源极端子58沿Z轴测量的厚度包括在0.5μm和2μm之间。
源极端子58延伸到接触源极区域26，可能通过任选的欧姆接触区59。
形成栅极端子D的例如Ti/Ni/Au的金属层27在半导体本体48的第二面48b上延伸。在半导体本体48和金属层27之间可以存在允许欧姆接触的界面层(未示出，例如硅化镍)。
参考栅极电介质52和图2，整体上形成栅极电介质52的堆叠被设计成具有高密度的电子陷阱(electron traps)，在使用期间在栅极电介质内部(特别是在层104中)引起(增加)负电荷密度。特别地，堆叠100是绝缘多层，其具有至少在本体48的半导体材料(例如，碳化硅)的导带的能量邻近(例如，在0eV和2eV之间)的能级。
具体地，堆叠100包括：第一绝缘层102，特别是氧化硅(SiO2)，其沿Z的厚度包括在0.5nm和5nm之间；在第一绝缘层102上的第二绝缘层104，特别是氧化铪(HfO2)，其沿Z的厚度包括在0.5nm和5nm之间；在第二绝缘层104上的第三绝缘层106，特别是包括铝的合金(例如，Al2O3，AlN，AlON)，其沿Z的厚度包括在10nm和100nm之间。在一个实施例中，第三绝缘层106由多个(例如两个)子层106a，106b形成，其中子层106a由氧化铝(例如Al2O3)制成，子层106b由氧化铪(例如HfO2)制成。
上述内容的变体是可能的，特别地，第一绝缘层102可以替代地是Al2O3，SiN或AlN；可选地，第二绝缘层104可以是HfSiO2，ZrO2，ZrSiO2；第三绝缘层106的子层106a也可以是氧化硅和/或子层106b也可以是氧化硅。
绝缘层102具有减小的厚度以允许电子从半导体本体48遂穿，并且具有大于绝缘层104的带隙的带隙。因此，绝缘层102具有这样的厚度，使得电子可以通过遂穿效应穿过绝缘层102，电子被限制在势阱中并且数量受到阱允许的状态的限制，生成MOSFET20的正Vth。
用作电荷陷阱的层是具有减小的带隙的绝缘层104，其在绝缘层102和绝缘层106之间形成量子阱。在一个实施例中，氧化铪表示一侧被绝缘层102限制而另一侧被绝缘层106限制的电子的势阱。
绝缘层106被配置为具有大于绝缘层104的带隙的带隙。因为层106包括先前描述的两个子层106a和106b(或其多个)，所以其允许组合高带隙(例如，可包括在7与9eV之间的Al2O3带隙)和高介电常数(例如，约为20的HfO2介电常数)的优点。
在一个实施方案中：
第一绝缘层102具有第一带隙值和第一厚度；
第二绝缘层104具有低于第一带隙值的第二带隙值和大于第一厚度的第二厚度；以及
第三绝缘层106具有包括在第一和第二带隙值之间的第三带隙值和大于第二厚度的第三厚度。
在一个实施方案中：
第一绝缘层102具有包括在0.5nm和1nm之间的厚度(包括极端值)，以及包括在7eV和9eV之间的带隙(包括极端值)；绝缘层102由SiO2或上述用于该层的材料之一制成；
第二绝缘层104具有包括在1.5nm和2.5nm之间的厚度(包括极端值)，以及包括在4eV和6eV之间的带隙(包括极端值)；绝缘层104由HfO2或上述用于该层的材料之一制成；
第三绝缘层106具有包括在10nm和100nm之间的厚度(包括极端值)，和包括在7和8.5eV之间的带隙(包括极端值)；绝缘层106是包括层106a和层106b的多层，或彼此交替的多个层106a和106b的连续层。
根据本公开的堆叠100，相对于单层高k材料或不同于本文所述的一组子层，允许结合绝缘层106的高带隙的优点和绝缘层104的高介电常数的优点。
当形成堆叠100的材料是无定形的(和非结晶的)时，堆叠100是稳定的，并具有前述特性。另一个附加的积极效果是所提出的结构相对于单独的氧化硅的栅极电介质具有更高的电容，从而允许具有更高的RC常数，因此限制了由MOSFET器件20的快速开关引起的振铃(ringing)现象。
参考图3的流程图，现在说明MOSFET器件20的制造步骤，特别是参考堆叠100的形成。
步骤200包括形成半导体本体48的步骤，其本身是已知的，因此不详细描述，包括提供衬底36和在衬底36上形成外延层38(通过外延)。
然后，步骤202，执行掺杂物质注入以形成注入区45(体阱)和26(源极区域)。然后执行退火步骤(例如，在1600和1800℃之间的温度下)，以激活体45和源26注入区的掺杂剂。
然后，步骤204，该方法继续形成源极59和漏极27金属化(其形成相应的欧姆接触)。该步骤包括在源/体注入处沉积金属层(通常为Ni，Ti或Ni/Ti的组合)。该步骤之后是合适的高温退火(快速热处理，在800℃和1100℃之间持续1分钟至120分钟的时间间隔)。这允许欧姆接触(例如，在金属层是Ni的情况下，是硅化镍Ni2Si)通过沉积的金属和存在于半导体本体48(在该实施例中，是SiC)中的硅之间的化学反应形成。实际上，沉积的金属在与半导体本体48的表面材料接触的地方反应，形成欧姆接触。
然后，步骤206，执行用于形成堆叠100的步骤。
具体地，通过在源极金属化59之间的半导体本体48上(更精确地在外延层38上)沉积氧化硅层来形成第一绝缘层102。该步骤可以通过热氧化或通过在氧化溶液(H2O2)中浴来实施。该步骤在900°C至1400℃之间的温度下进行30秒至5分钟的时间，这取决于温度。在过氧化氢水溶液中的浴可以在包括室温(25℃)至80－90°C之间的温度范围内进行，持续可以达到120分钟的持续时间。
或者，可通过ALD(“原子层沉积”)技术来沉积绝缘层102。
然后，也通过ALD技术在第一绝缘层102上形成第二绝缘层104。在一个实施例中，第二绝缘层104是HfO2，并且可以使用根据下表的参数通过热工艺或等离子体来沉积：
然后，还通过ALD技术在第二绝缘层106上形成第三绝缘层106。在一个实施例中，第三绝缘层106是Al2O3，并且可以使用根据下表的参数通过热工艺或等离子体来沉积：
作为通过ALD沉积的替代方案，绝缘层102，104，106中的一者或全部可通过CVD技术或反应性离子溅射来沉积。
然后，步骤208，在含氧环境中或在诸如氩和/或氮的惰性环境中执行沉积后退火步骤。
最后，步骤210，剩余的步骤被执行以完成MOSFET器件20的形成，包括以本身已知的方式形成栅极导电端子(栅极金属化53和绝缘层56)。也完成了源极端子的形成，形成金属化58。
关于栅极电介质(堆叠100)，以具有高密度电子陷阱的方式设计栅极电介质。
如上所述，进一步的特定处理可以允许形成电子陷阱。这样的处理包括：
a.在还原环境(例如，在具有来自N2，Ar，NH3中的气体的室中)中的退火工艺，以增加氧空位。
b.向栅极电介质施加电压(例如，正电压)以允许电荷在绝缘层中累积。
c.通过引入电负性原子种类(例如氟)的原位掺杂。
由于上面已经讨论的结果，在栅极电介质中出现的负电荷补偿了当沟道电阻减小时器件的阈值电压Vth的减小。由此获得具有高阈值电压Vth和低RON的MOSFET器件。
图4示出了在轴X，Y，Z的笛卡尔(三轴)参考系中的肖特基器件(二极管)60的横向截面图。
肖特基器件60包括半导体本体68，特别是SiC，更特别是3C－SiC；然而，本文所述内容也适用于其它SiC多型体，例如4H－SiC。半导体本体68具有沿Z轴方向彼此相对的第一面68a和第二面68b。特别地，在本实施例中，术语“半导体本体”是指可以包括在基础衬底上生长的一个或多个外延层的结构元件。根据实施例，图4示出了半导体本体68，其包括具有在其上延伸的外延生长的结构层70的基础衬底69，用作漂移层。衬底69具有第一电导率，这里为N型，并且掺杂例如包括在1·1018cm-3和5·1019cm-3之间。结构层70具有第一导电性和比衬底69的掺杂低的掺杂，例如包括在1·1014cm-3和1·1017cm-3之间。
肖特基器件60还包括金属材料的阴极端子72，其在半导体本体68的第二面68b上延伸；以及金属材料的阳极端子74，其在半导体本体68的第一面68a上延伸。在使用中，通过适当的偏置，在阳极端子和阴极端子之间建立导电通道。
肖特基器件60具有一个或多个沟槽73，其沿平行于Z轴的主方向在深度上延伸到半导体本体68中，特别是延伸到漂移层70中。示例性地，每个沟槽73具有从第一面68a朝向第二面68b测量的深度d1，其具有包括在100nm和1000nm之间的值。在存在多个沟槽73的情况下，每个沟槽73与沿X轴方向与结构层70的一部分直接相邻的沟槽73隔开。结构层70的该部分具有沿X轴方向的延伸d2，其具有包括在例如100nm和5000nm之间的值。
每个沟槽73由覆盖每个相应沟槽73的侧壁和底部的电介质或绝缘层80部分填充。此外，通过穿透和/或覆盖沟槽73的阳极端子74的导电部分82完成每个沟槽73的填充。因此，每个部分82通过相应的绝缘层80与结构层70绝缘。
绝缘层80是与前述堆叠100相同类型的多层或堆叠，并根据相同的工艺步骤(在图3的步骤206中描述)形成。此外，绝缘层80以类似于参照电介质层52(堆叠100)所述的方式设计，即，以对多数载流子(这里是电子)呈现大量陷阱的方式设计。
肖特基结71由存在于漂移层70和阳极金属化74的金属层之间的界面处的多个金属－半导体结形成。特别地，肖特基结71(半导体－金属)由漂移层70(N－掺杂)的部分形成，该部分与阳极金属化74的相应部分直接电接触。
在绝缘层80处存在净负电荷允许在与结构层70的界面处的正电荷平衡，并因此允许优化二极管60的遮断特性。特别地，可以通过修改二极管的接通电压和肖特基接触上的负偏置的阻断特性来优化表面耗尽层。
从对根据本公开内容作出的本公开内容的特征的考察，其提供的优点是明显的。
根据本公开，实际上可以减少制造栅极端子所需的热预算，增加栅极电介质的可靠性，减少RON和增加Vth。这些优点至少部分是由于高介电常数高k栅极电介质而获得的，其特性可以通过上述工艺来调节。
最后，清楚的是，在不脱离本公开的范围的情况下，可以对本文所描述和示出的内容进行修改和变化。
例如，本公开可应用于基于不同于3C－SiC或4H－SiC的SiC多型的器件，一般为晶体管和二极管。
此外，本公开可以应用于基于除了碳化硅之外的材料的器件，例如GaN和AlGaN/GaN(常关HEMT)。
此外，本公开可应用于除上述特定实施例中所描述的电子器件之外的各种电子器件，例如VMOS(“垂直沟道MOS”)，DMOS(“扩散MOS”)，CMOS(“互补MOS”)。
本公开还适用于水平通道器件。
电子器件(20；60)可以被概括为包括半导体本体(48；68)，特别是碳化硅，具有第一面(48a；68a)和第二面(48b；68b)，沿着第一方向(Z)彼此相对；电端子(G；82，74)在第一面(48b；68b)，包括导电层(53)和电绝缘区域(52；80)，所述电绝缘区域(52；80)在所述半导体本体(48；68)和导电层(53)之间延伸，其特征在于所述电绝缘区域(52；80)是多层，包括第一绝缘层(102)，所述第一绝缘层(102)与所述半导体本体接触，具有第一带隙值和第一厚度，所述第一绝缘层(102)被配置为在使用期间由来自所述半导体本体(48；68)的电荷载流子通过所述遂穿效应穿过；在所述第一绝缘层(102)上的第二绝缘层(104)，所述第二绝缘层(104)具有低于所述第一带隙值的第二带隙值和大于所述第一厚度的第二厚度，所述第二绝缘层(104)被配置为形成用于载流子的势阱；以及在第二绝缘层(104)上的第三绝缘层(106)，其具有在第一和第二带隙值之间的第三带隙值和大于第二厚度的第三厚度。
第一绝缘层(102)具有的厚度可以包括在在0.5nm和1nm之间；所述第二绝缘层(104)可以具有的厚度被包括在1.5nm和2.5nm之间；并且第三绝缘层(106)可以具有的厚度被包括在在10和100nm之间。
第一绝缘层(102)可以是以下一项的：SiN、SiO2、AlN；第二绝缘层(104)可以是以下一项的：HfO2、HfSiOx、ZrO2、ZrSiOx；第三绝缘层(106)可以包括两个或更多个氧化铝和氧化铪的交替层。
第三绝缘层(106)可以包括两个或更多个Al2O3和HfO2的交替层，或者两个或更多个Al2O3和HfO2的交替层。
所述电子器件可以进一步包括沟道区(38，36；69，70)在所述半导体本体(48；68)中，被配置为在使用中容纳电流，所述电绝缘区域(52；80)在所述沟道区处延伸。
所述电子器件可以在所述第一面(48a；68a)处具有正电荷载流子，以限定正界面电荷，所述电绝缘区域(52；80)可以设计成具有电子陷阱态，其生成负电荷，以便至少部分地平衡所述正界面电荷。
所述电子器件可以是包括源极端子(S，26，59)和漏极端子(D，27)的MOSFET，所述电端子是MOSFET的栅极端子(G，53)，导电层是栅极金属化(53)，并且电绝缘区域(52)整体上形成栅极电介质。
所述电子器件可以是二极管，并且可以包括在半导体本体(68)的第二面(68b)处延伸的阴极端子(72)；从第一面(68a)朝向第二面(68b)延伸的至少一个沟槽(73)，所述电绝缘区域(80)延伸到所述沟槽(73)中；其中所述电端子可以形成二极管的阳极端子(74)并且包括具有延伸到所述沟槽(73)中的部分(82)的金属层，所述电绝缘区域(80)在阳极端子(74)的所述部分(82)和半导体本体(68)之间延伸。
二极管可以是肖特基二极管，其包括由阳极端子(74)和半导体本体(68)之间横向于所述沟槽(73)的电接触区域形成的至少一个金属－半导体结。
一种制造电子器件(20；60)可以被概括为包括提供半导体本体(48；68)，特别是碳化硅，具有第一(48a；68a)和第二面(48b；68b)，沿着第一方向(Z)彼此相对；形成在第一面(48b；68b)的电端子(G；82，74)包括在所述导电层(53)和所述半导体本体(48；68)之间形成导电层(53)和电绝缘区域(52；80)，被配置为使所述电端子(G；82，74)从所述半导体本体(48；68)电绝缘，其特征在于，形成所述电绝缘区域(52；80)包括形成多层，包括形成与所述半导体本体接触的第一绝缘层(102)，所述第一绝缘层(102)具有第一带隙值和第一厚度，所述第一绝缘层(102)被配置为在使用期间由来自所述半导体本体(48；68)的电荷载流子通过遂穿效应穿过；在所述第一绝缘层(102)上形成第二绝缘层(104)，所述第二绝缘层(104)具有低于所述第一带隙值的第二带隙值和大于所述第一厚度的第二厚度，所述第二绝缘层(104)被配置为形成用于所述电荷载流子的势阱；以及在第二绝缘层(104)上形成第三绝缘层(106)，其具有在第一和第二带隙值之间的第三带隙值和大于第二厚度的第三厚度。
第一绝缘层(102)可以具有的厚度被包括在0.5nm和1nm之间；所述第二绝缘层(104)可以具有的厚度被包括在1.5nm和2.5nm之间；并且第三绝缘层(106)可以具有的厚度被包括在在10和100nm之间。
第一绝缘层(102)可以由以下一项的：SiN、SiO2、AlN；第二绝缘层(104)可以由以下一项的：HfO2、HfSiOx、ZrO2、ZrSiOx；第三绝缘层(106)可以包括氧化铝和氧化铪的两个或更多个交替层。
第三绝缘层(106)可以包括两个或更多个Al2O3和HfO2的交替层，或者两个或更多个Al2O3和HfO2的交替层。
形成第二和第三绝缘层(104，106)可以包括通过ALD技术执行相应的沉积。
该方法还可以包括沟道区(38，36；69，70)在所述半导体本体(48；68)所述电绝缘区域(52；80)形成在所述沟道区。
所述电子器件是MOSFET，制造步骤还可以包括形成MOSFET的源极端子(S，26，59)和漏极端子(D，27)，所述电端子是MOSFET的栅极端子(G，53)，导电层(53)是栅极金属化(53)，并且电绝缘区域(52)整体上形成栅极电介质。
所述电子器件可以是二极管，制造步骤还可以包括形成在半导体本体(68)的第二面(68b)处延伸的阴极端子(72)；形成从第一面(68a)朝向第二面(68b)延伸的至少一个沟槽(73)，所述电绝缘区域(80)延伸到所述沟槽(73)中；
其中所述电端子可以是二极管的阳极端子(74)，并且可以包括具有延伸到所述沟槽(73)中的部分(82)的金属层，所述电绝缘区域(80)在阳极端子(74)的所述部分(82)和半导体本体(68)之间延伸。
上述各种实施例可以组合以提供另外的实施例。如果需要，可以修改实施例的各方面以采用各种专利，申请和出版物的概念来提供另外的实施例。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。
Claims (19)
1.一种电子器件，包括：
碳化硅半导体本体，具有沿第一方向彼此相对的第一面和第二面；
在所述第一面处的电端子，包括导电层和电绝缘区域，所述电绝缘区域在所述半导体本体和所述导电层之间延伸，
其中所述电绝缘区域是多层，包括：
与所述半导体本体接触的第一绝缘层，具有第一带隙值和第一厚度，所述第一绝缘层被配置为在使用期间由来自所述半导体本体的电荷载流子通过遂穿效应穿过；
在所述第一绝缘层上的第二绝缘层，具有低于所述第一带隙值的第二带隙值和大于所述第一厚度的第二厚度，所述第二绝缘层被配置为形成用于所述电荷载流子的势阱；以及
在所述第二绝缘层上的第三绝缘层，具有被包括在所述第一带隙值和所述第二带隙值之间的第三带隙值和大于所述第二厚度的第三厚度。
2.根据权利要求1所述的电子器件，其中：
所述第一绝缘层具有被包括在0.5nm和1nm之间的厚度；
所述第二绝缘层具有被包括在1.5nm和2.5nm之间的厚度；以及
所述第三绝缘层具有被包括在10nm和100nm之间的厚度。
3.根据权利要求1所述的电子器件，其中：
所述第一绝缘层是以下中的一项：SiN、SiO2、AlN；
所述第二绝缘层是以下中的一项：HfO2、HfSiOx、ZrO2、ZrSiOx；以及
所述第三绝缘层包括两个或更多个氧化铝和氧化铪的交替层。
4.根据权利要求3所述的电子器件，其中所述第三绝缘层包括两个或更多个Al2O3和HfO2的交替层，或两个或更多个Al2O3和HfO2的交替层。
5.根据权利要求1所述的电子器件，还包括在所述半导体本体中的沟道区，所述沟道区被配置为在使用中容纳电流；
所述电绝缘区域在所述沟道区域处延伸。
6.根据权利要求5所述的电子器件，在所述第一面处具有限定正界面电荷的正电荷载流子，所述电绝缘区域被设计成具有电子陷阱态，所述电子陷阱态生成负电荷以便至少部分地平衡所述正界面电荷。
7.根据权利要求1所述的电子器件，其中所述电子器件是包括源极端子和漏极端子的MOSFET；
所述电端子是所述MOSFET的栅极端子，所述导电层是栅极金属化，并且所述电绝缘区域整体上形成栅极电介质。
8.根据权利要求1所述的电子器件，其中所述电子器件是二极管，并且包括：
阴极端子，在所述半导体本体的第二面处延伸；
至少一个沟槽，从所述第一面朝向所述第二面延伸，所述电绝缘区域延伸到所述沟槽中；
其中所述电端子形成所述二极管的阳极端子并且包括金属层，所述金属层具有延伸到所述沟槽中的部分，
所述电绝缘区域在所述阳极端子的所述部分与所述半导体本体之间延伸。
9.根据权利要求8所述的电子器件，其中所述二极管是肖特基二极管，所述肖特基二极管包括至少一个金属－半导体结，所述金属－半导体结由在所述阳极端子和所述半导体本体之间横向于所述沟槽的电接触区域形成。
10.一种制造电子器件的方法，包括：
提供碳化硅半导体本体，所述碳化硅半导体本体具有沿第一方向彼此相对的第一面和第二面；
在所述第一面处形成电端子，包括形成导电层和在所述导电层与所述半导体本体之间的电绝缘区域，所述电绝缘区域被配置为使所述电端子与所述半导体本体电绝缘，
其中形成所述电绝缘区域的步骤包括形成多层，包括：
形成与所述半导体本体接触的第一绝缘层，所述第一绝缘层具有第一带隙值和第一厚度，所述第一绝缘层被配置为在使用期间由来自所述半导体本体的电荷载流子通过遂穿效应穿过；
在所述第一绝缘层上形成第二绝缘层，所述第二绝缘层具有低于所述第一带隙值的第二带隙值和大于所述第一厚度的第二厚度，所述第二绝缘层被配置为形成用于所述电荷载流子的势阱；以及
在所述第二绝缘层上形成第三绝缘层，所述第三绝缘层具有包括在所述第一带隙值和所述第二带隙值之间的第三带隙值和大于所述第二厚度的第三厚度。
11.根据权利要求10所述的方法，其中：
所述第一绝缘层具有被包括在0.5nm和1nm之间的厚度；
所述第二绝缘层具有被包括在1.5nm和2.5nm之间的厚度；以及
所述第三绝缘层具有被包括在10nm和100nm之间的厚度。
12.根据权利要求10所述的方法，其中：
所述第一绝缘层是以下中的一项：SiN、SiO2、AlN；
所述第二绝缘层是以下中的一项：HfO2、HfSiOx、ZrO2、ZrSiOx；以及
所述第三绝缘层包括两个或更多个氧化铝和氧化铪的交替层。
13.根据权利要求12所述的方法，其中所述第三绝缘层包括两个或更多个Al2O3和HfO2的交替层，或两个或更多个Al2O3和HfO2的交替层。
14.根据权利要求10所述的方法，其中形成所述第二绝缘层和所述第三绝缘层包括通过ALD技术进行相应的沉积。
15.根据权利要求10所述的方法，还包括在所述半导体本体中的沟道区，所述沟道区被配置为在使用中容纳电流；
所述电绝缘区域被形成在所述沟道区域处。
16.根据权利要求10所述的方法，其中所述电子器件是MOSFET，
所述制造包括形成所述MOSFET的源极端子和漏极端子，
所述电端子是所述MOSFET的栅极端子，所述导电层是栅极金属化，并且所述电绝缘区域整体上形成栅极电介质。
17.根据权利要求10所述的方法，其中所述电子器件是二极管，所述制造包括：
形成在所述半导体本体的所述第二面处延伸的阴极端子；
形成从所述第一面朝向所述第二面延伸的至少一个沟槽，所述电绝缘区域延伸到所述沟槽中；
其中所述电端子是所述二极管的阳极端子并且包括金属层，所述金属层具有延伸到所述沟槽中的部分，
所述电绝缘区域在所述阳极端子的所述部分和所述半导体本体之间延伸。
18.一种器件，包括：
碳化硅本体；
在所述本体上的电端子，包括：
与所述本体接触的第一遂穿绝缘层，具有第一带隙值和第一厚度；
在所述第一绝缘层上的第二绝缘层，所述第二绝缘层具有低于所述第一带隙值的第二带隙值和大于所述第一厚度的第二厚度；以及
在所述第二绝缘层上的第三绝缘层，所述第三绝缘层具有包括在所述第一带隙值和所述第二带隙值之间的第三带隙值和大于所述第二厚度的第三厚度。
19.根据权利要求18所述的器件，其中
所述第一绝缘层是以下中的一项：SiN、SiO2、AlN；
所述第二绝缘层是以下中的一项：HfO2、HfSiOx、ZrO2、ZrSiOx；以及
所述第三绝缘层包括两个或更多个氧化铝和氧化铪的交替层。
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