CN104009035A - Mishfet及肖特基器件集成 - Google Patents

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Abstract

本发明涉及MISHFET及肖特基器件集成。半导体器件（100）包括：衬底（102），衬底（102）包括被配置以在操作期间支持沟道的形成的异质结构；由衬底（102）支持的第一介电层（128）和第二介电层（130），第二介电层（130）被放置在第一介电层（128）和衬底（102）之间；由衬底（102）支持的栅极（124），栅极（124）被放置在第一介电层（128）中的第一开口内，并且在操作期间被施加偏置电压以控制流经该沟道的电流，第二介电层（130）被放置在栅极（124）和衬底（102）之间；以及由衬底（102）支持的电极（120），电极（120）被放置在第一介电层（128）和第二介电层（130）中的第二开口内，并且被配置以建立与衬底（102）的肖特基结。

Description

MISHFET及肖特基器件集成
技术领域
本发明的实施例涉及半导体器件。
背景技术
氮化镓（GaN）高电子迁移率晶体管（HEMT）器件具有高击穿电压和高截止频率。因此，这种器件在高功率和高效率放大器以及用于高频通信的其它装置和其它高频应用中是很有用的。参考来自异质结构的晶体管的衍生物，HEMT器件也被称为异质结场效应晶体管（HFET）器件。
由于GaN的高击穿场强以及AlGaN/GaN异质结的高电子面密度，AlGaN/GaN异质结构能够高速切换并且呈现高击穿电压。高击穿场强和高电子面密度产生于GaN的3.4eV宽的带隙。此带隙比其它半导体材料、例如Si（1eV的带隙）和GaAs（1.6eV的带隙）的带隙要宽得多。因此，这些GaN异质结构经常用于要求高效率工作的器件。
GaN HEMT器件都受到泄漏电流和陷阱相关的现象的影响，例如电流崩溃和静态电流漂移。当在器件的AlGaN势垒层中形成缺陷时，GaN HEMT器件可能降级。该缺陷给电子提供了泄漏路径，并且有效地降低了栅极的肖特基势垒高度。电流崩溃是一种频散现象，并可能是由表面和缓冲陷阱造成的。
场板已被用于降低栅极边缘的电场。降低该区域内的电场可以解决器件降级和电流崩溃的问题。GaN盖也被用于降低栅极边缘处的电场以及改善表面形态。为了解决电流衰退，氮化硅膜也被用于降低表面陷阱的影响。虽然有这些努力，栅漏对于具有肖特基栅极的AlGaN/GaN HFET器件仍然是个问题。
附图说明
组件和附图不必按比例绘制，而是将重点放在说明本发明的原理。此外，在附图中，相同的参考符号表示不同视图中相对应的部分。
图1是根据一个实施例的具有集成的金属-绝缘体-半导体HFET（MISHFET）结构和HFET结构的示例半导体器件的示意剖面图。
图2是具有放大器电路布置的示例电子装置，其中该放大器电路布置中根据一个实施例并入了图1的半导体器件的MISHFET和HFET结构。
图3是根据一个实施例的具有集成的MISHFET结构和HFET结构的另一个示例半导体器件的示意剖面图。
图4是具有共源共栅电路布置的示例电子装置的电路图，其中该共源共栅电路布置中根据一个实施例并入了图2的半导体器件的MISHFET和HFET结构。
图5是根据一个实施例的具有集成的MISHFET结构和肖特基二极管结构的示例半导体器件的示意剖面图。
图6是图5的半导体器件的电路图。
图7是根据一个实施例的、说明制作具有集成的MISHFET和HFET（或其它基于肖特基结的）结构的半导体器件的示例方法的工艺流程图和相应的示意剖面图。
具体实施方式
描述了具有集成的MISHFET和HFET或其它肖特基结构的半导体器件。还描述了通过选择性蚀刻表面钝化层来制作具有集成的MISHFET和肖特基结构的半导体器件的方法。所公开的方法和器件可以允许MISHFET和肖特基结构可用于单个集成电路（IC）芯片上。例如，多个钝化层可以允许通过使用相同的制作工艺流程来实现MISHFET和肖特基结构。
MISHFET和肖特基结构可以被配置为单独的晶体管器件（例如，彼此独立地工作的器件），或被配置为单个晶体管器件（例如，其中MISHFET和肖特基结构彼此相邻地放置以相互依赖或协同地工作）。单独的晶体管器件可以被放置在共源共栅放大器配置、Doherty功率放大器电路、或其它配置和布置中。共源共栅放大器也可以通过MISHFET和肖特基结构来实现，其中所述MISHFET和肖特基结构被配置在具有双栅配置的单个晶体管器件中。所公开的实施例可以支持其它多栅器件的制作。在其它单个晶体管实施例中，所公开的器件可以包括具有集成的肖特基二极管通孔（例如在源极/漏极或电流电极处的肖特基结）的MISHFET结构。所公开的实施例中的这种集成可以为MISHFET器件的低泄漏优点提供高频率和其它性能及特征。
在工艺流程（例如，GaN HFET工艺流程）中，MISHFET和肖特基结构可以在共用衬底上制作，而不需要额外的掩模。工艺流程可以被配置以制作GaN HFET器件，其中蚀刻停止介电层（例如氧化铝）在介电钝化层（例如氮化硅）之前被沉积。这些钝化层可以被图案化以限定结构和/或器件的欧姆接触部。然后，肖特基栅或其它肖特基结的开口可以通过使用干蚀刻过程（例如，基于氟的化学过程，诸如SF6）在氮化硅上形成，该氮化硅被配置成终止于蚀刻停止介电层上。然后，蚀刻停止层可以通过湿蚀刻过程在开口内移除，从而避免了干蚀刻过程中可能出现的表面损坏。然后，一个或多个金属层在开口内沉积以形成肖特基接触部。正如下面所描述的，另一个干蚀刻过程被实施以限定MISHFET结构的栅极开口。干蚀刻过程再次终止于蚀刻停止介电层，以便另一个金属层可以在栅极开口沉积以形成MISHFET栅极。
虽然以下结合AlGaN/GaN异质结构和器件来进行描述，但所公开的器件和方法的选择性蚀刻非常适合于与其它器件和结构一起使用。例如，所公开的器件可以利用各种半导体材料，包括其它类型的III族氮化物半导体材料（例如，InAlN和InGaN）。所公开的器件也不限定于III族氮化物半导体，而是可以包括其它化合物半导体材料，例如基于非氮化物的化合物半导体（例如，GaAs）的II族－VI族半导体材料。
所公开的器件也不限定于具有HFET结构或器件配置的器件。例如，所公开的器件及方法的一个或多个方面可以与具有集成的肖特基结的MISHFET器件一起应用。正如下面所描述的，肖特基结可以与MISHFET结构集成，作为具有肖特基结（例如，而不是欧姆接触部）的源极/漏极或电流电极。因此，所公开的器件并不限定于半导体器件或电子装置，其中在所述半导体器件或电子装置中，该集成包括将多个晶体管结构或器件彼此耦合或另外地在相应的晶体管结构或器件中采用不同的晶体管技术。
所公开的器件也不限定于针对特定放大器环境（例如高压应用或环境）的器件配置、电路布置、或电子装置。所公开的器件可以被用于除了高频率、功率开关以及本发明中提到的其它应用以外的环境或应用中。
图1是根据实施例的、具有集成的HFET结构150和MISHFET结构152的示例半导体器件100的示意剖面图。在该例子中，HFET结构150和MISHFET结构152被配置为单独的或不同的半导体器件（例如，外延的GaN晶体管器件）。HFET结构150和MISHFET结构152被限定在共用半导体衬底102之内或之上，其中所述共用半导体衬底在基底衬底104上有异质结结构和异质结构。在该例子中，基底衬底104包括SiC。基底衬底104可以包括替代的或附加的材料，例如蓝宝石、Si、GaN、AlN、金刚石、聚-SiC、绝缘体上SiC、绝缘体上硅以及其它基本的绝缘材料。半导体器件100可以包括任何数量的集成在单个集成电路（IC）芯片上的HEMT或其它半导体器件。这些器件彼此集成的方式及程度可以变化，例如结合本发明所描述的示例实施例所显示的。
半导体衬底102包括一些由基底衬底104支持的半导体层。所述半导体层被配置在异质结构布置中以在操作期间支持一个或多个沟道在HFET结构150和MISHFET结构152中的形成。在该实施例中，在操作期间相应的沟道形成于HFET结构150和MISHFET结构152内。每个半导体层可以是III族氮化物半导体外延层。在其它实施例中，一个或多个半导体层没有外延生长。在该例子中，正如下面所描述的，缓冲器/沟道层106在基底衬底104上生长，并被配置以通过应力诱发极化来建立晶体管器件100的沟道。缓冲器/沟道层106的底部或缓冲部105可以包括未掺杂的（或非有意掺杂的）GaN或掺杂有p-类型掺杂剂（例如处于大约1017至大约1019cm-3水平的C或Fe）的GaN，以使缓冲部105变为高电阻的。在底部105被掺杂的实施例中，掺杂剂在第一个0.1um至1um的外延生长期间可以被有意地掺杂。然后，未掺杂的后续材料可以生长，虽然由于生长过程中存在“存储效应”而可能会并入掺杂物。另外地，缓冲器/沟道层106的缓冲部105可以包括AlXGa1-XN，其中Al的摩尔分数X在0.03和0.06之间。缓冲部105的厚度可以在大约0.2微米和大约5微米之间。AlXGa1-XN可以是掺杂的或未掺杂的。缓冲器/沟道层106的上部或沟道部107相对于势垒层108（例如，AlGaN）可以基本上是未掺杂低带隙材料，例如GaN或InXGa1-XN（其中X在0和1之间）。通过避免含Al的合金或高浓度掺杂剂而使合金以及杂质散播的数量最小化，从而可以优化沟道部107以得到最优的电子传输和器件速度。沟道部107的厚度可以是大约0.01微米至大约1微米。
AlGaN势垒层108与缓冲器/沟道层106相接地被放置在缓冲器/沟道层106上，并且GaN覆盖层110被放置在势垒层108上且与其相邻。AlGaN势垒层108的厚度可以是大约30埃至大约400埃，或在大约70埃至大约250埃的范围内。覆盖层110限定了半导体衬底102的表面112，并且厚度可以是大约10埃至大约50埃。一个或多个缓冲器/沟道层106、势垒层108、和/或覆盖层110可以是掺杂的、未掺杂的或非有意地掺杂。
由AlGaN和GaN层的外延生长造成的应力诱发极化在层106和108之间的界面处形成了二维电子气体。该二维电子气体提供了异质结构中的电荷载体以用于操作期间的导电。GaN覆盖层110在后续处理步骤中给层106和108提供了保护，并且可以被配置以降低栅极泄漏。
其它半导体材料可以被用于异质结构的沟道层106、势垒层108、和/或覆盖层110。在一些情况下，可以使用其它III族氮化物半导体材料。这种材料可以包括其它二元、三元和四元化合物。例如，例如InGaN的其它材料可以被用于沟道层106，该沟道层106具有比势垒层108的带隙小的带隙和比势垒层108高的电子亲和势。此外，InXAl1-XN可以被用于势垒层108，其中X可以但不是必须被选择以实现与缓冲器/沟道层106的沟道部107的晶格匹配。一个或多个层106、108、110可以是复合层。
在其它实施例中，附加半导体层可以被并入到异质结构布置中。例如，缓冲层、成核层、和/或过渡半导体层可以被包括在半导体衬底102内的异质结构中。例如，AlN中间势垒层（interbarrier layer）可以被用于势垒层108和缓冲器/沟道层106之间。
一些隔离区域114形成于半导体衬底102中，以沿着半导体衬底102的表面112，为HFET结构150和MISHFET结构152分别限定有源区域116、118。在该例子中，其中一个隔离区域114被放置在HFET结构150和MISHFET结构152之间，以限定有源区域116、118的内边界，而其它两个隔离区域114限定了有源区域116、118的外边界。
可以通过被配置以损坏半导体衬底102的外延层和/或其它半导体层的植入过程来形成隔离区域114。在该实施例中，在一个或多个钝化层（下面描述）在半导体衬底102的表面112上沉积之后，进行植入过程。隔离区域的制作可能发生变化。例如，植入过程可以在表面112的钝化之前进行。隔离区域114的配置也可能发生变化。例如，隔离区域114可以被配置为填充有一种或多种介电材料的隔离沟槽。在另选的实施例中，晶体管器件100的有源区域116通过台面蚀刻结构被限定，该台面蚀刻结构由基底衬底104支持并且被配置以限定异质结构的有源区域。因此，半导体衬底102可以包括这种台面蚀刻结构和其它半导体结构。一些对准标记（未显示）可以沿着表面112在有源区域116、118以外形成。
HFET结构150包括由半导体衬底102支持的栅极120，以控制流经有源区域116内的缓冲器/沟道层106的电流。栅极120被放置在覆盖层110上，并且包括被配置以建立与半导体衬底102的异质结构的肖特基结或接触部的电极。各种材料可以被用于形成栅极120的肖特基接触部，例如Ni、Pt、NiSix、Cu、Pd、Cr、W等等中的一个或多个。栅极120可以是T形，具有如图所示的垂直取向的心柱（stem）。在其它实施例中，栅极可以凹进的停止部在AlGaN势垒层内或位于在AlGaN势垒层108和缓冲器/沟道层106之间的AlN中间势垒层上。
术语“电极”在本发明中用于包括任何导体、导电层或导电结构，包括由半导体衬底102支持的并且被配置以支持流经所邻近的半导体衬底102的区域（例如，电流区域）的电流的层或结构。电极的导体或其它层或结构可能包括或建立半导体器件的接触部或端子，例如FET器件的源极端子、漏极端子、或栅极端子或二极管（例如肖特基二极管）的端子。
HFET结构150在有源区域116内还包括一对由半导体衬底102支持的电极对122。栅极120被横向放置在电极对122之间。电极122彼此间隔开以限定HFET结构150的端子（例如，源极和漏极端子），并且当通过施加于栅极120的合适的栅极控制电压而形成沟道的时候，电流在该端子之间流过并穿过该端子。电极122被配置以建立与半导体衬底102的异质结构的欧姆接触部。在该例子中，电极122被放置在半导体衬底102的表面112上，并由此在覆盖层110上沉积。在其它实施例中，欧姆接触部122形成于半导体衬底102的凹部中，在这种情况下，欧姆接触部可以例如在势垒层108上沉积。被布置在一层或多层中的一种或多种金属材料的各种可以被用于形成电极122并建立欧姆接触部。
MISHFET结构152包括由半导体衬底102支持的栅极124，以控制流经有源区域118内的缓冲器/沟道层106的电流。栅极124按金属-绝缘体栅极配置被放置在半导体衬底102的表面112处。因此，MISHFET结构152的组件可以被配置为MISHFET器件。金属-绝缘体栅极配置的绝缘层连同半导体衬底102的表面112的钝化一起在下面被描述。
HFET结构152在有源区域118内还包括一对由半导体衬底102支持的电极对126。栅极124被横向放置在电极对126之间。电极126彼此间隔开以限定HFET结构152的端子（例如，诸如源极和漏极端子的电流端子），并且当通过施加于栅极124的合适的栅极控制电压而形成沟道的时候，电流在该端子之间流过。电极126被配置以建立与半导体衬底102的异质结构的欧姆接触部。在该例子中，电极126被放置在半导体衬底102的表面112上，并由此在覆盖层110上沉积。在其它实施例中，欧姆接触部122形成于半导体衬底102的凹部中，在这种情况下，欧姆接触部可以例如在势垒层108上沉积。被布置在一或多层中的一种或多种金属材料的各种可以被用于形成电极122并建立欧姆接触部。在一些实施例中，电极126共享共用配置，并且通过与HFET结构150的电极122相同的制作过程被形成。
半导体器件100包括多个被图案或被配置以限定HFET结构150和MISHFET结构152的选择性蚀刻的表面钝化层。在该例子中，多个钝化层包括第一介电层128和第二介电层130。每个介电层128、130可以穿过电极122之间的有源区域116以及电极126之间的有源区域118延伸。每个介电层128、130由半导体衬底102支持。介电层128、130的一个或两个可以被配置用于表面钝化。
在图1的实施例中，第二介电层130被放置在第一介电层128和有源区域116、118内的半导体衬底102的表面112之间。例如，第一介电层128可以通过第二介电层130与表面112间隔开。第一介电层128可以被认为是上部钝化层或初级钝化层，而第二介电层130可以被认为是下部钝化层或中间钝化层。在该实施例中，第二介电层130延伸穿过有源区域116、118，以钝化有源区域116、118内的整个表面112，包括在沟道层106上的表面112的那些部分。第二介电层130沿着表面112延伸或覆盖表面112，除了栅极120的开口132以及电极122、126的开口134。栅极120被放置在开口132内，以在半导体衬底102的表面112建立肖特基结，而每个电极122、126被放置在相应的开口134内。正如下面所描述的，由于对其进行图案化，半导体衬底102的表面112可以由各个区域内的介电层128、130中的不同的一个（例如，第二介电层130）钝化。
第一介电层128和第二介电层130也被选择性地图案化以形成MISHFET结构152。因此，HFET结构150和MISHFET结构152的制作可以共享制作工艺流程中的如下所述的一些动作或步骤。MISHFET结构152的栅极124被放置在开口136内。与HFET结构150相反的是，开口136仅形成于第一介电层128内。第二介电层130保持放置在栅极124和半导体衬底102之间以建立金属-绝缘体-半导体（MIS）结构。
表面钝化层以及对它进行的选择性蚀刻使得HFET结构150和MISHFET结构152被集成并基于它们共用的半导体衬底（例如，半导体衬底102）和异质结构。第一介电层128和第二介电层130的选择性蚀刻使得栅极120和电极122、126的欧姆接触部以一种避免损坏半导体衬底102的表面112的方式而被形成。钝化层的选择性蚀刻可以避免由于与栅极120（或其它肖特基结）和电极122、126的欧姆接触部的形成关联地使用的反应离子蚀刻（RIE）、电感耦合等离子体（ICP）、或其它干蚀刻过程而另外地发生的损坏。可以通过接着这种对第一介电层128的干蚀刻而进行对第二介电层130的湿蚀刻来避免损坏。因此，对欧姆接触部122和栅极120两个区域的湿蚀刻可以分别提供低欧姆接触电阻和低栅极泄漏。因此，可以降低可能另外地由于这种损坏而产生的栅极泄漏和不一致的欧姆接触电阻。多个介电层（例如，层128、130）在提供用于表面钝化的同时可以避免或解决这些问题。多个介电层的选择性蚀刻可以被用于除了那些包括在栅极120、124，电极122、126，和/或其它欧姆接触部或肖特基结的形成所涉及的区域之外的其它区域，以改变表面112被钝化的方式。因此，表面损坏可以被避免，同时仍然允许表面112通过所期望的介电材料（例如氮化硅（Si3N4））在有源区域116和118的一些部分内被钝化。由于这些和其它原因，所公开的晶体管器件可以始终具有较低的栅极泄漏和欧姆接触电阻。
介电层128、130的选择性蚀刻可以还包括或涉及用于形成MISHFET结构152的不同蚀刻过程。正如肖特基栅极120和欧姆接触部，第二介电层130可以被湿蚀刻，并作为用于蚀刻第一介电层128的RIE过程的蚀刻停止部。因此，可以避免由于这种RIE过程导致的在表面112的蚀刻损坏。没有蚀刻损坏可能转而减少或消除HFET结构150或其它肖特基结器件中的栅极泄漏（以及改进欧姆接触电阻），而MISHFET结构152的集成可以进一步减少或消除与栅极泄漏相关的问题。用作蚀刻停止部的相同介电层可以被用于形成MISHFET结构152。
介电层的选择性蚀刻可以包括或涉及被配置用作RIE蚀刻停止的介电层130的各种图案化。例如，正如本发明所描述的，在有源区域116、118内的表面钝化可能发生变化。图案化可以被用于将蚀刻停止介电层130的覆盖范围定位到选定区域，例如在栅极区域和/或欧姆接触区域以及邻近于此的区域，以确保栅极区域和/或欧姆接触区域的完全覆盖。蚀刻停止介电层130的选择性覆盖范围可以使得有源区域116、118的一个或多个部分被Si3N4钝化，在表面112存在Si3N4可以帮助防止电流崩溃。例如，由于器件表面的氮空位，这种基于Si3N4的钝化可能趋于增加GaN层的掺杂。与此相反，有源区域部分116、118的与栅极区域和/或欧姆接触区域接触或邻接的部分可以由蚀刻停止介电层130钝化，以便蚀刻停止介电层130可以被用于保护栅极区域和欧姆接触区域。在栅极区域附近的区域中的这种非氮化物表面钝化可以有助于避免Si3N4和一个或多个肖特基金属（例如镍）之间的反应，否则的话可能会形成能够在表面112造成泄漏的导电NiSi层。
在一些实施例中，第一介电层128包括低压化学气相沉积（LPCVD）Si3N4。可以在第一介电层128使用另选的或附加的介电材料。在一些情况下，Si3N4层可以通过非－LPCVD过程而被沉积。另选地，Si3N4可以使用等离子体增强化学气相沉积（PECVD）、溅射来沉积，或者原子层沉积可以用来形成介电层128。例如二氧化硅（SiO2）、氧化硅（SiO）、氮氧化硅（SiON）的其它材料可以通过使用多种技术（例如LPCVD、PECVD、溅射、或原子层沉积）来被用于形成第一介电层128。第一介电层128可以通过使用各种材料和技术（包括例如上述引用的一种或多种）而形成于多层堆叠中。
第二介电层130可以被配置作为还充当表面钝化层的蚀刻停止层。在一些实施例中，第二介电层130包括具有对第一介电层128的干蚀刻剂有蚀刻选择性的可湿蚀刻材料。例如，第二介电层130可以包括一种或多种对含氟或基于氟化物的物质和/或被用于干蚀刻Si3N4的其它RIE工艺具有蚀刻选择性的材料。合适的干蚀刻剂包括四氟化碳（CF4）、六氟乙烷（C2F6）以及六氟化硫（SF6）。取决于蚀刻条件，氧和/或氩可以与干蚀刻剂相结合以防止在干蚀刻过程中形成聚合物。因此，第二介电层130可以阻止干蚀刻剂在形成开口126和128期间到达半导体衬底102的表面112。在一个例子中，第二介电层130可以包括通过原子层沉积（ALD）、CVD或其它过程而沉积的氧化铝（Al2O3），其中一些过程可能涉及例如大约200℃至大约400℃的温度。Al2O3层的厚度可以在大约3纳米至大约40纳米的范围内。在其它实施例中，在完成半导体衬底102之后（例如，紧接在后），但在半导体衬底102被暴露于环境条件下（例如，在沉积室外部）之前，第二介电层130可以原位沉积。这种沉积可以通过使用CVD、MBE、或MOCVD来完成。例如，第二介电层130可以包括单个非晶AlN、HfO2、或Al2O3层。第二介电层130还可以包括多层堆叠，其中Al2O3或AlN层具有被沉积为顶层的SiN或SiO2层，以用于处理期间的表面保护。在这些实施例中，沉积温度可以是大约200℃至大约800℃，然而，放置在半导体衬底102上或接触半导体衬底102的介电层的沉积温度可以小于600℃。在一个实施例中，如果第一介电层128通过干蚀刻过程（例如使用含氟的或基于氟化物的等离子体蚀刻剂）被选择性地蚀刻，第二介电层130中的Al2O3使蚀刻剂停止于优于50:1的对Si3N4的蚀刻选择性。
第二介电层130可以通过使用被配置以避免损坏半导体衬底102的表面112的湿蚀刻过程而被蚀刻，以形成栅极120和电极122、126的开口132和134。可以使用很多不同的湿蚀刻工艺。在一个例子中，缓冲氧化蚀刻剂（BOE）过程被实现以限定开口132和134。在Al2O3的实施例中，第二介电层130可以另选地通过使用包括稀释的HF的湿蚀刻过程而被移除。
附加的或另选的介电材料可以被并入到第二介电层130或用作第二介电层130。附加的或另选的材料也可能具有蚀刻选择性以阻止第一介电层128的蚀刻剂。这样的一种附加的或另选的的介电材料是氧化铪（HfO2）。第二介电层130可以包括Al2O3和HfO2的混合物、Al2O3和HfO2的分立层或其它组合布置。第二介电层130不限于抗蚀刻材料。例如，蚀刻停止介电层可以包括介电堆叠，其包括下层或底层SiO2、以及上层或顶层Al2O3和/或HfO2。底层可以被配置为与表面112处的半导体材料（例如，GaN）相容。顶层可以包括SiN以在后续处理步骤中保护晶片。因此，对第二介电层130中的材料的蚀刻剂的抵抗力可能发生变化。
对栅极区域120的湿蚀刻被选择性地应用于第二介电层130，以支持MISHFET结构152的栅极124的形成。在第一介电层128被移除以限定开口136之后，以留下第二介电层130在开口136内的部分的方式来实现湿蚀刻过程。在图1的例子中，第二介电层130没有从MISHFET结构152的电极126之间的表面112被移除。由于Al2O3的高热稳定性和化学稳定性，在第二介电层130中使用Al2O3可以为器件100提供了钝化功能。在其它情况下，通过湿蚀刻过程来移除在电极126之间但在栅极124外部的第二介电层130的一个或多个部分。例如，第二介电层130的湿蚀刻可以在第一介电层128的沉积或其它形成之前被实现。第二介电层130的这种选择性图案化可能是针对使得第一介电层128（而不是第二介电层130）钝化有源区域116、118的部分内的表面112，而不是在MISHFET栅极124的表面112。
第二介电层130不一定是被放置在第一介电层128和半导体衬底102之间的唯一介电层。在另选的实施例中，一个或多个附加的介电层可以沿着有源区域116、118内的表面112放置。这样的层可以被放置在第一介电层128和第二介电层130之间、与表面112相邻的第一介电层128和第二介电层130下面、或第一介电层128和第二介电层130上面（例如，接触第一介电层128且位于其上面）。
图1所示的示例实施例包括多个其它结构，以有助于连接到栅极120、124和电极122、126。例如，半导体器件100可以包括用于互连或到电极122、126的其它连接的图案化金属层138。在一些情况下，金属层138也被沉积或用于限定栅极120。然后，第二金属层140可以被用于形成栅极124和/或其它结构。第二金属层140可以在一个或多个层间介电（ILD）层142的沉积之后被沉积，其中层142可以被沉积以隔离金属层136、138和/或用于器件钝化。在该例子中，第二金属层140被用于限定场板144，该场板144被配置以保护栅极120不受高压的影响，该高压被施加到例如充当HFET器件150的漏极端子的电极122中的一个。场板144被电连接到充当HFET器件150的源极端子的电极122的另一个。第二金属层140可以附加地或另选地被用于形成MISHFET器件152的栅极124。正如结合下面描述的工艺流程的例子所描述的，使用相同的金属层来限定场板144和栅极124这两者可以使得MISHFET器件152在不添加任何掩蔽步骤到用于形成HFET器件150的制作过程的情况下形成。
在一些实施例中，MISHFET结构152可以被配置以形成增强型器件。例如，第二介电层130可以掺杂有氟离子以设置增强型器件的阈值电压电平。第二介电层130中的掺杂剂浓度水平可以在大约1016cm-3至大约1019cm-3的范围内，但也可以使用其它浓度水平。掺杂剂植入过程可以在第一介电层128的蚀刻期间或之后被实现，以将氟离子植入到第二介电层130。也可以使用其它掺杂剂材料。对MISHFET结构152的阈值电压的另选的或附加的调整可以通过控制第二介电层130（例如，Al2O3）的厚度来进行。第二介电层130的厚度可以是大约3纳米至大约40纳米，或大约5纳米至大约20纳米，但也可以使用其它厚度。
使用上述多个表面钝化层使得HFET结构150和MISHFET结构152被集成在相同的半导体衬底102上。在图1的实施例中，HFET结构150和MISHFET结构152被集成到这样的程度：该结构被形成在相同的原始衬底106上。HFET结构150和MISHFET结构152利用了半导体衬底102内的相同的半导体层来限定HFET结构150和MISHFET结构152的相应异质结构，以及支持各个沟道在异质结构中的形成。
HFET结构150和MISHFET结构152的集成并不限定于共享半导体衬底102。除了半导体衬底102，MISHFET结构152具有很多与HFET结构150一样的组件和结构。HFET结构150和MISHFET结构152包括很多由相同的材料层形成的组件。例如，HFET结构150和MISHFET结构152利用了相同的材料层以用于表面钝化。表面钝化层（例如上述的介电蚀刻停止层（例如，Al2O3））的并入和选择性蚀刻使得在干蚀刻其它钝化层（例如，SiN）之后通过湿蚀刻介电蚀刻停止层来形成肖特基栅极。多个钝化层还可以在肖特基栅极提供低衬底损坏，并且支持HFET结构150和MISHFET结构152的电极的高质量欧姆接触部的形成。
HFET结构150和MISHFET结构152的集成使得HFET和MISHFET器件在芯片级或封装级的电路中进行组合。因此，涉及两种类型器件的电路可以避免必须依靠使用在例如印刷电路板（PCB）级的多个芯片和连接。
HFET结构150和MISHFET结构152的集成的级别、程度或其它特性可能与图1所示的实施例有所不同。图3和图5所示的半导体器件提供了HFET和MISHFET结构之间的不同级别或类型的集成的例子。
在相同的半导体衬底102上的HFET结构150和MISHFET结构152的集成可以在很多不同电路布置中是有用的。在图1的实施例中，电极122和电极126在各种布置中可以通过图案化的金属层138的互连而被连接。电极122、126可以在这样的布置中被连接，以分别限定或建立HFET结构150和MISHFET结构152的源极/漏极或电流电极。在共源共栅配置、Doherty功率放大器电路、或其它放大器或其它电路布置中，HFET结构150和MISHFET结构152可以彼此耦合。
图2描绘了示例电路200，其中HFET器件202和MISHFET器件204可以被集成在单芯片布置中。HFET器件202和MISHFET器件204可以包括在上面结合图1所描述的HFET结构150和MISHFET结构152。在该实施例中，HFET器件202和MISHFET器件204被放置在Doherty功率放大器布置中。在电路200中，输入信号通过功率分配器206被提供给HFET器件202和MISHFET器件204的输入端子（例如，栅极）。功率分配器206可以在HFET器件202和MISHFET器件204之间均等或不均等地分割输入信号，并给驱动HFET器件202和MISHFET器件204的输入信号引入相位差（例如，90度的相位差）。通过将HFET器件202和MISHFET器件204的输出经由90度相移传输线208而带回到相位中，然后在求和节点209重新组合信号，从而生成作为结果的输出信号。阻抗变换器210被连接于求和节点209。阻抗变换器被耦合到外部负载。如图所示，90度相移传输线208可以耦合到MISHFET器件204的输出端子（例如，源极/漏极或电流电极）。另选地，90度相移传输线208可以耦合到HFET器件202，或包括耦合于HFET器件202和MISHFET器件204的相应的阻抗匹配组件。
MISHFET器件204可以被配置为线性载频放大器。例如，MISHFET器件204可以被优化以作为高线性AB类载频放大器进行操作。HFET器件202可以被配置为高跨导(gm)或其它峰值放大器。HFET器件202可以被配置以在C类模式操作。在操作期间，线性载频放大器在退离最大效率模式（backed-off maximum efficiency mode）下操作。在信号中的峰值期间，HFET峰值器件202导通并且将电流注入到求和节点209，与MISHFET器件204所生成的电流相结合，然后在降低的信号电平的随后周期内截止回来。
电路200可以是Doherty放大器阵列的单个单元。例如，在平行布置中，任何数量的电路200可以彼此耦合。由于所公开的实施例提供的集成，阵列中的每电路200可以被放置在单个IC芯片上。
本发明所描述的HFET和MISHFET器件或结构也可以被放置在除了图2所示的Doherty功率放大器布置之外的放大器电路或布置中。例如，另选地，HFET和MISHFET器件或结构可以被放置在共源共栅放大器布置或电路中。在共源共栅放大器布置中，HFET和MISHFET结构可以如下地彼此耦合。MISHFET结构的栅极可以通过电连接到HFET结构的源极电极而被接地。HFET结构的漏极电极可以通过互连被电连接或电联结到MISHFET结构的源极电极。代替互连或其它金属连接，MISHFET和HFET结构可以彼此相邻以共享异质结构的源极/漏极或电流区域，从而建立了共源共栅放大器布置。MISHFET和HFET结构的这种集成的例子在下面结合图3进行描述。另选地，HFET和MISHFET结构可以共享公共电极或端子（例如公共欧姆或其它金属层）以建立连接。
图3描绘了示例半导体器件300，其中HFET结构302和MISHFET结构304被集成在共源共栅放大器布置中。HFET结构302和MISHFET结构304彼此相邻地放置，以使得结构302、304彼此电连接。在该例子中，电连接是通过半导体衬底308的异质结构内的源极/漏极区域306实现的。源极/漏极区域306是由HFET结构302和MISHFET结构304共享或者是公共的，其中HFET结构302和MISHFET结构304包括相应的栅极310、312。HFET结构302的栅极310被配置为肖特基栅极，因而包括肖特基结，正如上面所描述的，该肖特基结可以形成于一对钝化层314、316内的开口内。钝化层314的一个充当蚀刻停止，并且正如上面所描述的，保持被放置在MISHFET结构的栅极312和半导体衬底308之间。共享源极/漏极区域306被横向放置在栅极310、312之间。
半导体器件300可以被认为或配置为多栅（例如，双栅）FET结构。半导体器件300可以包括任何数量的栅极。半导体器件300的多栅FET结构还包括由半导体衬底308支持的源极/漏极或电流电极318。源极/漏极电极318横向向外侧地与栅极310（或者其肖特基结）和栅极312间隔开。在该例子中，场板320被连接到充当HFET结构302的源极端子的源极/漏极电极318中的一个。HFET结构302和MISHFET结构304可以包括与本发明所描述的其它例子类似地配置的多个其它组件（例如，ILD层、金属层等等）。
HFET结构302和MISHFET结构304可以通过将栅极312连接到地而被按共源共栅配置（例如，作为共源共栅FET器件）放置。例如，可以通过HFET结构302的源极电极（例如，连接到场板320的源极/漏极电极318）和栅极312之间的互连来建立接地连接。
栅极310、312的长度和/或栅极310、312之间的距离可以被调整以配置或优化半导体器件300（图3）和/或包括半导体器件300的电路的操作（参见例如结合图4所描述和示出的共源共栅电路）。栅极310、312的长度可以在大约30纳米至大约2000纳米的范围内，但可以使用其它长度。另选地或额外地，栅极312和充当漏极端子的源极/漏极电极318之间的距离可以给半导体器件300提供了另一个设计参数。栅极312和源极/漏极电极318之间的距离可以在大约0.5微米至大约20微米的范围内，但可以使用其它距离。
MISHFET结构304的阈值可以通过修改介电层314（例如，Al2O3）而被控制，包括厚度控制、氟或其它掺杂剂植入以及它们的任意组合。
图4描绘了代表半导体器件300（图3）的共源共栅配置的电路400。电路400包括HFET结构302的漏极404和MISHFET结构304的源极406的电连接部402，该电连接部是通过公共源极/漏极或电流区域306建立的。在图3的例子中，HFET结构302和MISHFET结构304不包括到HFET漏极404和MISHFET源极406之间的公共源极/漏极区域306的其它金属连接部或电极。另选地，为了建立电连接部402，半导体器件300包括到HFET漏极404和MISHFET源极406之间的公共源极/漏极区域306的欧姆接触部，并且在一些情况下包括一个或多个金属互连部，例如欧姆金属或其它合适的金属。因此，在这种情况下，共源共栅放大器布置不必基于双栅或其它多栅结构。有了用于电连接部402的这种电极或互连，HFET结构302和MISHFET结构304也不必是相邻的，而是可以被间隔开到所需程度。
在共源共栅电路400中，MISHFET结构304的栅极312在公共栅极配置中被连接到地。MISHFET结构304的源极406被连接到HFET结构302的漏极402。接地连接可以通过充当HFET器件302的源极端子（例如，在图3中被连接到场板320的电极）的源极/漏极电极318的电极建立。输入信号被提供给HFET结构302的栅极310，并且输出信号在不与HFET结构302共享的MISHFET结构304的源极/漏极电极318处生成。
在一些情况下，共源共栅电路或器件400可以被配置为快-慢（fast-slow）共源共栅放大器。在该配置中，公共源极“快”HFET结构302是通过使用相对较短的栅极长度（例如在大约50纳米至大约400纳米的范围内，虽然也可以使用其它栅极长度）来实现的，以获得最大限度的高fT。共用栅极“慢”MISFET结构304被配置为具有相对较长的栅极，例如，在大约200纳米至大约2000纳米的范围内，虽然也可以使用其它栅极长度。在该配置中，整个共源共栅器件400的电流增益和fT被最大化，这是因为共源共栅器件400的公共源器件是通过HFET结构302实现的，HFET结构302仅能承受大约等于MISHFET结构304的阈值电压（通常为5-10伏）的电压。因此，HFET结构302可以使用很短的栅极长度并且实现高fT。同时，器件的击穿电压被最大化，这是因为相比于HFET结构302，MISHFET结构304使用相对较长的栅极长度。较长的栅极长度增加了HFET结构304的击穿电压以及整个共源共栅器件400的击穿电压。因此，共源共栅电路400的快-慢配置同时提供了高的fT和击穿电压。共源共栅放大器可以被用于提高RF MMIC应用中的阻抗和/或击穿电压。所公开的实施例中的HFET和MISHFET结构的集成可以使得共源共栅放大器在不涉及第二偏置电压或不需要公共栅极器件的金属-绝缘体-金属（MIM）电容器的情况下被提供。
共源共栅电路400中存在的MISHFET结构304可能减少或防止由典型的基于HFET的共源共栅布置所呈现的栅极泄漏。在操作期间，MISHFET结构304的栅极312可以表现出低泄漏，从而减少了截止状态的功耗，而在典型的基于HFET的共源共栅布置中由于公共栅极器件的栅极泄漏，功耗常常是不希望的高。
图5描绘了具有集成的肖特基结构和MISHFET结构的另一个示例半导体器件500。在该例子中，半导体器件500包括MISHFET栅极502、被配置以建立与半导体衬底508的肖特基结506的源极/漏极或电流电极504、以及另一个被配置以形成与半导体衬底508的欧姆接触部512的源极/漏极或电流电极510。源极/漏极电极504、508由半导体衬底508支持并且与MISHFET栅极502间隔开，以限定具有半导体衬底508的异质结构的源极/漏极或电流区域514的MISHFET结构。源极/漏极电极504、510被放置在第一介电层516和第二介电层518内的相应开口内，并且被配置以分别限定肖特基结506和欧姆接触部512，该源极/漏极电极504、510对应于半导体衬底508的电流（例如，漏极和源极）区域514。在一些情况下，源极/漏极电极504可以被配置为半导体器件500的肖特基漏极。在另选的实施例中，肖特基结506可以被放置在半导体器件500的替代的电极或部分中。例如，肖特基结506可以作为保护二极管被放置在半导体器件500和输入/输出端子（例如，IC芯片的焊盘或引脚）之间。
如上所述，第一介电层516和第二介电层518的选择性蚀刻可以被用于在MISHFET结构内集成肖特基漏极504。第一介电层516和第二介电层518可以被用于表面钝化，其中第二介电层518被配置为蚀刻停止介电层（例如，Al2O3）。肖特基漏极504和另一个源极/漏极电极510可以通过在对第一介电层516（例如，SiN）进行干蚀刻之后对蚀刻停止介电层进行湿蚀刻来形成。蚀刻停止介电层518在干蚀刻过程中的存在可以在肖特基结506处以及在源极/漏极电极510的欧姆接触部处提供低损坏。蚀刻停止介电层518的存在可以在使用干蚀刻限定开口之后被用于形成MISHFET栅极502。MISHFET栅极502可以在没有附加掩模步骤的情况下通过使用场板或如上所述的其它金属层被创建。在一些情况下，半导体器件500可以通过在如上所述的干蚀刻步骤期间或之后将氟离子植入到蚀刻停止介电层518而被配置为准增强型器件。
图6描绘了在源极/漏极电极504处的肖特基结506和MISHFET栅极502的集成的电路表示600。如上所述，肖特基结506可以被放置在漏极电极，而另一个源极/漏极电极510可以被放置在源极电极。在另选的实施例中，源极电极和漏极电极的布置可能不同，并且肖特基结506的放置可能会发生变化。例如，所公开的实施例的集成可以被应用于肖特基二极管和MISHFET器件的其它串行布置。
上述集成可以被用于开发肖特基二极管以及在由相同的IC芯片上的MISHFET结构形成的高速器件。在相同的IC芯片上的集成可以减小寄生电感效应，并提供其它好处。例如，肖特基二极管可以被配置以提供波形、对电感振铃的防护以及其它功能。集成可以被用于提供高缩放、高频率（例如，超过100GHz）器件，这些器件可以被配置以用作S类或开关模式放大器。这样的放大器和其它器件可以受益于蚀刻停止介电层所提供的薄栅电介质，其可能防止例如凹栅器件的过大栅极泄漏和/或最大化电流。S类放大器可以使用肖特基二极管来保护末级晶体管器件，例如，使其免受漏极电压的负摆幅。所公开的实施例可以被用于其它高频应用，例如那些在RF重建之前将模拟射频（RF）信号（例如，0.01～2.5GHz或更高）转换成用于后续放大的矩形脉冲的应用。
蚀刻停止层（例如，第二介电层130）可以被图案化以定制或优化表面钝化。有了这样的图案化，可以限定通过蚀刻停止层来实现的表面钝化所在的区域。例如，蚀刻停止层可以被限定为在栅极和/或欧姆触部的开口附近的有源区域的区域或部分。因此，有源区域的其它部分可以被另一介电层（例如，Si3N4层）覆盖和钝化。这样的图案化可以保留了湿蚀刻介电层（例如，Al2O3）的一个或多个优点，同时提供在与栅极和/或欧姆接触区域间隔开的区域内的其它表面钝化层的好处。例如，使Si3N4钝化半导体衬底的表面可以在具有III族氮化物半导体材料（例如限定表面的GaN）的实施例中很有用。存在于表面上的LPCVD Si3N4趋于从例如氮空位掺杂表面n-型，这是由于GaN可在大约675℃左右的温度发生升华。这种附加的n-型掺杂减少了器件内电流崩溃的发生。关于基于GaN的晶体管器件的表面钝化的使用的进一步细节被陈述在美国专利公开号2007/0241419（“Transistorand Method with Dual Layer Passivation”）中。限制蚀刻停止介电部的横向延伸超出栅极区域和/或欧姆接触区域还可以在例如存在积聚电荷于Al2O3中的可能性的程度上是有用的。在一些情况下，蚀刻停止层可以只存在于栅极和漏极之间。由于源极区域根本没有Al2O3，配置可以在减小源极电阻方面很有用。因为LPCVD Si3N4钝化的材料具有比Al2O3钝化的材料低的薄层电阻，仅在源极区域使用LPCVDSi3N4可以使接触电阻最小化。关于蚀刻停止介电层的这种图案化的进一步细节被提供在美国专利申请号13/533610和13/533,651中，每一个的名称均为“Semiconductor Device with Selectively Etched SurfacePassivation”。
图7根据一个实施例示出了用于说明一种制作具有集成的MISHFET结构和HFET结构（或其它基于肖特基结的结构）的半导体器件的方法的流程图和相应的示意剖面图，其中该方法包括表面钝化层的选择性蚀刻。在其它实施例中，动作的排序可能有所不同。例如，隔离植入过程可以在一个或多个钝化层的沉积之前被实现。
所述方法包括一系列动作，为了便于说明，仅描绘了主要的动作。例如，所述方法可以包括一些涉及准备基底衬底（例如，SiC）或在基底衬底上生长的一些外延半导体层的动作。外延半导体层可以通过一种或多种技术生长，该技术包括例如分子束外延（MBE）、金属有机化学气相沉积（MOCVD）、氢化物气相外延（HVPE）。外延半导体层的生长建立了异质结构，沟道在该异质结构中如上所述地被限定。在该例子中，沟道是通过在基底衬底上生长GaN或其它外延III族氮化物半导体层来限定的。一个或多个附加的外延III族氮化物半导体层可以在GaN沟道层上生长，以限定例如势垒层和覆盖层。随着这些和/或其它半导体层的生长，半导体衬底的表面被限定用于半导体器件的有源区域。一个或多个沟道、势垒和/或覆盖层可以通过非外延技术被沉积。
在动作700，表面的钝化开始于在整个有源区域的表面上沉积蚀刻停止介电层。蚀刻停止介电层可能包括Al2O3。在一个例子中，表面（例如，GaN表面）被覆盖有一层厚度是大约3纳米至大约40纳米（或者在大约10纳米至大约30纳米的范围内）的Al2O3。动作700可以包括替代的蚀刻停止材料（HfO2）和/或附加的介电材料（SiO2）的沉积。例如，该蚀刻停止介电层可以包括介电堆叠，该介电堆叠包括下层或底层SiO2或其它可湿蚀刻介电膜、以及上层或顶层Al2O3和/或HfO2。蚀刻停止介电层的沉积可以通过以下方式来实现：原子层沉积（ALD）、PECVD、溅射、蒸发、LPCVD、电子回旋共振（ECR）沉积、电感耦合等离子体（ICP）、热丝CVD（HWCVD）、催化CVD（CAT-CVD）、MOCVD、MBE、HVPE、或其它合适的过程，包括在外延层生长之后（例如，紧接在后）但在暴露于周围环境之前的这些材料的原位沉积。
动作700还包括表面钝化，其中钝化层在蚀刻停止介电层上沉积。钝化层可以包括通过LPCVD过程而沉积的Si3N4。钝化层穿过有源区域在沟道上延伸。在一些实施例中，Si3N4通过LPCVD过程之外的技术来沉积，或者可以包括一个以上的通过一种或多种技术沉积的层。例如，原子层沉积（ALD）、PECVD、溅射、蒸发、LPCVD、电子回旋共振（ECR）沉积、电感耦合等离子体（ICP）、热丝CVD（HWCVD）、催化CVD（CAT-CVD）、MOCVD、MBE、HVPE、或者其它可能被使用的包括这些材料的沉积的合适的过程。此外，LPCVD SiN表面钝化可以在相同的沉积工具内沉积蚀刻停止介电层之后（例如，紧接在后）但在暴露于周围环境之前发生。包括外延半导体层、蚀刻停止层以及钝化层的材料可以在一个工具的相同或不同的腔室内原位沉积，而不将半导体衬底暴露于周围环境。
LPCVD过程可以被配置以避免蚀刻停止介电层的结晶。例如，蚀刻停止层可以在大约800℃开始Al2O3的结晶。不幸的是，LPCVDSi3N4的质量可能在大约那个温度开始降低，其中质量在大约700℃可能显著下降。因此，LPCVD过程可以在大约700℃至大约800℃之间的温度下实施。在一些实施例中，LPCVD温度是大约750℃。
在动作702，有源区域通过对光致抗蚀剂层的图案化以及植入隔离区域来限定。在植入之前，可以在有效区域外部沉积一些对准标记。对准标记可以通过使用Si、钛－铂或其它组合或材料来形成，该组合或材料给电子束对准提供合适的光学对比度或电子衍射并能承受高温退火。然后在隔离植入和对准标记沉积之后，光致抗蚀剂可以被移除。
在动作704，欧姆接触区域可以通过对钝化层的LPCVD Si3N4进行干蚀刻而限定用于源极/漏极电极。在干蚀刻或RIE过程的准备中，光致抗蚀剂层如图所示地被施加和图案化。然后，各种等离子体蚀刻剂可以被用于移除钝化层，包括例如基于氟的蚀刻剂，例如SF6、CF4等等。在一些情况下，蚀刻过程在Al2O3层的表面上形成了AlF，从而停止SiN蚀刻。干蚀刻过程可以在足够低的功率电平（例如，对应于大约30至大约100伏的直流偏压）下被实现，以避免间接损坏底层（例如，通过穿过Al2O3蚀刻停止层）。
一旦在钝化层的LPCVD Si3N4中形成开口，蚀刻停止介电层可以通过动作704的湿蚀刻过程在欧姆接触区域中移除。可以使用各种湿蚀刻剂，包括例如HF、BOE、和热的HCl。一种或多种蚀刻剂可以与其中在LPCVD Si3N4层之下具有介电堆叠的实施例一起使用。此外，可以通过使用基于氯的化学物质（例如Cl2、BCl3、SiCl4）或其它合适的蚀刻III-V族氮化物的干的或湿的化学物质来使欧姆接触部凹进。
为了形成源极/漏极电极，一个或多个欧姆接触金属和/或其它材料通过蒸发、溅射或其它过程在欧姆接触开口处沉积。例如，该过程可以包括在一种或多种金属（例如，钛和铝）可以被蒸发之前蒸发硅以覆盖接触区域内的半导体衬底表面，从而在界面处形成硅化物。一旦金属层沉积，实施剥离以从欧姆接触区域外部移除光致抗蚀剂和金属。然后，欧姆接触部的形成可以包括退火过程的实施。在一个实施例中，欧姆金属层在小于825℃下退火。在另一个实施例中，欧姆金属层在小于800℃下退火。在其它实施例中，欧姆金属层在小于750℃退火。退火时间被优化以降低欧姆接触电阻并且可以持续大约30秒至大约90秒，虽然也可以使用更短或更长的时间。
可以选择欧姆接触部的配置、材料和其它特性，以使得退火温度保持低于蚀刻停止介电层的结晶温度。在低于800℃的退火温度下实施退火过程可以避免这种结晶以及基于此的泄漏路径的产生。在一些情况下，蚀刻停止介电材料的质量可以在大约800℃开始降低。因此，退火温度可以被设置在大约700℃至大约800℃之间，其中低温欧姆接触部配置在该范围仍然可用。在一些实施例中，退火温度是大约750℃，以符合上述的LPCVD过程的温度。例如，欧姆接触部的形成可以包括在欧姆接触材料蒸发之前在半导体衬底内产生凹部。可以使用替代的或附加的材料，包括使硅蒸发成凹部，或者使钽而不是钛蒸发为第一金属层。
动作706是涉及形成器件的肖特基栅极或其它肖特基结的多个动作或处理步骤的第一个动作。在该例子中，肖特基栅极区域是通过对光致抗蚀剂层进行图案化以及对Si3N4钝化层进行干蚀刻来限定的。RIE过程可能限定栅极的心柱。上述所引用的任何一个等离子体蚀刻剂都可以使用，以便蚀刻再次由Al2O3层停止。然后，通过使用上述所引用的湿蚀刻剂的在动作708中的湿蚀刻过程，蚀刻停止介电层可以在肖特基栅区域中被移除。然后在动作710，肖特基栅极接触部可以形成于肖特基栅区域。一个或多个栅极金属层可以通过蒸发、溅射或其它技术被沉积。在一个实施例中，栅极金属包括镍（Ni）和金（Au），具有沉积在镍－金结构上的可选的钯（Pd）层。也可以使用其它合适的肖特基金属。其它良好导电金属可以被用作Au层的替代或补充。栅极金属层也可以如图所示地在欧姆接触结构上沉积。然后，金属剥离过程被执行以移除光致抗蚀剂层。
在肖特基接触金属层沉积之后，在动作712，SiN和/或另一个层间介电（ILD）层被沉积。ILD层可以通过溅射或用于沉积例如低氢膜的一些其它方法来沉积。
在动作714，ILD层和第一介电层两者都被干蚀刻以限定用于MISHFET栅极的开口。干蚀刻可能使用基于氟的RIE化学物质。如上所述，干蚀刻在蚀刻停止介电层上停止以限定MISHFET栅极接触开口。用于限定开口的掩模也可以被用于限定器件的一种或多种其它金属结构。在该例子中，用于HFET结构的场板的接触开口也被限定。另选地或另外地，掩模可以被用来限定器件的一个或多个捕捉焊盘（catch pad），在该捕捉焊盘中直通的晶片源通孔被蚀刻穿过晶片，并且在高度折射金属蚀刻停止层上停止。关于这种捕捉焊盘的进一步细节在美国专利公开号2012/0175777中被陈述。通过使用这种场板掩模，所公开的实施例的集成可以在不向工艺流程添加另一个掩蔽步骤的情况下被提供。
清洁过程可以在限定栅极开口之后被实现。清洁过程可以被配置以在栅极金属沉积之前清洁器件表面。例如，稀HCl可以在常温下被用于最低限度地蚀刻Al2O3或其它蚀刻停止介电层。可以使用其它清洗混合物。
在动作716，场板金属层被沉积以形成MISHFET栅极和HFET器件的场板。如上所述，蚀刻停止介电层保持放置在金属层和半导体衬底之间以限定MIS栅极。为了形成场板，金属层在与开口间隔开的区域内沉积，其中MIS栅极在该开口内被限定。
场板金属（或其它金属）层可以包括多个层堆叠。在一个例子中，堆叠包括初始钛层，该初始钛层之后接着一共6层的镍和钛的交替层。也可以使用其它金属。例如，除了钛之外的一种表现出良好粘合性的金属可以被用作初始层。表现出良好导电性的一种或多种金属可以被用于其它层。
在一些实施例中，蚀刻停止介电层掺杂有氟或其它掺杂剂以调整MISHFET器件的阈值电压。例如，在动作714中，掺杂剂可以在干蚀刻过程期间或之后被植入。
上述的是具有MISHFET结构的半导体器件，其中通过对多个表面钝化层的选择性蚀刻，MISHFET结构与具有肖特基结的其它结构集成，该多个表面钝化层包括位于充当了干蚀刻停止的第一介电层下的湿蚀刻介电层和干蚀刻介电层。肖特基栅极或其它肖特基结结构可以通过对蚀刻停止介电层的湿蚀刻而在与MIS栅极相同的IC芯片上被形成。肖特基和MIS器件这两者的集成可以提供了增加的电路功能以用于例如RF和高压开关GaN晶体管应用。MISHFET结构和MIS器件可以通过使用场板或其它金属层来形成，而无需附加的掩蔽步骤，该金属层已经被用于形成其它器件结构（例如，基于肖特基的结构，例如HFET结构）的金属结构。
在第一方面，一种半导体器件包括：半导体衬底，该半导体衬底包括被配置以在操作期间支持沟道的形成的异质结构；由该半导体衬底支持的第一介电层和第二介电层，该第二介电层被放置在该第一介电层和该半导体衬底之间；由该半导体衬底支持的栅极，该栅极被放置在该第一介电层中的第一开口内，并且在操作期间被施加偏置电压以控制流经该沟道的电流，该第二介电层被放置在该栅极和该半导体衬底之间；以及由该半导体衬底支持的电极，该电极被放置在该第一介电层和第二介电层中的第二开口内，并且被配置以建立与该半导体衬底的肖特基结。
在第二方面，一种电子装置包括：半导体衬底，该半导体衬底包括被配置以在操作期间支持沟道的形成的异质结构；由该半导体衬底支持的第一介电层和第二介电层，该第二介电层被放置在该第一介电层和该半导体衬底之间；由该半导体衬底支持的栅极，该栅极被放置在该第一介电层中的第一开口内，并且被放置在金属-绝缘体-半导体异质结场效应晶体管(MISHFET)布置中，在该布置中偏置电压在操作期间被施加到该栅极以控制流经该沟道的电流，该第二介电层被放置在该栅极和该半导体衬底之间；以及由该半导体衬底支持的电极，该电极被放置在该第一介电层和第二介电层中的第二开口内，并且被配置以建立与该半导体衬底的肖特基结。
在第三方面，一种制作半导体器件的方法包括：在包括异质结构的半导体衬底的表面上沉积蚀刻停止介电层；在该蚀刻停止介电层上沉积钝化层；通过对该钝化层进行干蚀刻来限定第一开口；通过湿蚀刻移除该第一开口内的该蚀刻停止介电层；在该第一开口内沉积第一金属层，该第一金属层被配置以建立与该半导体衬底的异质结构的肖特基结；通过对该钝化层进行干蚀刻来限定第二开口；以及在该第二开口内沉积第二金属层，该蚀刻停止介电层被放置在该第二金属层和该半导体衬底之间，以限定金属-绝缘体-半导体异质结场效应晶体管(MISHFET)栅极。
本发明由所附的权利要求及其等同物限定，并且本部分中的任何内容都不应该被认为是对这些权利要求的限定。本发明的其它方面和优点在上面结合优选实施例进行讨论，并且随后独立地或组合地被权利要求所保护。
虽然通过参照各种实施例来叙述了本发明，应当理解，在不脱离本发明范围的情况下，可能进行多种变化以及修改。因此，说明书旨在被认为是说明性而不是限定性的，并且应当理解，旨在限定本发明的主旨和范围的是所附的权利要求（包括所有等同物）。

Claims (20)

1.一种半导体器件，包括：
衬底，包括被配置以在操作期间支持沟道的形成的异质结构；
由所述衬底支持的第一介电层和第二介电层，所述第二介电层被放置在所述第一介电层和所述衬底之间;
由所述衬底支持的栅极，所述栅极被放置在所述第一介电层中的第一开口内，并且在操作期间被施加偏置电压以控制流经所述沟道的电流，所述第二介电层被放置在所述栅极和所述衬底之间;以及
由所述衬底支持的电极，所述电极被放置在所述第一介电层和第二介电层中的第二开口内，并且被配置以建立与所述衬底的肖特基结。
2.根据权利要求1所述的半导体器件，还包括由所述衬底支持的另一电极，所述另一电极被放置在所述第一介电层和第二介电层中的第三开口内，并且被配置以限定与所述衬底的欧姆接触部，并且与所述栅极间隔开，以限定包括所述栅极的金属-绝缘体-半导体异质结场效应晶体管MISHFET结构的电流电极。
3.根据权利要求1所述的半导体器件，还包括：
第一对电流电极，所述第一对电流电极由所述衬底支持，与所述电极间隔开，并且被配置以限定包括所述肖特基结的异质结场效应晶体管HFET结构；以及
第二对电流电极，所述第二对电流电极由所述衬底支持，与所述栅极间隔开，并且被配置以限定包括所述栅极的金属-绝缘体-半导体异质结场效应晶体管MISHFET结构。
4.根据权利要求3所述的半导体器件，其中所述HFET和MISHFET结构按共源共栅配置彼此耦合或者按Doherty功率放大器电路彼此耦合。
5.根据权利要求1所述的半导体器件，还包括第一电流电极和第二电流电极，所述第一电流电极和第二电流电极由所述衬底支持，并且横向向外地与所述肖特基结和所述栅极间隔开，以限定包括所述电极和所述栅极的多栅场效应晶体管FET结构。
6.根据权利要求5所述的半导体器件，还包括位于所述衬底内的电流区域，所述电流区域被放置在所述肖特基结和不具有电极的所述栅极之间，并且被所述多栅FET结构的FET结构共享。
7.根据权利要求5所述的半导体器件，其中所述多栅FET结构被配置为双栅FET共源共栅放大器。
8.根据权利要求1所述的半导体器件，还包括电流电极，所述电流电极由所述衬底支持，与所述栅极间隔开，并且被配置以限定包括所述栅极、所述电流电极以及所述衬底内的第一电流区域和第二电流区域的金属-绝缘体-半导体异质结场效应晶体管MISHFET结构，其中：
所述电流电极被放置在所述第一介电层和第二介电层中的第三开口内，并且被配置以限定与所述第一电流区域的欧姆接触部；以及
所述肖特基结与所述栅极和所述电流电极间隔开，并且被配置以限定与所述第二电流区域的肖特基二极管。
9.根据权利要求1所述的半导体器件，其中所述第二介电层包括具有蚀刻选择性的材料，以阻止所述第一介电层的蚀刻剂到达所述衬底的表面。
10.根据权利要求1所述的半导体器件，其中所述第二介电层包括掺杂氟的氧化铝。
11.一种电子装置，包括：
衬底，包括被配置以在操作期间支持沟道的形成的异质结构；
由所述衬底支持的第一介电层和第二介电层，所述第二介电层被放置在所述第一介电层和所述衬底之间;
由所述衬底支持的栅极，所述栅极被放置在所述第一介电层中的第一开口内，并且被放置在金属-绝缘体-半导体异质结场效应晶体管MISHFET布置中，在该布置中偏置电压在操作期间被施加到所述栅极以控制流经所述沟道的电流，所述第二介电层被放置在所述栅极和所述衬底之间;以及
由所述衬底支持的电极，所述电极被放置在所述第一介电层和第二介电层中的第二开口内，并且被配置以建立与所述衬底的肖特基结。
12.根据权利要求11所述的电子装置，还包括：
第一对电流电极，由所述衬底支持，与所述电极间隔开，并且被配置以限定包括所述肖特基结的异质结场效应晶体管HFET结构；以及
第二对电流电极，由所述衬底支持，与所述栅极间隔开，并且被配置以限定所述MISHFET布置的MISHFET结构，所述MISHFET结构包括所述栅极。
13.根据权利要求12所述的电子装置，其中所述HFET结构和所述MISHFET结构按共源共栅配置彼此耦合，或者彼此耦合以形成Doherty功率放大器。
14.根据权利要求11所述的电子装置，还包括第一电流电极和第二电流电极，所述第一电流电极和第二电流电极由所述衬底支持，并且横向向外地与所述肖特基结和所述栅极间隔开，以限定包括所述电极和所述栅极的所述MISHFET布置的多栅场效应晶体管FET结构。
15.根据权利要求11所述的电子装置，还包括电流电极，所述电流电极由所述衬底支持，与所述栅极间隔开，并且被配置以限定所述MISHFET布置的MISHFET结构，所述MISHFET结构包括所述栅极、所述电流电极以及所述衬底内的第一电流区域和第二电流区域，其中：
所述电流电极被放置在所述第一介电层和第二介电层中的第三开口内，并且被配置以限定与所述第一电流区域的欧姆接触部；以及
所述肖特基结与所述栅极和所述电流电极间隔开，并且被配置以限定与所述第二电流区域的肖特基二极管。
16.一种制作半导体器件的方法，所述方法包括：
在包括异质结构的衬底的表面上沉积蚀刻停止介电层；
在所述蚀刻停止介电层上沉积钝化层；
通过对所述钝化层进行干蚀刻来限定第一开口；
通过湿蚀刻移除所述第一开口内的所述蚀刻停止介电层；
在所述第一开口内沉积第一金属层，所述第一金属层被配置以建立与所述衬底的所述异质结构的肖特基结；
通过对所述钝化层进行干蚀刻来限定第二开口；以及
在所述第二开口内沉积第二金属层，所述蚀刻停止介电层被放置在所述第二金属层和所述衬底之间，以限定金属-绝缘体-半导体异质结场效应晶体管MISHFET栅极。
17.根据权利要求16所述的方法，还包括：
通过对所述钝化层进行干蚀刻来限定欧姆接触开口；
通过湿蚀刻移除所述欧姆接触开口内的所述蚀刻停止介电层；以及
形成包括所述MISHFET栅极的MISHFET结构的电流电极，所述电流电极被放置在所述欧姆接触开口内并且建立与所述异质结构的欧姆接触部。
18.根据权利要求16所述的方法，其中沉积所述第二金属层包括在与所述第二开口间隔开的区域内沉积所述第二金属层，以限定被配置以遮蔽所述第一开口内的所述第一金属层的场板。
19.根据权利要求16所述的方法，还包括用氟掺杂所述蚀刻停止介电层。
20.根据权利要求16所述的方法，其中：
所述衬底包括基底衬底、以及在所述基底衬底上外延生长的第一III族氮化物半导体层和第二III族氮化物半导体层；
所述钝化层包括低压化学气相沉淀LPCVD氮化硅；以及
所述蚀刻停止介电层包括氧化铝。
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