WO2006109760A1 - 半導体素子およびその製造方法 - Google Patents

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Tsuyoshi Takano
Takahide Joichi
Hiroaki Okagawa
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Mitsubishi Cable Industries, Ltd.
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Definitions

  • the present invention relates to a semiconductor device having an n-type gallium nitride compound semiconductor and an electrode that is in ohmic contact with the semiconductor, and a method for manufacturing the same.
  • Gallium nitride compound semiconductor (hereinafter also referred to as "G a N-based semiconductor”.) Has the formula A 1 a I n b G a Bok ab N (0 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 1, 0 ⁇ a + b ⁇ 1) is a compound semiconductor made of Group III nitride, for example, GaN, InGaN, A1GaN, A1InGaN, A1N, In Examples of arbitrary compositions such as N are shown.
  • part of Group 3 element is replaced with B (boron), T 1 (thallium), etc.
  • part of N nitrogen
  • P phosphorus
  • a s arsenic
  • S b antimony
  • B i bismuth
  • GaN-based semiconductor light-emitting devices such as light-emitting diodes (LEDs) and laser diodes (LDs) that generate light in the wavelength range from green to ultraviolet have been put into practical use and attracting attention.
  • This light-emitting element has a p ⁇ junction diode structure in which an n-type GaN-based semiconductor and a p-type GaN-based semiconductor are bonded as a basic structure.
  • the light emission mechanism of this light-emitting element is simply described as follows: an electron injected into a ⁇ -type G a ⁇ -based semiconductor and a hole injected into a p-type G a N-based semiconductor are at or near the pn junction.
  • n-type ohmic electrode In order to efficiently inject electrons into the n-type G a N-based semiconductor, an electrode that is in ohmic contact with the n-type G a N-based semiconductor (hereinafter also referred to as “n-type ohmic electrode”). It is used. In an LED, an n-type ohmic electrode is also commonly used as a contact electrode.
  • the contact electrode is an electrode to which a bonding wire, solder or the like used for electrical connection between the element and an electrode outside the element is joined.
  • Contact electrodes include bonding wires (eg, Au wires) or solder Good bonding properties with (for example, A u—S n eutectic) are required. This is because if this connectivity is poor, defects are likely to occur in the process of mounting the element.
  • n-type ohmic electrode a single-layer film of A 1 (aluminum) or T i
  • a multilayer film in which an A 1 layer was laminated on a (titanium) layer was used (Japanese Patent Laid-Open No. 7-458686, USP 5,563,422).
  • these electrodes are mainly composed of the A 1 layer, they have low heat resistance and, for example, have a problem that they are easily deformed when heat-treated. This is because A 1 has a low melting point, and a thermal expansion coefficient of 8 1. 3] ⁇ Because it is extremely large compared to semiconductors, it tends to generate thermal stress inside the electrode.
  • this electrode is also in contact with the n-type GaN semiconductor in the A 1 layer, it is necessary to reduce the contact resistance by performing a heat treatment at a temperature of about 400 ° C. There is a problem that the surface becomes rough and the bonding property between the bonding wire or solder and the electrode is deteriorated.
  • This electrode has the same characteristics as the contact resistance with the n-type GaN-based semiconductor after heat treatment is affected by the diffusion state of A 1 and Au caused by thermal stress. There is a problem that it is difficult to manufacture well.
  • Japanese Patent Application Laid-Open No. 11-8 4 10 describes that a Ti W alloy layer, a Ge (germanium) layer, and an R h (rhodium) layer are stacked, A processed n-type ohmic electrode is disclosed.
  • the principle by which this electrode forms good ohmic contact with the n-type G a N semiconductor is unknown, but it is probably because good ohmic contact is formed regardless of the stacking order of the three metal layers. It is presumed that the product of the chemical reaction involving all three metal layers plays a role. Therefore, in the formation of this electrode, three layers are laminated. Therefore, it is presumed that the characteristics of the obtained electrode will not be stable unless the conditions for the heat treatment and the conditions for the subsequent heat treatment are controlled strictly. Therefore, it is considered that a semiconductor device employing this electrode is not suitable for mass production.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor device having a novel n-type ohmic electrode that forms a good ohmic contact with an n-type GaN-based semiconductor. Another object of the present invention is to provide a semiconductor element having an n-type ohmic electrode that can be suitably used as a contact electrode. Another object of the present invention is to provide a semiconductor element having an n-type ohmic electrode excellent in heat resistance. Another object of the present invention is to provide a method for manufacturing the semiconductor element.
  • a semiconductor element comprising: an n-type gallium nitride compound semiconductor; and an electrode that is in ohmic contact with the semiconductor; and the TiW alloy layer that is in contact with the semiconductor.
  • a method for manufacturing a semiconductor device comprising a step of forming a Ti W alloy layer as a part of an electrode on a surface of an n-type gallium nitride compound semiconductor.
  • the TiW alloy is an alloy substantially composed of Ti and W (tungsten). According to the present invention, it is possible to obtain a semiconductor element having an n-type ohmic electrode that forms a good ohmic contact with an n-type GaN-based semiconductor. Ma In addition, according to a preferred embodiment of the present invention, it is possible to obtain a semiconductor element having an n-type ohmic electrode that can also be suitably used as a contact electrode. Further, according to a preferred embodiment of the present invention, a semiconductor element having an n-type ohmic electrode with excellent heat resistance can be obtained.
  • FIG. 1 is a schematic diagram showing the structure of a gallium nitride compound semiconductor device according to an embodiment of the present invention.
  • Fig. 1 (a) is a top view
  • Fig. 1 (b) is a cross-sectional view taken along line XY in Fig. 1 (a).
  • Figure 2 shows an observation image of the electrode surface with a differential interference microscope.
  • Figure 3 shows the compositional analysis results in the depth direction of the electrode by Auger electron spectroscopy.
  • Figure 4 shows an observation image of the electrode surface with a differential interference microscope.
  • Figure 5 shows an observation image of the electrode surface with a differential interference microscope.
  • Figure 6 shows the compositional analysis results in the depth direction of the electrode by Auger electron spectroscopy.
  • the meanings of the symbols in Fig. 1 are as follows.
  • the present invention can be applied to any element including an n-type GaN-based semiconductor and an electrode in ohmic contact with the semiconductor, that is, an n-type ohmic electrode.
  • the semiconductor element of the present invention may include a portion made of a semiconductor other than a GaN-based semiconductor.
  • the semiconductor element of the present invention is typically a light emitting element, and may be, for example, a light receiving element or an electronic element such as a transistor.
  • the composition of the n-type GaN-based semiconductor on which the n-type ohmic electrode is formed is arbitrary.
  • the n-type GaN-based semiconductor may be undoped or doped with impurities as long as it has n-type conductivity.
  • the n-type G a N-based semiconductor with which the T i W alloy layer is in contact is A 1 X G a — x N (0 ⁇ x ⁇ 0.2).
  • the n-type GaN-based semiconductor with which the Ti W alloy layer is in contact preferably has a carrier concentration of 1 X 10 18 / cm 3 to 1 X 10 2 ° Zcm 3 , and 5 X 10 0 ⁇ !
  • the carrier concentration be controlled within the above preferable concentration range by doping with an n-type impurity.
  • n-type impurity there is no limitation on the type of n-type impurity, and any known n-type impurity applicable to G a N-based semiconductors such as Si and Ge can be arbitrarily used.
  • an n-type G a N-based semiconductor on which an n-type ohmic electrode is formed is composed of a MOVPE method (organic metal compound vapor phase epitaxy), an HVPE method (hydride vapor phase epitaxy), an MBE method (molecule) It may be formed by a gas phase method such as a beam epitaxy method, or may be formed by a high pressure method, a liquid phase method, or the like.
  • the n-type GaN-based semiconductor may be a thin film grown on a substrate or a substrate.
  • the n-type ohmic electrode may be used as a contact electrode, or separately from the n-type ohmic electrode, the n-type ohmic electrode is electrically connected to the n-type ohmic electrode. Alternatively, it may have a plurality of contact electrodes.
  • an n-type ohmic electrode is also used as a contact electrode, the higher the surface flatness of the electrode, the better the bonding state between the electrode and the bonding wire or solder. Yield is improved.
  • the arithmetic average roughness Ra of the surface of the n-type ohmic electrode also serving as the contact electrode is preferably 0.02 ⁇ m or less.
  • the method for forming the TiW alloy layer included in the n-type ohmic electrode is not limited, and a conventionally known method for forming a TiW alloy thin film can be used as appropriate.
  • the TiW alloy layer is formed by a sputtering method using a Ti-W target.
  • JP-A-5-295531 USP 5, 470, 527
  • JP-A-4-193947 JP 4-293-3770 (USP 5 , 160, 534)
  • JP-A-5-295531 USP 5, 470, 527
  • JP-A-4-193947 JP 4-293-3770
  • the Ti W alloy layer formed using the Ti-W target may contain impurities inevitably contained in the target in addition to Ti and W, but such a difficult to remove from the raw material. Such impurities are allowed to be contained in the Ti W alloy layer.
  • the thickness of the Ti W alloy layer included in the n-type ohmic electrode can be set to, for example, 0.0 1 ⁇ to 1 ⁇ , and preferably 0.05 to m / m. 0.5 ⁇ m.
  • the Ti concentration of the TiW alloy layer is not particularly limited.
  • the Ti component content in the Ti—W target is less than 5 wt%, the adhesion between the Ti Ti alloy thin film to be formed and the substrate will deteriorate, making it easy to peel off. It is said to be (USP 5, 470, 527).
  • the Ti content of the T i — W target is less than 5 wt%, the Ti concentration of the Ti alloy formed is less than 4 wt%. Is preferably 4 wt% or more.
  • the heat resistance of the n-type ohmic electrode is better when the Ti concentration of the Ti W alloy layer included in the electrode is lower.
  • the Ti concentration of the layer is preferably 40 wt% or less, more preferably 20 wt% or less, and further preferably 8 wt% or less.
  • the composition ratio of W and Ti is preferably substantially constant in the thickness direction of the layer. If the composition ratio of W and Ti is uniform, W or Ti atoms will not diffuse due to the concentration gradient, so the fluctuation of the characteristics of the n-type ohmic electrode when the semiconductor device is placed in a high temperature environment. It is because it is suppressed.
  • the n-type ohmic electrode can be a laminate composed of a Ti W alloy layer in contact with the n-type GaN-based semiconductor and a metal layer laminated thereon.
  • This metal layer can be formed of any metal material (whether a simple substance or an alloy).
  • the metal layer may be a single layer or a layered structure.
  • this metal layer is preferably formed of a highly conductive metal such as Ag, Cu, Au, A1 or the like.
  • the metal layer is made of an Au layer or an Au layer and another metal. Can be a laminate with layers preferable.
  • a u is soft and easily deformed.
  • a N-based semiconductor Occurrence can be prevented. This effect is considered to be particularly prominent when the Au layer is laminated directly on the Ti W alloy layer.
  • the n-type ohmic electrode is a laminate as described above, the layer exposed on the surface of the laminate, that is, the top layer of the metal layer laminated on the Ti W alloy layer, is made of a chemical such as Au or a platinum group element. If formed with a stable metal, the corrosion resistance of the n-type ohmic electrode is improved.
  • the uppermost layer is preferably an Au layer.
  • the metal layer laminated on the Ti W alloy layer includes an A1 layer, the heat resistance of the electrode is lowered. Therefore, from the viewpoint of heat resistance, it is preferable that this metal layer does not contain A1.
  • this metal layer is formed only of a metal having the same melting point as that of A u or a melting point higher than A u. It is preferable to do.
  • the metal layer laminated on the Ti W alloy layer may not contain Rh.
  • the heat treatment of the n-type ohmic electrode can be omitted.
  • an n-type ohmic electrode that is in contact with an n-type GaN-based semiconductor in a Ti W alloy layer exhibits a contact resistance that is low enough to cause no practical problem even without heat treatment.
  • the heat treatment of the n-type ohmic electrode can be omitted, there is an advantage that the time required for the manufacturing can be shortened and the degree of freedom in designing the manufacturing process of the semiconductor element is increased.
  • the heat treatment is omitted, there is a problem that the surface roughness of the electrode occurs with the heat treatment. It is solved. Therefore, this n-type ohmic electrode is suitable for an electrode that also serves as a contact electrode.
  • the heat treatment of the n-type ohmic electrode can be arbitrarily performed.
  • the temperature and time of this heat treatment may be appropriately set in accordance with the heat resistance of the electrode as long as desired characteristics are not lost. It is preferable to use an inert gas such as nitrogen gas or rare gas as the atmosphere gas for the heat treatment.
  • heat treatment may be performed after the formation of the laminate, for example, heat treatment is performed at the time when the Ti W alloy layer is formed, and then Thus, a metal layer may be laminated on the TiW alloy layer.
  • the components of the n-type Ga N-based semiconductor diffuse inside the Ti W alloy layer, or Ti W inside the n-type Ga N-based semiconductor. Although it is possible that the alloy components may diffuse, such diffusion is allowed as long as the effects of the present invention are not impaired.
  • a GaN-based semiconductor device with the structure shown in Fig. 1 was fabricated and evaluated.
  • a GaN-based semiconductor device 100 shown in FIG. 1 is a light emitting diode, and is provided on a substrate 1 with a first buffer layer 2, a second buffer layer 3, an n-type contact layer 4, an active layer 5,
  • the p-type cladding layer 6 and the p-type contact layer 7 have a structure in which they are stacked in this order.
  • On the n-type contact layer 4 an n-side electrode P 1 that is in ohmic contact with the n-type contact layer 4 is formed.
  • a P-side electrode P 2 is formed that is in ohmic contact with the p-type contact layer 7.
  • the p-side electrode P 2 includes a p-side ohmic electrode P 21 formed so as to extend over the entire surface of the p-type contact layer 7 and a p-side bonding electrically connected to the p-side ohmic electrode P 21 It consists of the electrode P 22.
  • the G a N-based semiconductor device 1 0 0 was fabricated as follows. (Crystal growth)
  • a sapphire substrate 1 with a diameter of 2 inches was set in the growth furnace of the MOVPE equipment, and the substrate temperature was raised to 110 ° C while flowing hydrogen gas, and the surface of the substrate 1 was tared. Subsequently, the substrate temperature is lowered to 500 ° C., hydrogen gas is used as the carrier gas, ammonia and TMG (trimethylgallium) are used as the source gas, and the first buffer layer 2 made of GaN is formed on the substrate 1 with about The film was grown with a film thickness of 30 nm.
  • the concentration of (Ke) is about 5 X 10 18 .
  • An n- type contact layer 4 of 0 & 1 ⁇ doped to 111 3 was grown to a thickness of 3 ⁇ m. Subsequently, the supply of TMG and silane gas was stopped, the substrate temperature was lowered to 800 ° C, and TMG, TM I
  • An active layer 5 having a multiple quantum well structure having barrier layers on both ends was formed by alternately growing well layers made of (y> x).
  • the thickness of the barrier layer was set to 10 nm, and the thickness of the well layer was set to 2 nm.
  • the In composition y of the well layer was adjusted so that the emission wavelength was 400 nm. Subsequently, the supply of TMG, TMI, and silane gas was stopped, the substrate temperature was raised again to 1000 ° C, and TMG, TMA (trimethylaluminum), ammonia, (E t C p) 2 Mg
  • the p-side ohmic electrode P 21 was formed by laminating the d layer, the eight layers having a thickness of 10011111, and the Ni layer having a thickness of 10 rim in this order. As shown in FIG. 1 (a), the p-side ohmic electrode P 21 was formed so that the pattern viewed from the upper surface side was an orthogonal lattice pattern. In other words, a large number of square openings penetrating the electrode film were regularly formed in the vertical and horizontal directions, and the surface of the p-type contact layer 7 was exposed in the openings.
  • the size of the opening was 8 / m on one side of the square, and the distance between the adjacent openings (width of the electrode part) was 2 // m both vertically and horizontally.
  • the usual lift-off method was used for the patterning of the p-side ohmic electrode P 21, the usual lift-off method. That is, a resist mask patterned into a predetermined shape is formed on the surface of the p-type contact layer 7 by using a photolithography technique, and after forming an electrode film having the above-described laminated structure from the resist mask, The electrode film deposited on the resist mask was removed by lifting off. Thereafter, the p-side ohmic electrode P 21 was heat-treated using an RTA apparatus. The heat treatment was performed in a nitrogen atmosphere at 500 ° C. for 1 minute.
  • a p-side ohmic electrode P 21 was formed; a resist mask having a predetermined shape was formed on the p-type contact layer 7, and a p-type contact layer was formed by RIE (reactive ion etching) using chlorine gas. By etching from the 7 side, the surface of the n-type contact layer 4 was exposed as shown in FIG. After exposure, on the surface of the n-type contact layer 4, RF sputtering is used to form a 10 W 11111 thick i W alloy layer, a 10 O nm thick Au layer, and a 80 nm thick P layer.
  • n-side electrode P 1 was formed by sequentially laminating. T i by RF sputtering w
  • the alloy layer is formed using a Ti—W target (Mitsubishi Materials Corporation, product name: 4N W—10 wt% Ti target) as the target, and Ar (Argon) as the sputtering gas, and RF power: It was performed under the conditions of 200 W, sputtering gas pressure: 1.0 X 1 0—.
  • This Ti i W target has a Ti content of 10.16 wt% (analytical value by spectrophotometry) and an Fe (iron) content of impurities of 15 ppm (according to ICP) Analytical value).
  • the patterning of the n-side electrode P 1 was performed using the lift-off method in the same manner as the patterning of the p-side ohmic electrode P 21.
  • a p-side bonding electrode P 22 is formed by laminating 20 nm thick Ti and 600 nm thick Au in this order by electron beam evaporation. Formed. Then, using the plasma CVD method, a Passhibeshiyon film having a thickness of 300 nm consisting of S I_ ⁇ 2 (not shown), except for the portion forming the n-side electrode P 1 and the p-side bonding electrode P 22, It was formed to cover the surface of the wafer. Thereafter, the n-side electrode P 1 and the p-side bonding electrode P 22 were heat-treated using an RTA apparatus. The conditions for this heat treatment were 500 ° C for 1 minute in a nitrogen atmosphere. Thus, a 350 ⁇ m square light emitting diode element (Example 1) formed on the wafer was obtained.
  • the light-emitting diode device manufactured by the above procedure was evaluated as it was formed on the wafer without performing element isolation (cutting out into a chip).
  • V f forward voltage
  • This value is the emission diode with an emission wavelength of 400 nm. This indicates that the contact resistance between the n-side electrode P 1 and the n-type contact layer 4 is low enough to cause no practical problem.
  • FIG. 3 shows the result of composition analysis in the depth direction of the n-side electrode P 1 performed using Auger electron spectroscopy (AES). From FIG. 3, it can be seen that the n-side electrode P 1 is in contact with the n-type contact layer 4 at the Ti W alloy layer. It can also be seen that the composition ratio of Ti and W in the TiW alloy layer is substantially constant in the thickness direction.
  • AES Auger electron spectroscopy
  • a light-emitting diode element having the same configuration as that of the above-described element (Example 1) except that the n-side electrode is an A 1 layer having a thickness of 60 nm formed by electron beam evaporation ( Comparative Example 1) was produced by the same method as the device.
  • V f measured using an autoprober was almost the same as that of the element of Example 1, but significant roughness was generated on the surface of the n-side electrode. It was.
  • Electrode B Two types of electrodes, Electrode B, were formed and evaluated.
  • Electrode A A TiW alloy layer with a thickness of 100 nm and an Au layer with a thickness of 100 nm were stacked in this order and formed by heat treatment at 500 ° C for 1 minute ( Example 2).
  • Electrode B A 1 nm layer with a thickness of 100 nm, a Ti W alloy layer with a thickness of 100 nm, and an Au layer with a thickness of 100 nm are stacked in this order, It was formed by heat treatment for 2 minutes (Comparative Example 2).
  • Electrode patterning was performed by photolithography and lift-off. Note that the photomask used for patterning the n-side electrode P 1 in Experimental Example 1 was used for photolithography.
  • Figure 4 shows an image observed by the differential interference microscope on the surface of electrode A.
  • Figure 5 shows an image of the surface of electrode B observed with a differential interference microscope.
  • the surface of electrode A in which a Ti W alloy layer is first formed on the Si dopant G a N layer and the Au layer is laminated thereon, has a heat treatment temperature of 500 ° C. Yes, it is flat and there is no roughening.
  • the arithmetic average roughness Ra of the surface of the electrode A was 0.014 / im. Since the Ra of the surface of the Si-doped G a N layer, which is the lower ground of the electrode formation, was 0.004 ⁇ m, the Ra of the surface of the electrode A is less than 4 times the Ra of the lower ground. is there.
  • the surface of electrode B in which the Ti layer and Au layer are laminated after forming the A 1 layer, has a heat treatment temperature of 400 ° C. It is rough. When the arithmetic average roughness Ra of the surface of the electrode B was measured, it was 0. This is about 18 times the Ra of the surface of the Si-doped G a N layer that is the ground.
  • FIG. 6 shows the results of composition analysis in the depth direction of electrode B, which was performed using Auger electron spectroscopy.
  • the Au force of the Au layer formed on the T i W alloy layer is diffused to the A 1 layer side beyond the Ti W alloy layer, and the S i doping G a Both A 1 and Au exist in the part in contact with the N layer.
  • a 1 also diffuses into the Au layer beyond the Ti W alloy layer.
  • the electrode A having the TiW alloy layer in contact with the Si-doped GaN layer has good heat resistance, whereas the electrode A has the TiW alloy layer, but the TiW alloy layer has It can be seen that the electrode B which is not in contact with the Si-doped G a N layer has low heat resistance.
  • Electrode B also includes an A1 layer with a low melting point and a very large difference in thermal expansion from G a N. This is one of the reasons why electrode B has low heat resistance. it is conceivable that.
  • a sample for evaluation was produced as follows. First, in the same manner as in Experimental Example 1, a GaN-based semiconductor layer having a light-emitting diode structure is grown by sequentially growing a GaN-based semiconductor layer from the first buffer layer to the p-type contact layer on the sapphire substrate. A wafer on which a laminate was formed was fabricated. Next, the formation of the p-side ohmic electrode was omitted, and the formation of the n-side electrode was performed.
  • the n-side electrode is the surface of the n-type contact layer (n-type G a N doped with Si to a concentration of about 5 X 1 O ⁇ Zcm 3 ) exposed by RIE as in Experimental Example 1. Formed. The following four types of n-side electrodes (Sample A to Sample D) were used.
  • Sample A A 100 nm thick Au layer was laminated on a 100 nm thick Ti W alloy layer (Example 3).
  • Sample B An Au layer having a thickness of 100 nm was laminated on a W layer having a thickness of 100 nm (Comparative Example 3).
  • Sample C 11 layers having a thickness of 10011111 were laminated on the i-layer having a thickness of 1 0011111 (Comparative Example 4).
  • Sample D A 100 nm thick Au layer, a 80 nm thick Pt layer, an 80 nm thick Au layer, an 80 nm thick P layer on a 100 nm thick Ti W alloy layer t layer, 80 nm film thickness Au layer, film thickness 8011111? A t layer and an 80 ⁇ m thick Au layer were laminated in this order (Example 4).
  • RF sputtering was used to form each metal layer included in the n-side electrode of each sample.
  • the deposition conditions for the Ti W alloy layers contained in Sample A and Sample D were the same as the deposition conditions for the Ti W alloy layers used in Experimental Example 1.
  • the T i W alloy layer of sample A was formed using a T i—W target containing 10 wt% of Ti as in Experiment 1, whereas the T i W alloy layer of sample D was A Ti-w target containing 90 t% of Ding 1 was formed.
  • the Ti concentration in the Ti W alloy layer of Sample D is considered to be about 7 Ow t ° / 0 or less.
  • n-side electrode pattern The ning was performed in the same manner as in Experimental Example 1 for all samples. The wafer that had been subjected to the formation of the n-side electrode in this way was used as a sample for evaluation.
  • the contact resistance of the n-side electrode of each sample is the voltage required to pass a current of 2 O mA between the n-side electrodes of two adjacent elements on the wafer (hereinafter also referred to as “n ⁇ n voltage”). It was evaluated by. Since the voltage drop when the current flows inside the n-type contact layer is negligibly small, the n ⁇ n voltage reflects the contact resistance between the n-side electrode and the n-type contact layer. In other words, the higher the n ⁇ n voltage, the higher the contact resistance between the n-side electrode and the n-type contact layer. When the n-n voltage of each sample when the n-side electrode was still formed by sputtering was measured using a photo probe, the results were as follows.
  • the n_n voltage of 0.3 V of sample A and sample D can be said to be approximately the same as 0.2 V which is the n ⁇ n voltage of the sample of Example 1 measured separately, and is sufficiently low in practical use. It can be called a value. From this, it can be seen that the electrode in contact with the n-type GaN-based semiconductor with the Ti W alloy layer can be used as an ohmic electrode having a low contact resistance as it is formed. Also, when the surface of the electrode of sample A and sample D was observed with a differential interference microscope, it was extremely smooth.
  • the electrode of sample A is in contact with the n-type contact layer with a Ti W alloy layer containing Ti at a relatively low concentration (as mentioned above, it is considered to be 8% or less). It is noteworthy that the n ⁇ n voltage of the sample was less than half of the n ⁇ n voltage of sample B in which the W layer was provided with an electrode in contact with the n-type contact layer. This indicates that the properties of the Ti W alloy layer at the electrode of Sample A are not simply an average of the properties of Ti and the properties of W. On the other hand, sample A and support Since the n ⁇ n voltage of the sample D is equivalent, the contact resistance of the electrode that contacts the n-type GaN-based semiconductor in the TiW alloy layer is the same as that of the TiW alloy layer without heat treatment. It can be seen that it hardly depends on the T i concentration. This indicates that this electrode has stable characteristics and is easy to manufacture.
  • each sample was heat-treated at 500 ° C. for 1 minute in a nitrogen gas atmosphere.
  • the n-n voltage of each sample after this heat treatment was as follows.
  • the surface of the electrode was not roughened by the heat treatment, and the n ⁇ n voltage was not substantially changed by the heat treatment. Therefore, sputtering using a Ti—W target containing 10 wt% of Ti was performed. It can be seen that the electrode in contact with the n-type GaN-based semiconductor in the TiW alloy layer formed by the method has extremely excellent heat resistance.
  • this electrode may be used after being formed by sputtering and then subjected to heat treatment under the conditions used in Experimental Example 3 in advance. When the heat treatment is performed, the structure of the electrode is stabilized, so that the characteristics of the electrode can be prevented from changing greatly when the element is exposed to high temperatures during use.
  • the electrode of sample D is a Ti W alloy layer formed using a target with a Ti content of 90 wt% and is in contact with the n-type contact layer. As it rose, the surface condition also worsened. This tendency was common to the electrode of sample C that was in contact with the n-type contact layer in the Ti layer. from this result,
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the invention.
  • the p-side bonding electrode P 22 can be configured in the same manner as the n-side electrode P 1, and in this case, these are formed in the same process. Therefore, the manufacturing process can be simplified.
  • This application is based on Japanese Patent Application No. 2005-1 1 26 1 0 and Japanese Patent Application No. 2006-3 1 74 1 filed in Japan, the contents of which are hereby incorporated by reference in their entirety.

Abstract

本発明の課題は、ｎ型窒化ガリウム系化合物半導体およびこの半導体とオーミック接触を形成する新規な電極を有する、半導体素子を提供することである。本発明の半導体素子は、ｎ型窒化ガリウム系化合物半導体と、該半導体とオーミック接触する電極と、を有し、該電極が前記半導体と接するＴｉＷ合金層を有する。好適態様によれば、上記電極は接点用電極を兼ねることもできる。好適態様によれば、上記電極は耐熱性に優れる。さらに、上述の半導体素子の製造方法も提供される。

Description

明細書
半導体素子およびその製造方法
技術分野
本発明は、 n型窒化ガリウム系化合物半導体と、 該半導体とォーミック接触す る電極とを有する半導体素子、 ならびに、 その製造方法に関する。
背景技術
窒化ガリウム系化合物半導体 （以下 「G a N系半導体」 ともいう。 ） は、 化学 式 A 1 a I n bG a卜 a bN (0≤ a≤ 1 , 0≤ b≤ 1 , 0≤ a + b≤ 1 ) で決 定される 3族窒化物からなる化合物半導体であって、 例えば、 GaN、 I nG a N、 A 1 G a N、 A 1 I n G a N、 A 1 N、 I n Nなど、 任意の組成のものが例 示される。 また、 上記化学式において、 3族元素の一部を B (ホウ素） 、 T 1 (タリウム） などで置換したもの、 また、 N (窒素） の一部を P (リン） 、 A s (ヒ素） 、 S b (アンチモン） 、 B i (ビスマス） などで置換したものも、 Ga N系半導体に含まれる。
最近、 緑色から紫外までの波長の光を発生する発光ダイオード （LED) ゃレ 一ザダイオード （LD) などの G a N系半導体発光素子が実用化され、 注目を集 めている。 この発光素子は、 n型 G a N系半導体と p型 G a N系半導体とが接合 されてなる p η接合ダイォード構造を基本構造として有している。 この発光素子 の発光機構は、 簡単にいえば、 η型 G a Ν系半導体に注入された電子と、 p型 G a N系半導体に注入された正孔とが、 p n接合部またはその近傍で再結合してェ ネルギーを失う際に、 該エネルギーに相当する光が放出されるというものである。 このような素子において、 n型 G a N系半導体に効率的に電子を注入するために、 n型 G a N系半導体とォーミック接触する電極 （以下 「n型ォーミック電極」 と もいう。 ） が用いられている。 LEDでは、 n型ォーミック電極が接点用電極を 兼ねる構成が普通となっている。 接点用電極とは、 素子と素子外部の電極との電 気的接続に用いられるボンディングワイヤ、 ハンダ等が接合される電極である。 接点用電極には、 ボンディングワイヤ （例えば、 Auワイヤ） あるいはハンダ (例えば、 A u— S n共晶） との接合性が良好であることが要求される。 この接 合性が悪いと、 素子を実装する工程で不良が発生し易くなるからである。
従来は、 n型ォーミック電極として、 A 1 (アルミニウム） の単層膜や、 T i
(チタン） 層の上に A 1層を積層した多層膜が用いられていた （特開平 7— 4 5 8 6 7号公報、 USP 5， 563， 422) 。 しかし、 これらの電極は A 1層を主体として いるために耐熱性が低く、 例えば、 熱処理をしたときに変形し易いといった問題 がある。 これは、 A 1が低い融点を有すること、 また、 八 1の熱膨張率が。 3 ]^ 系半導体と比べて極端に大きいために電極内部に熱応力が発生し易いこと、 など による。 また、 これらの電極を接点用電極として用いたときには、 A 1の表面に 酸化膜が形成されるために、 A uワイヤのボンディング性や、 A u— S n共晶ハ ンダによる濡れ性が良好ではなく、 そのために、 素子の実装工程における歩留り が低くなる傾向があった。 この問題を解決するために、 A 1層の上に、 融点の比 較的高い金属からなる層を介して、 A u層を積層してなる電極が考案されている (特開平 7— 2 2 1 1 0 3号公報、 USP 5， 563, 422) 。 しかし、 この電極も、 A 1層で n型 G a N系半導体と接しているので、 4 0 0 °C程度の温度で熱処理を行 つて接触抵抗を低下させる必要があり、 この熱処理によって電極の表面が荒れて、 ボンディングワイヤやハンダと該電極との接合性が悪くなるという問題がある。 また、 この電極には、 熱処理後の n型 G a N系半導体との接触抵抗が、 熱応力に 起因する A 1や A uの拡散の状態に影響されるために、 同じ特性のものを再現性 よく製造することが難しいという問題がある。
A 1を用いない n型ォーミック電極として、 特開平 1 1— 8 4 1 0号公報には、 T i W合金層と G e (ゲルマニウム） 層と R h (ロジウム） 層を積層した後、 熱 処理してなる n型ォーミック電極が開示されている。 この電極が n型 G a N系半 導体と良好なォーミック接触を形成する原理は不明であるが、 3つの金属層の積 層順によらず良好なォーミック接触が形成されるとのことから、 恐らくは、 3つ の金属層の全てが関与する化学反応の生成物が、 何らかの役割を果たしているも のと推定される。 このことから、 この電極の形成においては、 3つの層を積層す る条件や、 その後の熱処理の条件を厳密に制御しないと、 得られる電極の特性が 安定しないことが推測され、 従って、 この電極を採用した半導体素子は大量生産 には適していないと考えられる。
発明の開示
本発明はこのような事情に鑑みなされたものであり、 n型 G aN系半導体と良 好なォーミック接触を形成する新規な n型ォーミック電極を有する、 半導体素子 を提供することを目的とする。 また、 本発明は、 接点用電極としても好適に用い ることのできる n型ォーミック電極を有する、 半導体素子を提供することを目的 とする。 また、 本発明は、 耐熱性に優れた n型ォーミック電極を有する半導体素 子を提供することを目的とする。 また、 本発明は、 上記半導体素子の製造方法を 提供することを目的とする。
本発明の特徴は以下のとおりである。
(1) n型窒化ガリウム系化合物半導体と、 該半導体にォーミック接触する電極 と、 を有し、 該電極が該半導体に接する T iW合金層を有する、 半導体素子。
(2) 前記 T i W合金層の T i濃度が 70 w t%以下である、 前記 （1) に記載 の半導体素子。
(3) 前記 T iW合金層の T i濃度が 40w t%以下である、 前記 （2) に記載 の半導体素子。
(4) 前記 T iW合金層の T i濃度が 8w t%以下である、 前記 （3) に記載の 半導体素子。
(5) 前記 T iW合金層の T i濃度が 4w t%以上である、 前記 （1) 〜 （4) のいずれかに記載の半導体素子。
(6) 前記 T iW合金層における Wと T iの組成比が該層の厚さ方向に略一定で ある、 前記 （1) に記載の半導体素子。
(7) 前記 T iW合金層が、 T i含有量 90 w t %以下の T i— Wターゲットを 用いたスパッタリング法により形成されたものである、 前記 （1) に記載の半導 体素子。 (8) 前記 T i W合金層が、 T iを 1 0 w t %含む T i _Wターゲットを用いた スパッタリング法により形成されたものである、 前記 （7) に記載の半導体素子。
( 9) 前記電極が熱処理を加えられたものである、 前記 （4) または （8) に記 載の半導体素子。
( 1 0) 前記電極が、 前記 T i W合金層の上に積層された金属層を有する、 前記 ( 1 ) 〜 （9) のいずれかに記載の半導体素子。
( 1 1 ) 前記金属層が A u層を含む、 前記 （1 0) に記載の半導体素子。
( 1 2) 前記金属層が、 前記 T i W合金層の直上に積層された Au層を含む、 前 記 （1 1 ) に記載の半導体素子。
( 1 3) 前記金属層が A uの単層からなるか、 または、 最上層として Au層を含 む積層体である、 前記 （1 1 ) に記載の半導体素子。
( 1 4) 前記金属層が、 Auと同じ融点または Auよりも高い融点を有する金属 のみを含む前記 （1 1 ) に記載の半導体素子。
( 1 5 ) 前記金属層が R hを含まない、 前記 （1 0) に記載の半導体素子。
( 1 6 ) 前記電極の表面の算術平均粗さ R aが 0. 0 2 μ ΐη以下である、 前記 ( 1 ) 〜 （1 5 ) のいずれかに記載の半導体素子。
( 1 7) n型窒化ガリゥム系化合物半導体の表面に T i W合金層を電極の一部と して形成する工程を含む、 半導体素子の製造方法。
( 1 8) T i — Wターゲットを用いたスパッタリング法によって前記 T i W合金 層を形成する、 前記 （1 7) に記載の製造方法。
( 1 9 ) 前記 T i W合金層の T i濃度が 7 O w t %以下である、 前記 （1 8) に 記載の製造方法。
( 2 0) 前記 T i W合金層を熱処理する工程をさらに有する、 前記 （1 8) に記 載の製造方法。
本発明において、 T i W合金とは、 実質的に T i と W (タングステン） のみか らなる合金である。 本発明によれば、 n型 G a N系半導体と良好なォーミック接 触を形成する n型ォーミック電極を有する、 半導体素子を得ることができる。 ま た、 本発明の好適な実施形態によれば、 接点用電極としても好適に用いることの できる n型ォーミック電極を有する、 半導体素子を得ることができる。 また、 本 発明の好適な実施形態によれば、 耐熱性の優れた n型ォーミック電極を有する半 導体素子を得ることができる。
図面の簡単な説明
図 1は、 本発明の実施形態に係る窒化ガリゥム系化合物半導体素子の構造を示 す模式図である。 図 1 ( a ) は上面図であり、 図 1 ( b ) は図 1 ( a ) の X— Y 線における断面図である。
図 2は、 電極の表面の微分干渉顕微鏡による観察像である。
図 3は、 オージュ電子分光法による電極の深さ方向の組成分析結果である。 図 4は、 電極の表面の微分干渉顕微鏡による観察像である。
図 5は、 電極の表面の微分干渉顕微鏡による観察像である。
図 6は、 ォージェ電子分光法による電極の深さ方向の組成分析結果である。 図 1における符号の意味は以下のとおりである。
1 基板、 2 第 1のバッファ層、 3 第 2のバッファ層、 4 n型コンタク ト層、 5 活性層、 6 p型クラッド層、 7 p型コンタクト層、 P I n側電 極、 P 2 p側電極、 P 2 1 p側ォーミック電極、 P 2 2 p側ボンディング 電極、 1 0 0 半導体素子
発明を実施するための最良の形態
本発明は、 n型 G a N系半導体と、 該半導体とォーミック接触する電極、 つま り n型ォーミック電極とを備えた、 あらゆる素子に適用することができる。 本発 明の半導体素子は、 G a N系半導体以外の半導体からなる部分を含むものであつ てもよい。 本発明の半導体素子は、 典型的には発光素子であり、 その他、 例えば、 受光素子であってもよいし、 トランジスタ等の電子素子であってもよい。
本発明の半導体素子において、 n型ォーミック電極が形成される n型 G a N系 半導体の組成は任意である。 該 n型 G a N系半導体は n型導電性を有するもので あれば、 アンドープであってもよいし、 不純物がドープされたものであってもよ い。 好ましくは、 T i W合金層が接する n型 G a N系半導体は、 A 1 XG a — x N (0≤x≤0. 2) である。 また、 T i W合金層が接する n型 G a N系半導体 は、 キヤリァ濃度が 1 X 1 018/c m3〜 1 X 102°Zc m3であることが好ま しく、 5 X 1 0 ノ^！^〜 X 1 019/cm3であることがより好ましい。 と りわけ、 n型不純物のドーピングによって、 キャリア濃度が上記好ましい濃度範 囲に制御されたものであることが好ましい。 n型不純物の種類に限定はなく、 S i、 G eなど、 G a N系半導体に適用可能な公知の n型不純物を任意に用いるこ とができる。 本発明の半導体素子において、 n型ォーミック電極が形成される n 型 G a N系半導体は、 MOVPE法 （有機金属化合物気相成長法） 、 HVPE法 (ハイドライド気相成長法） 、 MBE法 （分子ビームエピタキシー法） 等の気相 法により形成されたものであってもよいし、 高圧法、 液相法等により形成された ものであってもよい。 該 n型 G a N系半導体は、 基板上に薄膜として成長された ものであってもよいし、 基板であってもよい。
本発明の半導体素子は、 n型ォーミック電極が接点用電極を兼用するものであ つてもよいし、 あるいは、 n型ォーミック電極とは別に、 該 n型ォーミック電極 と電気的に接続された、 ひとつまたは複数の接点用電極を有するものであっても よい。 n型ォーミック電極が接点用電極を兼用する場合、 該電極の表面の平坦性 が高い程、 該電極とボンディングワイヤあるいはハンダとの接合状態が良好とな り、 自動機を用いてボンディングを行う際の歩留りが向上する。 具体的には、 接 点用電極を兼用する n型ォーミック電極の表面の算術平均粗さ R aは 0. 02 μ m以下であることが好ましい。
本発明の半導体素子において、 n型ォーミック電極に含まれる T iW合金層の 形成方法に限定はなく、 従来公知の T iW合金薄膜の形成方法を適宜用いること ができる。 好ましくは、 該 T iW合金層は、 T i—Wターゲットを用いたスパッ タリング法により形成される。 T i一 Wターゲットの詳細については、 特開平 5 - 295 53 1号公報 （USP 5, 470, 527) 、 特開平 4 - 1 93 947号公報、 特 開平 4— 29 3 770号公報 （USP 5， 160， 534) その他の公知文献を参照するこ とができる。 T i—Wターゲットを用いて形成された T i W合金層は、 T i、 W 以外に、 ターゲットに不可避的に含まれる不純物を含む場合があるが、 そのよう な、 原材料から取り除くことが困難な不純物が T i W合金層に含有されることは 許容される。 本発明の半導体素子において、 n型ォーミック電極に含まれる T i W合金層の膜厚は、 例えば 0 . 0 1 μ ΐη〜 1 μ πιとすることができ、 好ましくは 0 . 0 5 / m〜0 . 5 μ mである。 該 T i W合金層の T i濃度は特に制限されな い。 しかし、 スパッタリングで形成する場合に、 T i —Wターゲットに占める T i成分の含有量が 5 w t %未満になると、 形成される T i W合金薄膜と基板との 密着性が悪くなり剥離し易くなるといわれている （USP 5, 470, 527) 。 T i — W ターゲットの T i含有量が 5 w t %未満であるとき、 形成される T i W合金層の T i濃度は 4 w t %未満となることから、 T i W合金層の T i濃度は 4 w t %以 上とすることが好ましい。 一方、 後記の実験例にて示すように、 n型ォーミック 電極の耐熱性は、 該電極に含まれる T i W合金層の T i濃度が低い方が良好とな ることから、 T i W合金層の T i濃度は、 好ましくは 4 0 w t %以下であり、 よ り好ましくは 2 0 w t %以下であり、 さらに好ましくは 8 w t %以下である。
T i W合金層においては、 Wと T iの組成比が該層の厚さ方向に略一定である ことが好ましい。 Wと T iの組成比が一様であると、 濃度勾配による W原子また は T i原子の拡散が生じないので、 半導体素子が高温環境に置かれたときの n型 ォーミック電極の特性変動が抑制されるからである。
本発明の半導体素子において、 n型ォーミック電極は、 n型 G a N系半導体に 接する T i W合金層と、 その上に積層された金属層とからなる積層体とすること ができる。 この金属層は、 任意の金属材料 （単体、 合金を問わない。 ） で形成し 得る。 また、 この金属層は単層であってもよいし、 積層構造を有するものであつ てもよい。 電極の抵抗を低くするには、 この金属層を、 A g、 C u、 A u、 A 1 等の導電性の高い金属で形成することが好ましい。 n型ォーミック電極をこのよ うな積層体とすることに起因して T i W合金層が受ける熱応力を低減するには、 該金属層を、 A u層または A u層と他の金属からなる層との積層体とすることが 好ましい。 なぜなら、 A uは柔らかく、 変形し易い金属だからである。 T i W合 金層が受ける熱応力を低減させることにより、 n型ォーミック電極の変形や剥離、 n型ォーミック電極と n型 G a N系半導体との接触状態の不安定化、 といった問 題の発生を防止できる。 この効果は、 とりわけ、 A u層を T i W合金層の直上に 積層したとき、 顕著になるものと考えられる。 n型ォーミック電極を上記のよう な積層体とする場合、 積層体の表面に露出する層、 つまり T i W合金層上に積層 する金属層の最上層を、 A uや白金族元素などの化学的に安定な金属で形成する と、 n型ォーミック電極の耐腐食性が向上する。 n型ォーミック電極が接点用の 電極を兼用する場合には、 該最上層を A u層とすることが好ましい。 n型ォーミ ック電極を上記のような積層体とする場合に、 T i W合金層上に積層する金属層 に A 1層が含まれると、 該電極の耐熱性が低くなる。 よって、 耐熱性の観点から は、 この金属層は A 1を含まないものとすることが好ましい。 T i W合金層の上 に、 A u層を含む金属層を積層する場合に、 耐熱性を考慮すると、 この金属層を A uと同じ融点または A uよりも高い融点を有する金属のみで形成することが好 ましい。
本発明の半導体素子における n型ォーミック電極と n型 G a N系半導体の間の ォーミック接触は、 特開平 1 1— 8 4 1 0号公報に開示された電極の場合とは異 なり、 R hが関与する化学反応の生成物の作用により形成されるものではない。 従って、 本発明の半導体素子において n型ォーミック電極を上記のような積層体 とする場合に、 T i W合金層上に積層する金属層は R hを含まないものであって もよい。
本発明の半導体素子では、 n型ォーミック電極の熱処理を省略することができ る。 なぜなら、 T i W合金層で n型 G a N系半導体と接する n型ォーミック電極 は、 熱処理を施さなくても、 実用上問題ない程度に低い接触抵抗を示すからであ る。 n型ォーミック電極の熱処理が省略できると、 製造に要する時間を短縮でき る他、 半導体素子の製造工程設計の自由度が大きくなるという利点がある。 また、 熱処理を省略すれば、 熱処理に伴い電極の表面荒れが発生するという問題が自ず と解決される。 そのために、 この n型ォーミック電極は、 接点用電極を兼用する 電極に適している。
一方で、 本発明の半導体素子において、 n型ォーミック電極の熱処理は任意に 行うことができる。 この熱処理の温度および時間は、 電極の耐熱性に応じて、 所 望する特性が失われない範囲で適宜設定すればよい。 熱処理の雰囲気ガスには、 窒素ガス、 稀ガス等の不活性ガスを用いることが好ましい。 n型ォーミック電極 を上記のような積層体とする場合には、 積層体の形成を完了した後に熱処理を行 つてもよいし、 例えば、 T i W合金層を形成した時点で熱処理を行い、 その後で、 該 T i W合金層上に金属層を積層してもよい。 n型ォーミック電極に熱処理が加 えられることにより、 T i W合金層の内部に n型 G a N系半導体の成分が拡散す る、 あるいは、 n型 G a N系半導体の内部に T i W合金の成分が拡散することが 有り得るが、 本発明の効果が損なわれない限りにおいて、 このような拡散は許容 される。
実施例
以下、 実施例を用いて本発明をより詳しく説明するが、 これらの例は本発明を 何ら限定するものではない。
<実験例 1 (実施例 1、 比較例 1 ) >
図 1に示す構造の G a N系半導体素子を作製し、 評価を行った。 図 1に示す G a N系半導体素子 1 0 0は発光ダイオードであって、 基板 1上に、 第 1のバッフ ァ層 2、 第 2のバッファ層 3、 n型コンタクト層 4、 活性層 5、 p型クラッド層 6、 p型コンタクト層 7が、 この順に積層された構造を有する。 n型コンタクト 層 4の上には、 n型コンタク ト層 4とォーミック接触する n側電極 P 1が形成さ れている。 また、 p型コンタクト層 7の上には、 p型コンタク ト層 7とォーミツ ク接触する P側電極 P 2が形成されている。 p側電極 P 2は、 p型コンタクト層 7の表面全体に拡がるように形成された p側ォーミック電極 P 2 1と、 p側ォー ミック電極 P 2 1と電気的に接続された p側ボンディング電極 P 2 2とから構成 されている。 G a N系半導体素子 1 0 0は、 次のように作製した。 (結晶成長）
直径 2インチのサファイア基板 1を MOVPE装置の成長炉内にセットし、 水 素ガスを流しながら、 基板温度を 1 1 00°Cまで上昇させ、 基板 1の表面をタリ 一ユングした。 続いて、 基板温度を 500°Cまで下げ、 キャリアガスに水素ガス、 原料ガスにアンモニアと TMG (トリメチルガリウム） とを用い、 基板 1上に G a Nよりなる第 1のバッファ層 2を、 約 30 nmの膜厚で成長させた。 続いて、 TMGの供給を停止し、 基板温度を 1 000°Cまで上昇させた後、 原料ガスに T MG、 アンモニアを用い、 アンドープ G a Nよりなる第 2のバッファ層 3を、 2 zmの膜厚で成長させた。 続いて、 更にシランガスを供給することにより、 S i
(ケィ素） を濃度約 5 X 1 018 。1113となるょぅにドープした0 & 1^ょりなる n型コンタク ト層 4を、 3 μ mの膜厚で成長させた。 続いて、 TMGおよぴシラ ンガスの供給を停止し、 基板温度を 800°Cまで降下させた後、 TMG、 TM I
(トリメチルインジウム） 、 シランガス、 アンモニアを用いて、 I nxG a i_x Nからなる障壁層と、 I riyG a
Figure imgf000012_0001
(y > x) からなる井戸層とを交互に成 長させて、 両端を障壁層とする多重量子井戸構造の活性層 5を形成した。 障壁層 の膜厚は 1 0 nm、 井戸層の膜厚は 2 nmとなるようにした。 また、 井戸層の I n組成 yは、 発光波長が 400 nmとなるように調節した。 続いて、 TMG、 T MI、 シランガスの供給を停止し、 基板温度を再び 1000°Cに上昇させた後、 TMG、 TMA (トリメチルアルミニウム） 、 アンモニア、 （E t C p) 2M g
(ビスェチノレシクロペンタジェ二ノレマグネシウム） を用い、 Mg (マグネシゥ ム） を濃度約 5 X 1 019 cm3となるようにドープした A 1 a 0. 9Nよ りなる！)型クラッド層 6を 3 O nmの膜厚で成長させた。 続いて、 TMAの供給 を停止し、 Mgを濃度約 8 X 1019 cm3となるようにドープした G a Nから なる！)型コンタクト層 7を 1 20 nmの膜厚で成長させた。 p型コンタク ト層 7 の成長終了後、 基板加熱を停止するとともに、 アンモニア以外の原料の供給を停 止し、 基板温度を室温まで降下させた。 その後、 p型クラッド層 6および p型コ ンタク ト層 7にドープした Mgを活性化させるために、 RTA装置 （ラビッドサ 一マルアニーリング装置） を用いて、 窒素雰囲気中、 90 0°C、 1分間の熱処理 を行った。
( 側ォーミック電極の形成）
次に、 ウェハ最上層である p型コンタク ト層 7の表面に、 電子ビーム蒸着法を 用いて、 膜厚 3 0！！！！！の d層、 膜厚 1 0 011111の八 1層、 膜厚 1 0 rimの N i 層をこの順に積層してなる p側ォーミック電極 P 2 1を形成した。 p側ォーミツ ク電極 P 2 1は、 図 1 (a) に示すように、 上面側から見たパターンが直交格子 状のパターンとなるように形成した。 言い換えると、 電極膜を貫通する正方形状 の開口部が、 多数、 縦横に規則的に形成された開口電極とし、 該開口部に： p型コ ンタク ト層 7の表面が露出するようにした。 該開口部の寸法は、 正方形の一辺を 8 / mとし、 隣り合う開口部間の間隔 （電極部分の幅） は、 縦横ともに 2 // mと した。 p側ォーミック電極 P 2 1のパターユングには、 通常のリフトオフ法を用 いた。 即ち、 p型コンタクト層 7の表面上に、 フォトリソグラフィ技法を用いて 所定の形状にパターユングしたレジストマスクを形成し、 その上から上記積層構 造の電極膜を形成した後、 該レジストマスクをリフトオフすることにより、 該レ ジストマスク上に堆積された電極膜を除去した。 その後、 RTA装置を用いて p 側ォーミック電極 P 2 1の熱処理を行った。 この熱処理の条件は、 窒素雰囲気中、 5 0 0°C、 1分間とした。
(n側電極の形成）
次に、 p側ォーミック電極 P 2 1を形成した; p型コンタクト層 7の上に所定形 状のレジストマスクを形成し、 塩素ガスを用いた R I E (反応性イオンエツチン グ） により p型コンタク ト層 7の側からエッチングを行うことにより、 図 1に示 すように n型コンタクト層 4の表面を露出させた。 露出後、 n型コンタク ト層 4 の表面に、 R Fスパッタ法を用いて、 膜厚 1 0 0 11111の丁 i W合金層、 膜厚 1 0 O nmの Au層、 膜厚 8 0 nmの P t層、 膜厚 8 011111の 1層、 膜厚 8 0 nm の P t層、 膜厚 8 0 nmの Au層、 膜厚 8 0 nmの P t層、 膜厚 8 0 nmの Au 層をこの順に積層してなる n側電極 P 1を形成した。 RFスパッタ法による T i w合金層の形成は、 ターゲットに T i—Wターゲット （三菱マテリアル株式会社 製、 品名： 4N W— 1 0 w t %T i ターゲット） 、 スパッタガスに A r (アル ゴン） を用い、 R F電力 ： 200W、 スパッタガス圧： 1. 0 X 1 0— と いう条件で行った。 この T i 一 Wターゲットは、 T iの含有量が 1 0. 1 6 w t% (吸光光度法による分析値） 、 不純物として含まれる F e (鉄） の含有量は 1 5 p pm (I C Pによる分析値） であった。 n側電極 P 1のパターユングは、 p側ォーミック電極 P 2 1のパターエングと同様に、 リフトオフ法を用いて行つ た。
( 側ボンディング電極の形成）
次に、 p側ォーミック電極 P 21の上に、 電子ビーム蒸着法を用いて、 膜厚 2 0 nmの T i、 膜厚 600 nmの Auをこの順に積層してなる p側ボンディング 電極 P 22を形成した。 続いて、 プラズマ CVD法を用いて、 S i〇2からなる 膜厚 300 nmのパッシベーシヨン膜 （図示せず） を、 n側電極 P 1および p側 ボンディング電極 P 22を形成した部分を除いて、 ウェハの表面を覆うように形 成した。 その後、 RTA装置を用いて、 n側電極 P 1および p側ボンディング電 極 P 22の熱処理を行った。 この熱処理の条件は、 窒素雰囲気中、 500°C、 1 分間とした。 このようにして、 ウェハ上に形成された 350 μ m角の発光ダイォ ード素子 （実施例 1) を得た。
(評価)
上記手順により作製した発光ダイオード素子について、 素子分離 （チップへの 切り出し） を行わないで、 ウェハ上に形成された状態のままで評価を行った。 図
2に示すのは、 n側電極 P 1の表面の微分干渉顕微鏡による観察像である。 図 2 に示すように、 n側電極 P 1の表面は平坦であり、 荒れは見られない。 電極中央 部に斜めの線条が複数見られるが、 これは電気特性評価の過程で、 オートプロ一 バの探針が接触したときに生じた傷であり、 表面荒れではない。 素子に順方向電 流 2 OmAを流したときの V f (順方向電圧） を、 オートプローバを用いて測定 したところ、 3. 4Vであった。 この値は、 発光波長 400 nmの発光ダイォー ドの V f として標準的な値であり、 このことから、 n側電極 P 1と n型コンタク ト層 4との接触抵抗は、 実用上問題がない程度に低くなっていることが分かる。 これは、 n側電極 P 1と n型コンタク ト層 4との間に、 良好なォーミック接触が 形成されているということである。 図 3に示すのは、 ォージェ電子分光法 （A E S ) を用いて行った n側電極 P 1の深さ方向の組成分析の結果である。 図 3より、 n側電極 P 1は、 T i W合金層の部分で n型コンタク ト層 4と接していることカ 分かる。 また、 この T i W合金層における T i と Wの組成比は、 厚さ方向に略一 定であることが分かる。
比較のために、 n側電極を、 電子ビーム蒸着法で形成した膜厚 6 0 0 n mの A 1層としたことを除き、 前記素子 （実施例 1 ) と同じ構成を有する発光ダイォー ド素子 （比較例 1 ) を、 前記素子と同じ方法により作製した。 この比較例 1の素 子を評価したところ、 オートプローバを用いて測定した V f は実施例 1の素子と 同程度の値となったものの、 n側電極の表面には著しい荒れが発生していた。 <実験例 2 (実施例 2、 比較例 2 ) >
MO V P E法を用いて、 直径 2インチのサファイア基板上に低温 G a Nバッフ ァ層を介して S i ドープ G a N層を成長した実験用ウェハを作製し、 その上に、 次の電極 A、 電極 Bの二種類の電極を形成し、 評価した。
電極 A：膜厚 1 0 0 n mの T i W合金層と膜厚 1 0 0 n mの A u層をこの順に積 層し、 5 0 0 °C、 1分間の熱処理を行うことにより形成した （実施例 2 ) 。
電極 B ：膜厚 1 0 0 n mの A 1層、 膜厚 1 0 0 n mの T i W合金層、 膜厚 1 0 0 n mの A u層をこの順に積層し、 4 0 0 °C、 1分間の熱処理を行うことにより形 成した （比較例 2 ) 。
なお、 電極 A、 電極 Bに含まれる各金属層の形成には R Fスパッタ法を用いた。 また、 電極 A、 電極 Bに含まれる T i W合金層の製膜条件は、 実験例 1で用いた
T i W合金層の製膜条件と同じとした。 電極のパターニングは、 フォトリソダラ フィとリフトオフ法により行った。 なお、 フォトリソグラフィには、 実験例 1に おいて n側電極 P 1のパターユングを行うのに使用したフォトマスクを用いた。 図 4に、 電極 Aの表面の微分干渉顕微鏡による観察像を示す。 また、 図 5に、 電極 Bの表面の微分干渉顕微鏡による観察像を示す。 図 4に示すように、 S i ド ープ G a N層の上にまず T i W合金層を形成し、 その上に Au層を積層した電極 Aの表面は、 熱処理温度が 500°Cであるが、 平坦であり、 荒れは見られない。 電極 Aの表面の算術平均粗さ R aを測定したところ、 0. 014 /imであった。 電極形成の下地面である S i ドープ G a N層の表面の R aが 0. 004 μ mであ つたことから、 電極 Aの表面の R aは、 下地面の R aの 4倍以下である。 これに 対して、 図 5に示すように、 A 1層を形成してから、 その上に T iW層と Au層 を積層した電極 Bの表面は、 熱処理温度が 400°Cであるが、 著しく荒れている。 電極 Bの表面の算術平均粗さ R aを測定すると、 0. であった。 これは、 下地面である S i ドープ G a N層の表面の R aの約 1 8倍である。
図 6には、 オージュ電子分光法を用いて行った、 電極 Bの深さ方向の組成分析 の結果を示す。 図 6に示すように、 電極 Bでは、 T i W合金層の上に形成した A u層の Au力 T i W合金層を超えて A 1層側に拡散しており、 S i ドープ G a N層と接する部分には A 1 と Auの両方が存在している。 また、 A 1もまた T i W合金層を越えて Au層側に拡散している。 この実験例 2から、 S i ドープ G a N層に接する T i W合金層を有する電極 Aは耐熱性が良好であるのに対し、 T i W合金層を有するものの、 その T iW合金層が S i ドープ G a N層に接していな い電極 Bは、 耐熱性が低いことが分る。 また、 電極 Bには、 融点が低く、 かつ G a Nとの熱膨張率差が極めて大きい A 1層が含まれていることも、 電極 Bの耐熱 性が低いものとなっている原因のひとつと考えられる。
ところで、 T i— Wターゲットを用いたスパッタリングにより形成される T i
W合金薄膜に含まれる T iの濃度は、 ターゲットの T i含有量よりも低くなる傾 向があり、 ターゲットの T i含有量の 80%以下となることが知られている （特 開平 5— 2 9 553 1号公報、 USP 5,470, 527) 。 上記実験例 1および実験例 2 では、 T iを 1 Ow t%含む T i— Wターゲットを用いていることから、 これら の実験例で作製したサンプルの n型ォーミック電極に含まれる T i W'合金層の T i濃度は、 8 w t %以下となっているものと考えられる。
<実験例 3 (実施例 3および 4、 比較例 3および 4) >
評価用のサンプルを次のようにして作製した。 まず、 実験例 1と同様にして、 サファイア基板上に、 第 1のバッファ層から p型コンタク ト層までの G a N系半 導体層を順次成長させて、 発光ダイォード構造の G a N系半導体積層体が形成さ れたウェハを作製した。 次に、 p側ォーミック電極の形成を省略して、 n側電極 の形成を行った。 n側電極は、 実験例 1と同様にして、 R I Eで露出させた n型 コンタク ト層 （S iを濃度約 5 X 1 O ^Zcm3となるようにドープした n型 G a N) の表面に形成した。 n側電極は次の 4種類 （サンプル A〜サンプル D) と した。
サンプル A：膜厚 1 00 nmの T i W合金層の上に、 膜厚 1 00 nmの Au層を 積層した （実施例 3) 。
サンプル B ：膜厚 1 00 nmの W層の上に、 膜厚 1 00 nmの Au層を積層した (比較例 3) 。
サンプル C ：膜厚 1 0011111の丁 i層の上に、 膜厚 10011111の 11層を積層し た （比較例 4) 。
サンプル D：膜厚 1 00 nmの T i W合金層の上に、 膜厚 1 00 nmの Au層、 膜厚 80 nmの P t層、 膜厚 80 nmの Au層、 膜厚 80 nmの P t層、 膜厚 8 0 nmの Au層、 膜厚 8011111の？ t層、 膜厚 80 n mの A u層をこの順に積層 した （実施例 4) 。
各サンプルの n側電極に含まれる各金属層の形成には RFスパッタ法を用いた。 また、 サンプル Aおよびサンプル Dに含まれる T i W合金層の製膜条件は、 いず れも、 実験例 1で用いた T i W合金層の製膜条件と同じとした。 ただし、 サンプ ル Aの T i W合金層は、 実験例 1と同じく、 T iを 10 w t %含む T i— Wター ゲットを用いて形成したのに対し、 サンプル Dの T i W合金層は、 丁 1を90 t%含む T i—wターゲットを用いて形成した。 このサンプル Dの T i W合金層 における T i濃度は、 約 7 Ow t °/0以下であると考えられる。 n側電極のパター ニングは、 いずれのサンプルも実験例 1と同様にして行った。 このようにして、 n側電極の形成までを行ったウェハを、 評価用のサンプルとした。
(熱処理前の評価）
各サンプルの n側電極の接触抵抗を、 ウェハ上において隣接する 2つの素子の n側電極間に 2 O mAの電流を流すのに必要な電圧 （以下、 「n— n電圧」 とも いう。 ） により評価した。 電流が n型コンタクト層の内部を流れる際の電圧降下 は無視できる程小さいことから、 n— n電圧は n側電極と n型コンタクト層の間 の接触抵抗を反映したものとなる。 つまり、 n— n電圧が高いサンプル程、 n側 電極と n型コンタク ト層との接触抵抗が大きいといえる。 n側電極がスパッタリ ングにより形成されたままであるときの各サンプルの n— n電圧をォートプロー バを用いて測定したところ、 次のようになった。
サンプル A： 0 . 3 V。
サンプル B : 0 . 7 V。
サンプノレ C ： 0 . 2 V。
サンプル D ： 0 . 3 V。
サンプル Aおよびサンプル Dの 0 . 3 Vという n _ n電圧は、 別途測定した、 実施例 1のサンプルの n— n電圧である 0 . 2 Vと略同等といってよく、 実用上 十分に低い値ということができる。 このことから、 n型 G a N系半導体と T i W 合金層で接する電極は、 形成したままの状態で、 接触抵抗の低いォーミック電極 として使用可能であることが分る。 また、 サンプル Aとサンプル Dの電極の表面 を微分干渉顕微鏡で観察すると、 極めて滑らかであった。
サンプル Aの電極は、 T iを比較的低い濃度 （前述のように、 8 %以下と考え られる。 ） で含む T i W合金層で n型コンタクト層と接しているが、 このような サンプル Aの n— n電圧が、 W層で n型コンタクト層と接する電極を設けたサン プル Bの n— n電圧の半分以下となったことは、 注目すべきことである。 このこ とは、 サンプル Aの電極における T i W合金層の特性が、 T iの性質と Wの性質 を単に平均したものとはなっていないことを示している。 一方、 サンプル Aとサ ンプル Dの n— n電圧が同等であることから、 T i W合金層で n型 G a N系半導 体と接する電極の接触抵抗は、 熱処理をしない状態では、 該 T i W合金層の T i 濃度に殆ど依存しないことが分る。 このことは、 この電極は、 特性が安定した、 製造し易い電極であることを示している。
(熱処理後の評価）
次に、 各サンプルに対して、 窒素ガス雰囲気中、 5 0 0 °C、 1分間の熱処理を 行った。 この熱処理後の各サンプルの n— n電圧は次のようになった。
サンプル A : 0 . 2 V。
サンプル B : 0 . 7 V。
サンプル C ： 2 . 4 V。
サンプル D： 3 . 2 V。
また、 熱処理後の電極表面を観察すると、 サンプル Aおよびサンプル Bの電極 表面は平坦で荒れの無い、 良好な状態であつたが、 サンプル Cおよびサンプル D の電極表面は荒れた状態となっていた。
サンプル Aにおいて、 熱処理による電極表面の荒れが発生せず、 更に、 n— n 電圧が熱処理によって実質的に変わらなかったことから、 T iを 1 0 w t %含む T i— Wターゲットを用いたスパッタリング法により形成された T i W合金層で n型 G a N系半導体と接する電極は、 極めて優れた耐熱性を有することが分る。 また、 この電極は、 スパッタリングにより形成した後、 予め本実験例 3で用いた 条件による熱処理を施したうえで使用してもよいことが分る。 熱処理を施すと電 極の構造が安定化するので、 使用中に素子が高温に曝されたときに、 該電極の特 性が大きく変化するのを防ぐことができる。
一方、 サンプル Dの電極は、 T i含有量が 9 0 w t %のターゲットを用いて形 成した T i W合金層で n型コンタクト層と接するものであるが、 熱処理によって n— n電圧が著しく上昇するとともに、 表面状態も悪化した。 この傾向は、 T i 層で n型コンタクト層と接するサンプル Cの電極と共通していた。 この結果から、
T iを 9 0 ％含む丁 i— Wターゲットを用いたスパッタリング法により形成 した T i W合金層で η型 G a Ν系半導体と接する電極には、 本実験例 3で用いた 熱処理条件は厳しすぎることが分る。
本発明は前記の実施例に限定されるものではなく、 発明の趣旨を逸脱しない範 囲で種々の変形が可能である。 例えば、 図 1に示す G a Ν系半導体素子 1 00に おいて、 p側ボンディング電極 P 22を n側電極 P 1と同じ構成とすることもで き、 その場合、 これらを同一の工程で形成することができるため、 製造工程を簡 略化することができる。 本願は、 日本で出願された特願 2005- 1 1 26 1 0および特願 2006- 3 1 74 1を基礎としており、 参照することによりそれらの内容は本明細書に全 て包含される。

Claims

請求の範囲
1. n型窒化ガリウム系化合物半導体と、 該半導体にォーミック接触する電極と、 を有し、 該電極が該半導体に接する T iW合金層を有する、 半導体素子。
2. 前記 T i W合金層の T i濃度が 70 w t %以下である、 請求の範囲 1に記載 の半導体素子。
3. 前記 T i W合金層の T i濃度が 4 Ow t%以下である、 請求の範囲 2に記載 の半導体素子。
4. 前記 T i W合金層の T i濃度が 8 w t %以下である、 請求の範囲 3に記載の 半導体素子。
5. 前記 T i W合金層の T i濃度が 4 w t %以上である、 請求の範囲 1〜4のい ずれかに記載の半導体素子。
6. 前記 T iW合金層における Wと T iの組成比が該層の厚さ方向に略一定であ る、 請求の範囲 1に記載の半導体素子。
7. 前記 T iW合金層が、 T i含有量 90 w t。/。以下の T i一 Wターゲットを用 いたスパッタリング法により形成されたものである、 請求の範囲 1に記載の半導 体素子。
8. 前記 T iW合金層が、 T iを 10 w t %含む T i— Wターゲットを用いたス パッタリング法により形成されたものである、 請求の範囲 7に記載の半導体素子。
9. 前記電極が熱処理を加えられたものである、 請求の範囲 4または 8に記載の 半導体素子。
10. 前記電極が、 前記 T i W合金層の上に積層された金属層を有する、 請求の 範囲 1〜 9のいずれかに記載の半導体素子。
1 1. 前記金属層が Au層を含む、 請求の範囲 10に記載の半導体素子。
12. 前記金属層が、 前記 T iW合金層の直上に積層された A u層を含む、 請求 の範囲 1 1に記載の半導体素子。
13. 前記金属層が Auの単層からなるか、 または、 最上層として Au層を含む 積層体である、 請求の範囲 1 1に記載の半導体素子。
14. 前記金属層が、 Auと同じ融点または Auよりも高い融点を有する金属の みを含む請求の範囲 1 1に記載の半導体素子。
1 5. 前記金属層が Rhを含まない、 請求の範囲 1 0に記載の半導体素子。
1 6. 前記電極の表面の算術平均粗さ R aが 0. 02 μ m以下である、 請求の範 囲 1〜 1 5のいずれかに記載の半導体素子。
1 7. n型窒化ガリウム系化合物半導体の表面に T i W合金層を電極の一部とし て形成する工程を含む、 半導体素子の製造方法。
1 8. T i— Wターゲットを用いたスパッタリング法によって前記 T i W合金層 を形成する、 請求の範囲 1 7に記載の製造方法。
1 9. 前記 T i W合金層の T i濃度が 70w t%以下である、 請求の範囲 1 8に 記載の製造方法。
20. 前記 T i W合金層を熱処理する工程をさらに有する、 請求の範囲 1 8に記 載の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011505073A (ja) * 2007-11-30 2011-02-17 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス半導体ボディおよびオプトエレクトロニクス半導体ボディの製造方法
JP2011054598A (ja) * 2009-08-31 2011-03-17 Toshiba Corp 半導体発光素子およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026059B1 (ko) 2007-12-21 2011-04-04 삼성엘이디 주식회사 질화물 반도체 발광소자 및 그 제조방법
US8759127B2 (en) * 2011-08-31 2014-06-24 Toshiba Techno Center Inc. Gold micromask for roughening to promote light extraction in an LED
JP5988568B2 (ja) * 2011-11-14 2016-09-07 Ｄｏｗａエレクトロニクス株式会社 半導体発光素子およびその製造方法
JP5982179B2 (ja) * 2012-05-28 2016-08-31 株式会社東芝 半導体発光装置およびその製造方法
ITMI20121909A1 (it) * 2012-11-09 2014-05-10 Industrie De Nora Spa Cella elettrolitica dotata di microelettrodi
KR20140104062A (ko) * 2013-02-15 2014-08-28 삼성전자주식회사 P형 질화물 반도체 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
EP2793265B1 (en) 2013-04-15 2017-06-07 Nexperia B.V. Semiconductor device and manufacturing method
KR101580213B1 (ko) * 2013-04-22 2015-12-24 한국산업기술대학교산학협력단 자외선 발광다이오드 제조 방법 및 자외선 발광다이오드
JP6888224B2 (ja) * 2017-10-16 2021-06-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
CN113219680B (zh) * 2021-05-08 2023-08-15 中国科学院半导体研究所 一种可调延时线芯片及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096061A (ja) * 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004349595A (ja) * 2003-05-26 2004-12-09 Sharp Corp 窒化物半導体レーザ装置およびその製造方法
JP2005051137A (ja) * 2003-07-31 2005-02-24 Nichia Chem Ind Ltd 半導体装置の製造方法及び半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160534A (en) 1990-06-15 1992-11-03 Hitachi Metals Ltd. Titanium-tungsten target material for sputtering and manufacturing method therefor
JPH05295531A (ja) 1992-04-21 1993-11-09 Toshiba Corp Ｔｉ−Ｗ系スパッタリングターゲットおよびその製造方法
EP0952617B1 (en) 1993-04-28 2004-07-28 Nichia Corporation Gallium nitride-based III-V group compound semiconductor device
CN1964093B (zh) * 1997-01-09 2012-06-27 日亚化学工业株式会社 氮化物半导体元器件
CA2258080C (en) * 1997-04-11 2007-06-05 Nichia Chemical Industries, Ltd. Nitride semiconductor growth method, nitride semiconductor substrate, and nitride semiconductor device
JPH118410A (ja) * 1997-06-18 1999-01-12 Nichia Chem Ind Ltd ｎ型窒化物半導体の電極
JP4183299B2 (ja) * 1998-03-25 2008-11-19 株式会社東芝 窒化ガリウム系化合物半導体発光素子
JP4023121B2 (ja) 2001-09-06 2007-12-19 豊田合成株式会社 ｎ型電極、ＩＩＩ族窒化物系化合物半導体素子、ｎ型電極の製造方法、及びＩＩＩ族窒化物系化合物半導体素子の製造方法
JP4507532B2 (ja) * 2002-08-27 2010-07-21 日亜化学工業株式会社 窒化物半導体素子
JP3955549B2 (ja) * 2003-05-12 2007-08-08 アルプス電気株式会社 薄膜磁気ヘッドの電極膜

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004096061A (ja) * 2002-07-11 2004-03-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004349595A (ja) * 2003-05-26 2004-12-09 Sharp Corp 窒化物半導体レーザ装置およびその製造方法
JP2005051137A (ja) * 2003-07-31 2005-02-24 Nichia Chem Ind Ltd 半導体装置の製造方法及び半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1868251A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011505073A (ja) * 2007-11-30 2011-02-17 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス半導体ボディおよびオプトエレクトロニクス半導体ボディの製造方法
JP2011054598A (ja) * 2009-08-31 2011-03-17 Toshiba Corp 半導体発光素子およびその製造方法

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