KR20070114846A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20070114846A
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미츠비시 덴센 고교 가부시키가이샤
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Abstract

본 발명의 목적은 n형 질화 갈륨계 화합물 반도체와, 반도체와 오믹 컨택트하는 신규한 전극을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 반도체 소자는 n형 질화 갈륨계 화합물 반도체와, 그 반도체와 오믹 컨택트를 형성하는 전극을 갖고, 전극은 반도체와 접속되어질 TiW 합금층을 갖는다. 바람직한 실시형태에 따르면, 상기 전극은 컨택트 전극으로서 제공될 수도 있다. 바람직한 실시형태에 따라, 상기 전극은 내열성이 우수하다. 또한, 반도체 소자의 제조 방법을 제공한다.
반도체 소자, 질화 갈륨, TiW 합금, 오믹 컨택트

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING SAME}
기술분야
본 발명은, n형 질화 갈륨계 화합물 반도체와, 그 반도체와 오믹 (ohmic) 컨택트하는 전극을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
배경 기술
질화 갈륨계 화합물 반도체 (이하 "GaN계 반도체"라고도 칭해짐) 는, 화학 식 AlaInbGA1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1) 으로 표현된 3족 질화물로 이루어지는 화합물 반도체이고, GaN, InGaN, AlGaN, AlInGaN, AlN, InN 등과 같은 임의의 조성의 것이 예시된다. 또, 상기 화학식의 화합물 반도체로서, 3족 원소의 일부를 B (붕소), Tl (탈륨) 등으로 치환한 것, 또, N (질소) 의 일부를 P (인), As (비소), Sb (안티몬), Bi (비스무스) 등으로 치환한 것도, GaN계 반도체에 포함된다.
최근, 녹색부터 자외선까지의 파장을 가지고 발광하는 발광 다이오드 (LED), 레이저 다이오드 (LD) 등의 GaN계 반도체 발광 소자가 실용화되어 주목을 끌고 있다. 이 발광 소자는, n형 GaN계 반도체와 p형 GaN계 반도체가 접합하여 형성된 pn 접합 다이오드 구조를 기본 구조로서 가진다. 이 발광 소자의 발광 메커니 즘에 따라, 간단하게 말하면, n형 GaN계 반도체에 주입된 전자와 p형 GaN계 반도체에 주입된 정공이, pn 접합부 또는 그 근방에서 재결합해 에너지를 잃을 때에, 그 에너지에 상당하는 광이 방출된다. 이러한 소자에 있어서, n형 GaN계 반도체와 오믹 컨택트하는 전극 (이하 "n형 오믹 전극" 으로 칭해짐) 이 n형 GaN계 반도체에 효율적으로 전자를 주입하기 위해서 이용된다. LED 에서는, n형 오믹 전극이 컨택트 전극을 겸하는 구성이 보통 이용되고 있다. 컨택트 전극은, 소자와 소자 외부의 전극과의 전기적 접속에 사용되는 본딩 와이어, 솔더 등이 본딩되는 전극이다. 컨택트 전극에는, 본딩 와이어 (예를 들어, Au 와이어) 또는 솔더 (예를 들어, Au-Sn 공정) 와의 양호한 본딩성을 보여주도록 요구된다. 이 본딩성이 나쁘면, 칩을 실장하는 공정에서 불량이 발생하기 쉬워진다.
Al (알루미늄) 의 단층막이나, Ti (티탄) 층상에 Al 층을 적층한 다층막이 n형 오믹 전극으로서 이용되어 왔다 (일본 공개특허공보 평7-45867호, USP5,563,422). 그러나, 이들의 전극이 주로 Al 층으로 만들어졌기 때문에, 이 전극이 낮은 내열성을 보이고, 예를 들어, 열처리를 했을 때에 쉽게 변형되는 문제가 있었다. 이것은, Al 이 낮은 융점을 갖고, Al 의 열팽창률이 GaN계 반도체의 열 팽창률과 비교해 극단적으로 크기 때문에, 열응력이 전극 내부에서 발생하기 쉽다는 사실에 의한다. 또, 이들 전극을 컨택트 전극으로서 이용했을 때에는, 산화막이 Al 의 표면에 형성되고, Au 와이어의 본딩성이나, Au-Sn 공정 솔더에 의한 젖음성을 악화시킨다. 따라서, 칩의 실장 공정에서 수율이 낮아지는 경향이 있었다. 이 문제를 해결하기 위해서, 비교적 높은 융점을 갖는 금속으로 이루 어지는 층에서, Au 층을 Al 층상에 적층한 전극이 제안되었다 (일본 공개특허공보 평7-221103호, USP5,563,422). 그러나, Al 층에서 n형 GaN계 반도체와 접촉하기 때문에, 이 전극도 컨택트 저항을 감소시키기 위해 약 400℃ 의 온도에서 열처리를 요구한다. 열처리는 전극 표면을 거칠게 하고, 본딩 와이어 또는 솔더를 가진 전극의 본딩성을 악화시킨다는 문제가 있다. 또, 열처리 후의 n형 GaN계 반도체와의 컨택트 저항이, 열응력에 의해 Al 및 Au 의 확산 상태에 의해 영향을 받기 때문에, 이 전극은 양호한 재현성을 갖는 동일한 특성의 전극 제조가 어렵다는 문제와 관련된다.
Al 을 이용하지 않는 n형 오믹 전극으로서, 일본 공개특허공보 평11-8410호에는, TiW 합금층, Ge (게르마늄) 층, 및 Rh (로듐) 층을 적층하고, 그 적층체를 열처리하여 얻어진 n형 오믹 전극을 개시한다. n형 GaN계 반도체를 가진 전극에 의해 형성된 양호한 오믹 컨택트의 원리는 불분명하다. 그러나, 양호한 오믹 컨택트가 3개의 금속층의 적층 순서대로 따르지 않고 형성되기 때문에, 3개의 금속층 모두를 포함하는 화학 반응으로부터 생성된 생성물이, 어떤 역할을 하는 것이라고 가정된다. 이것으로부터, 이 전극의 형성시에 3층을 적층하는 조건이나, 그 후의 열처리의 조건을 엄밀하게 제어하지 않으면, 획득된 전극의 특성이 안정되지 않을 것이다고 추측된다. 따라서, 이 전극을 이용한 반도체 소자는 대량생산에는 적합하지 않다고 생각된다.
발명의 개시
본 발명은 이러한 사정의 관점에서 만들어진 것이고, n형 GaN계 반도체와 양 호한 오믹 컨택트를 형성하는 신규한 n형 오믹 전극을 포함하는 반도체 소자를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 컨택트 전극으로서 바람직하게 이용할 수 있는 n형 오믹 전극을 포함하는 반도체 소자를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 내열성이 우수한 n형 오믹 전극을 포함하는 반도체 소자를 제공하는 것을 목적으로 한다. 또, 본 발명은, 상기 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 특징은 이하와 같다.
(1) n형 질화 갈륨계 화합물 반도체와, 그 반도체와 오믹 컨택트하는 전극을 포함하고, 그 전극이 반도체와 접촉하는 TiW 합금층을 갖는, 반도체 소자.
(2) 상기 TiW 합금층은 70wt% 이하의 Ti 농도를 갖는, 상기 (1) 에 기재된, 반도체 소자.
(3) 상기 TiW 합금층은 40wt% 이하의 Ti 농도를 갖는, 상기 (2) 에 기재된, 반도체 소자.
(4) 상기 TiW 합금층은 8wt% 이하의 Ti 농도를 갖는, 상기 (3) 에 기재된, 반도체 소자.
(5) 상기 TiW 합금층은 4wt% 이상의 Ti 농도를 갖는, 상기 (1)~(4) 중 어느 하나에 기재된, 반도체 소자.
(6) 상기 TiW 합금층의 W 와 Ti 의 조성비가 그 TiW 합금층의 두께 방향에서 실질적으로 일정한 상기 (1) 에 기재된, 반도체 소자.
(7) 상기 TiW 합금층은 90wt% 이하의 Ti 함유량을 가진 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성되는, 상기 (1) 에 기재된, 반도체 소자.
(8) 상기 TiW 합금층은 10wt% 의 Ti 함유량을 가진 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성되는, 상기 (7) 에 기재된, 반도체 소자.
(9) 상기 전극이 열처리되는, 상기 (4) 또는 (8) 에 기재된, 반도체 소자.
(10) 상기 전극이 상기 TiW 합금층상에 적층된 금속층을 갖는, 상기 (1)~(9) 중 어느 하나에 기재된, 반도체 소자.
(11) 상기 금속층이 Au 층을 포함하는, 상기 (10) 에 기재된, 반도체 소자.
(12) 상기 금속층이, 상기 TiW 합금층의 직상에 적층된 Au 층을 포함하는, 상기 (11) 에 기재된, 반도체 소자.
(13) 상기 금속층이 Au 단층, 또는 최상부층으로서 Au 층을 갖는 적층체로 이루어지는, 상기 (11) 에 기재된, 반도체 소자.
(14) 상기 금속층이, Au 와 동일한 융점을 갖는 금속, 또는 Au 보다 더 높은 융점을 갖는 금속만을 포함하는, 상기 (11) 에 기재된, 반도체 소자.
(15) 상기 금속층이, Rh 를 갖지 않은, 상기 (10) 에 기재된, 반도체 소자.
(16) 상기 전극의 표면은 0.02㎛ 이하의 산술 평균 거칠기 (Ra) 를 갖는, 상기 (1)~(15) 중 어느 하나에 기재된, 반도체 소자.
(17) n형 질화 갈륨계 화합물 반도체의 표면상에 전극의 일부로서 TiW 합금층을 형성하는 단계를 포함하는, 반도체 소자의 제조 방법.
(18) 상기 TiW 합금층이 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성되는, 상기 (17) 에 기재된, 반도체 소자의 제조 방법.
(19) 상기 TiW 합금층은 70wt% 이하의 Ti 농도를 갖는, 상기 (18) 에 기재된, 반도체 소자의 제조 방법.
(20) 상기 TiW 합금층을 열처리하는 단계를 더 포함하는, 상기 (18) 에 기재된, 반도체 소자의 제조 방법.
본 발명에서, TiW 합금은, 실질적으로 Ti 와 W (텅스텐) 만으로 이루어진다. 본 발명에 따르면, n형 GaN계 반도체와 양호한 오믹 컨택트을 형성하는 n형 오믹 전극을 포함하는 반도체 소자를 얻을 수 있다. 본 발명의 바람직한 실시 형태에 따르면, 컨택트 전극으로 바람직하게 이용될 수 있는 n형 오믹 전극을 포함하는 반도체 소자를 얻을 수 있다. 또, 본 발명의 바람직한 실시 형태에 따르면, 내열성이 뛰어난 n형 오믹 전극을 포함하는 반도체 소자를 얻을 수 있다.
도면의 간단한 설명
도 1은, 본 발명의 실시 형태의 질화 갈륨계 화합물 반도체 소자의 구조의 개략도이다. 도 1(a) 는 상면도, 도 1(b) 는 도 1(a) 의 X-Y 선을 따른 단면도이다.
도 2는, 미분 간섭 현미경에 의한 전극 표면의 관찰 이미지를 도시한다.
도 3은, Auger 전자 분광법에 의한 전극의 깊이 방향에서의 조성 분석 결과를 도시한다.
도 4는, 미분 간섭 현미경에 의한 전극 표면의 관찰 이미지를 도시한다.
도 5는, 미분 간섭 현미경에 의한 전극 표면의 관찰 이미지를 도시한다.
도 6은, Auger 전자 분광법에 의한 전극의 깊이 방향에서의 조성 분석 결과 를 도시한다.
도 1에 있어서의 부호는 다음을 의미한다.
1 기판, 2 제 1 버퍼층, 3 제 2 버퍼층, 4 n형 컨택트층, 5 활성층, 6 p형 클래드층, 7 p형 컨택트층, P1 n측 전극, P2 p측 전극, P21 p측 오믹 전극, P22 p측 본딩 전극, 100 반도체 소자
발명을 실시하기 위한 최선의 형태
본 발명은, n형 GaN계 반도체와, 그 반도체와 오믹 컨택트를 형성하는 전극, 즉, n형 오믹 전극을 포함하는 임의의 소자에 적용할 수 있다. 본 발명의 반도체 소자는, GaN계 반도체 이외의 반도체로 이루어지는 부분을 포함할 수도 있다. 본 발명의 반도체 소자는, 전형적으로는 발광 소자이다. 또한, 예를 들어, 수광 소자, 또는 트랜지스터 등의 전자 소자일 수도 있다.
본 발명의 반도체 소자에서, n형 오믹 전극이 형성되는 n형 GaN계 반도체가 임의의 조성을 가질 수도 있다. n형 GaN계 반도체는 n형 도전성을 보여주는 한, 불순물로 도핑되지 않을 수도 있고, 또는 도핑될 수도 있다. 바람직하게는, TiW 합금층과 접촉되어질 n형 GaN계 반도체는, AlxGa1 - xN (0≤x≤0.2) 이다. 또한, TiW 합금층과 접촉되어질 n형 GaN계 반도체는, 그 캐리어 농도가 1×1O18/㎤ ~ 1×1O20/㎤ 인 것이 바람직하고, 5×1O18/㎤ ~ 5×1O19/㎤ 인 것이 보다 바람직하다. 특히, n형 불순물의 도핑에 의해 상기 바람직한 농도 범위로 제어된 캐리어 농도를 갖는 n형 GaN계 반도체가 바람직하다. n형 불순물의 종류는 제한되 지 않고, Si, Ge 등과 같은 GaN계 반도체에 적용 가능한 임의의 공지된 n형 불순물을 이용할 수 있다. 본 발명의 반도체 소자에서, n형 오믹 전극이 형성되는 n형 GaN계 반도체는, MOVPE법 (유기 금속 기상 에피택시법), HVPE법 (하이드리드 기상 에피택시법), MBE법 (분자 빔 에피택시법) 등의 기상법에 의해 형성될 수도 있고, 또는 고압법, 액상법 등에 의해 형성될 수도 있다. n형 GaN계 반도체는, 기판상에 박막으로서 성장될 수도 있고, 기판일 수도 있다.
본 발명의 반도체 소자에서, n형 오믹 전극이 컨택트 전극으로서 동작할 수도 있다. 선택적으로, 반도체 소자는 n형 오믹 전극과는 별도로, 그 n형 오믹 전극과 전기적으로 접속된 하나 또는 복수의 컨택트 전극을 가질 수도 있다. n형 오믹 전극이 컨택트 전극으로서 동작하는 경우, 더 높은 표면 평탄성을 갖는 전극은, 그 전극과 본딩 배선 또는 솔더와의 더 나은 본딩 상태를 보여주고, 자동기계를 이용하는 본딩 프로세스에서 수율을 향상시킨다. 구체적으로는, 컨택트 전극으로서 동작하는 n형 오믹 전극의 표면의 산술 평균 거칠기 (Ra) 는 0.02㎛ 이하인 것이 바람직하다.
본 발명의 반도체 소자에 대해, n형 오믹 전극에 포함되는 TiW 합금층의 형성 방법은 제한적이지 않고, 종래 공지된 TiW 합금 박막의 형성 방법을 적절하게 이용할 수 있다. 바람직하게는, TiW 합금층은, Ti-W 타겟을 이용한 스퍼터링법에 의해 형성될 수 있다. Ti-W 타겟의 상세사항은, 일본 공개특허공보 평5-295531호 (USP5,470,527), 일본 공개특허공보 평4-193947호, 일본 공개특허공보 평4-293770호 (USP5,160,534) 및 다른 공지된 문헌으로부터 이해될 수 있다. Ti- W 타겟을 이용해 형성된 TiW 합금층은, Ti, 및 W 이외에, 타겟에 불가피하게 포함된 불순물을 포함할 수도 있다. TiW 합금층은 개시 물질로부터 제거하는 것이 곤란한 불순물을 포함하는 것이 허용가능하다. 본 발명의 반도체 소자에서, n형 오믹 전극에 포함되는 TiW 합금층의 막두께는, 예를 들어 O.O1㎛~1㎛ 이고, 바람직하게는 0.05㎛~0.5㎛ 이다. 그 TiW 합금층의 Ti 농도는 특별히 제한되지 않는다. 그러나, 스퍼터링법에 의해 형성하는 경우에, Ti-W 타겟내의 Ti 성분의 함유량이 5wt% 미만이면, 형성되어질 TiW 합금 박막과 기판과의 밀착성이 나빠지고, 이 박막이 쉽게 박리된다고 한다 (USP5,470,527). Ti-W 타겟의 Ti 함유량이 5wt% 미만일 때, 형성되어질 TiW 합금층의 Ti 농도는 4wt% 미만이고, 따라서, TiW 합금층의 Ti 농도는 4wt% 이상으로 하는 것이 바람직하다. 이하의 실험예에서 보여진 바와 같이, n형 오믹 전극의 내열성은, 그 전극에서 TiW 합금층이 더 낮은 Ti 농도를 가질 때 양호해진다. 따라서, TiW 합금층의 Ti 농도는, 바람직하게는 40wt% 이하이며, 보다 바람직하게는 20wt% 이하이며, 더욱 바람직하게는 8wt% 이하이다.
TiW 합금층에서, W 와 Ti 의 조성비가 그 층의 두께 방향으로 실질적으로 일정한 것이 바람직하다. W 와 Ti 의 조성비가 일정할 때, 농도 변화가 없기 때문에 W 원자 또는 Ti 원자의 확산이 생기지 않는다. 따라서, 반도체 소자가 고온 환경에 놓여졌을 때, n형 오믹 전극의 특성 변동이 억제된다.
본 발명의 반도체 소자에서, n형 오믹 전극은, n형 GaN계 반도체와 접촉하는 TiW 합금층과 그 위에 적층된 금속층으로 이루어진 적층체일 수 있다. 이 금속 층은, 임의의 금속 재료 (단일 금속 또는 합금일 수 있음) 로부터 형성될 수 있다. 또한, 이 금속층은 단일층일 수도 있고, 또는 적층 구조를 질 수도 있다. 전극의 저항을 낮게 하려면, 이 금속층을, Ag, Cu, Au, Al 등과 같은 도전성 높은 금속으로 형성하는 것이 바람직하다. n형 오믹 전극을 이러한 적층체로 형성할 때, TiW 합금층에 인가된 열응력을 감소시키기 위해, 그 금속층을, Au 층, 또는 Au 층 및 다른 금속층으로 이루어지는 적층체로 형성하는 것이 바람직하다. 이것은, Au 가 소프트하고, 변형하기 쉬운 금속이기 때문이다. TiW 합금층에 인가된 열응력을 감소시킴으로써, n형 오믹 전극의 변형이나 박리, n형 오믹 전극과 n형 GaN계 반도체 사이의 접촉 불안정화 등의 문제의 발생을 방지할 수 있다. 이 효과는, 특히, Au 층을 TiW 합금층의 바로 윗쪽에 적층했을 때 특히 현저하게 되는 것이라고 생각된다. n형 오믹 전극이 상기 적층체인 경우, 적층체의 표면에 노출된 층, 즉, TiW 합금층상에 적층된 금속층의 최상층을, Au 나 백금족 원소 등의 화학적으로 안정적인 금속으로 형성하면, n형 오믹 전극의 내부식성이 향상한다. n형 오믹 전극이 컨택트 전극을 겸용하는 경우에는, 그 최상층이 Au 층인 것이 바람직하다. n형 오믹 전극이 상기 적층체인 경우에, TiW 합금층상에 적층되어질 금속층이 Al 층을 포함하면, 그 전극은 낮아진 내열성을 보여준다. 따라서, 내열성의 측면으로부터, 이 금속층은 Al 을 포함하지 않는 것이 바람직하다. Au 층을 포함한 금속층이 TiW 합금층상에 적층되는 경우에, 내열성을 고려하면, 이 금속층을 Au 와 같은 융점 또는 Au 보다 높은 융점을 갖는 금속만으로 형성하는 것이 바람직하다.
본 발명의 반도체 소자에서 n형 오믹 전극과 n형 GaN계 반도체 사이의 오믹 컨택트는, 일본 공개특허공보 평11-8410호에 개시된 전극과는 달리, Rh 를 포함하는 화학 반응의 생성물의 작용에 의해 형성되지 않는다. 따라서, 본 발명의 반도체 소자에서 n형 오믹 전극이 상기의 적층체인 경우, TiW 합금층상에 적층되어질 금속층은 Rh 를 포함하지 않을 수도 있다.
본 발명의 반도체 소자에서는, n형 오믹 전극의 열처리를 생략할 수 있다. 이것은, TiW 합금층에서 n형 GaN계 반도체와 접촉할 n형 오믹 전극이, 열처리 없이도, 실용적으로 문제가 없는 정도의 낮은 컨택트 저항을 보여주기 때문이다. n형 오믹 전극의 열처리를 생략할 경우, 제조에 필요한 시간을 단축할 수 있고, 반도체 소자의 제조 공정 설계의 자유도를 증가시킨다는 이점이 있다. 또한, 열처리를 생략하면, 열처리에 의한 전극 표면의 거칠기 문제가 자체적으로 해결된다. 따라서, 이 n형 오믹 전극은, 컨택트 전극으로서 동작하는 전극에 적절하다.
한편, 본 발명의 반도체 소자에서, n형 오믹 전극의 열처리는 옵션적으로 실행될 수 있다. 이 열처리의 온도 및 시간은, 전극의 내열성에 따라, 소망하는 특성이 없어지지 않는 한 적절하게 설정될 수 있다. 열처리를 위한 분위기 가스로서, 질소 가스, 희가스 등의 불활성 가스를 이용하는 것이 바람직하다. n형 오믹 전극이 상기 적층체인 경우, 적층체의 형성을 완료한 후에 열처리를 실시할 수도 있다. 선택적으로, 예를 들면, TiW 합금층을 형성했을 때 열처리를 실시할 수도 있고, 그 후, 금속층을 TiW 합금층상에 적층할 수도 있다. 열처리가 n형 오믹 전극에 인가될 때, TiW 합금층 내부로 n형 GaN계 반도체 성분의 확산, 또 는, n형 GaN계 반도체의 내부로 TiW 합금의 성분이 확산을 일으킬 수도 있다. 그러나, 본 발명의 효과가 손상되지 않는 한, 이러한 확산은 허용가능하다.
실시예
이하, 본 발명은 실시예를 참고하여 다음에서 보다 자세하게 설명되지만, 이 실시예들은 제한적으로 해석되지 않는다.
<실험예 1 (실시예 1, 비교예 1)>
도 1에 도시된 구조를 갖는 GaN계 반도체 소자가 준비되었고, 평가되었다. 도 1에 도시된 GaN계 반도체 소자 (100) 는 발광 다이오드이고, 제 1 버퍼층 (2), 제 2 버퍼층 (3), n형 컨택트층 (4), 활성층 (5), p형 클래드층 (6), 및 p형 컨택트층 (7) 이, 이 순서대로 기판 (1) 상에 적층된 구조를 갖는다. n형 컨택트층 (4) 상에는, n형 컨택트층 (4) 과 오믹 컨택트하는 n측 전극 (P1) 을 형성한다. p형 컨택트층 (7) 상에는, p형 컨택트층 (7) 과 오믹 컨택트하는 p측 전극 (P2) 을 형성한다. p측 전극 (P2) 은, p형 컨택트층 (7) 의 표면 전체에 형성된 p측 오믹 전극 (P21) 과, p측 오믹 전극 (P21) 에 전기적으로 접속된 p측 본딩 전극 (P22) 으로 구성된다. GaN계 반도체 소자 (100) 는, 다음과 같이 제작되었다.
(결정 성장)
사파이어 기판 (1; 직경 2 인치) 이 MOVPE 성장로 내에 세팅되고, 수소 가스를 흘리면서, 기판 온도를 1100℃ 까지 상승시켜, 기판 (1) 의 표면을 세정했다. 그 후, 기판 온도를 500℃ 까지 낮추고, 캐리어 가스로서 수소 가스, 개시 물질 가스로서 암모니아와 TMG (트리메틸갈륨) 을 이용해 기판 (1) 상에 GaN 으로 이루어진 제 1 버퍼층 (2) 을, 약 30 nm 의 막두께로 성장시켰다. 그 후, TMG 의 공급을 정지해, 기판 온도를 1000℃ 까지 상승시켰다. 개시 물질 가스로서 TMG 과 암모니아를 이용해 도핑되지 않은 GaN 로 이루어진 제 2 버퍼층 (3) 을, 2㎛ 의 막두께로 성장시켰다. 그 후, 실란 가스를 추가로 공급함으로써, 농도 약 5×1018/㎤ 를 얻도록 Si (규소) 로 도핑된 GaN 로 이루어진 n형 컨택트층 (4) 을, 3㎛ 의 막두께로 성장시켰다. 그 후, TMG 및 실란 가스의 공급을 정지해, 기판 온도를 800℃ 까지 낮춘 후, TMG, TMI (트리메틸인듐), 실란 가스, 및 암모니아를 이용해, InxGa1 - xN 로 이루어지는 장벽층과 InyGa1 - yN(y>X) 로 이루어지는 우물층을 교대로 성장시켜, 양단에서 장벽층을 갖는 다중 양자 우물 구조의 활성층 (5) 을 형성했다. 장벽층의 막두께는 10㎚ 로 설정되었고, 우물층의 막두께는 2㎚ 로 설정되었다. 또한, 우물층의 In 조성 (y) 은, 400㎚ 의 발광 파장을 얻도록 조절되었다. 그 후, TMG, TMI, 및 실란 가스의 공급을 정지해, 기판 온도를 다시 1000℃ 로 상승시킨 후, TMG, TMA (트리메틸알루미늄), 암모니아, (EtCp)2Mg (비스에틸시클로펜타디에닐마그네슘) 을 이용해, 농도 약 5×1019/㎤ 인 Mg (마그네슘) 으로 도핑된 Al0 .1Ga0 .9N 로 이루어진 p형 클래드층 (6) 을 30㎚ 의 막두께로 성장시켰다. 그 후, TMA 의 공급을 정지하고, 농도 약 8×1019/㎤ 인 Mg 로 도핑된 GaN 로 이루어지는 p형 컨택트층 (7) 을 120㎚ 의 막두께로 성장시켰다. p형 컨택트층 (7) 의 성장 종료 후, 기판 가열을 정지시키고, 암모니아 이외의 개시 물질의 공급을 정지하고, 기판 온도를 실온까지 낮추었다. 그 후, Mg 도핑된 p형 클래드층 (6) 및 Mg 도핑된 p형 컨택트층 (7) 에서 Mg 를 활성화시키기 위해, 열처리를 RTA 장치 (래피드 서멀 어닐링 장치) 에서, 질소 분위기 중, 900℃, 1 분간 실시했다.
(p측 오믹 전극의 형성)
다음으로, 웨이퍼 최상층인 p형 컨택트층 (7) 의 표면에, 전자빔 증착법을 이용해, Pd 층 (막두께 30㎚), Au 층 (막두께 100㎚), 및 Ni 층 (막두께 10㎚) 을 이 순서대로 적층하여, p측 오믹 전극 (P21) 을 형성했다. 도 1(a) 에 도시된 바와 같이, p측 오믹 전극 (P21) 은 상면측에서 볼 때 직교 격자 매시 패턴을 가졌다. 즉, 이것은, 전극막을 관통하는 정방형 개구부가, 전극막의 종횡에 규칙적으로 다수개 배치된 개구 전극이었고, p형 컨택트층 (7) 의 표면이 개구부를 통해 노출되었다. 그 개구부의 치수는, 정방형의 한 변을 8㎛ 로 하였고, 서로 이웃하는 개구부간의 간격 (전극 부분의 폭) 은, 종횡 모두 2㎛ 로 했다. p측 오믹 전극 (P21) 은, 통상의 리프트오프법에 의해 패터닝되었다. 즉, p형 컨택트층 (7) 의 표면상에, 포토리소그래피 기법에 의해 소정의 형상으로 패터닝된 레지스트 마스크를 형성하고, 상기 적층 구조를 갖는 전극막을 형성하고, 그 레지스트 마스크를 리프트오프함으로써, 그 레지스트 마스크상에 증착된 전극막을 제거했다. RTA 장치를 이용해, p측 오믹 전극 (P21) 을 열처리했다. 그 후, 이 열처리의 조건은, 질소 분위기중, 500℃, 1분간으로 했다.
(n측 전극의 형성)
다음으로, 소정 형상의 레지스트 마스크가 p측 오믹 전극 (P21) 을 형성한 p형 컨택트층 (7) 상에 형성되었다. 염소 가스를 이용한 RIE (반응성 이온 에칭) 에 의해, 층이 p형 컨택트층 (7) 측으로부터 에칭되어, 도 1에 도시된 바와 같이 n형 컨택트층 (4) 의 표면을 노출시켰다. 노출 후, RF 스퍼터링법을 이용해, TiW 합금층 (막두께 100 nm), Au 층 (막두께 100 nm), Pt 층 (막두께 80 nm), Au 층 (막두께 80 nm), Pt 층 (막두께 80 nm), Au 층 (막두께 80 nm), Pt 층 (막두께 80 nm), 및 Au 층 (막두께 80 nm) 을 이 순서대로 n형 컨택트층 (4) 의 표면에 적층하여 n측 전극 (P1) 을 형성했다. RF 스퍼터링법에 의해 TiW 합금층의 형성에 대해, 타겟으로서 Ti-W 타겟 (미쓰비시 머티리얼 주식회사에 의해 제조된, 품명: 4N W-10wt% Ti 타겟) 을 사용했고, 스퍼터링 가스로서 Ar (아르곤) 을 사용했고, RF 전력 : 200W, 스퍼터링 가스압 : 1.0×10-1 Pa 의 조건들을 이용했다. 이 Ti-W 타겟은, Ti 의 함유량이 10.16wt% (흡광 광도법에 따르는 분석치), 불순물로서 Fe (철) 의 함유량이 15ppm (ICP에 의한 분석치) 을 가졌다. n측 전극 (P1) 은 p측 오믹 전극 (P21) 의 패터닝과 마찬가지로, 리프트오프법에 의해 패터닝되었다.
(p측 본딩 전극의 형성)
다음으로, p측 오믹 전극 (P21) 상에, 전자빔 증착법을 이용하여, 막두께 20 ㎚ 의 Ti, 막두께 600㎚ 의 Au 를 이 순서대로 적층하여 p측 본딩 전극 (P22) 을 형성했다. 그 후, 플라즈마 CVD 법을 이용하여, SiO2 로 이루어진 패시베이션막 (미도시, 막두께 300㎚) 을, n측 전극 (P1) 과 p측 본딩 전극 (P22) 을 형성한 부분을 제외한 웨이퍼의 표면을 커버하도록 형성했다. 그 후, RTA 장치를 이용해, n측 전극 (P1) 과 p측 본딩 전극 (P22) 을 열처리했다. 이 열처리의 조건은, 질소 분위기중에서 500℃, 1분간이었다. 이런 식으로, 350㎛ 의 사각 발광 다이오드 소자 (실시예 1) 를 웨이퍼상에 형성했다.
(평가)
상기 단계에 의해 제작된 발광 다이오드 소자는, 소자 분리 (칩으로 다이싱) 없이, 웨이퍼상에 형성된 상태인 채로 평가되었다. 도 2는, 미분 간섭 현미경에 의해 n측 전극 (P1) 의 표면의 관찰 이미지를 도시한다. 도 2에 도시된 바와 같이, n측 전극 (P1) 의 표면은 평탄하고, 거칠기를 볼 수 없다. 복수의 비스듬한 선이 전극 중앙부에서 보여지지만, 이 선들은 전기 특성 평가 과정에서, 오토 프로버의 프로브와 접촉했을 때에 생긴 스크래치였고, 표면 거침을 보이지 않는다. 소자에서 순방향 전류 20㎃ 를 흘렸을 때의 Vf (순방향 전압) 를, 오토 프로버로 측정해, 3.4V 임을 알았다. 이 값은, 400㎚ 의 발광 파장을 갖는 발광 다이오드의 Vf 로서 표준적인 값이다. 이것으로부터, n측 전극 (P1) 과 n형 컨택트층 (4) 의 컨택트 저항이, 실제적인 문제가 없을 정도로 충분히 낮다는 것이 이해되었다. 이것은, n측 전극 (P1) 과 n형 컨택트층 (4) 사이에, 양호한 오믹 컨택트가 형성되었다는 것을 의미한다. 도 3에 나타내는 것은, Auger 전자 분 광법 (AES) 을 이용해 얻어진 n측 전극 (P1) 의 깊이 방향에서 조성 분석의 결과이다. 도 3으로부터, n측 전극 (P1) 은, TiW 합금층에서 n형 컨택트층 (4) 과 접촉한다는 것을 이해한다. 또, 이 TiW 합금층에서의 Ti 와 W 의 조성비는, 두께 방향으로 대략 일정하는 것을 이해한다.
비교를 위해, n측 전극을, 전자빔 증착법에 의해 형성된 Al 층 (막두께 600㎚) 으로 한 것을 제외하고, 상기 소자 (실시예 1) 와 같은 구성을 갖는 발광 다이오드 소자 (비교예 1) 를, 상기 소자와 같은 방법에 의해 제작했다. 이 비교예 1의 소자를 평가한 결과, 오토 프로버로 측정된 Vf 는 실시예 1의 소자와 동일한 레벨이었지만, n측 전극의 표면은 현저하게 거칠었다.
<실험예 2 (실시예 2, 비교예 2)>
MOVPE법에 의해, 저온에서 GaN 버퍼층을 통해 사파이어 기판 (직경 2 인치) 상에 Si 도핑된 GaN 층을 성장시킨 실험용 웨이퍼를 제작했다. 그 위에, 다음의 전극 A 와 전극 B 의 2 종류의 전극을 형성해, 평가했다.
전극 A: TiW 합금층 (막두께 100㎚) 과 Au 층 (막두께 100㎚) 을 이 순서대로 적층하고, 500℃, 1분간의 열처리를 실시하여 형성했다 (실시예 2).
전극 B: Al 층 (막두께 100㎚), TiW 합금층 (막두께 100㎚), 및 Au 층 (막두께 100㎚) 을 이 순서대로 적층하고, 400℃, 1분간 열처리를 실시하여 형성했다 (비교예 2).
전극 A 와 전극 B 에 포함되는 각 금속층은 RF 스퍼터링법에 의해 형성되었다. 또, 전극 A 와 전극 B 에 포함되는 TiW 합금층의 제막조건은, 실험예 1에 서 사용된 TiW 합금층의 제막조건과 동일했다. 전극은, 포토리소그래피와 리프트오프법에 의해 패터닝되었다. 포토리소그래피에 대해, 실험예 1에서 n측 전극 (P1) 의 패터닝을 실시하는데 사용한 포토마스크를 이용했다.
도 4는, 미분 간섭 현미경에 의한 전극 A 의 표면에서의 관찰 이미지를 나타낸다. 또한, 도 5는, 미분 간섭 현미경에 의한 전극 B 의 표면의 관찰 이미지를 나타낸다. 도 4에 도시된 바와 같이, 우선, Si 도핑된 GaN 층상에 TiW 합금층을 형성하고, 그 위에 Au 적층하여 이루어진 전극 A 의 표면은, 열처리 온도가 500℃ 이었지만, 평탄하고, 거침은 볼 수 없다. 전극 A 의 표면의 산술 평균 거칠기 Ra 를 측정했고, 0.014㎛ 였다. 전극 형성의 베이스면인 Si 도핑된 GaN층 표면의 Ra 가 0.004㎛ 이었기 때문에, 전극 A 의 표면의 Ra 는, 베이스면의 Ra 의 4배 이하이다. 이에 대하여, 도 5에 도시된 바와 같이, Al 층을 형성하고 나서, 그 위에 TiW 층과 Au 층을 적층하여 이루어진 전극 B 의 표면은, 열처리 온도가 400℃ 이었지만, 현저하게 거칠다. 전극 B 의 표면의 산술 평균 거칠기 (Ra) 를 측정하면, 0.07㎛ 였다. 이것은, 베이스면인 Si 도핑된 GaN 층의 표면의 Ra 의 약 18배이다.
도 6은, Auger 전자 분광법을 이용해 얻은, 전극 B 의 깊이 방향에서의 조성 분석의 결과를 보여준다. 도 6에 도시된 바와 같이, 전극 B 에서는, TiW 합금층 상에 형성된 Au 층의 Au 가, TiW 합금층을 넘어 Al 층측으로 확산하고, Si 도핑된 GaN 층과 근접하는 부분에는 Al 와 Au 모두가 존재하고 있다. 또한, Al 은 TiW 합금층을 넘어 Au 층측으로 확산한다. 이 실험예 2로부터, Si 도핑된 GaN 층과 접촉하는 TiW 합금층을 갖는 전극 A 는 내열성이 양호하지만, Si 도핑된 GaN 층과 접촉하지 않는 TiW 합금층을 갖는 전극 B 는 낮은 내열성을 보여준다. 전극 B의 낮은 내열성의 하나의 원인은, 전극 B 에는, 융점이 낮고, 또한 GaN 과의 열팽창률 차이가 매우 큰 Al 층이 있다는 점이 고려된다.
Ti-W 타겟을 이용한 스퍼터링법에 의해 형성된 TiW 합금 박막에 포함되는 Ti의 농도는, Ti-W 타겟의 Ti 함유량보다 낮아지는 경향이 있고, Ti-W 타겟의 Ti 함유량의 80% 이하인 것으로 알려져 있다 (일본 공개특허공보 평5-295531호, USP 5,470,527). 상기 실험예 1 및 실험예 2에서는, Ti 를 10wt% 포함한 Ti-W 타겟을 사용했기 때문에, 이들의 실험예로 제작한 샘플의 n형 오믹 전극에 포함되는 TiW 합금층의 Ti농도는, 8wt% 이하라고 생각된다.
<실험예 3 (실시예 3 및 4, 비교예 3 및 4)>
평가용의 샘플을 다음과 같이 제작했다. 실험예 1 과 동일한 방식으로, 사파이어 기판상에, 제 1 버퍼층으로부터 p형 컨택트층까지의 GaN계 반도체층이 성장되어, 발광 다이오드 구조를 갖는 GaN계 반도체 적층체를 웨이퍼에 제공했다. 다음으로, p측 오믹 전극의 형성을 생략해, n측 전극의 형성을 실시했다. n측 전극은, 실험예 1 과 동일한 방식으로, RIE 에 의해 노출된 n형 컨택트층 (Si 농도 약 5×1018/㎤ 인 Si 도핑된 n형 GaN) 의 표면에 형성했다. n측 전극은 다음의 4 종류 (샘플 A~샘플 D) 로 했다.
샘플 A: TiW 합금층 (막두께 100㎚) 과, 그 위에 적층된 Au 층 (막두께 100 ㎚) 으로 구성된 n측 전극 (실시예 3).
샘플 B: W 층 (막두께 100㎚) 과, 그 위에 적층된 Au 층 (막두께 100㎚) 으로 구성된 n측 전극 (비교예 3).
샘플 C: Ti 층 (막두께 100㎚) 과, 그 위에 적층된 Au 층 (막두께 100㎚) 으로 구성된 n측 전극 (비교예 4).
샘플 D: TiW 합금층 (막두께 100㎚) 과, 그 위에 Au 층 (막두께 100㎚), Pt 층 (막두께 80㎚), Au 층 (막두께 80㎚), Pt 층 (막두께 80㎚), Au 층 (막두께 80㎚), Pt 층 (막두께 80㎚), 및 Au 층 (막두께 80㎚) 을 이 순서대로 적층시켜 구성된 n형 전극 (실시예 4).
각 샘플의 n측 전극에 포함된 각 금속층은 RF 스퍼터링법에 의해 형성되었다. 또, 샘플 A 및 샘플 D 에 포함된 TiW 합금층의 제막조건은, 실험예 1 에서와 같이 TiW 합금층의 제막조건과 동일했다. 그러나, 샘플 A 의 TiW 합금층은, 실험예 1과 같이, Ti 를 10wt% 포함한 Ti-W 타겟을 이용해 형성되었고, 반면, 샘플 D 의 TiW 합금층은, Ti 를 90wt% 포함한 Ti-W 타겟을 이용해 형성되었다. 이 샘플 D 에서 TiW 합금층의 Ti 농도는, 약 70wt% 이하라고 생각된다. n측 전극은, 어느 샘플도 실험예 1 과 동일한 방식으로 패터닝되었다. 이런 식으로, n측 전극의 형성에 이른 웨이퍼를, 평가용의 샘플로서 사용했다.
(열처리전의 평가)
각 샘플의 n측 전극의 컨택트 저항을, 웨이퍼상에서 인접하는 2개 칩의 n측 전극간에 20mA 의 전류를 흘리는데 필요한 전압 (이하, "n-n 전압" 이라고도 칭함) 에 기초하여 평가했다. 전류가 n형 컨택트층의 내부를 흐를 때의 전압 강하는 무시될 정도로 작기 때문에, n-n 전압은 n측 전극과 n형 컨택트층의 사이의 컨택트 저항을 반영한다. 즉, 더 높은 n-n 전압을 가진 샘플이, n측 전극과 n형 컨택트층 사이의 더 높은 컨택트 저항을 갖는다. n측 전극이 스퍼터링법에 의해 형성된 채로 있을 때의 각 샘플의 n-n 전압을 오토 프로버로 측정했다. 그 결과는 다음과 같다.
샘플 A: 0.3V.
샘플 B: 0.7V.
샘플 C: 0.2V.
샘플 D: 0.3V.
샘플 A 와 샘플 D 의 0.3V 인 n-n 전압은, 별도 측정한, 실시예 1의 샘플의 n-n 전압인 0.2V 와 실질적으로 등가이고, 실용적으로 충분히 낮다. 이것으로부터, TiW 합금층에서 n형 GaN계 반도체와 접촉하는 전극은, 형성된 바와 같이 낮은 컨택트 저항을 갖는 오믹 전극으로서 사용될 수 있다고 이해된다. 또, 샘플 A 와 샘플 D 의 전극의 표면을 미분 간섭 현미경으로 관찰하면 매우 매끄러웠다.
샘플 A 의 전극이, 비교적 낮은 농도 (상기 기술한 바와 같이, 8% 이하라고 고려됨) 에서 Ti 를 포함한 TiW 합금층에서 n형 컨택트층과 접촉하고 있지만, 샘플 A 의 n-n 전압이, W 층에서 n형 컨택트층과 접촉하는 전극을 가진 샘플 B 의 n-n 전압의 절반 이하라는 것을 주목해야 할 것이다. 이것은, 샘플 A 의 전극에서의 TiW 합금층의 특성이, Ti 와 W 의 특성들을 단순히 평균한 것이 아니다는 것을 말한다. 또한, 샘플 A 와 샘플 D 의 n-n 전압이 등가이기 때문에, TiW 합금층에서 n형 GaN계 반도체와 접촉하는 전극의 컨택트 저항은, 열처리없이 그 TiW 합금층의 Ti 농도에 거의 의존하지 않는다. 이것은, 이 전극이 안정적인 특성을 갖고, 제조하기 용이하다는 것을 말한다.
(열처리 후의 평가)
다음으로, 각 샘플에 대해서, 질소 가스 분위기중, 500℃, 1분간의 열처리를 실시했다. 이 열처리 후의 각 샘플의 n-n 전압은 다음과 같다.
샘플 A: 0.2V.
샘플 B: 0.7V.
샘플 C: 2.4V.
샘플 D: 3.2V.
또, 열처리 후의 전극 표면을 관찰했다. 샘플 A 와 샘플 B 의 전극 표면은 양호한 상태, 즉, 평탄하고 거침이 없었지만, 샘플 C 와 샘플 D 의 전극 표면은 거칠었다.
샘플 A 에서, 전극 표면이 열처리에 의해 거칠어지지 않고, n-n 전압이 열처리에 의해 실질적으로 변하지 않았기 때문에, Ti 를 10wt% 포함한 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성된 TiW 합금층에서 n형 GaN계 반도체와 접촉하는 전극은, 매우 뛰어난 내열성을 갖는다. 또, 스퍼터링법에 의해 형성된 이 전극은, 실험예 3에서 이용된 조건하에서 열처리 후에 사용되었다. 열처리를 행할 때, 전극의 구조가 안정화된다. 따라서, 사용중에 소자가 고온에 노출되었을 때에, 그 전극의 특성이 크게 변화하는 것을 막을 수 있다.
반대로, 샘플 D 의 전극은, 90wt% 의 Ti 함유량을 갖는 타겟을 이용해 형성된 TiW 합금층에서 n형 컨택트층과 접촉하는 것이지만, 열처리에 의해 n-n 전압이 현저하게 상승하고, 표면도 악화되었다. 이 경향은, Ti 층에서 n형 컨택트층과 접촉하는 샘플 C 의 전극과 공통되었다. 이 결과로부터, Ti 를 90wt% 포함한 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성된 TiW 합금층에서 n형 GaN계 반도체와 접촉되어질 전극에 대해, 본 실험예 3으로 이용한 열처리 조건은 너무 어려운 것을 알 수 있다.
본 발명은 상기의 실시예로 한정되는 것이 아니고, 발명의 취지를 일탈하지 않는 한 여러 가지 방식으로 변형될 수 있다. 예를 들면, 도 1에 도시된 GaN계 반도체 소자 (100) 에서, p측 본딩 전극 (P22) 이 n측 전극 (P1) 과 같은 구성을 가질 수도 있고, 그 경우, 이들을 동일한 단계로 형성할 수 있어서 제조 공정을 간략화할 수 있다.
본 출원은, 일본에서 출원된 일본 특허출원 제2005-112610호, 및 일본 특허출원 제2006-31741호를 기초로 하고, 그들의 내용은 참조로서 본 명세서에 모두 포함한다.

Claims (20)

  1. n형 질화 갈륨계 화합물 반도체와, 상기 반도체와 오믹 컨택트하는 전극을 포함하고,
    상기 전극은 상기 반도체와 접촉하는 TiW 합금층을 갖는, 반도체 소자.
  2. 제 1 항에 있어서,
    상기 TiW 합금층은 70wt% 이하의 Ti 농도를 갖는, 반도체 소자.
  3. 제 2 항에 있어서,
    상기 TiW 합금층은 40wt% 이하의 Ti 농도를 갖는, 반도체 소자.
  4. 제 3 항에 있어서,
    상기 TiW 합금층은 8wt% 이하의 Ti 농도를 갖는, 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 TiW 합금층은 4wt% 이상의 Ti 농도를 갖는, 반도체 소자.
  6. 제 1 항에 있어서,
    상기 TiW 합금층의 W-Ti 조성비가, 상기 TiW 합금층의 두께 방향에서 실질적 으로 일정한, 반도체 소자.
  7. 제 1 항에 있어서,
    상기 TiW 합금층은 90wt% 이하의 Ti 함유량을 가진 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성되는, 반도체 소자.
  8. 제 7 항에 있어서,
    상기 TiW 합금층은 10wt% 의 Ti 함유량을 가진 Ti-W 타겟을 이용한 스퍼터링법에 의해 형성되는, 반도체 소자.
  9. 제 4 항 또는 제 8 항에 있어서,
    상기 전극은 열처리되는, 반도체 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전극은 상기 TiW 합금층상에 적층된 금속층을 갖는, 반도체 소자.
  11. 제 10 항에 있어서,
    상기 금속층은 Au 층을 포함하는, 반도체 소자.
  12. 제 11 항에 있어서,
    상기 금속층은 상기 TiW 합금층의 직상에 적층된 Au 층을 포함하는, 반도체 소자.
  13. 제 11 항에 있어서,
    상기 금속층은 Au 단층, 또는 최상부층으로서 Au 층을 갖는 적층체로 이루어지는, 반도체 소자.
  14. 제 11 항에 있어서,
    상기 금속층은 Au 와 동일한 융점을 갖는 금속, 또는 Au 보다 더 높은 융점을 갖는 금속만을 포함하는, 반도체 소자.
  15. 제 10 항에 있어서,
    상기 금속층은 Rh 를 갖지 않는, 반도체 소자.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 전극의 표면은, 0.02㎛ 이하의 산술 평균 거칠기 (Ra) 를 갖는, 반도체 소자.
  17. 반도체 소자를 제조하는 방법으로서,
    n형 질화 갈륨계 화합물 반도체의 표면상에 전극의 일부로서 TiW 합금층을 형성하는 단계를 포함하는, 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 TiW 합금층은 TiW 타겟을 이용한 스퍼터링법에 의해 형성되는, 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 TiW 합금층은 70wt% 이하의 Ti 농도를 갖는, 반도체 소자 제조 방법.
  20. 제 18 항에 있어서,
    상기 TiW 합금층을 열처리하는 단계를 더 포함하는, 반도체 소자 제조 방법.
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