JP4921694B2 - デルタドープされた炭化シリコン金属半導体電界効果トランジスタ、およびデルタドープされた炭化シリコン金属半導体電界効果トランジスタの製造方法 - Google Patents

デルタドープされた炭化シリコン金属半導体電界効果トランジスタ、およびデルタドープされた炭化シリコン金属半導体電界効果トランジスタの製造方法 Download PDF

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Description

本発明は、マイクロ電子デバイスに関し、より詳細には炭化シリコンに形成された金属半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＥＳＦＥＴ）に関する。
高パワー処理能力（＞２０ワット）を必要とするが、無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）、およびＸバンド（１０ＧＨｚ）などの高周波数で動作する電子回路は、近年ますます普及している。高パワーで高周波数の回路の増加のために、それに対応して、無線周波数および無線周波数より高い周波数で信頼性良く動作できる一方、依然としてより高いパワー負荷を処理できるトランジスタに対する需要が増大している。以前は、バイポーラトランジスタおよびパワー金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＭＯＳＦＥＴ）が、高パワー適用例に使用されていたが、そのようなデバイスのパワー処理能力は、より高い動作周波数で制限されることがあった。接合電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）は、一般に高周波数適用例に使用されるが、以前より知られているＪＦＥＴの高パワー処理能力も制限されることがあった。
近年、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、高周波数適用例に関して開発された。ＭＥＳＦＥＴ構造は、多数キャリアだけが電流を運ぶので、高周波数適用例に関して好ましいかもしれない。ＭＥＳＦＥＴ設計は、低減されたゲート容量によって、ゲート入力のより速いスイッチング時間が可能になるので、現在のＭＯＳＦＥＴ設計より好ましい可能性がある。したがって、全ての電界効果トランジスタは、電流を運ぶために多数キャリアしか使用しないが、ＭＥＳＦＥＴのショットキーゲート構造は、ＭＥＳＦＥＴを高周波数適用例に対して望ましくする可能性がある。
構造のタイプに加えて、恐らくより基本的には、トランジスタが形成される半導体材料の特性はまた、動作パラメータに影響を及ぼす。トランジスタの動作パラメータに影響を及ぼす特性の中で、電子移動度、飽和電子ドリフト速度、ブレークダウン電界、および熱伝導率は、トランジスタの高周波数および高パワー特性により大きな影響を有する可能性がある。
電子移動度は、電子が、電界の存在下でいかに迅速に電子の飽和速度に加速されるかの量である。以前は、高電子移動度を有する半導体材料が好ましかった。なぜなら、より多くの電流をより小さい電界で発生することができ、結果として電界が加えられたときにより速い応答時間を生じるからである。飽和電子ドリフト速度は、電子を半導体材料で得ることができる最大速度である。より高い飽和電子ドリフト速度を有する材料は、より高い速度が、ソースからドレインへのより短い時間に変換されるので、高周波数適用例に好ましい。
ブレークダウン電界は、ショットキー接合のブレークダウンおよびデバイスのゲートを通る電流が、突然増大する電界強度である。高ブレークダウン電界材料は、より大きな電界を、一般に、所定の寸法の材料によって支持することができるので、高パワーで高周波数のトランジスタに好ましい。電子は、より小さい電界よりもより大きな電界によって、より迅速に加速することができるので、より大きな電界は、より速い遷移を可能にする。
熱伝導率は、熱を散逸するための半導体材料の能力である。一般の動作において、全ての半導体は、熱を発生する。次に、高パワーおよび高周波数トランジスタは、通常、小信号トランジスタより大きな量の熱を発生する。半導体材料の温度が上昇するとき、接合漏れ電流は、一般に増大し、電界効果トランジスタを通る電流は、温度の上昇とともにキャリア移動度の低減のために一般に低減する。したがって、熱が半導体から散逸するなら、材料は、より低い温度で維持され、より小さい漏れ電流でより大きな電流を運ぶことができる。
過去において、最も高い周波数のＭＥＳＦＥＴは、その高い電子移動度のために、ガリウム砒素（ＧａＡｓ）などのｎ型ＩＩＩ−Ｖ化合物で製造された。これらのデバイスは、増大した動作周波数および適度に増大したパワー処理能力を提供するが、これらの材料の比較的低いブレークダウン電圧およびより低い熱伝導率が、高パワー適用例におけるそれらの有用性を制限する。
炭化シリコン（ＳｉＣ）は、長年にわたり、優れた物理および電気特性を有することが知られ、これらの特性は、シリコン（Ｓｉ）またはＧａＡｓで作られたデバイスより高い温度、より高いパワー、およびより高い周波数で動作することができる電子デバイスの製造を、理論的に可能にする。約４×１０６Ｖ／ｃｍの高いブレークダウン電界、約２．０×１０７ｃｍ／ｓｅｃの高い飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ°Ｋの高い熱伝導率は、ＳｉＣが、高周波数で高パワー適用例に適することを示す。残念なことに、製造における困難性が、高パワーおよび高周波数の適用に関するＳｉＣの有用性を制限する。
近年、炭化シリコンのチャネル層を有するＭＥＳＦＥＴが、シリコン基板上に製造された（特許文献１、および特許文献２を参照されたい）。ＭＥＳＦＥＴの半導体層はエピタキシャルであるので、上に各エキタキシャル層が成長される層は、デバイスの特徴に影響を及ぼす。したがって、Ｓｉ基板上に成長されるＳｉＣエピタキシャル層は、一般に、異なる基板上に成長されるＳｉＣエピタキシャル層とは異なる電気および熱特性を有する。特許文献１および２に記載されるＳｉ基板上のＳｉＣデバイスは、改善された熱特性を示すことができるが、Ｓｉ基板の使用は、熱を散逸するためにそのようなデバイスの能力を一般に制限する。さらに、Ｓｉ上のＳｉＣの成長は、一般に、デバイスが動作するときに、結果として高い漏れ電流を生じる、エピタキシャル層における欠陥を結果として生じる。
他のＭＥＳＦＥＴが、ＳｉＣ基板を用いて開発された。その開示が、参照によって完全に本明細書に組み込まれる、現在放棄されている１９９０年６月１９日に出願された米国特許出願大０７／５４０４８８号明細書は、ＳｉＣ基板上に成長されたＳｉＣのエピタキシャル層を有するＳｉＣ ＭＥＳＦＥＴを開示する。これらのデバイスは、ＳｉＣ基板上に成長されたエピタキシャル層の改善された結晶品質のために、以前のデバイスより改善された熱特性を示す。しかしながら、高いパワーおよび高周波数を得るために、ＳｉＣのより低い電子移動度の制限を解消することが必要である可能性がある。
同様に、Ｐａｌｍｏｕｒに一般に譲渡された特許（特許文献４）は、ＳｉＣのｎ＋領域上に形成されたソースおよびドレインコンタクト、および基板とチャネルが形成されるｎ型層との間の任意に軽くドープされたエピタキシャル層を有するＳｉＣ ＭＥＳＦＥＴを開示する。Ｓｒｉｒａｍらへの特許（特許文献５）も、ＳｉＣ ＭＥＳＦＥＴ、および高周波数動作に関するＭＥＳＦＥＴの性能を低減することがある「表面効果」を解消するとして記載された構造を開示する。Ｓｒｉｒａｍらは、ｎ＋ソースおよびドレインコンタクト領域、ならびにｐ型バッファ層を使用するＳｉＣ ＭＥＳＦＥＴも開示する。ＭＥＳＦＥＴは、「High Voltage Silicon Carbide MESFETs and Methods of Fabricating the Same」との名称のBaligaへの特許（特許文献５）、および「Semiconductor Device」との名称で公開された（特許文献６）に論じられている。しかしながら、これらの特許に報告された性能にもかかわらず、ＳｉＣ ＭＥＳＦＥＴをさらに改善することができる。
米国特許第４７６２８０６号明細書 米国特許第４７５７０２８号明細書 米国特許第５２７０５５４号明細書 米国特許第５９２５８９５号明細書 米国特許第５３９９８８３号明細書 国際公開第０１／６７５２１ Ａ１号パンフレット Yokogawaら、「Electronic Properties of Nitrogen Delta-Doped Silicon Carbide Layers」、ＭＲＳ秋シンポジウム、2000年 Konstantinovら、「Investigation of Lo-Hi-Lo and Delta-Doped Silicon Carbide Structure」、ＭＲＳ秋シンポジウム、2000年
例えば、従来のＳｉＣ ＦＥＴ構造は、同様の導電型の軽くドープされた領域だけゲートからオフセットされた、非常に薄く多くドープされたチャネル（デルタドープされたチャネル）を使用することによって、ＦＥＴの動作範囲全体の間、すなわち完全なオープンチャネルからピンチオフ電圧まで、一定の特性を提供することができる。デルタドープされたチャネルは、非特許文献１および２に詳細に議論されている。これらの文献で議論される構造は、デルタドープされたチャネルを使用し、高パワー適用例に望ましい高いブレークダウン電圧を提供する。しかしながら、これらのデバイスは、望ましくない、デルタドープされたチャネルのより低い移動度のために、増大されたソースおよびドレイン抵抗値も有する。一般に、増大されたソースおよびドレイン抵抗値は、上述されたように重要なデバイス特徴である可能性があるブレークダウン電圧を低下させることがあるので、単にデルタドープされたチャネルのキャリア濃度を増大することによって解消することはできない。
本発明の実施形態は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセルを提供する。ＭＥＳＦＥＴのユニットセルは、ソース、ドレイン、およびゲートを有する、デルタドープされた炭化シリコンＭＥＳＦＥＴを含む。ゲートは、ソースとドレインとの間に位置し、第１の導電型のドープされたチャネル層に延在する。ソースおよびドレインに隣接する炭化シリコンの領域は、それぞれソースとゲートとの間、およびドレインとゲートとの間に延在する。炭化シリコンの領域は、ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する。炭化シリコンの領域も、ゲートから離間される。
本発明のさらなる実施形態において、デルタドープされた炭化シリコンＭＥＳＦＥＴおよび炭化シリコンの領域は、炭化シリコン基板と、基板上の第１の導電型の炭化シリコンのデルタドープされた層とを含む。デルタドープされた層上の第１の導電型の炭化シリコンのドープされたチャネル層は、デルタドープされた層の少なくとも１つのキャリア濃度より小さいキャリア濃度を有する。ドープされたチャネル層上のオーミックコンタクトは、ソースおよびドレインをそれぞれ規定することができる。ドープされたチャネル層上の第１の導電型の炭化シリコンのキャップ層は、ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する。第１のリセスが、ソースとドレインとの間に位置付けられる。第１のリセスは、第１の距離だけ、キャップ層を通ってドープされたチャネル層へ延在する第１のフロアを有する。ゲートは、第１のリセス内にあり、ドープされたチャネル層に延在する。第２のリセスは、ソースとドレインとの間に位置付けられ、キャップ層を通ってドープされたチャネル層へ、第１の距離より短い第２の距離だけ延在する第２のフロアを有する。第２のリセスは、それぞれ側壁を有し、この側壁は、ソースおよびゲートと、ドレインおよびゲートとのそれぞれ１つの間にあり、ゲート、ソース、およびドレインから離間し、炭化シリコンの領域を提供するように、ソースおよびゲートと、ドレインおよびゲートとのそれぞれ１つの間に延在するキャップ層の領域を規定する。
本発明のさらなる実施形態において、第２のリセスの第２のフロアは、第３の距離だけドープされたチャネル層に延在する。炭化シリコン基板は、半絶縁性炭化シリコン基板とすることができる。第１の導電型のシリコンは、ｎ型導電性の炭化シリコンまたはｐ型導電性の炭化シリコンとすることができる。
本発明のさらに他の実施形態において、炭化シリコンの領域は、注入された領域とすることができる。本発明の他の実施形態において、炭化シリコンの領域は、デルタドープされた層およびドープされたチャネル層とともに単一の成長ステップで成長される。本発明のさらなる実施形態において、デルタドープされた層、ドープされたチャネル層、およびキャップ層は、基板上に成長される。
本発明の追加の実施形態において、キャップ層は、約３×１０１７ｃｍ−３から約６×１０１７ｃｍ−３のキャリア濃度および約５００Åから約１０００Åの厚みを有することができる。デルタドープされた層は、約２×１０１８ｃｍ−３から約３×１０１８ｃｍ−３のキャリア濃度および約２００Åから約３００Åの厚みを有することができる。ドープされたチャネル層は、約１×１０１６ｃｍ−３から約５×１０１６ｃｍ−３のキャリア濃度および約１８００Åから約３５００Åの厚みを有することができる。
本発明のさらなる実施形態において、ＭＥＳＦＥＴは、さらに基板とデルタドープされた層との間に第２の導電型の炭化シリコンのバッファ層を含む。ｐ型バッファ層に関して、バッファ層は、約１．０×１０１６ｃｍ−３から約６×１０１６ｃｍ−３、一般に約１．５×１０１６ｃｍ−３のキャリア濃度を有することができる。バッファ層は、約０．２μｍから約０．５μｍの厚みを有することができる。ｎ型バッファ層に関しては、バッファ層は、約１×１０１５ｃｍ−３以下のキャリア濃度および約０．２５μｍの厚みを有することができる。第２の導電型の炭化シリコンは、ｐ型導電性の炭化シリコン、ｎ型導電性の炭化シリコン、またはドープされていない炭化シリコンとすることができる。
本発明のさらに他の実施形態において、ＭＥＳＦＥＴは、ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有するソースおよびドレインの下に、第１の導電型の炭化シリコンの領域をさらに含むことができる。第１の導電型の炭化シリコンの領域は、少なくとも約１×１０１９ｃｍ−３のキャリア濃度を有することができる。本発明のさらなる実施形態において、ＭＥＳＦＥＴは、キャップ層上およびドープされたチャネル層上の酸化物層をさらに含むことができる。
本発明のさらなる実施形態において、オーミックコンタクトは、ニッケルコンタクトを含む。ＭＥＳＦＥＴは、オーミックコンタクト上の上層をさらに含むことができる。本発明のさらなる他の実施形態において、デルタドープされた層およびドープされたチャネル層は、側壁を有するメサを形成し、この側壁は、トランジスタの周囲を規定し、かつデルタドープされた層およびドープされたチャネル層を通って延在する。メサの側壁は、基板に延在することができ、または基板に延在しないこともできる。
本発明の追加の実施形態において、第１の距離は、約０．０７μｍから約０．２５μｍとすることができ、第２の距離は、約５００Åから約１０００Åとすることができる。ゲートは、ドープされたチャネル層上のクロムの第１のゲート層と、白金および金を含む第１のゲート層上の上層とを含むことができる。あるいは、ゲートは、ドープされたチャネル層上のニッケルの第１のゲート層と、第１のゲート層上の上層とを含むことができ、上層は金を含む。ゲートは、約０．４μｍから約０．７μｍの長さを有することができる。ソースからゲートへの距離は、約０．５μｍから約０．７μｍとすることができる。ドレインからゲートへの距離は、約１．５μｍから約２μｍとすることができる。ソースと第２のリセスの側壁の中の第１の側壁との間の距離は、約０．１μｍから約０．４μｍとすることができ、ドレインと第２のリセスの側壁の中の第２の側壁との間の距離は、約０．９μｍから約１．７μｍとすることができる。第２のリセスの側壁の中の第１の側壁とゲートとの間の距離は、約０．３μｍから約０．６μｍとすることができ、第２のリセスの側壁の中の第２の側壁とゲートとの間の距離は、約０．３μｍから約０．６μｍとすることができる。複数のユニットセルを備えるトランジスタにおける第１のゲートから第２のゲートへの距離は、約２０μｍから約５０μｍとすることができる。
本発明は、ＳｉＣ ＭＥＳＦＥＴを参照して主に上述されたが、ＳｉＣ ＭＥＳＦＥＴの製造方法も提供される。
本発明は、本発明の様々な実施形態を示す、図１および図２Ａ〜図２Ｈを参照して記載される。図に示されるように、層または領域の寸法は、例示の目的で誇張され、したがって本発明の一般的な構造を示すように提供される。さらに、本発明の様々な態様は、基板または他の層上に形成される層を参照して記載される。当業者によって理解されるように、他の層または基板上に形成される層への参照は、追加の層を介在させることができることが予想される。介在する層なしに他の層または基板上に形成される層への参照は、層または基板上に「直接」形成されると本明細書で記載される。同様の参照符号は、全体を通して同様の要素を参照する。
本発明の実施形態は、図１および図２Ａ〜図２Ｈを参照して以下に詳細に記載され、これらの図は、本発明の様々な実施形態、および本発明の実施形態の製造の様々なプロセスを示す。金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、ドープされたチャネル層によってゲートからオフセットされた、デルタドープされた層、すなわち非常に薄く多くドープされた層を有して提供され、ドープされたチャネル層は、デルタドープされた層に対して軽くドープされる。以下の詳細に記載されるように、ブレークダウン電圧を増大し、かつ従来のＭＥＳＦＥＴに対してより低いソースおよびドレイン抵抗値のダブルリセス形成されたゲート構造が提供される。本発明の実施形態によるＭＥＳＦＥＴは、以下に記載されるように既存の製造技術を使用して製造することができる。本発明の実施形態によるＭＥＳＦＥＴは、例えば、符号分割多重アクセス（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ、ＣＤＭＡ）および／または広帯域ＣＤＭＡ（ＷＣＤＭＡ）などの複雑な変調構成を使用する基地局のためのパワー増幅器など、高効率線形パワー増幅器で有用であり得る。
図１を参照すると、本発明の実施形態による金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が、以下に詳細に記載される。図１に示されるように、ｐ型またはｎ型のいずれかの導電性または半絶縁の単結晶バルク炭化シリコン（ＳｉＣ）基板１０が提供される。基板は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃ炭化シリコンのグループから選択された炭化シリコンから形成することができる。
ｐ型炭化シリコンのオプションのバッファ層１２は、基板１０の上に設けることができる。オプションのバッファ層１２は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃポリタイプ（ｐｏｌｙｔｙｐｅ）のｐ型導電性の炭化シリコンで形成されることが好ましい。バッファ層は、約１．０×１０１６ｃｍ−３から約６×１０１６ｃｍ−３、一般に約１．５×１０１６ｃｍ−３のキャリア濃度を有することができる。適切なドーパントは、アルミニウム、ボロン、およびガリウムを含む。バッファ層１２は、約０．２μｍから約０．５μｍの厚みを有することができる。バッファ層１２は、ｐ型の炭化シリコンとして上述されたが、本発明は、この構成に限定されるべきではない。代替として、バッファ層は、ドープされていない炭化シリコン、または非常に少なくドープされたｎ型導電性の炭化シリコンとすることができる。少なくドープされた炭化シリコンを、バッファ層１２に用いる場合、バッファ層１２のキャリア濃度は、約５×１０１５ｃｍ−３より低いことが好ましい。ドープされていないまたはｎ型のバッファ層１２を用いる場合、基板１０は、好ましくは半絶縁性の炭化シリコン基板である。
バッファ層１２は、基板１０と、ｎ型またはｐ型のいずれかの炭化シリコンとすることができるデルタドープされた層１４との間に配置することができる。デルタドープされた層１４は、一般に、非常に薄い二次元層に均一に分布したドーピング不純物を有し、かつ一般に、高いキャリア濃度を有する。しかしながら、デルタドープされた層１４は、ドーピングプロファイル、すなわち、プロファイルにおけるより高いキャリア濃度を有する１つまたは複数のスパイクとともに、一般に様々な深さを有するデルタドープされた層１４の異なる部分のキャリア濃度の表示を有することもできる。
全てｎ型の炭化シリコンである、デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８は、図１に示されるように、基板１０上に設けることができる。したがって、ドープされたチャネル層１６は、デルタドープされた層１４上であり、キャップ層１８は、ドープされたチャネル層１６上である。オプションのバッファ層１２を、基板１０上に設ける場合、デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８を、オプションのバッファ層１２上に設けることができる。デルタドープされた層は、上述されるように、そのドーピングプロファイルにおける単一のスパイクまたは複数のスパイクを含むので、ドープされたチャネル層１６は、デルタドープされた層１４のドーピングプロファイルにおける少なくとも１つのスパイクのキャリア濃度より小さいキャリア濃度を有する。ドープされたチャネル層１６のキャリア濃度は、また、キャップ層１８のキャリア濃度より小さい。したがって、ドープされたチャネル層１６は、軽くドープされ、すなわち、デルタドープされた層１４とキャップ層１８との両方に対して、より小さいキャリア濃度を有する。
デルタドープされた層１４は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃポリタイプのｎ型導電性の炭化シリコンで形成することができる。約２×１０１８ｃｍ−３から約３×１０１８ｃｍ−３のデルタドープされたｎ型層のｎ型キャリア濃度が適している。適切なドーパントは、窒素およびリンを含む。デルタドープされた層１４は、約２００Åから約３００Åの厚みを有することができる。ドープされたチャネル層１６は、約１×１０１６ｃｍ−３から約５×１０１６ｃｍ−３のキャリア濃度を有することができ、かつ６Ｈ、４Ｈ、１５Ｒ、または３Ｃポリタイプのｎ型導電性の炭化シリコンで形成することができる。ドープされたチャネル層１６は、さらに、約１８００Åから約３５００Åの厚みを有することができる。最後に、キャップ層１８は、約３×１０１７ｃｍ−３から約６×１０１７ｃｍ−３のキャリア濃度、および約５００Åから約１０００Åの厚みを有することができる。
デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８は、ｎ型導電性の炭化シリコンであるとして記載されたが、本発明は、この構成に限定されないことは理解される。代替として、例えば相補デバイスにおいて、デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８は、ｐ型導電性の炭化シリコンとすることができる。
図１にさらに示されるように、ｎ＋領域１３および１７は、それぞれデバイスのソースおよびドレイン領域に設けられる。本明細書で使用されるように、「ｎ＋」または「ｐ＋」は、同一または他の層または基板に隣接する領域、または同一または他の層または基板の他の領域に存在する多いキャリア濃度によって規定される領域を参照する。領域１３および１７は、一般にｎ型導電性の炭化シリコンであり、かつドープされたチャネル層１６のキャリア濃度より高いキャリア濃度を有する。ｎ＋領域１３および１７に関しては、約１×１０１９ｃｍ−３のキャリア濃度が適しているが、可能な限り高いキャリア濃度が好ましい。
オーミックコンタクト２６および２２は、注入された領域１３および１７上に設けることができ、ソースコンタクト２６およびドレインコンタクト２２を提供するように離間される。オーミックコンタクト２６および２２は、好ましくは、ニッケルまたは他の適した金属で作られる。酸化物層２０は、さらに、デバイスの露出された表面上に設けることができる。
本発明の実施形態によるＭＥＳＦＥＴは、第１のリセス形成されたセクションおよび第２のリセス形成されたセクションを含む。第１のリセス形成されたセクションは、約５００Åから約１０００Åの距離を、キャップ層１８を通ってドープされたチャネル層１６まで延在するフロアを有する。第２のリセス形成されたセクションは、第１のリセス形成されたセクションの側壁３４、３６の間に設けられる。第１のリセス形成されたセクションの第１の側壁３４は、ソース２６とゲート２４との間であり、かつ第１のリセス形成されたセクションの第２の側壁３６は、ドレイン２２とゲート２４との間である。第２のリセス形成されたセクションのフロアは、約０．０７μｍから約０．２５μｍの距離を、ドープされたチャネル層１６に延在する。第１のリセス形成されたセクションのフロアは、また、さらにドープされたチャネル層１６の中に、例えばさらに１００Å延在することができるが、ドープされたチャネル層１６の中に、第２のリセス形成されたセクションのフロアまでは延在しない。さらに、ソース２６と、第１のリセス形成された構造の第１の側壁３４との間の距離は、約０．１μｍから約０．４μｍとすることができる。ドレイン２２と、第１のリセス形成された構造の第２の側壁３６との間の距離は、約０．９μｍから約１．７μｍとすることができる。第１のリセス形成されたセクションの第１の側壁３４とゲート２４の間の距離は、約０．３μｍから約０．６μｍとすることができる。第１のリセス形成されたセクションの第２の側壁３６とゲート２４の間の距離は、約０．３μｍから約０．６μｍとすることができる。
上述されたリセス形成されたセクションは、第１および第２のリセス形成されたセクションと呼ばれているが、これらのリセス形成されたセクションは、これらの用語によって限定されないことが理解される。これらの用語は、あるリセス形成されたセクションを、他のリセス形成されたセクションと識別するためだけに使用される。したがって、上述された第１のリセス形成されたセクションは、第２のリセス形成されたセクションと呼ぶことができ、同様に、上述された第２のリセス形成されたセクションは、第１のリセス形成されたセクションと呼ぶことができる。
ゲートコンタクト２４は、第１のリセス形成されたセクションの側壁３４、３６の間の第２のリセス形成されたセクションに設けられる。ゲートコンタクト２４は、クロム、白金、または白金シリサイド、ニッケル、またはＴｉＷＮで作られることができるが、ショットキー効果を達成するために当業者に知られている金などの他の金属も使用することができる。しかしながら、ショットキーゲートコンタクト２４は、一般に、３層構造を有する。そのような構造は、クロム（Ｃｒ）の良好な接着性のための利点を有することができる。例えば、ゲートコンタクト２４は、ドープされたチャネル層１６に接触するクロム（Ｃｒ）の第１のゲート層を任意に含むことができる。ゲートコンタクト２４は、さらに、白金（Ｐｔ）および金、または他の導電性の高い金属の上層４６を含むことができる。あるいは、ゲートコンタクト２４は、ドープされたチャネル層１６上の第２のリセス形成されたセクションのフロア上にニッケルの第１の層を含むことができる。ゲートコンタクト２４は、さらに、金の層を含むニッケルの第１の層上の上層を含むことができる。示されるように、オプションの金属上層２８、３０、および３２は、ソースコンタクト２６、ドレインコンタクト２２、およびゲートコンタクト２４上に設けることができる。上層２８、３０、および３２は、金、銀、アルミニウム、白金、および銅とすることができる。他の適切な導電性が高い金属も、上層に使用することができる。
ゲートコンタクト下のｎ型導電性領域の厚みは、デバイスのチャネル領域の断面高さを規定し、デバイスの所望のピンチオフ電圧およびキャリア濃度に基づき選択される。所定のドープされたチャネル層およびデルタドープされた層のキャリア濃度、ならびに所定のピンチオフ電圧に関するこれらの層の深さは、当業者に知られている方法を使用して容易に計算することができる。したがって、ドープされたチャネル層の厚みおよびキャリア濃度を、−３ボルトより低い、好ましくは−５ボルトより低いピンチオフ電圧を提供するように選択されることが望ましい。ピンチオフ電圧は、また、約−３ボルトから約−２０ボルト、典型的には約−５ボルトから約−１５ボルトとすることができる。
ＭＥＳＦＥＴの寸法の選択において、ゲートの幅は、電流の流れに垂直方向のゲートの寸法として規定される。図１の断面に示されるように、ゲート幅は、ページ内およびページ外に延びる。ゲートの長さは、電流の流れに平行なゲートの寸法である。図１の断面に示されるように、ゲート長さは、ドープされたチャネル層１６と接触するゲート２４の寸法である。本発明の実施形態によるＭＥＳＦＥＴのゲート長さは、約０．４μｍから約０．７μｍとすることができる。他の重要な寸法は、ソースコンタクト２６またはｎ＋領域１３からゲートコンタクト２４までの距離として、図１の断面に示されるソースとゲートとの距離である。本発明の実施形態によるソースとゲートとの距離は、約０．５μｍから約０．７μｍとすることができる。さらに、ドレイン２２からゲート２４までの距離は、約１．５μｍから約２μｍとすることができる。本発明の実施形態は、さらに、ＭＥＳＦＥＴの複数のユニットセルを含むことができ、ユニットセルの第１のゲートから第２のゲートまでの距離は、約２０μｍから約５０μｍとすることができる。
図２Ａから図２Ｈは、本発明の実施形態によるＦＥＴの製造を示す。図２Ａに示されるように、オプションのバッファ層１２を、ＳｉＣ基板１０上に成長または堆積することができる。基板１０は、半絶縁ＳｉＣ基板、ｐ型基板、またはｎ型基板とすることができる。オプションのバッファ層１２は、約１．５×１０１６ｃｍ−３またはそれより小さいキャリア濃度を有するｐ型導電性の炭化シリコンとすることができる。あるいは、バッファ層は、ｎ型炭化シリコン、またはドープされていない炭化シリコンとすることができる。
基板１０は、半絶縁である場合、その全体が示されるように、その開示が本明細書に参照によって組み込まれる、名称「Semi-insulating Silicon Carbide Without Vanadium Domination」である、一般に譲渡されかつ同時係属中の米国特許出願第０９／３１３８０２号明細書に記載されるように製造することができる。そのような半絶縁の基板は、炭化シリコン基板の抵抗値が、点欠陥によって支配される（ｄｏｍｉｎａｔｅｄ）ように、十分に高いレベルの点欠陥、および十分に整合されたレベルのｐ型およびｎ型ドーパントを有する炭化シリコン基板を提供することによって製造することができる。そのような支配は、上昇された温度で、ソース粉末とともに炭化シリコン基板を製造することによって達成することができ、ソース粉末は、約１×１０１６ｃｍ−３以下、好ましくは約１×１０１４ｃｍ−３以下の、重金属、遷移元素、または他の深いレベルのトラッピング元素の濃度を有する。例えば、約３００℃から約５００℃低い種（ｓｅｅｄ）とともに、約２３６０℃と２３８０℃との間の温度を使用することができる。したがって、半絶縁性の基板が、重金属、遷移元素ドーパント、またはバナジウムなどの他の深いレベルのトラッピング元素が実質的に無く、基板の抵抗値が、そのような重金属または遷移金属によって支配されないことが好ましい。半絶縁性の基板が、そのような重金属、遷移元素ドーパント、または他の深いレベルのトラッピング元素を有さないことが好ましいが、そのような材料の存在が、本明細書に記載されたＭＥＳＦＥＴの電気特性に実質的に影響を及ぼさないなら、本発明の教示の恩恵を受ける限り、そのような元素は、測定可能な量で存在することができる。
図２Ｂに示されるように、デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８を、オプションのバッファ層１２上に成長または堆積することができる。バッファ層１２が含まれないなら、デルタドープされた層、ドープされたチャネル層１６、およびキャップ層１８が、基板１０上に成長または堆積されることが理解される。図２Ｂに示されるように、デルタドープされた層１４が、バッファ層１２上に形成され、ドープされたチャネル層１６が、デルタドープされた層１４上に形成され、かつキャップ層１８が、ドープされたチャネル層１６上に形成される。デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８は、ドープされたチャネル層１６を成長する第１の時間、およびキャップ層１８を成長する第２の時間で、ソース材料濃度を変更することによって、単一の成長ステップで成長することができることが理解される。デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８は、複数の成長ステップで成長することもできる。あるいは、キャップ層１８は、イオン注入することによって形成することができる。
図２Ｃに示されるように、マスク４５は、ｎ＋領域１３および１７を注入するために形成することができる。領域１３および１７は、一般に、例えば窒素（Ｎ）またはリン（Ｐ）のイオン注入によって形成され、その後に高温度のアニールが続く。適切なアニール温度は、約１１００℃から約１６００℃までとすることができる。イオン注入は、図２Ｄに示されるように、ｎ＋領域１３および１７を形成するためにマスク４５によって覆われていない領域に実施することができる。したがって、ドープされたチャネル層１６より大きなキャリア濃度を有する、ｎ型導電性の炭化シリコンの多くドープされた領域を提供するために、デルタドープされた層１４、ドープされたチャネル層１６、およびキャップ層１８の一部に、イオンが注入される。注入されると、ドーパントは、インプラントを活性化するためにアニールされる。
図２Ｄに見られるように、基板１０、バッファ層１２、デルタドープされた層１４、ドープされたチャネル層１６、キャップ層１８、およびｎ＋領域１３および１７は、デバイスの周囲を規定する絶縁メサを形成するようにエッチングすることができる。基板１０、デルタドープされた層１４、ドープされたチャネル層１６、キャップ層１８、およびｎ＋領域１３および１７は、トランジスタの周囲を規定する側壁を有するメサを形成する。メサの側壁は、デバイスのデルタドープされた層１４を越えて下方に延在する。一般に、メサは、図２Ｃに示されるように、デバイスの基板１０内に延在するように形成される。メサは、デバイス内をメサへ流れる電流を閉じ込め、かつデバイスの容量を低減するように、デバイスの欠乏領域を越えて延在することができる。デバイスの欠乏領域が、メサのレベルの下に延在するなら、それは、メサの外側の区域に広がることができ、結果としてより大きな容量を生じる。メサは、好ましくは、上述されたデバイスを反応性イオンエッチングすることによって形成されるが、当業者に知られている他の方法を、メサを形成するために使用することができる。さらに、メサを使用しない場合には、デバイスは、陽子ボンバードメント、補償原子を用いるカウンタドーピング、または当業者に知られている他の方法などの他の方法を使用して絶縁することができる。
図２Ｄは、さらに、ＭＥＳＦＥＴの第１のリセス４３の形成を示す。第１のリセス４３を、第１のリセス４３に関するマスク４７を形成し、次に、マスク４７にしたがってリセスを形成するために、約５００Åから約１０００Åの距離でキャップ層１８を通ってエッチングすることによって形成することができる。キャップ層１８は、第１のリセス４３を形成するために、少なくともドープされたチャネル層１６でエッチングされる。第１のリセス４３は、ドライまたはウエットエッチングプロセスなどのエッチングプロセスによって形成することができる。あるいは、エッチングは、例えば、さらに約１００Å、ドープされたチャネル層１６へ続くことができる。リセスが、ドープされたチャネル層１６へ延在するように第１のリセスをエッチングすることは、ドープされたチャネル層１６に達しないために好ましい。
図２Ｅは、第１のリセス４３が上述のように形成された後の酸化物層２０の形成を示す。酸化物層は、存在する構造の露出された表面、すなわち、絶縁メサ、ｎ＋領域１３および１７、キャップ層１８、および第１のリセス４３内のドープされたチャネル層１６に、成長または堆積することができる。酸化プロセスは、エッチングプロセスによって損傷されることがあるＳｉＣを取り除き、かつエッチングによって表面に生成された可能性がある粗さを平坦にする。これは、ゲートメタライゼーションの形成前に実施される以下で説明する第２のリセスのエッチングを、非常により浅くすることを可能にして、一般に取り除くことができないサブ表面損傷および表面粗さを最小化することができる。
ｎ＋領域１３および１７へ酸化物層２０を通ってコンタクトウィンドウをエッチングすることができる。ニッケルは、次に、ソースコンタクト２６およびドレインコンタクト２２を堆積するために蒸着され、かつ図２Ｆに示されるようにオーミックコンタクトを形成するためにアニールすることができる。そのような堆積およびアニールプロセスは、当業者に知られている従来の技術を使用して実施することができる。例えば、オーミックコンタクトは、約１０５０℃で約２分間アニールすることができる。しかしながら、約８００℃から約１１５０℃の温度、および約３０秒から約１０分間などの他の時間および温度を使用することができる。
図２Ｇは、ＭＥＳＦＥＴのゲート構造のための第２のリセスの形成を示す。第２のリセス４０を、第２のリセスのためのマスク４９を形成し、次にマスク４９にしたがってリセスをエッチングすることによって形成することができる。ドープされたチャネル層１６を、リセス４０を形成するために、約０．０７μｍから約０．２５μｍの距離にエッチングすることができる。ドープされたチャネル層１６へのエッチングのこれらの距離は、酸化物層２０を通るエッチングを含まないことが分かる。
第１のリセス４３および第２のリセス４０は、例えば、電子サイクロトロン共鳴（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ、ＥＣＲ）、または誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、ＩＣＰ）エッチングなどのドライエッチングによって形成することができる。あるいは、上述されたリセスは、ダブルリセスプロセスにより２つのステップで形成することができる。例えば、ショットキーゲートコンタクト２４は、酸化物層２０を通ってドープされたチャネル層１６へ第２のリセス形成されたセクションに形成することができる。酸化物層２０は、第１にドープされたチャネル層１６を通してエッチングされ、次にドープされたチャネル層１６へのエッチングのために第２のエッチングが実施されることができる。第１のエッチングの深さは、完全に酸化物層２０を通ることができ、または第１のエッチングの深さは、酸化物層２０を部分的にだけ通ることができる。第２のエッチングに関するドープされたチャネル層１６への好ましい深さは、約０．０７μｍから約０．２５μｍである。同様に、第１のリセス形成されたセクションは、２ステップのエッチングでエッチングすることができ、上述のように、キャップ層１８を通る第１のエッチングは、ドープされたチャネル層１６へ、またはドープされたチャネル層１６内に延在する。
２つのエッチング方法は、単一のエッチングプロセスに対する多数の利点を有することができる。１つの利点は、第１のエッチングを、ウエハ上の任意のメタライゼーション前に実施することができ、熱酸化物が、第１のリセス形成されたセクションに対するエッチングの後で成長されることを可能にすることである。熱酸化プロセスは、エッチングプロセスによって損傷されることがあるＳｉＣを取り除き、かつエッチングによって表面に生成された可能性がある粗さを平坦にする。これは、ゲートメタライゼーションの形成前に実施される第２のリセス形成されたセクションの第２のエッチングを、非常により浅くすることを可能にして、一般に取り除くことができないサブ表面損傷および表面粗さを最小化することができる。２つのエッチング方法の他の利点は、浅い第２のエッチングは、エッチングされた側壁へのゲートコンタクトの量を低減できることである。これは、損傷された可能性のある材料のコンタクト面積を最小化し、低減されたコンタクト面積は、またゲート容量を低減することができ、したがって、トランジスタの周波数応答を改善する。
図２Ｈは、上述されたように、ゲートコンタクト２４、およびオプションの上層２８、３０、および３２の形成を示す。例えば、クロム層は、第２のリセス４０に堆積することができる。一般にクロム層は、蒸着堆積によって形成される。ゲート構造は、次に、白金および金の堆積によって完了することができる。同様に、当業者に理解されるように、上層２８および３０は、ゲート構造の形成前または形成後のいずれかで形成することができる。実際、チタン／白金／金構造が使用されるなら、上層の白金および金部分は、ゲート構造の白金および金部分３２と同じプロセスステップで形成することができる。したがって、上層２８および３０は、ゲートコンタクトの形成前、またはゲートコンタクトの形成後に形成することができる。
簡単に上述されたように、本発明の実施形態によるＭＥＳＦＥＴは、同時に、従来のＭＥＳＦＥＴに対してブレークダウン電圧を増加させ、かつソースおよびドレイン抵抗値を低減することができる、ダブルリセス形成されたゲート構造を提供する。これは、高いブレークダウン電圧を得るために、ソースおよびドレイン抵抗値を犠牲にするデルタドープされた層を使用して、従来の電界効果トランジスタに対する利点を提供することができる。
図面および明細書において、本発明の典型的な好ましい実施形態が説明され、特定の用語が用いられたが、これらの用語は、一般的で記載する意味だけで使用され、限定する目的ではなく、本発明の範囲は添付の特許請求の範囲に示される。
本発明の実施形態による金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。 本発明の実施形態によるＭＥＳＦＥＴの製造における処理ステップを示す断面図である。

Claims (59)

  1. デルタドープされた炭化シリコン金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含むＭＥＳＦＥＴのユニットセルであって、
    炭化シリコン基板と、
    該基板上の第１の導電型の炭化シリコンのデルタドープされた層と
    前記デルタドープされた層の少なくとも１つのキャリア濃度より小さいキャリア濃度を有する、前記デルタドープされた層上の前記第１の導電型の炭化シリコンのドープされたチャネル層と、
    前記ドープされたチャネル層の両端に形成されたソースおよびドレインと、前記ソースおよび前記ドレイン上のオーミックコンタクトと、
    前記ソースと前記ドレインとの間にあり、かつ前記チャネル層の中まで延在したゲートと、
    前記ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する、前記ドープされたチャネル層上の前記第１の導電型の炭化シリコンのキャップ層であって、該キャップ層はそれぞれ前記ソースおよび前記ドレインに隣接し、前記ソースおよび前記ドレインから前記ゲート方向に延在し、かつ前記ゲートから離間するキャップ層と
    を含むことを特徴とするＭＥＳＦＥＴのユニットセル。
  2. 前記デルタドープされた炭化シリコンＭＥＳＦＥＴのユニットセルはさらに、
    前記キャップ層を貫き少なくとも前記ドープされたチャネル層まで第１の距離だけ延在する、前記ソースと前記ドレインとの間の第１のリセスであって、前記ドープされたチャネル層に第１のフロアを有し、さらに前記ソースと前記ゲートの間、および前記ドレインと前記ゲートの間のそれぞれに、前記ゲートから離間されて側壁を有し、該側壁は、前記ソースおよび前記ドレインのそれぞれから延在する前記キャップ層の領域を規定する、前記第１のリセスと、
    前記ソースと前記ドレインとの間の前記第１のリセス内にあり、前記ドープされたチャネル層の中まで第２の距離だけ延在して第２のフロアを形成する第２のリセスと、
    該第２のリセス内にあり前記ドープされたチャンネル層の中まで延在する前記ゲートとを含むことを特徴とする
    請求項１に記載のＭＥＳＦＥＴのユニットセル。
  3. 前記第１のリセスの第１のフロアは、第３の距離だけ前記ドープされたチャネル層内に延在することを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
  4. 前記炭化シリコン基板は、半絶縁性の炭化シリコン基板を含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  5. 前記第１の導電型の炭化シリコンは、ｎ型導電性の炭化シリコンを含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  6. 前記第１の導電型の炭化シリコンは、ｐ型導電性の炭化シリコンを含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  7. 前記キャップ層は、注入された領域であることを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  8. 前記キャップ層が、前記デルタドープされた層および前記ドープされたチャネル層とともに単一の成長ステップで成長されることを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  9. 前記デルタドープされた層、前記ドープされたチャネル層、および前記キャップ層が、前記基板上に堆積されることを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  10. 前記キャップ層は、３×１０１７ｃｍ−３から６×１０１７ｃｍ−３のキャリア濃度を有することを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
  11. 前記キャップ層は、５００Åから１０００Åの厚みを有することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  12. 前記デルタドープされた層は、２×１０１８ｃｍ−３から３×１０１８ｃｍ−３のキャリア濃度を有することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  13. 前記デルタドープされた層は、２００Åから３００Åの厚みを有することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  14. 前記ドープされたチャネル層は、１×１０１６ｃｍ−３から５×１０１６ｃｍ−３のキャリア濃度を有することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  15. 前記ドープされたチャネル層は、１８００Åから３５００Åの厚みを有することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  16. 前記基板と前記デルタドープされた層との間に炭化シリコンのバッファ層をさらに含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  17. 前記バッファ層の炭化シリコンは、ｐ型導電性の炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
  18. 前記バッファ層は、１．０×１０１６ｃｍ−３から６×１０１６ｃｍ−３のキャリア濃度を有することを特徴とする請求項１７に記載のＭＥＳＦＥＴのユニットセル。
  19. 前記バッファ層は、０．５μｍの厚みを有することを特徴とする請求項１７に記載のＭＥＳＦＥＴのユニットセル。
  20. 前記バッファ層の炭化シリコンは、ｎ型導電性の炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
  21. 前記バッファ層の炭化シリコンは、ドープされていない炭化シリコンであることを特徴とする請求項１６に記載のＭＥＳＦＥＴのユニットセル。
  22. 前記ソースおよび前記ドレインは、前記ドープされたチャネル層のキャリア濃度より大きいキャリア濃度を有する第１の導電型の炭化シリコンの領域であることを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  23. 前記ソースおよび前記ドレインの第１の導電型の炭化シリコンの領域は、少なくとも１×１０１９ｃｍ−３のキャリア濃度を有することを特徴とする請求項２２に記載のＭＥＳＦＥＴのユニットセル。
  24. 前記キャップ層および前記ドープされたチャネル層上の酸化物層をさらに含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  25. 前記オーミックコンタクトは、ニッケルコンタクトを含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  26. 前記オーミックコンタクト上の上層をさらに含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  27. 前記デルタドープされた層および前記ドープされたチャネル層は、側壁を有するメサを形成し、前記側壁が、前記トランジスタの周囲を規定し、かつ前記デルタドープされた層および前記ドープされたチャネル層を貫いて延在することを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  28. 前記メサの前記側壁は、前記基板内へ延在することを特徴とする請求項２７に記載のＭＥＳＦＥＴのユニットセル。
  29. 前記第２の距離は、０．０７μｍから０．２５μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
  30. 前記ゲートは、前記ドープされたチャネル層上のクロムの第１のゲート層を含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  31. 前記ゲートは、前記第１のゲート層上の上層をさらに含み、前記上層は、白金および金を含むことを特徴とする請求項３０に記載のＭＥＳＦＥＴのユニットセル。
  32. 前記ゲートは、前記ドープされたチャネル層上のニッケルの第１のゲート層を含むことを特徴とする請求項１または２に記載のＭＥＳＦＥＴのユニットセル。
  33. 前記ゲートは、前記第１のゲート層上の上層をさらに含み、前記上層は、金を含むことを特徴とする請求項３２に記載のＭＥＳＦＥＴのユニットセル。
  34. 前記ゲートは、０．４μｍから０．７μｍのゲート長を有することを特徴とする請求項１に記載のＭＥＳＦＥＴのユニットセル。
  35. 前記第１の距離は、５００Åから１０００Åであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
  36. 前記ソースと前記第１のリセスの側壁の中の前記ソースと前記ゲートの間にある第１の側壁との間の距離は、０．１μｍから０．４μｍであり、
    前記ドレインと前記第１のリセスの側壁の中の前記ドレインと前記ゲートの間にある第２の側壁との間の距離は、０．９μｍから１．７μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
  37. 前記第１のリセスの側壁の中の前記ソースと前記ゲートの間にある第１の側壁と前記ゲートとの間の距離は、０．３μｍから０．６μｍであり、
    前記第１のリセスの側壁の中の前記ドレインと前記ゲートの間にある第２の側壁と前記ゲートとの間の距離は、０．３μｍから０．６μｍであることを特徴とする請求項２に記載のＭＥＳＦＥＴのユニットセル。
  38. ソース、ドレイン、およびゲートを有するデルタドープされた金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を含むＭＥＳＦＥＴの形成方法であって、
    炭化シリコン基板上に第１の導電型の炭化シリコンのデルタドープされた層を形成するステップと、
    前記デルタドープされた層の少なくとも１つのキャリア濃度より小さいキャリア濃度を有する、前記第１の導電型の炭化シリコンのドープされたチャネル層を、前記デルタドープされた層上に形成するステップと、
    前記ドープされたチャネル層上に、前記ドープされたチャンネル層のキャリア濃度より大きなキャリア濃度を有するように、前記第１の導電型の炭化シリコンのキャップ層を形成するステップと、
    少なくとも前記キャップ層を貫くように前記ソースおよび前記ドレインを形成し、それにより、前記ソースおよび前記ドレインから前記ゲート方向に延在し、かつ前記ゲートの形成予定箇所から離間するキャップ層を残すステップと、
    前記ソースおよび前記ドレイン上にそれぞれオーミックコンタクトを形成するステップと、
    前記ソースと前記ドレインとの間に、前記ドープされたチャネル層の中まで延在させてゲートを形成する形成するステップと、を含む
    ことを特徴とする形成方法。
  39. 前記キャップ層を残すステップおよび前記ゲートを形成するステップは、
    前記キャップ層を貫いて、少なくとも前記ドープされたチャネル層まで第１の距離だけ延在する、前記ソースと前記ドレインとの間の第１のリセスを形成するステップであって、前記第１のリセスを形成するステップは第１のフロアを前記ドープされたチャネル層に形成し、側壁を前記ソースおよび前記ゲートの形成予定箇所の間、前記ドレインおよび前記ゲートの形成予定箇所の間に、かつ前記ゲートの形成予定箇所から離間してそれぞれに形成し、前記側壁は前記ソースおよび前記ドレインのそれぞれから延在する前記キャップ層の領域を規定する、前記第１のリセスを形成するステップと、
    前記ソースと前記ドレインとの間の前記第１のリセス内に、前記ドープされたチャネル層の中まで第２の距離だけ延在し、前記ドープされたチャネル層の中に第２のフロアを形成する第２のリセスを形成するステップと、
    前記第２のリセス内に前記ドープされたチャネル層の中まで延在する前記ゲートを形成するステップと、をさらに含むことを特徴とする請求項３８に記載の形成方法。
  40. 前記デルタドープされた層を形成するステップ、前記ドープされたチャネル層を形成するステップ、および前記キャップ層を形成するステップが、単一の成長ステップで、前記デルタドープされた層、前記ドープされたチャネル層、および前記キャップ層のエピタキシャル成長のステップを含むことを特徴とする請求項３８または３９に記載の形成方法。
  41. 単一の成長ステップにおけるソース材料濃度が、前記デルタドープされた層に対して、前記ドープされたチャネル層を成長するために第１の時間だけ変更され、かつ前記キャップ層を成長するために第２の時間だけ変更されることを特徴とする請求項４０に記載の形成方法。
  42. 前記キャップ層を形成するステップは、前記ドープされたチャネル層の表面から所定の深さまで第１の導電型のドーパントを注入することを含むことを特徴とする請求項３８または３９に記載の形成方法。
  43. 前記デルタドープされた層を形成するステップ、前記ドープされたチャネル層を形成するステップ、および前記キャップ層を形成するステップは、前記デルタドープされた層を堆積するステップ、前記ドープされたチャネル層を堆積するステップ、および前記キャップ層を堆積するステップを含むことを特徴とする請求項３８または３９に記載の形成方法。
  44. 前記第１の導電型の炭化シリコンは、ｎ型導電性の炭化シリコンを含むことを特徴とする請求項３８または３９に記載の形成方法。
  45. 前記第１の導電型の炭化シリコンは、ｐ型導電性の炭化シリコンを含むことを特徴とする請求項３８または３９に記載の形成方法。
  46. 前記基板と前記デルタドープされた層との間にバッファ層を形成するステップさらに含むことを特徴とする請求項３８または３９に記載の形成方法。
  47. バッファ層を形成するステップは、ｐ型導電性の炭化シリコン層を形成するステップを含むことを特徴とする請求項４６に記載の形成方法。
  48. バッファ層を形成するステップは、ｎ型導電性の炭化シリコン層を形成するステップを含むことを特徴とする請求項４６に記載の形成方法。
  49. バッファ層を形成するステップは、ドープされていない炭化シリコン層を形成するステップを含むことを特徴とする請求項４６に記載の形成方法。
  50. 前記ドープされたチャネル層より大きいキャリア濃度を有する、ｎ型導電性の炭化シリコンの多くドープされた領域を提供するように、ソース領域およびドレイン領域にｎ型ドーパントを注入することをさらに含み、
    前記オーミックコンタクトを形成するステップは、前記多くドープされた領域にオーミックコンタクトを形成することを含むことを特徴とする請求項３８または３９に記載の形成方法。
  51. メサを形成するように、前記デルタドープされた層、前記ドープされたチャネル層、前記キャップ層、および前記多くドープされた領域をエッチングするステップをさらに含むことを特徴とする請求項５０に記載の形成方法。
  52. 前記ｎ型ドーパントを注入するステップは、前記ｎ型ドーパントを活性化するために、前記ｎ型ドーパントをアニールすることをさらに含むことを特徴とする請求項５０に記載の形成方法。
  53. 前記ＭＥＳＦＥＴ上に酸化物層を成長するステップをさらに含むことを特徴とする請求項３８または３９に記載の形成方法。
  54. 前記ＭＥＳＦＥＴ上に酸化物層を堆積するステップをさらに含むことを特徴とする請求項３８または３９に記載の形成方法。
  55. 前記オーミックコンタクトを形成するステップは、
    前記ソースおよび前記ドレイン上の前記酸化物層を貫いてコンタクトウィンドウをエッチングするステップと、
    前記コンタクトウィンドウ内に前記オーミックコンタクトを形成するステップとを含む
    ことを特徴とする請求項５３または５４に記載の形成方法。
  56. 前記第１のリセスを形成するステップは、
    前記第１のリセスのために前記キャップ層上にマスクを形成するステップと、
    前記マスクにしたがって、前記ドープされたチャネル層に延在する前記第１の距離だけ、前記キャップ層を貫いてエッチングするステップとを含むことを特徴とする請求項３９に記載の形成方法。
  57. 前記第１のリセスを形成するステップは、
    前記第１のリセスのために前記キャップ層上にマスクを形成するステップと、
    前記マスクにしたがって、前記第１の距離だけ、前記キャップ層を貫いてエッチングし、第３の距離だけ前記ドープされたチャネル層内に延在するようにエッチングするステップとを含むことを特徴とする請求項３９に記載の形成方法。
  58. 前記第２のリセスを形成するステップは、
    前記第２のリセスのためのマスクを形成するステップと、
    前記マスクにしたがって前記第２の距離だけ前記第１のフロア内をエッチングするステップとを含むことを特徴とする請求項３９に記載の形成方法。
  59. ＭＥＳＦＥＴを形成する方法であって、
    炭化シリコン基板上に第２の導電型のバッファ層を形成するステップと、
    前記バッファ層の上にデルタドープされた層を、該デルタドープされた層の上にドープされたチャネル層を、および該ドープされたチャネル層の上にキャップ層を、ソース材料キャリア濃度を、前記デルタドープされた層に対して、前記ドープされたチャネル層を成長するために第１の時間だけ変更し、かつ前記キャップ層を成長するために第２の時間だけ変更することにより、全層を第１の導電型の単一の成長ステップでエピタキシャル成長するステップと、
    前記ソースおよび前記ドレインを形成する領域を規定するため、前記キャップ層の上に第１の導電型のドーパントの注入のためのマスクを形成するステップと、
    第１の導電型のドーパントを注入し、かつアニールによって前記第１の導電型のドーパントを活性化するステップと、
    メサを形成するために、前記デルタドープされた層、前記ドープされたチャネル層、前記キャップ層、および前記第１の導電型のドーパントが注入された領域をエッチングするステップと、
    第１のリセスのためのマスクを形成し、前記ソースと前記ドレインとの間に前記第１のリセスを前記キャップ層を貫いて第１の距離だけエッチングし第１のフロアを前記ドープされたチャネル層内に形成し、かつ側壁を、前記ソースおよび前記ゲートとの間、および前記ドレインおよび前記ゲートとの間にそれぞれ１つ形成するステップと、
    前記キャップ層上と前記第１のリセス内に酸化物層を成長するステップと、
    前記酸化物層に、ソースコンタクトおよびドレインコンタクトのためのウィンドウを開口するステップと、
    前記ウィンドウ上にオーミックコンタクトを形成するステップと、
    前記第１のリセス内に第２のリセスを形成するためにマスクを形成するステップと、
    前記第１の距離より長い第２の距離だけ、前記酸化物層を貫き前記ドープされたチャネル層の中まで延在する第２のリセスをエッチングするステップと、
    前記ドープされたチャネル層の中まで延在する前記第２のリセス内にゲートを形成するステップと
    をさらに含むことを特徴とする請求項３８に記載の方法。
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