KR20040045904A - 델타 도핑된 실리콘 카바이드 금속-반도체 전계 효과 트랜지스터들 및 이중 리세스된 구조에 게이트가 위치한 델타 도핑된 실리콘 카바이드 금속-반도체 전계 효과 트랜지스터들을 제조하는 방법 - Google Patents

델타 도핑된 실리콘 카바이드 금속-반도체 전계 효과 트랜지스터들 및 이중 리세스된 구조에 게이트가 위치한 델타 도핑된 실리콘 카바이드 금속-반도체 전계 효과 트랜지스터들을 제조하는 방법 Download PDF

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Abstract

본 발명은 금속-반도체 전계 효과 트랜지스터(MESFET)의 단위 셀을 제공한다. 본 발명의 MESFET의 단위 셀은 소오스, 드레인 및 게이트를 포함하는 델타 도핑된 실리콘 카바이드 MESFET을 포함한다. 게이트는 소오스와 드레인 사이에 위치해 있고, 제 1 도전형으로 도핑된 채널층으로 확장된다. 소오스와 드레인에 인접한 실리콘 카바이드 영역들은 소오스와 게이트 및 드레인과 게이트의 각각의 것들 사이로 연장된다. 실리콘 카바이드 영역들은 도핑된 채녈층의 캐리어 농도보다 높은 캐리어 농도를 가지고 있으며, 게이트로부터 떨어져 있다.

Description

델타 도핑된 실리콘 카바이드 금속-반도체 전계 효과 트랜지스터 및 그 제조방법{Delta doped silicon carbide metal-semiconductor field effect transistors and methods of fabricating them}
라디오 주파수(500 MHz), 에스-대역(S-band, 3 GHz), 및 엑스-대역(X-band, 10 GHz)과 같은 고주파에서 동작하면서, 고파워 처리 능력(>20 와트)을 요구하는 전자 회로가 최근 보다 유행하게 되었다. 고파워, 고주파수 회로의 증가 때문에, 라디오 주파수에서 안정적으로 동작할 수 있고, 그 이상에서도 여전히 고파워 부하를 처리할 수 있는 트랜지스터에 대한 수요가 대응하여 증대되어 왔다. 먼저, 바이폴라 트랜지스터(bipolar transistor)와 파워 금속-산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET)가 고파워용 응용장치로 사용되어 왔으나, 그러한 장치들의 파워 처리 능력은 보다 높은 동작 주파수에서 제한을 받게 될 수 있다. 접합 전계 효과 트랜지스터(junction field-effect transistor; JFET)가 고주파용으로 일반적으로 사용되어 왔으나, 이전에 공지된 JFET의 파워 처리 능력 또한 제한 받을 수 있다.
최근, 금속-반도체 전계 효과 트랜지스터(metal-semiconductor field effect transistor; MESFET)가 고주파용 응용장치로 개발되어 왔다. MESFET 구조는 오직 다수 캐리어만이 전류를 흐르게 하기 때문에 고주파용 장치로 바람직할 것이다. MESFET 디자인은 감소된 게이트 커패시턴스로 인해 게이트 입력의 보다 빠른 스위칭 시간이 가능하게 하기 때문에, 현재의 MOSFET 디자인 보다 더욱 바람직할 것이다. 그러므로, 모든 전계 효과 트랜지스터가 오직 다수 캐리어가 전류를 흐르게 함에도 불구하고, MESFET의 쇼트키(Schottky) 게이트 구조는 MESFET을 고주파용 응용장치로 보다 바람직하게 할 것이다.
구조적인 형태 이외에도, 아마 보다 근본적으로, 트랜지스터가 형성되는 반도체 물질의 특성이 또한 동작 파라미터(parameter)에 영향을 미친다. 트랜지스터의 동작 파라미터에 영향을 미치는 특성 중에서, 전자 이동도(mobility), 포화 전자 드리프트 속도(saturated electron drift velocity), 항복 전기장(electric break down field), 및 열 전도도가 트랜지스터의 고주파 그리고 고파워 특징에 가장 큰 영항을 미칠 수 있다.
전자 이동도는 전기장 하에서 전자가 얼마나 빠르게 포화 속도까지 가속되는 가를 측정한 것이다. 과거에는 높은 전자 이동도를 가지고 있는 반도체 물질이 선호되었는데, 이는 전기장이 인가되었을 때 보다 빠른 응답 시간을 가지면서 보다 작은 전기장으로 보다 높은 전류가 생기게 되기 때문이었다. 포화 전자 드리프트 속도는 전자가 반도체 물질내에서 얻을 수 있는 최대 속도를 말한다. 보다 높은 속도는 소오스로부터 드레인까지의 보다 짧은 시간으로 해석되기 때문에, 보다 높은 포화 전자 드리프트 속도를 가지고 있는 재료가 선호된다.
항복 전기장은 쇼트키 접합의 항복이 일어나 소자의 게이트를 통한 전류가 갑자기 증가하는 전기장의 강도를 말한다. 높은 항복 전기장 물질이 고파워, 고주파수 트랜지스터용으로 선호되는데, 이는 주어진 물질 치수(dimension)에서 보다 큰 전기장이 일반적으로 지지될 수 있기 때문이다. 전자가 작은 전기장 보다는 보다 큰 전기장에 의해 보다 빠르게 가속될 수 있기 때문에, 보다 큰 전기장은 보다 빠른 트랜지스터를 허용한다.
열 전도도는 반도체 물질이 열을 방산하는 능력이다. 전형적인 동작 하에서, 모든 트랜지스터는 열을 방출한다. 그리고, 고파워, 고주파수 트랜지스터는 일반적으로 작은 신호의 트랜지스터보다 높은 양의 열을 방출한다. 반도체 물질의 온도가 상승함에 따라, 온도의 상승으로 인한 캐리어 이동도의 저하로 인해 접합 누설 전류(junction leakage current)는 일반적으로 증가하고, 전계 효과 트랜지스터를 통한 전류가 일반적으로 감소한다. 그러므로, 만일 열이 반도체로부터 방산된다면, 그 물질은 보다 낮은 온도로 유지되고, 보다 낮은 누설 전류를 가지면서 보다 큰 전류를 흐르게 할 수 있을 것이다.
과거에, 최 고주파수 MESFET은 갈륨 아세나이드(GaAs)와 같은 n-형 III-V 화합물로 제조되어 왔는데, 이는 그것들의 높은 전자 이동도 때문이다. 이러한 소자들이 증가된 동작 주파수와 적절히 증가된 파워 처리 능력을 제공하였음에도 불구하고, 비교적 낮은 항복 전압과 이러한 물질의 보다 낮은 열 전도도가 고파워 응용분야에서의 그것들의 사용을 제한해 왔다.
실리콘 카바이드(SiC)는 실리콘 또는 GaAs로부터 제조된 장치보다 높은 온도, 파워 및 주파수에서 동작할 수 있는 전자 장치의 생산을 이론적으로 허용하는 뛰어난 물리적, 전자적인 특성을 가지고 있다고 수 년에 걸쳐 알려져 왔다. 4 x 106V/cm의 높은 항복 전기장, 약 2.0 x 107cm/sec의 높은 포화 전자 드리프트 속도, 그리고 약 4.9 W/cm-oK의 높은 열 전도도는 SiC가 고주파수, 고파워 응용장치로서 적합하다고 표시하고 있다. 불행히도, 제조상의 어려움이 고파워 및 고주파수 응용장치용으로서의 SiC의 이용을 제한해 왔다.
최근, 실리콘 카바이드의 채널층을 갖는 MESFET이 실리콘 기판위에 제조되어 왔다(스즈키(Suzuki)등에 의한 미국특허 제 4,762,806과 콘도(Kondoh)등에 의한 미국특허 제 4,757,028 호를 보라). MESFET의 반도체층은 에피택셜(epitaxial)층이기 때문에, 각 에피택셜층이 성장하게 되는 하부층은 장치의 특성에 영향을 미친다. 따라서, 실리콘 기판위에 성장한 SiC 에피택셜층은 일반적으로 다른 기판 위에서 성장한 SiC 에피택셜층과는 다른 전기적 및 열적 특성을 가지고 있다. 미국특허 제 4,762,806 호와 제 4,757,028 호에 기술된 Si 기판 장치 상의 SiC가 개선된 열 전도도 특성을 보여줬음에도 불구하고, Si 기판의 사용은 일반적으로 그러한 장치의 열 방산 능력을 제한하게 된다. 게다가, Si 상의 SiC 성장은 일반적으로 에피택셜층에 결함을 발생시켜 소자의 동작시 높은 누설 전류를 유발한다.
다른 MESFET들이 SiC 기판을 이용하여 개발되어 왔다. 1990년 6월 19일 출원되어 지금은 포기되고, 그 공개 내용이 여기 참조로 전부 포함된 미국특허 출원번호 07/540,448은 SiC 기판 상에 성장된 에피택셜 SiC층을 갖는 SiC MOSFET에 대해 기술한다. 이러한 장치들은 그 전의 장치들에 비해 개선된 열 특성을 나타냈는데, 이는 SiC 기판 상에 성장된 에피택셜층의 개선된 결정 품질때문이었다. 그러나, 고파워 및 고주파수를 얻기 위하여, SiC의 낮은 전자 이동도의 제한을 극복하는 것이 필요하다.
유사하게, 팔머(Palmour)에게 공유로 양도된 미국특허 제 5,270,554 호는 SiC의 n+ 영역들에 형성된 소오스 및 드레인 콘택(contact)과 기판과 채널이 형성되는 n-형 층사이에서 저농도로 도핑된 선택적인 에피택셜층을 갖는 SiC MESFET을 기술하고 있다. 스리람(Sriram) 등에 의한 미국특허 제 5,925,895 호는 또한 SiC MESFET과 고주파수 동작에서 MESFET의 성과를 감소시킬 수 있는 "표면 효과(surface effect)"를 극복하는 것으로 설명되고 있는 구조를 기술하고 있다. 스리람 등은 또한 p-형 버퍼층 뿐만 아니라, n+ 소오스와 드레인 콘택 영역을 이용하는 SiC MESFET을 기술하고 있다. 그러나, 이러한 특허에 보고된 성과에도 불구하고, SiC MESFET에서 더 많은 개선이 이루어질 수 있다.
예를 들어, 통상적인 SiC FET 구조는 FET의 전 동작 범위 동안, 즉, 완전히 개방된 채널에서 핀치오프(pinch-off) 전압에 이르기까지, 유사한 전도 형으로 저농도로 도핑된 영역에 의해 게이트로부터 분리된 매우 얇고 고농도로 도핑된 채널(델타 도핑된 채널)을 사용하여 일정한 특성을 제공할 수 있다. 델타 도핑된 채널은 요코가와(Yokogawa) 등에 의한 2000년 MRS 가을 심포지움 "Electronic Propertiesof Nitrogen Delta-Doped Silicon Carbide Layers(질소 델타-도핑된 실리콘 카바이드의 전자적인 특성)" 논문과 콘스탄티노브(Konstantinov) 등에 의한 2000년 MRS 가을 심포지움 "Lo-Hi-Lo and Delta Doped Silicon Carbide Structure(저-고-저 및 델타 도핑된 실리콘 카바이드 구조의 연구)" 논문에 상세하게 논의되어 있다. 이들 논문에서 논의된 구조는 델타 도핑된 채널을 이용해서, 고파워 응용으로 바람직한 고항복 전압을 제공한다. 그러나, 이들 장치는 바람직하지 않게 여겨지는 델타 도핑된 채널의 낮은 이동도 때문에, 또한 증가된 소오스 및 드레인 저항을 갖는다. 증가된 소오스 및 드레인 저항은 일반적으로 델타 도핑된 채널의 캐리어 농도의 단순한 증가로 극복되지 않는데, 왜냐하면 그것이 위에서 언급된 중요한 장치 특성일 수 있는 항복 전압을 감소시킬 수 있기 때문이다.
본 발명은 극소 전자 장치(microelectronic device)에 관한 것으로서, 보다 구체적으로는 실리콘 카바이드에 형성된 금속-반도체 전계 효과 트랜지스터(metal-semiconductor field effect transistor; MESFET)에 관한 것이다.
도 1은 본 발명의 실시예에 따른 금속-반도체 전계 효과 트랜지스터(MESFET)의 단면도이다.
도 2A 내지 도 2H들은 본 발명의 실시예에 따른 MESFET의 제조에 있어서 공정 단계를 도시한다.
본 발명의 실시예들은 금속-반도체 전계 효과 트랜지스터(MESFET)의 단위 셀을 제공한다. 상기 MESFET의 단위 셀은 소오스, 드레인 및 게이트를 갖는 델타 도핑된 실리콘 카바이드를 포함한다. 상기 게이트는 상기 소오스와 상기 드레인 사이에 위치해 있고, 제 1 도전형으로 도핑된 채널로 연장된다. 상기 소오스와 상기 드레인에 인접해 있는 실리콘 카바이드 영역은 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트들의 각각의 사이로 연장된다. 상기 실리콘 카바이드 영역은 상기 도핑된 채널층의 캐리어 농도보다 높은 캐리어 농도를 가지고 있다. 상기 실리콘 카바이드 영역은 또한 상기 게이트로부터 따로 떨어져 있다.
본 발명의 보다 구체적인 실시예에서, 상기 델타 도핑된 실리콘 카바이드MESFET과 상기 실리콘 카바이드 영역은 실리콘 카바이드 기판과 기판상의 제 1 도전형 실리콘 카바이드의 델타 도핑된 층을 포함한다. 상기 델타 도핑된 층 상의 상기 제 1 도전형 실리콘 카바이드의 상기 도핑된 채널층은 적어도 상기 델타 도핑된 층의 하나의 캐리어 농도보다 낮은 캐리어 농도를 가지고 있다. 상기 도핑된 채널층 상의 오믹 콘택(ohmic contact)들은 각각 상기 소오스와 상기 드레인을 한정한다. 상기 도핑된 채널층 상의 상기 제 1 도전형 실리콘 카바이드의 캡층(cap layer)은 상기 도핑된 채널층의 캐리어 농도보다 높은 캐리어 농도를 가지고 있다. 제 1 리세스(first recess)는 상기 소오스와 상기 드레인 사이에 위치한다. 상기 제 1 리세스는 캡층을 관통하여 상기 도핑된 채널층으로 제 1 거리만큼 연장되는 제 1 계단을 가지고 있다. 제 2 리세스는 상기 소오스와 상기 드레인 사이에 위치해 있고, 상기 캡층을 관통하여 상기 도핑된 채널층으로 상기 제 1 거리보다 작은 제 2 거리만큼 연장되는 제 2 계단을 가지고 있다. 상기 제 2 리세스는 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트들 각각의 것들 사이에 있고, 실리콘 카바이드 영역을 제공하기 위해 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트 각각의 것들 사이로 연장되는 상기 캡층 영역을 한정하기 위해, 상기 게이트, 상기 소오스, 상기 드레인으로부터 따로 떨어져 있는 각각의 측벽(sidewall)들을 가지고 있다.
본 발명의 구체적인 실시예에서, 상기 제 2 리세스의 상기 제 2 계단은 상기 도핑된 채널층으로 세번째 거리만큼 연장된다. 상기 실리콘 카바이드 기판은 반절연(semi-insulating) 실리콘 카바이드 기판일 수 있다. 상기 제 1 도전형 실리콘은n-형 도전성 실리콘 카바이드 또는 p-형 도전성 실리콘 카바이드일 수 있다.
본 발명의 구체적인 실시예에서, 상기 실리콘 카바이드 영역은 이온 주입된 영역일 수 있다. 본 발명의 다른 실시예에서, 상기 실리콘 카바이드 영역은 상기 델타 도핑된 층과 상기 도핑된 채널층에서 단일 성장 단계로 성장될 수 있다. 본 발명의 보다 구체적인 실시예에서, 상기 델타 도핑된 층, 상기 도핑된 채널층, 상기 캡층은 상기 기판 상에서 성장된다.
본 발명의 또 다른 실시예에서, 상기 캡층은 약 3 x 1017cm-3에서 약 6 x 1017cm-3사이의 캐리어 농도와 약 500 Å 에서 약 1000 Å 사이의 두께를 가질 수 있다. 상기 델타 도핑된 층은 약 2 x 1018cm-3에서 약 3 x 1018cm-3사이의 캐리어 농도와 약 200 Å 에서 약 300 Å 사이의 두께를 가질 수 있다. 상기 도핑된 채널층은 약 1 x 1016cm-3에서 5 x 1016cm-3범위의 캐리어 농도와 약 1800 Å 에서 약 3500 Å 사이의 두께를 가질 수 있다.
본 발명의 구체적인 실시예에서, 상기 MESFET은 상기 기판과 상기 델타 도핑된 층 사이에 제 2 도전형 실리콘 카바이드의 버퍼층을 더 포함한다. p-형 버퍼층의 경우, 상기 버퍼층은 약 1.0 x 1016cm-3에서 약 6 x 1016cm-3사이의 캐리어 농도를 가질 수 있되, 전형적으로는 약 1.5 x 1016cm-3의 캐리어 농도를 가질 수 있다. 상기 버퍼층은 약 0.2 ㎛ 에서 약 0.5 ㎛ 사이의 두께를 가질 수 있다. n-형버퍼층의 경우, 상기 버퍼층은 1 x 1015cm-3의 캐리어 농도 또는 그 이하 그리고 약 0.25 ㎛의 두께를 가질 수 있다. 상기 제 2 도전성 실리콘 카바이드는 p-형 도전성 실리콘 카바이드, n-형 도전성 실리콘 카바이드, 또는 도핑되지 않은 실리콘 카바이드일 수 있다.
본 발명의 보다 구체적인 실시예에서, 상기 MESFET은 상기 도핑된 채널층의 캐리어 농도보다 높은 캐리어 농도를 가지고 있는 상기 소오스와 상기 드레인 아래에 첫번때 도전형 실리콘 카바이드를 더 포함할 수 있다. 상기 제 1 도전형 실리콘 카바이드는 적어도 약 1 x 1019cm-3캐리어 농도를 가지고 있을 수 있다. 본 발명의 다른 실시예에서, 상기 MESFET은 상기 캡층과 상기 도핑된 채널층 상의 산화막층을 더 포함할 수 있다.
본 발명의 구체적인 실시예에서, 상기 오믹 콘택들은 니켈 콘택을 포함한다. 상기 MESFET은 상기 오믹 콘택 상에 상부층(overlayer)을 더 포함할 수 있다. 본 발명의 보다 구체적인 실시예에서, 상기 델타 도핑된 층과 상기 도핑된 채널층은 상기 트랜지스터의 경계(periphery)를 한정하고 상기 델타 도핑된 층과 상기 도핑된 채널층을 통하여 연장되는 측벽들을 가지고 있는 메사(mesa)를 형성한다. 상기 메사의 측벽은 상기 기판으로 연장될 수도 있고 그렇지 않을 수도 있다.
본 발명의 또 다른 실시예에서, 상기 제 1 거리는 약 0.07 ㎛ 에서 약 0.25 ㎛ 사이이고, 상기 제 2 거리는 약 500 Å 에서 약 1000 Å 사이이다. 상기 게이트는 상기 도핑된 채널층 상에 크롬(chromium) 제 1 게이트층과 상기 제 1 게이트층상의 백금(platinum)과 금을 포함하는 상부층을 포함할 수 있다. 선택적으로, 상기 게이트는 상기 도핑된 채널층 상의 니켈 제 1 게이트층과 상기 제 1 게이트층 상의 금을 포함하는 상부층을 포함할 수 있다. 상기 게이트층은 약 0.4 ㎛ 에서 약 0.7 ㎛ 사이의 길이를 가질 수 있다. 상기 소오스로부터 상기 게이트까지의 거리는 약 0.5 ㎛ 에서 약 0.7 ㎛ 사이일 수 있다. 상기 드레인으로부터 상기 게이트까지의 거리는 약 1.5 ㎛ 에서 약 2 ㎛ 사이일 수 있다. 상기 소오스와 상기 제 2 리세스의 상기 제 1 측벽과의 거리는 약 0.1 ㎛ 에서 약 0.4 ㎛ 사이일 수있고, 상기 드레인과 상기 제 2 리세스의 상기 제 2 측벽과의 거리는 약 0.9 ㎛ 에서 약 1.7 ㎛ 사이일 수 있다. 상기 제 2 리세스의 상기 제 1 측벽과 상기 게이트 간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이이고, 상기 제 2 리세스의 상기 제 2 측벽과 상기 게이트간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이일 수 있다. 복수개의 단위셀을 포함하는 트랜지스터에서 제 1 게이트와 제 2 게이트간의 거리는 약 20 ㎛ 에서 약 50 ㎛ 사이일 수 있다.
본 발명이 위에 주로 SiC MESFET을 참조하여 기술되었으나, SiC MESFET의 제조방법 또한 제공된다.
이하에는 본 발명의 다양한 실시예를 설명하는 도 1과 도 2A 내지 2H를 참조하여 본 발명이 개시된다. 도면에 도시한 바와 같이, 층 또는 영역의 크기는 설명의 목적으로 과장되었으며, 따라서 본 발명의 일반적인 구조를 설명하기 위해 제공된다. 게다가, 본 발명의 다양한 측면은 기판 또는 다른 층 상에 형성된 층을 참조하여 개시된다. 해당 기술분야에서 통상의 지식을 가진자들에 의해 인정되듯이, 기판 또는 다른 층 상에 형성된 한 층에 대한 참조는 부가적인 층이 개재될 수 있다. 중간에 개재하는 다른 층이 없이 다른층 또는 기판 상에 형성된 한 층에 대한 참조는 그층 또는 기판 상에 "곧바로" 형성되는 것으로 여기에서 기술된다.
본 발명의 실시예들은 본 발명의 다양한 실시예와 본 발명의 다양한 제조 공정의 실시예를 도시하는 도 1과 도 2A 내지 2H를 참조하여 이하에서 개시될 것이다. 델타 도핑된 층-즉, 매우 얇고, 고농도로 도핑된 층이며, 상기 델타 도핑된 층에 비해 저농도로 도핑된 도핑된 채널층에 의해 게이트로부터 떨어져 있는 층-을 가지고 있는 금속-반도체 전계 효과 트랜지스터(MESFET)가 제공된다. 아래에 상세하게 설명되었듯이, 통상적인 MESFET에 비해 항복 전압을 높일 수 있고, 소오스와 드레인 저항을 낮출 수 있는 이중 리세스된 게이트 구조가 제공된다. 본 발명의 실시예에 따른 MESFET은 아래에 언급되었듯이, 현 제조 기술을 이용하여 제조될 수 있다. 본 발명의 실시예에 따른 MESFET은 예를 들어, 코드분할 다중접속(code division multiple access; CDMA) 및/또는 광밴드 CDMA(WCDMA)와 같은 복잡한 모듈래이션(modulation) 기법을 이용하는 베이스 스테이션용(base station)의 파워 증폭기와 같은 고효율 선형 파워증폭기용으로 유용할 수 있다.
도 1을 참조하여 본 발명의 실시예에 따른 금속-반도체 전계 효과 트랜지스터(MESFET)가 이하에 상세하게 기술될 것이다. 도 1을 보면, p-형 또는 n-형 도전성 또는 반절연(semi-insulating) 단결정 벌크 실리콘 카바이드(SiC) 기판(10)이 제공된다. 상기 기판은 6H, 4H, 15R 또는 3C 실리콘 카바이드 군에서 선택된 실리콘 카바이드로 생성될 수 있다.
p-형 실리콘 카바이드의 선택적인 버퍼층(12)이 상기 기판(10) 상에 제공될 수 있다. 상기 선택적인 버퍼층(12)은 6H, 4H, 15R 또는 3C 폴리형(polytype)의 p-형 도전성 실리콘 카바이드로 형성되는 것이 바람직하다. 상기 버퍼층은 약 1.0 x 1016cm-3에서 약 6 x 1016cm-3사이의 캐리어농도를, 전형적으로는 1.5 x 1016cm-3의 농도를 가질 수 있다. 적당한 도펀트(dopant)는 알루미늄, 붕소(boron) 그리고 갈륨(gallium)을 포함한다. 상기 버퍼층(12)은 약 0.2 ㎛ 에서 약 0.5 ㎛ 사이의 두께를 가질 수 있다. 상기 버퍼층(12)이 위에 p-형 실리콘 카바이드로 기술되었음에도 불구하고, 발명은 이러한 구성으로 한정되지 않아야 한다. 선택적으로, 상기 버퍼층은 도핑되지 않은 실리콘 카바이드 또는 매우 낮게 도핑된 n-형 도전성 실리콘 카바이드일 수 있다. 만일 저 농도로 도핑된 실리콘 카바이드가 상기 버퍼층(12)으로 이용된다면, 상기 버퍼층(12)의 캐리어 농도는 약 5 x 1015cm-3이하인 것이 바람직하다. 만일 도핑되지 않은 또는 n-형 버퍼층(12)이 이용된다면, 상기 기판(10)은 바람직하게는 반절연 실리콘 카바이드 기판이다.
상기 버퍼층(12)은 상기 기판(10)과 n-형이거나 또는 p-형 실리콘 카바이드인 델타 도핑된 층(14)의 사이에 배치될 수 있다. 상기 델타 도핑된 층(14)은 일반적으로 매우 얇고 2-차원인 층 내에 균일하게 분포된 도핑 불순물을 가지고 있고, 일반적으로 높은 캐리어 농도를 가지고 있다. 그러나, 상기 델타 도핑된 층(14)은 또한 도핑 프로파일(profile), 프로파일상 보다 높은 캐리어 농도를 가지고 있는 하나 또는 그 이상의 스파이크(spike)를 가지고 있으면서, 일반적으로 다양한 깊이를 가지고 있는 상기 델타 도핑된 층(14)의 다른 부분의 캐리어 농도의 대표를 가질 수 있다.
상기 델타 도핑된 층(14), 도핑된 채널층(16) 그리고 캡층(18), n-형 실리콘 카바이드 모두는 도 1에서와 같이, 상기 기판(10) 상에 제공될 수 있다. 따라서, 상기 도핑된 채널층(16)은 상기 델타 도핑된 층(14) 상에 있고, 상기 캡층(18)은 상기 도핑된 채널층(16) 상에 있다. 만일 상기 선택적인 버퍼층(12)이 상기 기판(10) 상에 제공된다면, 상기 델타 도핑된 층(14), 상기 도핑된 채널층(16) 및 상기 캡층(18)은 상기 선택적인 버퍼층(12) 상에 제공될 수 있다. 상기 델타 도핑된 층은 위에서 언급했듯이, 그 도핑 프로파일 내에 하나의 스파이크 또는 다수개의 스파이크를 포함할 수 있기 때문에, 상기 도핑된 채널층(16)은 적어도 상기 델타 도핑된 층(14)의 도핑 프로파일에서 스파이크들 중의 하나의 캐리어 농도보다 낮은 캐리어 농도를 가지고 있다. 상기 도핑된 채널층(16)의 캐리어 농도는 또한 상기 캡층(18)의 캐리어 농도보다 낮다. 따라서, 상기 도핑된 채널층(16)은 상기 델타 도핑된 층(14)와 상기 캡층(18) 둘다에 비해 적은 캐리어 농도를 가지도록 저농도로 도핑되어 있다.
상기 델타 도핑된 층(14)은 6H, 4H, 15R, 또는 3C 폴리형, n-형 도전성 실리콘 카바이드로 형성될 수 있다. 상기 델타 도핑된 층의 n-형 캐리어 농도는 약 2 x 1018cm-3에서 약 3 x 1018cm-3사이인 것이 적당하다. 적당한 도펀트는 질소와 인(phosphorous)을 포함한다. 상기 델타 도핑된 층(14)은 약 200 Å 내지 약 300 Å의 두께를 가질 수 있다. 상기 도핑된 채널층(16)은 약 1 x 1016cm-3에서 약 5 x 1016cm-3사이의 캐리어 농도를 가질 수 있고, 6H, 4H, 15R, 또는 3C 폴리형의 n-형 전도성 실리콘 카바이드로 형성될 수 있다. 상기 도핑된 채널층(16)은 약 1800 Å 에서 약 3500 Å 사이의 두께를 더 가질 수도 있다. 마지막으로, 상기 캡층(18)은 약 3 x 1017cm-3에서 약 6 x 1017cm-3사이의 캐리어 농도를 가질 수 있고, 약 500 Å 내지 약 1000 Å의 두께를 가질 수 있다.
상기 델타 도핑된 층(14), 상기 도핑된 채널층(16) 및 상기 캡층(18)이 위에서 n-형 전도성 실리콘 카바이드라고 기술되었음에도 불구하고, 본 발명은 이러한 구조에 한정되지 않음을 이해할 수 있을 것이다. 선택적으로, 예를 들어, 상보성 장치에서, 상기 델타 도핑된 층(14), 상기 도핑된 채널층(16) 및 상기 캡층(18)은 p-형 전도성 실리콘 카바이드일 수 있다.
도 1에 도시되었듯이, n+ 영역들(13, 17)은 상기 장치의 소오스 및 드레인 영역에 각각 제공된다. 여기에 사용된 것처럼, "n+" 또는 "p+"는 주위 또는 동일한것의 다른 영역 또는 다른 층 또는 기판보다 고농도 캐리어 농도에 의해 한정된 영역을 가리킨다. 상기 영역들(13, 17)은 전형적으로 n-형 전도성 실리콘 카바이드이고, 상기 도핑된 채널층(16)의 캐리어 농도보다 높은 캐리어 농도를 가지고 있다. 상기 n+ 영역들(13, 17)에 대해, 약 1 x 1019cm-3의 캐리어 농도가 적당하나, 가능한 한 높은 캐리어 농도가 바람직하다.
오믹 콘택들(26, 22)은 상기 이온 주입된 영역들(13, 17) 상에 제공될 수 있고, 소오스 콘택(26)과 드레인 콘택(22)를 제공하기 위해 따로 떨어져 있다. 상기 오믹 콘택들(26, 22)은 바람직하게는 니켈 또는 다른 적당한 금속들로 형성된다. 산화막층(20)은 상기 장치의 상기 노출된 표면 상에 더 제공될 수 있다.
본 발명의 실시예에 따른 MESFET은 제 1 리세스 단면과 제 2 리세스 단면을 포함한다. 상기 제 1 리세스 단면은 상기 캡층(18)을 통과하여 약 500 Å 내지 약 1000 Å의 거리만큼 상기 도핑된 채널층(16)으로 연장되는 계단을 가지고 있다. 상기 제 2 리세스 단면은 상기 제 1 단면의 측벽들(34, 36) 사이에 제공된다. 상기 제 1 리세스 단면의 제 1 측벽(34)은 상기 소오스(26)와 상기 게이트(24)의 사이에 있고, 상기 제 1 리세스 단면의 제 2 측벽(36)은 상기 드레인(22)과 상기 게이트(24)의 사이에 있다. 상기 제 2 리세스 단면의 상기 계단은 상기 도핑된 채널층(16)으로 약 0.07 ㎛ 에서 약 0.25 ㎛ 사이의 거리만큼 연장되어 있다. 상기 제 1 리세스 단면의 상기 계단은 또한 상기 도핑된 채널층(16)으로, 예를 들어, 약 100 Å 더, 더 연장될 수 있으나, 상기 도핑된 채널층(16)으로 상기 제 2 리세스단면의 상기 계단 만큼 연장되지는 않는다. 더구나, 상기 소오스(26)와 상기 제 1 리세스 구조의 상기 첫변째 측벽(34)간의 거리는 약 0.1 ㎛ 에서 약 0.4 ㎛ 사이일 수 있다. 상기 드레인(22)과 상기 제 1 리세스 구조의 상기 제 2 측벽(36)간의 거리는 약 0.9 ㎛ 에서 약 1.7 ㎛ 사이일 수 있다. 상기 제 1 리세스 단면의 상기 제 1 측벽(34)과 상기 게이트(24)간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이일 수 있다. 상기 제 1 리세스 단면의 상기 제 2 측벽(36)과 상기 게이트(24)간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이일 수 있다.
위에서 기술된 상기 리세스 단면들은 제 1 그리고 제 2 리세스 단면으로 명칭되었음에도 불구하고, 이러한 리세스 단면들은 이러한 명칭에 의해 제한되어서는 안된다. 이러한 명칭들은 단지 하나의 리세스 단면을 다른 리세스 단면과 구별하기 위해 사용되어졌다. 따라서, 위에서 언급된 상기 제 1 리세스 단면은 상기 제 2 리세스 단면으로 명칭될 수 있고, 유사하게 위의 상기 제 2 리세스 단면은 상기 제 1 리세스 단면으로 명칭될 수 있다.
게이트 콘택(24)은 상기 제 1 리세스 단면의 측벽들(34, 36)의 사이에, 상기 제 2 리세스 단면에 제공된다. 상기 게이트 콘택(24)은 크롬, 백금, 또는 백금 실리사이드, 니켈, 또는 TiWN으로 형성될 수 있으나, 해당 기술분야에서 통상의 지식을 가진자에게 쇼트키 효과(Schottky effect)를 달성하기 위해 알려진 금과 같은 다른 금속들이 사용될 수 있다. 그러나, 상기 쇼트키 게이트 콘택(24)은 전형적으로는 3층 구조를 가지고 있다. 그러한 구조는 크롬(Cr)의 높은 접착력 때문에 장점들을 가질 수 있다. 예를 들어, 상기 게이트 콘택(24)은 선택적으로 상기 도핑된채널층(16)과 접촉하는 크롬(Cr)으로 된 제 1 게이트층을 포함할 수 있다. 상기 게이트 콘택(24)은 백금(Pt)과 금 또는 다른 고전도성 금속의 상부층(46)을 더 포함 할 수 있다. 선택적으로, 상기 게이트 콘택(24)은 니켈로 된 제 1 층을 상기 도핑된 채널층(16) 상의 상기 제 2 리세스 단면의 상기 계단 상에 포함할 수 있다. 상기 게이트 콘택(24)은 금으로 된층을 포함하는 니켈로 된 상기 제 1 층 상에 상부층을 더 포함할 수 있다. 도시된 것처럼, 선택적인 금속 상부층들(28, 30, 32)이 상기 소오스 및 드레인 콘택들(26, 22) 및 상기 게이트 콘택(24) 상에 제공될 수 있다. 상기 상부층들(28, 30, 32)은 금, 은, 알루미늄, 백금, 그리고 구리일 수 있다. 다른 적당한 고전도성 금속이 또한 상기 상부층용으로 사용될 수 있다.
상기 게이트 콘택 아래의 n-형 전도성 영역의 두께는 상기 장치의 상기 채널 영역의 단면 높이를 한정하고, 요청되는 상기 장치의 상기 핀치오프 전압과 상기 캐리어 농도에 기초하여 선택되어 진다. 상기 도핑된 채널층과 상기 델타 도핑된 층의 캐리어 농도가 주어지면, 주어진 핀치오프 전압에 대한 이러한 층들의 두께는 해당 기술분야에서 통상의 지식을 가진자에게 알려진 방법을 사용하여 쉽게 계산될 수 있다. 따라서, 상기 도핑된 채널층의 두께와 농도는 -3 V보다 큰, 바람직하게는 -5 V보다 큰 핀치오프 전압을 제공하기 위해 선택되는 것이 바람직하다. 핀치오프 전압은 또한 약 -3 V 에서 -20 V 사이일 수 있으나, 전형적으로는 약 -5 V 에서 약 -15 V 사이이다.
MESFET의 치수를 선택함에 있어, 상기 게이트의 폭은 전류의 흐름에 수직한 방향의 게이트의 치수로 규정된다. 도 1의 단면에서 보이듯이, 상기 게이트 폭은페이지 안쪽으로 그리고 바깥쪽으로 향한다. 상기 게이트의 길이는 전류의 흐름과 평행한 방향의 상기 게이트의 치수이다. 도 1의 단면도에서 보이듯이, 상기 게이트 길이는 상기 도핑된 채널층(16)과 접촉하고 있는 상기 게이트(24)의 치수이다. 예를 들어, 본 발명의 실시예에 따른 상기 MESFET의 상기 게이트 길이는 약 0.4 ㎛ 에서 약 0.7 ㎛ 사이일 수 있다. 또 다른 중요한 치수는 도 1의 단면도에 상기 소오스 콘택(26) 또는 n+ 영역(13)으로부터 상기 게이트 콘택(24)까지의 거리로 도시된, 상기 소오스로부터 게이트간의 거리이다. 본 발명의 실시예에 따른 상기 소오스로부터 상기 게이트간의 거리는 약 0.5 ㎛ 에서 약 0.7 ㎛ 사이일 수 있다. 게다가, 상기 드레인(22)으로부터 상기 게이트(24)까지의 거리는 약 1.5 ㎛ 에서 약 2 ㎛ 일 수 있다. 본 발명의 실시예는 MESFET의 복수개의 단위셀을 더 포함할 수 있고, 상기 단위셀의 제 1 게이트로부터 제 2 게이트까지의 거리는 약 20 ㎛ 에서 약 50 ㎛ 사이일 수 있다.
도 2A 내지 도 2H는 본 발명의 실시예에 따른 FET의 제조 공정을 도시한다. 도 2A를 보면, 선택적인 버퍼층(12)이 SiC 기판 상에 성장되거나 또는 증착된다. 상기 기판(10)은 반절연 SiC 기판, p-형 기판, 또는 n-형 기판일 수 있다. 상기 선택적인 버퍼층(12)은 약 1.5 x 1016cm-3또는 그 이하의 캐리어 농도를 갖는 p-형 전도성 실리콘 카바이드일 수 있다. 선택적으로, 상기 버퍼층은 n-형 실리콘 카바이드 또는 도핑되지 않은 실리콘 카바이드일 수 있다.
만일 상기 기판(10)이 반절연 물질이라면, 그것은 공유로 양도되고, 공동 출원계속중이며, 그 내용이 마치 그 전체로서 제시된 것처럼 참조에 의해 첨부되어 있는 미국특허출원 제 09/313,802, "Semi-insulating Silicon Carbide Without Vanadium Domination(바나듐 제어 없는 반절연 실리콘 카바이드)"에서 기술된 것처럼 제조될 수 있다. 그러한 반절연 기판은 실리콘 카바이드 기판을 충분히 높은 정도의 점결함(point defect)과 충분히 맞추어진 정도의 p-형 그리고 n-형 도펀트들과 함께 제공하여 결과적으로 상기 실리콘 카바이드의 비저항이 상기 점결함에 의해 제어되도록 함으로써 제조될 수 있다. 그러한 제어는 실리콘 카바이드 기판을 높은 온도에서 약 1 x 1016cm-3이하 그리고 바람직하게는 약 1 x 1014cm-3이하의 농도의 중금속, 전이 성분 또는 다른 깊은 레벨 트랩 성분(deep level trapping element)을 가지고 있는 소오스 분말들과 함께 제조함으로써 달성될 수 있다. 예를 들어, 약 2360 ℃ 와 2380 ℃의 사이 온도가, 약 300 ℃ 에서 약 500 ℃ 이하의 사이에서 씨드를 가지고서, 이용될 수 있다. 따라서, 반절연 기판은 실질적으로 바나듐과 같은 중금속, 전이 성분 도펀트 또는 다른 깊은 레벨 트랩 성분이 없어야 하는 것이 바람직한데, 이는 상기 기판의 비저항이 그러한 중금속들 또는 전이 성분에 의해 제어받지 않도록 하기 위함이다. 반절연 기판은 그러한 중금속, 전이 성분 도펀트 또는 깊은 레벨 트랩 성분들이 없어야 하는 것이 바람직하나, 그러한 성분들은, 만일 그러한 물질의 존재가 여기에 기술된 MESFET의 전기적인 성질에 본질적인 영향을 미치지 않는다면 여전히 본 발명의 가르침으로부터 도움을 얻으면서, 측정할 수 있는 정도로 존재할 수 있다.
도 2B에서 볼 수 있듯이, 델타 도핑된 층(14), 도핑된 채널층(16) 및 캡층(18)들은 선택적인 버퍼층(12) 상에 성장되거나 증착될 수 있다. 만일 상기 버퍼층(12)이 포함되지 않는다면, 상기 델타 도핑된 층, 도핑된 채널층(16) 및 캡층(18)은 상기 기판(10) 상에 성장되거나 증착될 수 있음을 이해해야 한다. 상기 델타 도핑된 층(14)은 상기 버퍼층(12) 상에 형성되고, 상기 도핑된 채널층(16)은 상기 델타 도핑된 층(14) 상에 형성되고, 상기 캡층(18)은 상기 소오스 물질 농도를 첫번째 시간은 상기 도핑된 채널층(16)을 성장시키고, 두번째 시간은 상기 캡층(18)을 성장시키도록 변경함으로써 단일 성장 단계로 성장될 수 있다. 상기 델타 도핑된 층(14), 상기 도핑된 채널층(16) 및 상기 캡층(18)들은 또한 다중 성장 단계들로 성장될 수 있다. 선택적으로, 상기 캡층(18)은 이온 주입에 의해 형성될 수 있다.
도 2C에 도시된 바처럼, 마스크(45)는 상기 n+ 영역들(13, 17)을 이온 주입하기 위해 형성될 수 있다. 상기 영역들(13, 17)은 전형적으로 예를 들어, 질소(N) 또는 인(P)의 이온 주입에 의해 형성되고, 고온의 어닐(anneal)이 뒤따른다. 적당한 어닐 온도는 약 1100 ℃ 에서 약 1600 ℃ 사이이다. 상기 이온 주입은 도 2D에 도시된 바와 같이 상기 n+ 영역들(13, 17)을 형성하기 위한 상기 마스크(45)에 의해 덮여지지 않는 영역 상에서 행해질 수 있다. 따라서, 상기 이온들은 상기 델타 도핑된 층(14), 상기 도핑된 채널층(16) 및 상기 캡층(18)의 부분에 상기 도핑된 채널층(16)보다 높은 캐리어 농도를 갖는 고농도의 n-형 전도성 실리콘 카바이드 영역을 제공하기 위해 주입된다. 일단 주입되면, 상기 도펀트들은 상기 주입층을활성화하기 위해 어닐된다.
도 2D에서 보이듯이, 상기 기판(10), 버퍼층(12), 델타 도핑된 층(14), 도핑된 채널층(16), 캡층(18) 및 n+ 영역들(13, 17)은 장치의 경계를 한정하는 분리 메사(isolation mesa)를 형성하기 위해 식각될 수 있다. 상기 기판(10), 상기 델타 도핑된 층(14), 상기 도핑된 채널층(16), 상기 캡층(18) 및 상기 n+ 영역들(13, 17)은 상기 트랜지스터의 상기 경계를 한정하는 측벽을 가지고 있는 메사를 형성한다. 상기 메사의 상기 측벽은 상기 장치의 상기 델타 도핑된 층(14)을 지나 아래 방향으로 연장된다. 전형적으로, 상기 메사는 도 2C에서 보는 바와 같이 상기 장치의 상기 기판(10)으로 연장되어 형성될 수 있다. 상기 메사는 장치에서 상기 메사로의 전류 흐름을 제한하고 상기 장치의 커패시턴스를 줄이기 위해 상기 장치의 상기 공핍 영역(depletion region)을 지나 연장될 수 있다. 만일 상기 장치의 상기 공핍 영역이 상기 메사 레벨 아래로 연장된다면, 그것은 상기 메사의 바깥 영역으로 퍼져 나갈 수 있고, 결과적으로 보다 큰 커패시턴스를 초래한다. 상기 메사는 바람직하게는 위에 기술된 장치를 반응성 이온 식각(reactive ion etching)함으로써 형성된다. 더구나, 만일 메사가 사용되지 않는다면, 상기 장치는 보상 원자들로 반대 도핑하는 양성자 충돌(proton bombardment)과 같은 다른 방법 또는 해당 기술분야에서 통상의 지식을 가진자에세 알려진 다른 방법을 이용하여 절연 분리될 수 있다.
도 2D는 상기 MESFET의 제 1 리세스(43)의 형성을 더욱 도시한다. 상기 제 1 리세스(43)는 상기 제 1 리세스(43)에 대한 마스크(47)을 형성하고 그 다음 상기마스크(47)에 따른 상기 리세스를 형성하기 위하여 상기 캡층(18)을 관통하여 약 500 Å 에서 약 1000 Å 사이의 거리를 식각하여 형성될 수 있다. 상기 캡층(18)은 상기 제 1 리세스(43)를 형성하기 위하여 적어도 상기 도핑된 채널층(16)까지 식각된다. 상기 제 1 리세스(43)는 건식각(dry etch) 또는 습식각(wet etch)과 같은 식각 공정에 의해 형성될 수 있다. 선택적으로, 상기 식각은 상기 도핑된 채널층(16)까지, 예를 들어 약 100 Å 더, 계속될 수 있다. 상기 리세스가 상기 도핑된 채널층(16)으로 연장되도록 하기 위한 상기 제 1 리세스를 식각하는 것은 상기 도핑된 채널층(16)에 이르지 않도록 하는 것이 바람직하다.
도 2E는 상기 제 1 리세스(43)가 상기와 같이 형성된 후, 산화막층(20)의 형성에 관해 도시한다. 상기 산화막층은 상기 결과구조의 노출된 표면 상,즉 상기 제 1 리세스(43)의 상기 절연분리 메사, 상기 n+ 영역들(13, 17), 상기 캡층(18), 상기 도핑된 채널층(16) 상에 성장되거나 증착될 수 있다. 상기 산화 공정은 상기 식각 공정에 의해 손상 받았을 수 있는 SiC를 제거하고, 또한 상기 식각에 의해 상기 표면에 생성되었을 수 있는 거친부분을 부드럽게 한다. 이것은 아래에 언급되고 게이트 배선 형성 전에 행하는 제 2 리세스 식각이 더욱 얕고, 전형적으로 제거될 수 없는 표면하부 손상(sub-surface damage)과 표면 거칠기를 최소화하면서 수행되도록 해준다.
콘택 윈도우(contact window)는 상기 산화막층(20)을 관통하여 상기 n+ 영역들(13, 17)까지 식각될 수 있다. 그 다음 니켈이 상기 소오스 및 드레인 콘택(26, 22)을 증착하기 위해 증발되고, 도 2F에 도시된 바와 같이 상기 오믹 콘택을 형성하기 위해 어닐된다. 위와 같은 증착 및 어닐링 공정은 해당 기술분야의 당업자에게 통상적인 기술을 이용하여 수행될 수 있다. 예를 들어, 상기 오믹 콘택들은 약 1050 ℃의 온도에서 약 2 분간 어닐링될 수 있다. 그러나, 약 800 ℃ 에서 약 1150 ℃ 사이의 온도에서 약 30 초에서 약 10 분 사이와 같은 다른 시간 및 온도가 이용될 수 있다.
도 2G는 상기 MESFET의 상기 게이트 구조의 제 2 리세스의 형성을 도시한다. 상기 제 2 리세스(40)는 상기 제 2 리세스를 위한 마스크(49)를 형성한 다음, 상기 마스크(49)에 따른 상기 리세스를 식각하여 형성될 수 있다. 상기 도핑된 채널층(16)은 상기 리세스(40)을 형성하기 위하여 상기 도핑된 채널층(16)으로 약 0.07 ㎛ 에서 약 0.25 ㎛ 사이의 거리 만큼 식각될 수 있다. 상기 도핑된 채널층(16)으로의 상기 식각의 이러한 거리는 상기 산화막층(20)을 관통한 상기 식각을 포함하지 않는다.
위에서 언급된 상기 제 1 및 제 2 리세스(43, 40)는 건식각, 예를 들어 전자 사이클로트론 공명(electron cyclotron resonance; ECR) 또는 유도 결합 플라즈마(Inductively coupled plasma; ICP) 식각에 의해 형성될 수 있다. 선택적으로, 상기에 언급된 상기 리세스들은 이중 리세스 공정의 두 단계로 형성될 수도 있다. 예를 들어, 쇼트키 게이트 콘택(24)은 산화막층(20)을 관통하여 상기 도핑된 채널층(16)으로 상기 제 2 리세스 단면에 형성될 수 있다. 상기 산화막층(20)은 첫번째에 완전히 식각되고, 그 다음 두번째 식각이 상기 도핑된 채널층(16)으로 식각하기 위해 수행될 수 있다. 상기 첫번째 식각의 깊이는 상기 산화막층(20)을 모두관통할 수 있고, 또는 상기 산화막층(20)을 단지 부분적으로 관통할 수도 있다. 상기 두번째 식각을 위한 상기 도핑된 채널층(16)으로의 바람직한 깊이는 약 0.07 ㎛ 에서 약 0.25 ㎛ 사이이다. 유사하게, 상기 제 1 리세스 단면은 첫번째 식각은 상기 캡층(18)을 관통하고 그리고 상기에 언급된 바와 같이 상기 도핑된 채널층으로 연장되도록 하는 두 단계로 식각될 수 있다.
상기 두 단계 식각 접근은 단일 식각 공정에 비해 많을 장점을 가지고 있을 수 있다. 하나의 장점은 상기 첫번째 식각이 웨이펴 상의 여하의 배선 공정 전에 열산화막이 상기 제 1 리세스 단면에 대한 식각에 이어서 성장되도록 허용하면서 형성될 수 있다는 것이다. 상기 열산화막 공정은 상기 식각 공정에 의해 손상받았을 수 있는 SiC를 제거하고, 상기 식각에 의해 표면에 형성되었을 수 있는 거친부분을 부드럽게 해준다. 이것은 상기 게이트 배선 형성전에 수행되는 상기 제 2 리세스 단면의 상기 두번째 식각이 더욱 얕고, 전형적으로 제거될 수 없는 표면하부 결함과 표면 거칠기를 최소화하도록 해준다. 상기 두 단계 식각 접근의 또 다른 장점은 보다 얕은 두번째 식각이 상기 식각된 측벽으로의 게이트 콘택 양을 줄여줄 수 있다는 것이다. 이것은 잠재적으로 손상된 물질을 가지고 있는 콘택 면적을 최소화시켜주고, 감소된 콘택 면적은 또한 게이트 커패시턴스를 줄여주고, 그래서 상기 트랜지스터의 주파수 응답을 개선시켜준다.
도 2H는 상기에서 언급한 바와 같이 상기 게이트 콘택(24) 및 상기 선택적인 상부층들(28, 30, 32)의 형성을 도시한다. 예를 들어, 크롬층이 상기 제 2 리세스(40)에 증착될 수 있다. 전형적으로는, 상기 크롬층은 증발증착법(evaporative deposition)에 의해 형성된다. 상기 게이트 구조는 그 다음 백금 및 금 증착에 의해 완성될 수 있다. 또한 해당 기술분야에서 통상의 지식을 가진자에게 이해되듯이, 상기 상부층들(28, 30)은 상기 게이트 구조의 형성 전 또는 후에 형성될 수 있다. 사실, 만일 티타늄/백금/금 구조가 이용된다면, 상기 상부층의 상기 백금 및 금 부분은 상기 게이트 구조의 상기 백금 및 금 부분(32)과 똑같은 공정 단계에 의해 형성될 수 있다. 그와 같이, 상기 상부층들(28, 32)은 상기 게이트 콘택 형성 전 또는 후에 형성될 수 있다.
위에 간략에 기술되었듯이, 본 발명의 실시예에 따른 MESFET은 항복 전압을 높임과 동시에 통상적인 MESFET에 비해 소오스 및 드레인 저항을 낮출 수 있는 이중 리세스 게이트 구조를 제공한다. 이것은 높은 항복 전압을 얻기 위해 소오스와 드레인 저항을 희생하는 델타 도핑된 층을 이용함으로써 통상적인 전계 효과 트랜지스터에 비해 장점을 제공한다.
도면과 명세서에서, 상기 발명의 전형적인 바람직한 실시예가 개시되었고, 특정한 용어가 사용되었음에도 불구하고 그것들은 일반적으로 사용되고, 하기 청구범위에 제시된 발명의 범위를 제한할 목적이 아니라 단지 설명적인 의미로 사용되었다.
본 발명에 의한 MESFET은 높은 파워의 부하를 처리해야 하며, 고주파에서 신뢰성있게 작동할 수 있는 응용 장치에 이용할 수 있다. 본 발명의 실시예에 따른 MESFET은 예를 들어, 코드분할 다중접속(code division multiple access; CDMA)및/또는 광밴드 CDMA(WCDMA)와 같은 복잡한 모듈래이션(modulation) 기법을 이용하는 베이스 스테이션용(base station)의 파워 증폭기와 같은 고효율 선형 파워증폭기용으로 유용할 수 있다.

Claims (62)

  1. 소오스, 드레인 및 상기 소오스와 상기 드레인 사이에 위치하고, 제 1 도전형으로 도핑된 채널층으로 연장되는 게이트를 가지고 있는 델타 도핑된 실리콘 카바이드 MESFET; 및
    상기 소오스 및 상기 드레인에 인접하고, 상기 소오스와 상기 게이트 및 상 기 드레인과 상기 게이트의 각각의 것들 사이로 연장되고, 상기 도핑된 채널층보다 높은 캐리어 농도를 갖고 상기 게이트로부터 떨어져 있는 실리콘 카바이드 영역들을 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 델타 도핑된 실리콘 카바이드 MESFET 및 상기 실리콘 카바이드 영역들은,
    실리콘 카바이드 기판;
    상기 기판 상의 제 1 도전형 실리콘의 델타 도핑된 층;
    상기 델타 도핑된 층의 적어도 하나의 캐리어 농도보다 낮은 캐리어 농도를 가지며, 상기 델타 도핑된 층 상의 상기 제 1 도전형 실리콘 카바이드의 상기 도핑된 채널층;
    상기 도핑된 채널층 상의, 각각 상기 소오스와 상기 드레인을 한정하는 오믹 콘택들;
    상기 도핑된 채널층보다 높은 캐리어 농도를 가지고 있는, 상기 도핑된 채널층 상의 상기 제 1 도전형 실리콘 카바이드의 캡층
    상기 소오스 및 상기 드레인 사이에서 상기 캡층을 관통하여 상기 도핑된 채널층을 제 1 거리만큼 연장되는 제 1 계단을 갖는 제 1 리세스;
    상기 제 1 리세스에 있고 상기 도핑된 채널층으로 연장되는 게이트; 및
    상기 소오스 및 상기 드레인 사이에 있고, 상기 캡층을 관통하여 상기 도핑된 채널층으로 상기 제 1 거리보다 짧은 제 2 거리 만큼 연장되는 제 2 계단을 갖고, 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트들의 각각의 것들 사이에 있고 실리콘 카바이드 영역들을 제공하기 위해 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트 들간의 각각의 것들 사이로 연장하는 상기 캡층 영역들을 한정하기 위해 상기 게이트, 상기 소오스 및 상기 드레인로부터 떨어져 있는 각각의 측벽들을 갖는 제 2 리세스를 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 제 2 리세스의 상기 제 2 계단이 상기 도핑된 채널층으로 세번째 거리만큼 연장되는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  4. 제 2 항에 있어서,
    상기 실리콘 카바이드 기판은 반절연 실리콘 카바이드 기판을 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제 1 도전형 실리콘 카바이드는 n-형 도전성 실리콘 카바이드를 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제 1 도전형 실리콘 카바이드는 p-형 도전성 실리콘 카바이드를 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 실리콘 카바이드 영역들은 이온 주입된 영역임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 실리콘 카바이드 영역들은 상기 델타 도핑된 층 및 상기 도핑된 채널층과 함께 단일 성장 단계로 성장되는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  9. 제 2 항에 있어서,
    상기 델타 도핑된 층, 상기 도핑된 채널층 및 상기 캡층들은 기판에 증착되는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  10. 제 2 항에 있어서,
    상기 캡층은 약 3 x 1017cm-3에서 약 6 x 1017cm-3사이의 캐리어 농도를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  11. 제 2 항에 있어서,
    상기 캡층은 약 500 Å 에서 약 1000 Å 사이의 두께를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  12. 제 2 항에 있어서,
    상기 델타 도핑된 층은 약 2 x 1018cm-3에서 약 3 x 1018cm-3사이의 캐리어 농도를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  13. 제 2 항에 있어서,
    상기 델타 도핑된 층은 약 200 Å 에서 약 300 Å 사이 두께를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  14. 제 2 항에 있어서,
    상기 도핑된 채널층은 약 1 x 1016cm-3에서 약 5 x 1016cm-3사이의 캐리어 농도를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  15. 제 2 항에 있어서,
    상기 도핑된 채널층은 약 1800 Å 에서 약 3500 Å 사이의 두께를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  16. 제 2 항에 있어서,
    상기 기판과 상기 델타 도핑된 층 사이에 제 2 도전형 실리콘 카바이드의 버퍼층을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  17. 제 16 항에 있어서,
    상기 버퍼층은 약 1.0 x 1016cm-3에서 약 6 x 1016cm-3사이의 캐리어 농도를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  18. 제 16 항에 있어서,
    상기 버퍼층은 약 0.5 ㎛ 두께를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  19. 제 16 항에 있어서,
    상기 제 2 도전형 실리콘 카바이드는 p-형 도전성 실리콘 카바이드임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  20. 제 16 항에 있어서,
    상기 제 2 도전형 실리콘 카바이드는 n-형 도전성 실리콘 카바이드임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  21. 제 16 항에 있어서,
    상기 제 2 도전형 실리콘 카바이드는 도핑되지 않은 실리콘 카바이드임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  22. 제 2 항에 있어서,
    상기 소오스 및 상기 드레인 아래에, 상기 도핑된 채널층의 캐리어 농도보다높은 캐리어 농도를 가지는 제 1 도전형 실리콘 카바이드 영역들을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  23. 제 22 항에 있어서,
    상기 제 1 도전형 실리콘 카바이드 영역은 적어도 약 1 x 1019cm-3의 캐리어 농도를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  24. 제 2 항에 있어서,
    상기 캡층 및 상기 도핑된 채널층 상에 산화막 층을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  25. 제 2 항에 있어서,
    상기 오믹 콘택들은 니켈 콘택들을 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  26. 제 2 항에 있어서,
    상기 오믹 콘택들 상에 상부층을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  27. 제 2 항에 있어서,
    상기 델타 도핑된 층 및 상기 도핑된 채널층은 상기 트랜지스터의 경계를 한정하고, 상기 델타 도핑된 층과 상기 도핑된 채널층을 관통하여 연장되는 측벽들을 갖는 메사를 형성하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  28. 제 27 항에 있어서,
    상기 메사의 상기 측벽들은 기판으로 연장되는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  29. 제 2 항에 있어서,
    상기 제 1 거리는 약 0.08 ㎛ 에서 약 0.25 ㎛ 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  30. 제 2 항에 있어서,
    상기 게이트는 상기 도핑된 채널층 상에 크롬 제 1 게이트층을 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  31. 제 30 항에 있어서,
    상기 게이트는 상기 제 1 게이트층 상에 백금과 금을 포함하는 상부층을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  32. 제 2 항에 있어서,
    상기 게이트는 상기 도핑된 채널층 상에 니켈의 제 1 게이트층을 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  33. 제 32 항에 있어서,
    상기 게이트는 상기 제 1 게이트층 상에 금을 포함하는 상부층을 더 포함하는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  34. 제 1 항에 있어서,
    상기 게이트는 약 0.4 ㎛ 에서 약 0.7 ㎛ 사이의 길이를 갖는 것을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  35. 제 1 항에 있어서,
    상기 소오스로부터 상기 게이트까지의 거리는 약 0.5 ㎛ 에서 약 0.7 ㎛ 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  36. 제 1 항에 있어서,
    상기 드레인으로부터 상기 게이트까지의 거리는 약 1.5 ㎛ 에서 약 2 ㎛ 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  37. 제 2 항에 있어서,
    상기 제 2 거리는 약 500 Å에서 약 1000 Å 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  38. 제 2 항에 있어서,
    상기 소오스와 상기 제 2 리세스의 상기 제 1 측벽 사이의 거리는 약 0.1 ㎛ 에서 약 0.4 ㎛ 사이이고, 상기 드레인과 상기 제 2 리세스의 상기 제 2 측벽 사이의 거리는 약 0.9 ㎛ 에서 약 1.7 ㎛ 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  39. 제 2 항에 있어서,
    상기 제 2 리세스의 상기 제 1 측벽과 상기 게이트 간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이이고, 상기 제 2 리세스의 상기 제 2 측벽과 상기 게이트간의 거리는 약 0.3 ㎛ 에서 약 0.6 ㎛ 사이임을 특징으로 하는 단위셀을 갖는 금속 반도체 전계 효과 트랜지스터.
  40. 제 1 항에 따른 단위 셀들을 복수개 포함하되,
    제 1 게이트로부터 제 2 게이트까지의 거리가 약 20 ㎛ 에서 약 50 ㎛ 사이임을 특징으로 하는 금속 반도체 전계 효과 트랜지스터.
  41. 소오스, 드레인 및 상기 소오스와 상기 드레인 사이에 있고 제 1 도전형으로 도핑된 채널층으로 연장되는 게이트를 가지고 있는 델타 도핑된 실리콘 카바이드 MESFET을 형성하는 단계; 및
    상기 소오스 및 상기 드레인에 인접하고, 상기 소오스와 상기 게이트 및 상 기 드레인과 상기 게이트의 각각의 것들 사이로 확장하고, 상기 도핑된 채널층보다 높은 캐리어 농도를 갖고 상기 게이트로부터 떨어져 있는 실리콘 카바이드 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  42. 제 41 항에 있어서,
    델타 도핑된 실리콘 카바이드 MESFET을 형성하고 실리콘 카바이드 영역들을 형성하는 단계는,
    실리콘 카바이드 기판 상에 제 1 도전형 실리콘 카바이드의 델타 도핑된 층을 형성하는 단계;
    상기 델타 도핑된 층의 적어도 하나의 캐리어 농도보다 낮은 캐리어 농도를 갖는 상기 델타 도핑된 층 상의 상기 제 1 도전형 실리콘 카바이드의 상기 도핑된 채널층을 형성하는 단계;
    상기 도핑된 채널층 상의, 각각 상기 소오스와 상기 드레인을 한정하는 오믹 콘택들을 형성하는 단계;
    상기 도핑된 채널층보다 높은 캐리어 농도를 가지고 있는, 상기 도핑된 채널층 상의 상기 제 1 도전형 실리콘 카바이드의 캡층을 형성하는 단계;
    상기 소오스 및 상기 드레인 사이에서 상기 캡층을 관통하여 상기 도핑된 채널층을 제 1 거리만큼 연장되는 제 1 계단을 갖는 제 1 리세스를 형성하는 단계;
    상기 제 1 리세스에 있고 상기 도핑된 채널층으로 연장되는 게이트를 형성하는 단계; 및
    상기 소오스 및 상기 드레인 사이에 있고, 상기 캡층을 관통하여 상기 도핑된 채널층으로 상기 제 1 거리보다 짧은 제 2 거리 만큼 연장되는 제 2 계단을 갖고, 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트들의 각각의 것들 사이에 있고 실리콘 카바이드 영역들을 제공하기 위해 상기 소오스와 상기 게이트 및 상기 드레인과 상기 게이트 들간의 각각의 것들 사이로 연장하는 상기 캡층 영역들을 한정하기 위해 상기 게이트, 상기 소오스 및 상기 드레인로부터 떨어져 있는 각각의 측벽들을 갖는 제 2 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  43. 제 42 항에 있어서,
    델타 도핑된 층, 도핑된 채널층 및 캡층을 형성하는 상기 단계들은 상기 델타 도핑된 층, 상기 도핑된 채널층 및 상기 캡층을 단일 성장 단계에서 에피택셜하게 성장시키는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  44. 제 43 항에 있어서,
    상기 단일 성장 단계에서 소오스 물질 농도는 상기 도핑된 채널층을 성장시키기 위해 첫번째로 변경되고, 상기 캡층을 성장시키기 위해 두번째로 변경되는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  45. 제 43 항에 있어서,
    캡층을 형성하는 상기 단계는 상기 도핑된 채널층에 상기 제 1 도전형 도펀트들을 이온 주입하는 것을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  46. 제 42 항에 있어서,
    델타 도핑된 층, 도핑된 채널층, 캡층을 형성하는 상기 단계들은 상기 델타 도핑된 층을 증착하는 단계, 상기 도핑된 채널층을 증착하는 단계, 및 상기 캡층을 증착하는 단계들을 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  47. 제 42 항에 있어서,
    상기 제 1 도전형 실리콘 카바이드는 n-형 도전성 실리콘 카바이드를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  48. 제 42 항에 있어서,
    상기 제 1 도전형 실리콘 카바이드는 p-형 도전성 실리콘 카바이드를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  49. 제 42 항에 있어서,
    상기 기판과 상기 델타 도핑된 층 사이에 버퍼층을 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  50. 제 49 항에 있어서,
    버퍼층을 형성하는 단계는 p-형 도전성 실리콘 카바이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  51. 제 49 항에 있어서,
    버퍼층을 형성하는 단계는 n-형 전도성 실리콘 카바이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  52. 제 49 항에 있어서,
    버퍼층을 형성하는 단계는 도핑되지 않은 실리콘 카바이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  53. 제 42 항에 있어서,
    오믹 콘택들을 형성하는 상기 단계는,
    상기 MESFET의 소오스 영역과 인접한 영역에 상기 캡층을 관통하는 콘택 윈도우를 식각하는 단계; 및
    상기 콘택 윈도우에 상기 오믹 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  54. 제 42 항에 있어서,
    상기 소오스 및 드레인 아래에, 상기 도핑된 채널층보다 높은 캐리어 농도를 갖는 고농도 도핑된 n-형 도전성 실리콘 카바이드 영역을 제공하기 위해 n-형 도펀트들을 이온주입하는 단계를 더 포함하며, 오믹 콘택들을 형성하는 상기 단계는 상기 고농도 도핑된 영역들 상에 오믹 콘택들을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  55. 제 54 항에 있어서,
    상기 델타 도핑된 층, 상기 도핑된 채널층, 상기 캡층 및 상기 고농도 도핑된 층을 메사를 형성하기 위해 식각하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  56. 제 54 항에 있어서,
    n-형 도펀트들을 이온주입하는 상기 단계는 상기 n-형 도펀트들을 활성화시키기 위해 상기 n-형 도펀트들을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  57. 제 42 항에 있어서,
    상기 MESFET 상에 산화막층을 성장시키는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  58. 제 42 항에 있어서,
    상기 MESFET 상에 산화막층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  59. 제 42 항에 있어서,
    상기 제 2 리세스를 형성하는 과정은,
    상기 제 2 리세스에 대해 상기 캡층 상에 마스크를 형성하는 단계; 및
    상기 마스크에 따라 상기 도핑된 채널층으로 연장하는 상기 제 2 거리만큼 상기 캡층을 관통하여 식각하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  60. 제 42 항에 있어서,
    상기 제 2 리세스를 형성하는 과정은,
    상기 제 2 리세스에 대해 상기 캡층 상에 마스크를 형성하는 단계; 및
    상기 마스크에 따라 상기 도핑된 채널층으로 제 2 거리만큼 연장하는 상기 캡층을 관통하여 식각하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  61. 제 42 항에 있어서,
    상기 제 1 리세스를 형성하는 과정은,
    상기 제 1 리세스에 대해 마스크를 형성하는 단계; 및
    상기 마스크에 따라 상기 제 1 거리만큼 상기 제 2 계단으로 식각하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는 방법.
  62. 실리콘 카바이드 기판 상에 제 2 도전형의 버퍼층을 형성하는 단계;
    모두 제 1 도전형의 델타 도핑된 층, 도핑된 채널층, 및 캡층을 단일 성장단계로 소스 물질 캐리어 농도를 첫번째는 상기 도핑된 채널층을 성장시키고, 두번째는 상기 캡층을 성장시키도록 변화시켜가면서에피택셜하게 성장시키는 단계;
    제 1 도전형 이온 주입 마스크를 형성하는 단계;
    제 1 도전형 이온 주입을 행하고, 상기 제 1 도전형 이온주입을 어닐로서 활성화시키는 단계;
    상기 델타 도핑된 층, 상기 도핑된 채널층, 상기 캡층 및 상기 제 1 도전형 이온 주입층을 메사를 형성하기 위해 식각하는 단계;
    제 1 리세스에 대해 마스크를 형성하고, 상기 산화막층과 상기 캡층을 관통하여 상기 도핑된 채널층으로 제 1 거리만큼 연장되고 상기 소오스와 게이트 및 상기 드레인과 상기 게이트들의 각각의 것 사이에 있는 각각의 측벽들을 갖는 제 1 계단을 갖는 소오스와 드레인 사이에 상기 제 1 리세스를 식각하는 단계;
    상기 캡층 상 및 상기 제 1 리세스에 산화막층을 성장시키는 단계;
    상기 소오스 및 상기 드레인에 대한 윈도우들을 개방하는 단계;
    상기 윈도우들 상에 오믹 콘택들을 형성하는 단계;
    제 2 리세세에 대해 마스크를 형성하는 단계;
    상기 도핑된 채널층으로 상기 제 1 거리보다 큰 제 2 거리만큼 연장되는제 2 리세스를 식각하는 단계; 및
    상기 도핑된 채널층으로 연장되는 상기 제 2 리세스에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 금속 반도체 전계 효과 트랜지스터를 형성하는방법.
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