JPH04225534A

JPH04225534A - 半導体装置及びその製造方法

Info

Publication number: JPH04225534A
Application number: JP2408313A
Authority: JP
Inventors: Tsukasa Onodera; 司小野寺
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-12-27
Filing date: 1990-12-27
Publication date: 1992-08-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に化合物半導体材料を用いた半導体装置
及びその製造方法に関する。

【０００２】ＧａＡｓ（ガリウム・ヒ素）等よりなる化
合物半導体はシリコン等の半導体に較べてその電子移動
度は５倍程度大きい。このため、化合物半導体を用いた
半導体装置は高速信号処理に向いている。

【０００３】このような半導体装置では論理回路システ
ムの実動作時の演算速度を向上させるために、高速読み
出し／書き込み可能な記憶回路の実現が要求されている
。

【０００４】一方、化合物半導体材料を用いた半導体装
置では半導体−金属接合をゲート電極構造とした、いわ
ゆるショットキゲート型電界効果トランジスタ（ＭＥＳ
ＦＥＴ）を基本素子とする記憶回路が形成される。ＭＥ
ＳＦＥＴを用いた記憶回路としては図１５に示すように
ＭＥＳＦＥＴ１９ａ〜１９ｄによりフリップフロップを
構成してなり、論理ハイ又はローの状態を保持する構成
とされていた。ところが、ＭＥＳＦＥＴではゲートにシ
ョットキ接合を用いており、ハイレベル入力時に能動層
からゲート電極内に電流が流れ込むため、ハイレベル電
圧が０．６　〔Ｖ〕程度と低く、論理振幅が例えばシリ
コンＣＭＯＳ回路を用いた記憶装置（ハイレベル電圧：
５〔Ｖ〕）に比し著しく小さいため、ソフトエラー耐量
が小さい。

【０００５】したがって、この種の半導体装置では記憶
回路などで用いた場合でもソフトエラー耐量の大きい半
導体装置が要求されている。

【０００６】

【従来の技術】従来の化合物半導体材料を用いた記憶回
路などの半導体装置について図１６，図１７と共に説明
する。

【０００７】ソフトエラーは自然界又は半導体装置のパ
ッケージ中の放射性金属から発生された放射線が半導体
装置内に入射し、電子−正孔対が生成されてこれが記憶
回路を構成するメモリセルに流入して論理状態を反転し
てしまうことにより生じていた。

【０００８】この論理状態の反転を防止するためにはメ
モリセル部への収集電荷量を減らす方法及びメモリセル
部の臨界電荷量を増す方法のいずれか又は両方の対策を
施すことが有効となる。従来は、メモリセル部への収集
電荷量を減らし、臨界電荷量を増すために図１６に示す
ようにＭＥＳＦＥＴ１９ｃ，１９ｄにコンデンサＣ１　
，Ｃ２　を付加し、放射線入射によって誘起された電荷
を蓄積することによりメモリセル論理反転を防止してい
た。

【０００９】またコンデンサＣ１　，Ｃ２　は図１７に
示すようにメモリセル部を構成するＭＥＳＦＥＴ１９ｃ
，１９ｄに並設して、ＭＥＳＦＥＴ１９ｃ，１９ｄとは
別体で設けられていた。

【００１０】

【発明が解決しようとする課題】しかるに、従来のこの
種の半導体装置では、放射線による論理反転を防ぐため
には、図１６に示すようにメモリセル部にコンデンサＣ
１　，Ｃ２　を付加し、放射線入射によって誘起された
電荷を蓄積することにより論理反転を防いでおり、従来
はこの論理反転を防ぐためのコンデンサＣ１　，Ｃ２　
を図１７に示すように形成していた。このような構成の
半導体装置で十分な放射線耐量を得るためには形成する
コンデンサＣ１　，Ｃ２　の静電容量を大きくする必要
があり、そのためにコンデンサＣ１　，Ｃ２　の電極２
０ａ，２０ｂの面積を大きく取る必要があるため、メモ
リセル全体の所要面積が大きくなってしまい、チップ当
りの記憶容量が低下してしまう等の問題点があった。

【００１１】本発明は上記の点に鑑みてなされたもので
、集積度を低下させることなく放射線耐量を向上させる
ことができる半導体装置及びその製造方法を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】本発明は上記のような課
題を解決するためき１つの手段として半絶縁性の化合物
半導体層中に選択的に設けられた導電領域と、前記半導
体層中の前記選択的に設けられた導電領域上に位置し、
チャネルとなる所定の導電型の能動領域を備える基本素
子とを有する構成としてなる。

【００１３】

【作用】本発明では、基本素子の下部に半絶縁性化合物
半導体層を介して導電領域が形成されている。

【００１４】従って導電領域と基本素子との間で構成さ
れる容量成分によって、臨界電荷量が増加するため、放
射線の入射によって発生する電荷の悪影響が防止できる
。

【００１５】また、導電領域は、その下部の半絶縁性化
合物半導体層中で発生した電荷を捕獲するため、この電
荷が基本素子に流入することが防止できる。

【００１６】更に、導電領域に電荷を収集する方向に電
位を与えると、化合物半導体層中で発生した電荷の殆ん
どを収集することが可能になる。

【００１７】

【実施例】図１は本発明の第１実施例の断面図を示す。同図中、１は半導体結晶である半絶縁性のガリウム・ヒ
素基板で、このガリウム・ヒ素基板１にイオン注入等に
より不純物を注入し、チャネルとなるＮ型の能動領域２
が形成され、その上部に金属よりなるゲート電極７，ソ
ース電極８，ドレイン電極９を形成することにより基本
素子であるＭＥＳＦＥＴ３が形成される。なお、Ｎ型の
能動領域２はその端部にＮ＋　型の高濃度層のソース領
域２ａ，ドレイン領域２ｂ及びチャネル層２ｃが形成さ
れる。このとき、ドレイン領域２ｂはガリウム・ヒ素基
板１の表面より例えば０．１３μｍ　の厚さに形成され
る。

【００１８】４は導電領域となる高濃度不純物ドープ領
域で、ソース領域２ａ，ドレイン領域２ｂとは反対導電
型のＰ＋　型半導体で形成されていて、ガリウム・ヒ素
基板１の表面より例えば０．２５μｍ　はなれて形成さ
れている。

【００１９】ＭＥＳＦＥＴ１３とドープ領域４とで生じ
る容量ＣはＦＥＴのドレイン電極９の面積を４×２０μ
ｍ　２　とするとＬ＝〜６５μＦ　となる。本実施例の
構成では、この容量によって臨界電荷量を増大させてい
る。また、容量の形成による面積増加は、導電領域（ド
ープ領域４）が基本素子の下部に位置していることから
皆無である。

【００２０】次に図１に示すＭＥＳＦＥＴ１３の製造方
法について図２乃至図６と共に説明する。

【００２１】まず、絶縁性ガリウム・ヒ素基板１の表面
全体をフォトレジスト５により覆った後、図２（Ａ）に
示すように絶縁性ガリウム・ヒ素基板１上のドープ領域
４を形成する部分を開孔してガリウム・ヒ素基板１にＰ
型の導電性を与える不純物、例えばマグネシウム（Ｍｇ
）をイオン注入する。このときのイオン注入エネルギー
は４００ＫｅＶでドーズ量は５×１０１３ｃｍ−２で注
入される。これにより、ドープ領域４が形成され、Ｐ＋
　ピーク濃度は１．５　×１０１８ｃｍ−３となる。次
に適当な表面保護膜を被着し、熱処理を施して、ガリウ
ム・ヒ素基板１のイオン注入ダメージを回復させる。

【００２２】次に図２（Ｂ）に示すようにＭＥＳＦＥＴ
の能動領域２を形成する部分をフォトレジスト６により
パターニングし、ガリウム・ヒ素基板１にｎ型の導電性
を与える不純物、例えばシリコン（Ｓｉ）をイオン注入
する。このときのイオン注入エネルギーは５０ＫｅＶで
、ドーズ量は１×１０１２ｃｍ−２で注入され、このと
き形成されるｎ型層のピーク濃度は１×１０１７ｃｍ−
３となる。これにより、能動領域２が形成される。この後、再び熱
処理を施し、イオン注入ダメージを回復させる。

【００２３】次に図３（Ａ）に示すようにガリウム・ヒ
素に対してショットキ型接合を形成する性質を有する高
耐熱金属、例えばタングステン（Ｗ）又はそのシリコン
化合物（ＷＳｉＸ　）を基板全面に被着後パターニング
し、ゲート電極７を形成する。次に図３（Ｂ）に示すよ
うにＭＥＳＦＥＴ領域をフォトレジスト６でパターニン
グし、ｎ型不純物をイオン注入し、ｎ＋　型のソース領
域２ａ及びドレイン領域２ｂを形成する。イオン注入後
、熱処理を施し、イオン注入ダメージを回復する。

【００２４】次に図３（Ｃ）に示すようにガリウム・ヒ
素に対してオーミック型接合を形成する性質を有する金
属、例えば金（Ａｕ）をリフトオフ法等によりパターニ
ングし、ＭＥＳＦＥＴのソース電極８，ドレイン電極９
を形成する。

【００２５】なお、イオン注入ダメージを回復させる熱
処理はイオン注入毎に行なう必要はなく、適当な組合せ
で同時に行ない、製造工程を簡略化することもできる。

【００２６】このように、ＭＥＳＦＥＴ３の下部にＭＥ
ＳＦＥＴ３の能動領域２を構成する半導体の導電性とは
反対の導電性を有するドープ領域４を形成することによ
りＭＥＳＦＥＴ３とドープ領域４との間に静電容量が付
加される。このため、電界電荷量が増加し、放射線の入
射により誘起された電荷による影響が低減される。また
、この電荷の一部はドープ領域４により捕獲され、ＭＥ
ＳＦＥＴ３の能動領域２に到達することがなくなる。

【００２７】したがって、記憶回路などで論理反転が生
じることはなく、ソフトエラーが発生しにくくなり、ソ
フトエラー耐量を向上させることができる。

【００２８】ドープ領域４はＭＥＳＦＥＴ３の下部に形
成されるため、面積の増加なしに静電容量を付加するこ
とができる。したがって、記憶回路の高集積化を妨げる
ことはない。

【００２９】次に本発明の第２実施例について図４と共
に説明する。同図中、図１と同一構成部分には同一符号
を付し、その説明は省略する。

【００３０】本実施例はドープ領域４に一定の電位を与
えるためにドープ領域４の端部に引き出し領域４ａを設
け、ガリウム・ヒ素基板１の表面から引き出している。このとき、ドープ領域４にはＭＥＳＦＥＴ３の電位より
低い電位が印加される。

【００３１】引き出し領域４ａの形成方法について図５
，図６と共に説明する。まず、図２（Ａ）に示す工程と
同様に、ＭＥＳＦＥＴ３の領域よりやや広めにドープ領
域４を形成する（図５（Ａ））。次に図２（Ｂ）に示す
工程と同様な工程で、能動領域２を形成する（図５（Ｂ
））。

【００３２】次に、図５（Ｃ）に示すようにガリウム・
ヒ素基板１にＰ＋型の導電性を付与する不純物、例えば
マグネシウム（Ｍｇ）のイオン注入エネルギーを段階的
に切換えてイオン注入する。これにより、縦方向にＰ型
の導電層が順に積み重なって形成され、引き出し領域４
ａが形成される。このときのイオン注入はまず初めにド
ープ層４形成時と同じエネルギー４００ＫｅＶ，ドーズ
量５×１０１３ｃｍ−２で行なわれ、次に２００ＫｅＶ
，ドーズ量３×１０１３ｃｍ−２，最後にエネルギー１
００ＫｅＶ，ドーズ量１×１０１３ｃｍ−２で行なわれ
る。これにより、ドープ領域４をガリウム・ヒ素基板１
表面に引き出す引き出し領域４ａが形成される。

【００３３】次に図３（Ａ）に示す工程と同様の工程に
よりタングステン（Ｗ）等の高耐熱金属によりゲート電
極７を形成する（図６（Ａ））。さらに、図３（Ｂ）と
同様な工程で、ソース領域８及びドレイン領域９を形成
する（図６（Ｂ））。次に図３（Ｃ）に示す工程と同様
な工程で、ソース電極８及びドレイン電極９を形成する
と共にドープ領域４に電位を与えるための引き出し領域
４ａに電極１１を形成する（図６（Ｃ））。この工程に
よって形成された引き出し領域４ａは、ドープ領域４を
素子表面にまで引き出すことができるため、導電領域に
一定の電位を与えることが可能となる。

【００３４】次に第３実施例について図７と共に説明す
る。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。本実施例は基板をＰ＋　型のガリ
ウム・ヒ素基板１２により構成し、ガリウム・ヒ素基板
１２の静電容量を付与したい素子の下部とそうでない素
子の下部とに段差１２ａを付け、その上に半絶縁性のガ
リウム・ヒ素結晶１３を平坦になるように形成する。こ
のときガリウム・ヒ素結晶１３はＭＥＳＦＥＴ３の形成
部分で０．２５μｍ　，他の部分で１μｍ　となるよう
に形成する。さらにその半絶縁性のガリウム・ヒ素結晶
１３上にＭＥＳＦＥＴ３，３’を形成した構成で、ＭＥ
ＳＦＥＴ３の下部にＰ型のガリウム・ヒ素基板１２が配
置されるため、第１実施例と同様の効果を得ることがで
きる。

【００３５】次にその製造方法について図８及び図９と
共に説明する。まず、図８（Ａ）に示すように大きな放
射線耐量が必要なメモリセル用ＭＥＳＦＥＴ３とそれ以
外の部分（ＭＥＳＦＥＴ３´）とを分離するため、Ｐ＋
　型ガリウム・ヒ素基板１２の表面をフォトレジスト１
４で覆い、メモリセル用ＭＥＳＦＥＴ３部分をパターニ
ングし、それ以外の部分をエッチング法等によりエッチ
ングして、段差１２ａを付ける。

【００３６】次に図８（Ｂ）に示すように、ＭＯＣＶＤ
（有機金属気相成長）法、又はＭＢＥ（分子線エピタキ
シャル成長）法等の方法によりＰ＋　型ガリウム・ヒ素
基板１２の段差部分に絶縁性ガリウム・ヒ素成長層１３
を形成した後、表面全体が平坦になるように絶縁性ガリ
ウム・ヒ素層を形成する。

【００３７】次に図２（Ｂ）及び図３と同様な工程でＭ
ＥＳＦＥＴ３を形成する（図８（Ｃ）及び図９（Ａ），
（Ｂ），（Ｃ））。

【００３８】次に第４実施例について図１０と共に説明
する。同図中、図１と同一構成部分には同一符号を付し
、その説明は省略する。

【００３９】本実施例は図７に示す第３実施例のＰ＋　
型ガリウム・ヒ素基板１２の上面に引き出し領域１２ｂ
を形成し、引き出し部１２ａ上部に電極１５を形成した
構成で、この電極とドレイン電極９との間に電源１０を
接続して、Ｐ＋　型ガリウム・ヒ素基板１２に電位を付
与してなる。このような構成とすることにより、第２実
施例と同様な効果を得ることができる。

【００４０】次にその製造方法について、図１１と共に
説明する。まず、図１１（Ａ）に示すようにＰ＋　型ガ
リウム・ヒ素基板１２をパターニングし、Ｐ＋　型ガリ
ウム・ヒ素基板１２を引き出すための引き出し領域１２
ｂ部分を残して表面をエッチングし、引き出し領域１２
ｂを形成する。次に図８（Ａ）で示した工程と同様な工
程で段差１２ａを形成する（図１１（Ｂ））。

【００４１】次に、図８（Ｂ）で示した工程と同様な工
程で絶縁性ガリウム・ヒ素成長層１３を形成する（図１
１（Ｃ））。次に図２（Ｂ）及び図３で説明した工程に
よりＭＥＳＦＥＴ３を形成すると共に、引き出し領域１
２ｂに電極１５を形成する（図１１（Ｄ））。以上のよ
うな工程により図１０に示すようなＭＥＳＦＥＴ３の構
造が得られる。

【００４２】次に第５実施例について図１２と共に説明
する。同図中、図１と同一構成部分には同一符号を付し
、その説明は省略する。本実施例は半絶縁性ガリウム・
ヒ素基板１のうち基本素子となるＭＥＳＦＥＴ３の裏面
に凹部１６を形成し、ＭＥＳＦＥＴ３下部を他の部分に
比し十分に薄く形成し、かつ、裏面に前記導電領域とし
て、電極金属からなる電極層１７を形成しさらに、電極
層１７に電源１０により一定の電位を付与してなる。

【００４３】このような構成とすることによりガリウム
・ヒ素基板１中で生成された電荷はほとんど電極層１７
に流入し、したがって、記憶回路部への収集電荷量を抑
えることができる。

【００４４】次にその製造方法について図１３と共に説
明する。まず、図２（Ｃ）及び図３で説明した工程によ
りＭＥＳＦＥＴ３を形成する（図１３（Ａ））。次に図
１３（Ｂ）に示すようにガリウム・ヒ素基板１の裏面全
体をフォトレジスト１８で覆った後、ＭＥＳＦＥＴ３の
裏面を窓開けし、エッチングすることによりＭＥＳＦＥ
Ｔ３下部に凹部１６を形成する。

【００４５】次に図１３（Ｃ）に示すようにフォトレジ
ストを除去した後に、ガリウム・ヒ素基板１の裏面全体
にガリウム・ヒ素とオーミック接合を形成する性質のあ
る金属よりなる電極層１７を被着する。

【００４６】なお、電極層１７はガリウム・ヒ素基板１
裏面全面に被着させる必要はなく、ＭＥＳＦＥＴ３下部
にだけ被着させる構成としてもよい。

【００４７】次に第６実施例について図１４と共に説明
する。同図中、図１２と同一構成部分には同一符号を付
し、その説明は省略する。本実施例は図１２でガリウム
・ヒ素基板１の薄くなった部分にＰ型の高濃度不純物ド
ープ領域１８を形成した構成で第５実施例と略同様な効
果が得られる。なお、その製造方法は第５実施例と略同
じで、裏面をエッチングにより薄くした後にその薄くな
った部分にイオン注入等によりＰ＋　型ドープ領域１８
を形成してなる。

【００４８】また、ドープ領域１８は第１実施例と同様
に形成し、後にガリウム・ヒ素基板１裏面を薄くし、電
極を形成する工程としてもよい。

【００４９】なお、第１乃至第６実施例ではＭＥＳＦＥ
Ｔについて説明したが、これに限ることはなく、ＨＥＭ
Ｔ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　
Ｔｒａｎｓｉｓｔｏｒ　）等のヘテロ接合電界効果トラ
ンジスタなどにも適用できる。

【００５０】なお、第１乃至第６実施例では１つのＭＥ
ＳＦＥＴ３の下部にのみドープ領域４又は凹部１６を形
成しているが記憶装置又は記憶回路付論理回路装置など
において、記憶ブロック又は記憶回路基本単位ブロック
を構成する複数のＭＥＳＦＥＴ又はメモリセルを１つの
まとまりとしてドープ領域４又は凹部１６を形成する構
成としてもよい。

【００５１】

【発明の効果】上述の如く、本発明によれば、基本素子
下部に能動領域の導電性とは反対の導電性を有する導電
領域を形成することにより、半導体基板で生成された電
荷による悪影響が防止でき、またこの電荷が能動領域に
流入することを防止できるため、不要な電荷による基本
素子の誤動作を防止でき、また、導電領域は基本素子の
下部に形成されるため、その集積度を低下させることが
ない等の特長を有する。

【図面の簡単な説明】

【図１】本発明の第１実施例の断面図である。

【図２】本発明の第１実施例の製造工程を説明するため
の図である。

【図３】本発明の第１実施例の製造工程を説明するため
の図である。

【図４】本発明の第２実施例の断面図である。

【図５】本発明の第２実施例の製造工程を説明するため
の図である。

【図６】本発明の第２実施例の製造工程を説明するため
の図である。

【図７】本発明の第３実施例の断面図である。

【図８】本発明の第３実施例の製造工程を説明するため
の図である。

【図９】本発明の第３実施例の製造工程を説明するため
の図である。

【図１０】本発明の第４実施例の断面図である。

【図１１】本発明の第４実施例の製造工程を説明するた
めの図である。

【図１２】本発明の第５実施例の断面図である。

【図１３】本発明の第５実施例の製造工程を説明するた
めの図である。

【図１４】本発明の第６実施例の断面図である。

【図１５】従来のメモリセルの一例の回路図である。

【図１６】従来のメモリセルの他の一例の回路図である
。

【図１７】従来の一例の断面図である。

【符号の説明】

１　　ＧａＡｓ基板２　　能動領域３　　電界効果トランジスタ４　　ドープ領域４ａ　　引き出し領域１２　　化合物半導体基板１３　　化合物半導体成長層１６　　凹部１７　　電極層

Claims

【特許請求の範囲】

【請求項１】　　半絶縁性の化合物半導体層（１，１３
）中に選択的に設けられた導電領域（４）と、前記半導
体層（１，１３）中の前記選択的に設けられた導電領域
（４）上に位置し、チャネルとなる所定の導電型の能動
領域（２）を備える基本素子（３）とを有することを特
徴とする半導体装置。
【請求項２】　　前記導電領域（４）は、前記能動領域
（２）とは反対の導電型の不純物導入領域であることを
特徴とする請求項１記載の半導体装置。
【請求項３】　　前記化合物半導体層（１）中の前記導
電領域（４）に接続され、前記化合物半導体層（１）の
表面に前記導電領域（４）を引き出す引出し領域（４ａ
）を有することを特徴とする請求項１記載の半導体装置
。
【請求項４】　　前記引出し領域（４ａ）には、前記導
電領域（４）に所定の電位を与える電源（１０）が接続
されてなることを特徴とする請求項３記載の半導体装置
。
【請求項５】　　前記化合物半導体層（１，１３）は、
前記能動領域（２）とは反対の導電型であって、表面に
段差（１２ａ）が設けられた化合物半導体基板（１２）
に支持され、前記基板の段差（１２ａ）の上段部が前記
導電領域（４）として作用することを特徴とする請求項
１記載の半導体装置。
【請求項６】　　前記段差（１２ａ）の上段部には更に
突出部（１２ｂ）が設けられ、前記突出部（１２ｂ）の
表面は、前記化合物半導体層（１３）の表面に露出して
引出し領域（４ａ）を構成することを特徴とする請求項
５記載の半導体装置。
【請求項７】　　前記化合物半導体層（１）の前記導電
領域（４）となる部位の下部凹部（１６）を備え、前記
凹部（１６）表面には前記導電領域（４）として作用す
る電極層（１７）が設けられてなることを特徴とする請
求項１記載の半導体装置。
【請求項８】　　前記凹部（１６）表面に位置する前記
電極層（１７）下の前記化合物半導体層（１）には、前
記電極層（１７）に接続して、前記能動領域（２）と反
対導電型の不純物領域が設けられてなることを特徴とす
る請求項７記載の半導体装置。
【請求項９】　　半絶縁性の化合物半導体層（１）中に
選択的に導電領域（４）を形成する工程と、チャネルと
なる所定の導電型の能動領域（４）を備える基本素子（
３）を前記選択的に形成された導電領域（４）上に形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項１０】　　前記導電領域（４）は、前記化合物
半導体層上からの不純物のイオン注入によって形成され
ることを特徴とする請求項９記載の半導体装置の製造方
法。
【請求項１１】　　前記導電領域（４）は同じ導電型の
不純物を注入エネルギーを変化しつつ複数回にわたって
前記導電領域（４）上に選択的にイオン注入し、前記導
電領域（４）の電位を前記化合物半導体層（１）の表面
に引き出す引出し領域（４ａ）を形成する工程を含むこ
とを特徴とする請求項１０記載の半導体装置の製造方法
。