JPH02205362A - ＧａＡｓ集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １、主光皿豊光立 本発明は一般に化合物半導体集積回路の製造、より具体
的には集積回路中のガリウムひ素へテロ接合電界効果ト
ランジスタの製造プロセスに係る。

主１皿且背呈 選択ドープヘテロ構造５ＤＨＴ　（変調ドープＦＥＴに
対してはＭＯＤＦＥＴ、二次元電子ガスＦＥＴに対して
はＴＥＧＦＥＴ、高電子移動度トランジスタに対しては
ＨＥＭＴとして知られ、ここでの目的のためには一般に
ヘテロ接合電界効果トランジスタ又はＨＦＥＴとよぶ）
は、帯域幅及び雑音指数の点で通常の（非ヘテロ接合）
金属−半導体ＦＥＴ　（ＭＥＳＦＥＴ）に比べ、優れた
動作特性をもつ。たとえば、デイングル（Ｄｉｎｇｌｅ
）らにより、本発明と同じ譲渡人に譲渡された米国特許
第４．１６３．２３７号を参照のこと。ＨＦＥＴを用い
ることの１つの欠点は、ウェハ全体、あるいは単一チッ
プ全体ですら一定のデバイス特性をもたせて集積型に製
作することの困難さにある。たとえば、ＨＦＥＴの闇値
は単一のチップ中で非常に変化しうるため、ＨＦＥＴを
用いて作られた論理回路は、信頼性よく動作せず、ウェ
ハから動作する回路を生産する歩留りが減少する。

本主皿■盟封 ウェハ全体に渡る一定の闇値電圧及び自己整合構造をも
つ増加姿態及び空乏姿［ＨＦＥＴの両方を製造する新し
いプロセスを発明した。一実施例において、これらの利
点は一般に第１の禁制帯エネルギーを有する化合物半導
体材料のバッファ層を成長させ、第２の禁制帯エネルギ
ーを有する化合物半導体材料の第１のスペーサ層を成長
させ、第２の禁制帯エネルギーを有する化合物半導体材
料のドナドープ層を成長させ、第１の禁制帯を有する化
合物半導体材料の第１のキャップ層を成長させ、第３の
禁制帯エネルギーを有する化合物半導体材料のエッチ停
止層を成長させ、第１の禁制帯エネルギーを有する化合
物半導体の第２のキャップ層を成長させることにより実
現される。第２及び第３の禁制帯エネルギーは第１の禁
制帯エネルギーより大きい。層の厚さを精密に制御する
ため、層は分子ビームエピタキシーにより成長させるの
が好ましい。

別の実施例では一般に上で述べた利点を実現し、上で述
べた層により形成されたエピタキシャル層を用いるが、
エピタキシャル層の選択された領域を分離すること、エ
ピタキシャル層の選択された領域を増加姿態を形成すべ
きあらかじめ決められた深さまでエッチングすること；
増加姿態及び空乏姿態Ｆ　Ｅ　Ｔ　ｓのドレイン及びソ
ース電極のため、ソース／ドレイン領域を形成すること
；ソース／ドレイン領域に電極を形成する工程、誘電体
層を堆積させる工程、開孔のため誘電体を選択的にエッ
チングする工程及び得られた構造を不活性化する工程を
含む。各所望の層を相互接続するため、誘電体層を堆積
する工程、開孔のため誘電体層を選択的にエッチングす
る工程及び相互接続層を形成する工程はくり返してよい
。

層の厚さの精密な制御及びその精密なエンチングは、Ｈ
ＦＥＴの閾値電圧の均一性を確実にする。

エッチング停止層により増加姿態ＨＦＥＴを形成すべき
ウェハの精密なエッチングが可能になる。

加えて、得られたＨＦＥＴ構造は本質的に平坦で、ウェ
ハの信絃性ある金属部形成を可能にする。

ウェハ上のデバイスを分離する方法は、−Ｃに導電率を
減少させるべきエピタキシャル層のあらかじめ決められ
た深さまで、分離用ドーパントをウェハに選択的に注入
し、あらかじめ決められた温度でウェハをアニーリング
し、エピタキシャル層を完全に貫いて基板中まで、分離
用ドーパントを選択的にウェハ中に注入し、あらかじめ
決められた温度より低い温度でウェハの２度目のアニリ
ングをすることにより得られる。

用豊星凪述 ここの議論でとりあげる化合物半導体材料はガリウムひ
素（ＧａＡｓ）及びアルミニウム・ガリウムひ素（Ａｌ
ＧａＡｓ　）を基本にしているが、インジウム・アルミ
ニウムひ素（ＩｎＡ　ｊ！　Ａｓ）及びインジウム・ガ
リウムひ素（ＩｎＧａＡｓ）のような他の化合物半導体
材料で置きかえることができる。Ａ　Ｉ　ＧａＡｓ中の
アルミニウムの濃度（すなわちモル分率）は通常Ａ１．
　Ｇａ、−、Ａｓ中のＸで規定され、ＸはＯ（アルミニ
ウム０％又は含まない）から１（１００％アルミニウム
又はガリウムを含まず）まで、材料に必要な禁制帯に依
存して変る。一般にアルミニウムが多いほど、へβＧａ
Ａｓ材料の禁制帯エネルギーは大きくなる。ここの目的
のためには、ガリウムひ素はＧａＡｓと定義され、アル
ミニウム・ガリウムひ素はＡ　Ｉ　ＧａＡｓと定義され
る。Ａ　Ｉ　ＧａＡｓ中のアルミニウムの濃度はその中
のアルミニウムの割合で示される。

第１図を参照すると増加姿態及び空乏姿態選択ドープヘ
テロ接合電界効果トランジスタ（以後それぞれＥ−ＨＦ
ＥＴ及びＤ−ＨＦＥＴとよぶ）の両方の製作の準備がで
きたウェハの断面図（比率は実際とは異なる）が示され
ている。ここでは詳細に述べないが、Ｎ３ないし１１　
（そのうち層４ないし１０はここではエピタキシャル層
と総称し、層は暫定層とよぶ）を分子線エピタキシー（
ＭＢＥ）装置内で半絶縁性ＧａＡｓ基板２上に成長させ
、基板２から本質的に連続した層を形成する。ＧａＡｓ
及びＡ　Ｉ　ＧａＡｓＮを成長できるそのようなＭＢＥ
装置の１つは、カリフォルニア、サンタクララのバリア
ンアソシエート製のバリアンゲン■である。

しかし、金属有機物化学気相堆積（ＭＯＣＶＩ））又は
金属有機物又はガスソースＭＢＨにより、ＧａＡｓ及び
Ａ　Ｉ　ＧａＡｓ層を成長させることは可能である。

層３はその中にＧａＡｓとＡ　Ｉ　ＧａＡｓの複数の層
を交互に含み、超格子を形成し、それは不純物及び欠陥
が基板２から上の層４ないしｌＯ中へ伝搬する可能性を
下る。この超格子はより厚いバッファＮ４の必要性を下
げ、エピタキシャル層の成長に必要な時間を減す。Ｎ３
中にそのような交互になった層が１０以上あることが好
ましく、各Ａ　Ｉ　ＧａＡｓは１０％ないし６０％の許
容アルミニウム濃度をもつ。交互になった層のそれぞれ
は電子又は正孔波動関数、たとえば４ナノメータ又はそ
れ以下の厚さをもつ。−例として２２％のアルミニウム
濃度を用いると、１０の交互の層又は周期で十分なこと
がわかっている。その結果、層３の全体の厚さは約８０
ナノメータになる。

超格子（層３）上にアンドープＧａＡｓのバッファ層４
を、典型的な場合約１０ないし１０００ナノメータ、好
ましくは３００ナノメータの厚さに堆積させる。以下で
述べるようにバッファ層４はＥ−ＨＦＥＴ及びＤ−ＨＦ
ＥＴのチャネル又は活性領域である二次元電子ガス（２
−ＤＥＣ）を保持する。対応するＥ−ＨＦＥＴ及びＤ−
ＨＦＥＴのドレイン及びソース電極間で電流が流れるの
は、チャネル内である。

第１のスペーサ層５をバッファ層４上に堆積させ、ドナ
Ｎ６をスペーサ層５上に堆積させ、第２のスペーサ層７
をドナ層上に堆積させる。第１及び第２のスペーサ及び
ドナ層５，６．７はＡ　Ｉ　ＧａＡｓでできている。し
かし、ドナ層６はドープされ、以下でより詳細に説明す
る。ドーピング濃度はＤ−ＨＦＥＴ及びＥ−ＨＦＥＴの
閾値電圧に強い影響を与える。Ｅ−ＨＦＥＴの場合、ゼ
ロバイアス下でドナ層６を確実に完全に空乏にするため
、ドナ層は３０ナノメータの厚さより小さくすべきであ
る。更に、ドナＮ６及びスペーサ層５．７中の許容され
る均一なアルミニウムの濃度は、１０％ないし６０％で
、２２％が好ましい。用いるドーパントとしてはシリコ
ンが好ましいが、セレンのような他のドーパントも層６
の伝導形をＮ形にするのに使用できる。同じドーパント
はウェハ１中のＮ形伝導形領域が必要な領域に、注入す
るために使用される。ドナＮ６中のドーピング濃度は、
その後のウェハアニール工程前で５Ｘ１０”ないし２Ｘ
１０”原子ｃｍ　−’の範囲で、６Ｘ１０”原子Ｃ１ｌ
　−’が好ましい。同様にベリリウム、炭素又は他の適
当な物質も層６の伝導形をＰ形にするために使用できる
。以下で詳細に述べるように、第１のスペーサ層５は２
−ＤＥＣ；をバッファＮ４に閉じ込め、層５及び６中の
不純物による２−ＤＥＣの散乱を減すことにより、２−
ＤＥＣ；の電子移動を増し、層４及び５間の界面は２−
ＤＥＣの移動度を増す。第１のスペーサ層５に沿った第
２のスペーサ層７はアニーリングのようなその後の高温
プロセス中、ドナ層６からのドーパントの外方拡散を吸
収する働きをする。スペーサ層５の厚さは、所望のＥ−
ＨＦＥＴ又はＤ−ＨＦＥＴの伝達関数と２−ＤＥＣ中の
電子移動度の所望の増加とのいずれを重視するかで決り
、工ないし５ナノメータの範囲の厚さになり、以下でよ
り詳細に述べるように、ウェハアニーリング工程の後、
許容しうる妥当な厚さは約２．５ナノメータである。同
様に、第２のスペーサ層７の厚さは第１のスペーサ層５
の場合と同様である。しかし、第２層７の基本的な目的
は、ドナＭ６からのドーパントを吸収し、ドーパントが
上の層に達するのを防止することにあり、アニール後最
終的には厚さをもたなくてもよい。それに対して、第１
のスペーサ層５は２−ＤＥＣをバッファ層４に適切に閉
じ込めるのに十分な厚さをもたなければならない。従っ
て、第２のスペーサ層７の厚さは、第１のスペーサ層５
の厚さより幾分小さくできる。

第１及び第２のキャップ層８．１０はアンドープＧａＡ
ｓ層で、以下で詳細に議論されるように、Ｅ−ＨＦＥＴ
及びＤ−ＨＦＥＴ用のショットキー障壁ゲート電極及び
オーム性ドレイン及びソース接触をその上に形成するた
めに用いられる。キャップＮ８．１０は約１０ナノメー
タの厚さである。

アンドープＡ　Ｉ　ＧａＡｓエッチ停止層９はキャップ
層８．１０の間に配置され、約３０ナノメータの厚さで
、やはり以下で詳細に述べるように、Ｅ−ＨＦＥＴ用の
エッチ停止層として働く。エッチ停止層９中のアルミニ
ウム濃度は１０ないし６０％で、５０％が好ましい。

最後に、Ａ　Ｉ　ＧａＡｓの保護層１１を堆積させるが
そのアルミニウム濃度はエッチ停止層９と本質的に同じ
で、キャップ層８．１０とほぼ同じ厚さをもつ。以下で
より詳細に述べるように、Ｎ１はウェハ１を最後のエッ
チ及びゲート形成のための金属堆積のための汚染又は損
傷から保護するため犠牲になる。

ドナ層６のドーピング及び対応するＥ−ＨＦＥＴ及びＤ
−ＨＦＥＴゲートの２−０２０層からの距離がＥ−ＨＦ
ＥＴ及びＤ−ＨＦＥＴの閾値を決る。以下で詳細に議論
するように、対応する距離はＤ−ＨＦＥＴの場合層５−
１０の厚さにより、またＥ−ＨＦＥＴの場合層５−８の
厚さにより決る。層５−１０の厚さは厳密さを必要とし
、１０分の１ナノメータの誤差で、Ｄ−ＨＦＥＴの闇値
は約２ないし５ミリボルト、Ｅ−ＨＦＥＴの閾値は約２
ミリボルト変動する。従って、Ｅ−ＨＦＥＴとＤ−ＨＦ
ＥＴの所望の特性が一度決り、ドナ層６のドナ濃度が決
ると、層５−１０の厚さが計算される。ドナ層６に対し
て上で与えられたアニール後のドーピング濃度を用いる
と、０．２ボルトの闇値電圧をもつ一例としてのＥ−Ｈ
ＦＥＴの場合、層５−８の組合された厚さは、本質的に
５０ナノメータである。同様に、−０，６ボルトの闇値
をもつ一例としてのＤ−ＨＦＥＴの場合、層５−１０を
組合せた厚さは本質的に１００ナノメータである。

上で述べたように、エピタキシャル層はバッファ層４、
第１及び第２のスペーサ層５．７、ドナ層６、第１及び
第２のキャップ層８．１０及びエッチ停止層９を含む、
超格子構造３及び保護層１１は残りの層４−１０ととも
に組合せて用いると有利であるが、本発明の特許請求の
範囲において欠くことのできないものではない。更に、
第１及び第２のスペーサ層５．７は上で述べたように、
ＭＥ　Ｓ　Ｆ　ＥＴデバイスを製作する時ウェハから削
除することができる。

ウェハ１の形成後、ウェハの選択された領域の浅い分離
が作られる。第２図において、フォトレジストの層１２
　（たとえばシプレーＡＺ−１３５０Ｊフォトレジス）
を堆積させパターン形成し、分離井戸を形成すべきウェ
ハ１の露出された領域を残す。

典型的な場合、ウェハ全体がＥ−ＨＦＥＴ又はＤ−ＨＦ
ＥＴを形成すべき場所を除いて露出される。

注入源（図示されていない）は分離ドーパント１３を供
給し、好ましくはイオン化した酸素で、それはウェハ中
に追いやられる。イオン化した酸素のエネルギーレベル
の例は、２０ないし１６０ｋｅＶ　、線量は５Ｘ１０”
ないし１．５Ｘ１０に４酸素イオンｃＩｍ　−”で、エ
ネルギーが高くなるほど、深く注入される。注入の例は
ｌＸｌ０”イオンａｎ　−”で４０ｋｅＶ、次に１２０
ｋｅＶにおいてである。ウェハ１中で得られる酸素原子
のピーク濃度は５×１０Ｉ″ないしｌＸｌＯ１９原子Ｃ
ｌ１ｌ　−’である。注入された酸素は注入に対して露
出されたウェハの伝導性を破壊し、それにより分離しそ
の後ウェハ１中に形成されるデバイスに対する容量負荷
を減す。

得られた分離領域１４は、第３図に示されるように形成
される。

次に第２図のフォトレジスト層１２を除去し、別のフォ
トレジストを堆積させる（図示されていない）。Ｅ−Ｈ
ＦＥＴを形成すべきウェハの領域で、下のウェハを露出
させるためこのフォトレジストをパターン形成する。次
に露出された保護層１１は以下で述べるＡ　Ｉ　ＧａＡ
ｓエッチャントを用いて、第２のキャップ層１０までエ
ッチされる。第２のキャップ層１０はそれ自身エッチ停
止Ｎ９を露出するため、エッチされる。次に、フォトレ
ジスト（図示されていない）を除去し、ウェハを完全に
清浄化させる。フォトレジスト層１１の先にエッチされ
ていない部分及び露出されたエッチ停止層９を同時にエ
ッチし、Ｄ−ＨＦＥＴを形成すべき第２のキャップ層ｌ
Ｏの部分と、Ｅ−ＨＦＥＴを形成すべき第１のキャップ
層の部分を露出させる。これにより第３図に示されるよ
うな構造が本質的に得られる。

第２のキャップ層１０　（ＧａＡｓ）のエッチ停止層９
までのエッチングは、ＧａＡｓが除去されるまで通常の
ヨウ化カリウム／ヨウ素（ＫＩ／ｈ）溶液中でウェハを
湿式エッチするのが好ましい。あるいは反応性イオンエ
ッチを用いてもよい。エッチングと選択的であるが、Ｇ
ａＡｓの第２のキャップ層１０を／ｌ　Ｉ　ＧａＡｓエ
ッチ停止層９まで過剰にエッチングすることは、厳密で
なくてよい。第２のキャップ層１０をエッチ停止層９中
まで過剰にエッチングすると、第２のキャップ層１０が
確実に除去され、エッチ停止層９がより均一になるため
有利である。

しかし、第２のキャップ層ｌＯまでのＡ　Ｉ　ＧａＡｓ
保護層１１のエッチング及び第１のキャップ層８までの
エッチ停止層９のエッチングは、上で述べたように、後
に形成されるＤ−ＨＦＥＴ及びＥ−ＨＦＥＴの動作にと
って厳密さを要する。このエッチングは過剰エッチング
により第１のキャップ層８及び第２のキャップ層１０の
厚さを滅さないようにするため、非常に選択的であると
ともに、露出されたＡ　ｊ！　ＧａＡｓのすべてを除去
するのに効果的でなければならない。Ａ　Ｉ　ＧａＡｓ
Ｎ　１１及び９を選択的にエッチングする好ましいプロ
セスの詳細については、エフ・レン（Ｆ、　Ｒｅｎ）ら
により、上で引用した同時に出願した明細書中に述べら
れている。ウェハ１は最初稀釈された（水中に２０：１
）水酸化アンモニウムで清浄化し、次に稀釈された（水
中に１＝１）フッ化水素酸でエッチし、再び稀釈ＮＨ，
ＯＨで洗浄することにより、ＧａＡｓ上のＡｌＧａＡｓ
を数百まで選択的にエッチできると言えば、ここでは十
分である。

保護層１１とエッチ停止層９のエッチング後、第３図に
示された構造が得られる。露出された第１のキャップ層
８はＥ−ＨＦＥＴの表面に隣接した部分を形成し、第２
のキャップ層１０はＤ−ＨＦＥＴの表面に隣接した部分
を形成する。上で述べた浅い分離工程は、層９．１０及
び１１のエッチング後に行うこともできることを理解す
べきである。

次に、第４図において、均一で厚い耐熱金属の層１５を
、Ｅ−ＨＦＥＴ及びＤ−ＨＦＥＴ用のゲートを形成する
ため、ウェハ上に堆積させる。ゲートに好ましい耐熱性
金属はタングステンシリサイド（ＷｌＳｉｏ、　４５）
でスパッタで堆積させる。しかし、窒化タングステン（
ＷＮ）又はタングステンシリサイド・ナイトライド（Ｗ
ＳｉＮ）　も使用できる。

ＷＩＳｉｏ、　４ｓは高結晶化温度（８５０℃以上）を
もち、続く高温アニール工程でもアモルファスのままで
、従ってＧａ、　Ａｓ、　Ｗ　　及びＳｔの相互拡散に
対する障壁として役立つ。更に、その後に形成されるゲ
ートの抵抗率を下るため、タングステンの層を対応する
形のシリサイド上に堆積させることもできる。次にフォ
トレジストの層を金属　１５上に堆積させ、パターン形
成し、Ｅ−ＨＦＥＴ及びＤ−ＨＦＥＴのゲートとなるべ
き部分のフォトレジスト１６を残す。次に好ましくは三
フフ化窒素（Ｎｈ）、六フッ化イオウ（ＳＦ　Ｉ、）又
は四フッ化炭素（ＣＦ＃）を用いた反応性イオンエッチ
（ＲＩ　Ｂ）により露出させた金属１５をエッチし、バ
久−ン形成されたフォトレジスト１６下に金属１５を残
す。

次にパターン形成されたフォトレジスト１６が除かれ、
第５図中のゲート１７が残る。水に、Ｅ−ＨＦＥＴ及び
Ｄ　−ＨＦ　Ｅ　Ｔのソース及びドレイン領域を、ここ
ではシリコンであるドーパントをウェハ中に選択的に注
入し、Ｎ形ソース及びドレイン領域を形成することによ
り、形成する。最初にフォトレジスト１８の層を堆積さ
せパターン形成して、Ｎ影領域を形成したいウェハの部
分を露出させる。ここで第５図に示されるように、パタ
ーン形成されたフォトレジスト１８が分離領域１４を被
覆するが、フォトレジスト１８はウェハの任意の領域を
被覆してよい。次に注入源（図示されていない）から単
価にイオン化したシリコン原子１９がフォトレジスト１
８及びゲート１７の被覆するウェハ１の部分を除き、露
出されたウェハ中に注入される。このプロセスにより、
第６図に示された自己整合構造が得られる。注入後、フ
ォトレジスト１８　（第５図）が除去される。ウェハ１
中へのシリコン注入の効果は、注入された層をｎ形に変
え、それは層４ないし１０中では“ｎを印されている。

シリコンの注入によりバッファ層４の注入領域中の２−
０８０層が破壊され、ゲート１７下の非注入領域中にの
み２−ＤＥＣが残る。ここで、′トランジスタ機能”は
シリコン注入領域間でのみ可能で、ゲート１７に印加さ
れた電圧により制御される。エピタキシャル層中の注入
シリコンの濃度は、ソース及びドレイン領域に対してで
きるだけ低い抵抗率を得るため、可能な限り高くすべき
である。シリコンイオンの注入は２０ないし１５０ｋｅ
Ｖのエネルギーをもち、３×１０１２ないし３Ｘ１０′
３シリコンイオンＣｆｆ１−　”の線量をもつ。注入の
一例ではドーズが２Ｘ１０”イオン０１１１−　”、３
０ｋｅＶで、次に２Ｘ１０′３イオン（Ｊ　−”のドー
ズ、１１２０ｋｅＶにおいてである。アニーリング工程
前のウェハ１中のシリコンイオンの得られるピーク濃度
は、ｌＸｌ０”ないし３Ｘ１０”イオンｅ１ｍ　−’で
ある。実際には２Ｘ１０”シリコンイオン値−３の濃度
が上限である。Ｅ−ＨＦＥＴ及びＤ−ＨＦＥＴのソース
及びドレイン領域としては、ドナ層と同じ伝導形、ここ
ではＮ形であることが好ましいが、上で述べたように、
ベリリウムのような他のドーパントを注入することによ
り、ソース及びドレイン領域をＰ形にすることができる
。ドナ層６は注入に用いられるのと同じドーパントをド
ープするのが好ましい。

第６図中の構造を高温子ニールすると、層４−１０中の
シリコン注入種が活性化される。アニーリング工程の例
は、１００ミリＴｏｒｒの圧力又はそれ以上でひ素の雰
囲気中で、好ましくは二酸化シリコン（ＳｉＯ□）、シ
リコンオキシナイトライド（ＳｉＯｘＮｙ）又はシリコ
ン窒化物（ｓｔｘＮｙ）のキャブ層（図示されていない
）とともに、約１０分間、約８００℃の温度でウェハ１
を加熱することである。あるいは、たとえば８２５℃で
３０秒間、急速熱アニールを用いることもできる。先に
述べたように、ドナ層６中のシリコンドーパントは外方
拡散し、先にアンドープＡ　ｊ！　ＧａＡｓスペーサＮ
５．７の部分を／ｌ　Ｉｔ　ＧａＡｓに変換し、ここで
の目的ではドナＮ６から区別できないようになる。すな
わち、ドナＮ６からのドーパントを吸収するスペーサ層
５．７の部分は実効的にドナ１ｗ６の部分となる。

しかし、上で述べたように、ドナ層６中のドーパントは
第１のキャップＮ８又はバッファ層４に到達してはなら
ない。より具体的には、スペーサ層５は十分な幅をもち
、２−ＤＥＧはウェハ１のアニーリング後バッファ層４
中に残る。第７図中に示されるように、層４．５及び６
はその伝導帯下端のエネルギーダイアダラムが、層４．
５及び６と対応して水平方向に示されている。Ｅ、は図
示された構造のフェルミエネルギーレベルである。

図示されるように、スペーサ層５の幅は２−ＤＢＧを適
切な位置、スペーサ層５及びバッファ層４により形成さ
れるポテンシャル井戸中に保つために厳密さを要する。

上で述べたように、スペーサ層５の幅はアニーリング後
約２．５ナノメータで、２−ＤＥＧの適切な閉じ込めの
ためには、約２２％のアルミニウム濃度をもつべきであ
る。

ウェハ１の高温アニールの後、ここで深い分離注入とよ
ぶ第２の分離注入が行われ、Ｅ−ＨＦＥＴ及びＤ−ＨＦ
ＥＴの完全な分離が確実になる。

フォトレジスト２０　（第６図）を堆積し、パターン形
成し第２図のフォトレジスト１２と本質的に同じパター
ンが得られる。この方式によりフォトレジスト２０及び
フォトレジスト１２のパターン形成用マスクと同じマス
クを用いることが可能になる。次に、ウェハ１は注入源
（図示されていない）に露出され、それは浅い注入に用
いられたのと同じもの、たとえば酸素が望ましい分離用
ドーパント２１を供給する。注入の例は１３０ｋｅＶに
おいて２Ｘ１０′３の二価にイオン化した酸素イオンｅ
１ｍ　−”で、５Ｘ１０”なしい５Ｘ１０”原子ｅｌｌ
ｌ　−’のピーク濃度が得られる。しかし、ホウ素、マ
ルゴン又は水素のような他の注人種も用いることができ
ることを理解すべきである。深い分離注入の後、分離領
域１４はフォトレジスト２０の除去後、第８図に示され
るように、少（とも超格子構造３を貫いて延びる。この
深い分離注入により、分離領域１４により分離されたＨ
ＦＥＴ間のすべての可能性のある低伝導路が、実質的に
除去される。

次に、ウェハ１はヘリウム又は窒素の雰囲気中で、たと
えば５００℃において１０分間アニールされるか、たと
えば５５０℃の温度において３０秒間急速熱アニールさ
れる。

ドレイン及びソース接触領域はドープされた第１及び第
２のキャップＮ８．１０の表面隣接部分へのオーム性接
触を必要とする。第８図において、フォトレジスト２２
を堆積しパターン形成して、接触を形成すべき第１及び
第２のキャップ層８．１０の部分を露出させる。金及び
ゲルマニウム合金の第１層の例を、薄い交互になった層
と混合するかその中に堆積させる。次に一例の層として
ニッケル及び最後に一例としての金の層を堆積させ、層
全体を一括して２３．２３′と印をつける。金：ゲルマ
ニウム合金の第１の層はドープされたＧａＡｓの第１及
び第２のキャップ層８．１０へのオーム性接触を確実に
する。金：ゲルマニウム／銀／金又はニッケル／金：ゲ
ルマニウム／金のような他の金属及び合金も、ドープＧ
ａＡｓへのオーム性接触として使用できる。不要な金属
２３′はフォトレジスト２２を除去するとき、フォトレ
ジスト２２上の金属２３′を“リフトオフ”することに
より除去される。以下でより詳細に述べるように、もし
アルミニウムをウェハ１上のデバイスの相互接続に用い
るなら、オーム性接触とアルミニウム間の障壁を、１４
１ｓｉ＠、　４ｓ、匈Ｎ又はＷＳｉＮのようなオーム性
接触２３上の最上部層として堆積させる。

フォトレジスト２２及び不要な金属２３′　（第８図）
の除去後、残ったオーム性接触金属２３は第９図に示さ
れるように、Ｅ−ＨＦＥＴ及びＤ−ＨＦＥＴのソース及
びドレイン接触である０次にウェハｌは金属オーム性接
触２３を合金化し、下のソース及びドレインとオーム性
接触を形成するため、アニールされる。このオーム性ア
ニ、−ルはヘリウム又は窒素雰囲気中で、３５０−４５
０℃の低温で１０ないし６０秒行う。

上で議論した深い分離用注入は、オーム性接触金属２３
の堆積後行え、それによりオーム性接触金属２３と深い
分離注入の両方のアニーリング工程を組合せることがで
きる。オーム性アニールの後、典型的な場合二酸化シリ
コン（ＳｉＯ□）又はシリコンオキシナイトライド（Ｓ
ｉｎｘＮｙ）のような第１の絶縁層を、好ましくはプラ
ズマ補助化学気相堆積（ＰＣＶＤ）により、第１０図に
示されるように堆積させる。フォトレジスト（図示され
ていない）を堆積させ、パターン形成して、ドレイン及
びソース接触金属２３又はゲート１７のような下の金属
への窓又は開孔が必要な部分で、第１の絶縁Ｎ２４を露
出させる。次に、たとえばＳＦいＮＦ、又はＣＦ、を用
いたドライエッチングにより、通常の非等方性エッチで
第１の絶縁層をエッチングする。次に、フォトレジスト
（図示されていない）を除去し、ウェハ１を洗浄し、第
１の金属層２５を堆積させる。第１の金属相互接続層２
５はアルミニウムが好ましいが、（リフトオフ技術を用
いて）金を金属２２として用いることができる。

上で議論したように、アルミニウム金属部を用いるなら
ば、アルミニウム／金相夏作用を防止するため、Ｗ＋Ｓ
ｉｏ、　ｍｓの障壁層をオーム性接触金属２３を堆積さ
せる。フォトレジスト（図示されていない）を次に堆積
させ、パターン形成して金属相互接続層２５を残し、除
去すべき部分を露出させる。

次に金属相互接続層２５をエッチし、フォトレジスト（
図示されていない）を除去すると、本質的に第１０図に
示される構造が残る。第１の相互接続層２５は一例とし
ての第１０図中のＥ　−ｔ４　Ｆ　ＥＴ及びＤ−ＨＦＥ
Ｔのドレイン及びソース接触として示されている。

最終的な構造を平坦化するのを助けるため、第１の絶縁
層２４を必要に応じて非常に厚く、たとえば８００ナノ
メータに堆積させ、本質的に平坦な表面を形成するまで
エッチバックしてもよい。

第２の絶縁層２６を第１１図に示されるように、第１の
金属相互接続層２５及び第１の絶縁層２４上に堆積させ
る。絶縁層２６は第１の絶縁ＪＩＩ２４の組成と同様で
ある。フォトレジスト層（図示されていない）を堆積さ
せ、パターン形成して下の第１の金属相互接続層２５へ
の接触のために窓又は開孔を形成すべき部分の第２の絶
縁層２６中の窓を露出させる。次に、上で述べたように
、通常の非等方性エッチを用いて第２の絶縁層２６をエ
ッチする０次に、フォトレジスト（図示されていない）
を除去し、第２の金属相互接続ＪＷ２７を堆積させる。

第２の金属相互接続層２７上にもう１つのフォトレジス
ト（図示されていない）を堆積させ、不要な金属相互接
続２７の除去のためパターン形成する。第２の金“属相
互接続層２７は第１１図において、第１層の金属相互接
続層２５を通して一例としてのＥ−ＨＦＥＴ及びＤ−Ｈ
ＦＥＴの両方へのソース及びドレイン接触として示され
ている。第２のレベルの金属相互接続層２７（及びそれ
に続く任意の金属）は第１層の金属相互接続Ｎ２５と同
じ組成であることが好ましい。

２つだけの相互接続層２５．２７が示されているが、第
１１図に示される構造に他の金属相互接続層を加えるこ
とができる。最後の金属層、ここではＮ２７上に、もう
１つの絶縁層２８及び不活性化層２９を、完成した回路
を汚染から保護するため堆積させる。不活性化層２９は
シリコン窒化物（ＳｉｚＯ４）又はＳｉＯ，Ｎ、が好ま
しい。層２８．２９上にフォトレジストを堆積させ、回
路への外部導電体（図示されていない）のボンディング
を可能にするため窓を形成すべき部分の７１２８．２９
を露出する目的で、パターン形成される。層２８．２９
は通常の非等方性エッチによりエッチされ、フォトレジ
スト（図示されていない）が除去され、ボンディングパ
ッド及びウェハ１を完成させるため、下の金属相互接続
Ｎ２Ｔへの窓がその中に残る。

層４−１０及び２４〜２９のすべての厚さは、すべての
図において実際の比率とは異ることに注意すべきである
。特に、層９及び１０の組合せた厚さは約５０ナノメー
タで、これは第１の金属層２５の典型的な厚さ（５００
ないし１０００ナノメータ）に比べ非常に小さく、第９
図の構造全体を本質的に平坦にする。

本発明の好ましい実施例について述べてきたが、その概
念を含んだ他の実施例を用いてもよいことは、当業者に
は明らかであろう。従って、本発明はここで述べた実施
例には限定されず、特許請求の範囲に述べられた精神及
び視野にのみ限定されるべきである。

【図面の簡単な説明】

第１図はその上に成長させた複数の層を有する基板の断
面図； 第２図は浅い分離用注入を行った第１図の構造を示す図
； 第３図は選択エッチ後の第２図の構造を示す図；第４図
は堆積させたゲートメタルとパターン形成されたフォト
レジストをその上に有する第３図の構造を示す図； 第５図は増加姿態及び空乏姿態両方のＨＦＥＴ用の適切
な位置のゲートを有し、ドーパント注入を行った第４図
の構造を示す図： 第６図は自己整合ＨＦＥＴドレイン及びソース領域を形
成するための注入を行った後、深い分離用注入を行った
第５図の構造を示す図；第７図は伝導帯下端のエネルギ
ーダイヤグラムとそれに対応する半導体層を表わす図；
第８図はソース／ドレイン領域の電極用に上に堆積させ
たパターン形成されたフォトレジストと金属を有する第
６図の構造を示す図； 第９図はソース／ドレイン領域電極用に、金属を残して
除去されたフォトレジストとマスクされない金属を有す
る第８図の構造を示す図；第１０図は第１の誘電体層と
その上の第１の金属層を有する第９図の構造を示す図； 第１１図は第２の誘電体層、第２の金属層及びその上の
保に￥Ｌ層を有する第１０図の完成した構造を示す図で
ある。 目！花豆（２）墓所 ４−・バッファ層　　　　　５−・第１のスペーサ層６
−・ドナ層　　　　　　　７・−第２のスペーサ層８−
第１のキャップ層　　９・・・−エッチ停止層１０・−
第２のキャップ層　１１・・・−保護層２４．２６・・
−・誘電体層 ２５．２７−相互接続層 図面の浄書（内容に変更なし） 手続補正書 別紙の通り正式図面を１通提出致します。 平成 １年１０月 ６日

Claims (1)

1. 【特許請求の範囲】 １、第１の禁制帯エネルギーを有する化合物半導体のバ
   ッファ層（４）を成長させる工程；第２の禁制帯エネル
   ギーを有するドープさ れた化合物半導体のドナ層（６）を成長させる工程； 前記第１の禁制帯エネルギーを有する化合 物半導体の第１のキャップ層（８）を成長させる工程； 第３の禁制帯エネルギーを有する化合物半 導体材料のエッチ停止層（９）を成長させる工程； 第１の禁制帯エネルギーを有する化合物半 導体の第２のキャップ層（１０）を成長させる工程 を含み、第２及び第３の禁制帯エネルギーは第１の禁制
   帯エネルギーより大きいことを特徴とする化合物半導体
   集積回路の製造方法。 ２、第２の禁制帯エネルギーを有する化合物半導体の第
   １のスペーサ層（５）を成長させる工程； 第２の禁制帯を有する化合物半導体の第２ のスペーサ層（７）を成長させる工程 を含み、 第１のスペーサ層はバッファ層及びドナ層 間に配置され、第２のスペーサ層はドナ層及び第１のキ
   ャップ層間に配置されることを特徴とする請求項１記載
   の化合物半導体製造方法。 ３、第３の禁制帯エネルギーを有する化合物半導体の保
   護層（１１）を成長させる工程 を含み、 保護層は第２のキャップ層上に成長させる ことを特徴とする請求項２記載の化合物半導体製造方法
   。 ４、Ｅ−ＨＦＥＴを形成すべき部分で不活性化層を選択
   的にエッチングする工程； エッチ停止層を露出するため、露出された 第２のキャップ層をエッチングする工程； 第１のキャップ層及び第２のキャップ層の 主表面をそれぞれ露出するため、露出されたエッチ停止
   層及び残った不活性化層をエッチングする工程； ゲート金属（１５）を堆積させる工程； 及び第１及び第２のキャップ層の主表面上に、それぞれ
   Ｅ−ＨＦＥＴ及びＤ−ＨＦＥＴのゲートを形成するため
   、ゲート金属を選択的にエッチングする工程を含むこと
   を特徴とする請求項３記載の化合物半導体の製造方法。 ５、第１の禁制帯エネルギーを有する化合物半導体材料
   のバッファ層（４）； 第２の禁制帯エネルギーを有し、第１のス ペーサ層上に配置されたドープ化合物半導体材料のドナ
   層（６）； 第１の禁制帯エネルギーを有し、ドナ層上 に配置された化合物半導体材料の第１のキャップ層（８
   ）； 第３の禁制帯エネルギーを有し、第１のキ ャップ層上に配置された化合物半導体材料のエッチ停止
   層（９）； 第１の禁制帯エネルギーを有し、エッチ停 止層上に配置された化合物半導体材料の第２のキャップ
   層（１０） を含み、第２及び第３の禁制帯エネルギーは第１の禁制
   帯エネルギーより大きく、第１のキャップ層は後に形成
   されるＥ−ＨＦＥＴの主表面を形成し、第２のキャップ
   層は後に形成されるＤ−ＨＦＥＴの主表面を形成するこ
   とを特徴とするウェハ上の化合物半導体集積回路。 ６、第２の禁制帯エネルギーを有し、ドナ層及びバッフ
   ァ層間に配置された化合物半導体材料の第１のスペーサ
   層（５）；及び 第２の禁制帯エネルギーを有し、ドナ層及 び第１のキャップ層間に配置された化合物半導体材料の
   第２のスペーサ層（７） を更に含むことを特徴とする請求項５記載の集積回路。 ７、第３の禁制帯エネルギーを有し、第２のキャップ層
   上に配置され、た化合物半導体材料の不活性化層（１１
   ） を更に含むことを特徴とする請求項６記載の集積回路。 ８、Ａ、基板上にあらかじめ決められた厚さにエピキシ
   ャル層（９−１０）を成長させる工程； Ｂ、エピタキシャル層の選択された領域を 分離する工程； Ｃ、増加姿態を形成すべき部分を、あらか じめ決められた深さまで、エピタキシャル層の部分をエ
   ッチングする工程； Ｄ、増加姿態及び空乏姿態の両ＦＥＴ用の ゲート電極（１７）を形成する工程； Ｅ、増加姿態及び空乏姿態ＦＥＴのドレイ ン及びソース電極用のソース／ドレイン領域を形成する
   工程； Ｆ、ソース／ドレイン領域に接触を形成す る工程； Ｇ、誘電体層（２４、２６）を堆積させる 工程； Ｈ、開孔のため誘電体層を選択的にエッチ ングする工程； Ｉ、相互接続層（２５、２７）を形成する 工程； Ｊ、得られた構造（２８、２９）を不活性 化する工程を含み、 前記工程Ｇ、Ｈ及びＩは相互接続の所望の各層に対して
   くり返されることを特徴とする化合物半導体堆積回路の
   製造方法。 Ｋ、前記エピタキシャル層成長工程は、第１の禁制帯エ
   ネルギーを有するアンドープ化合物半導体のバッファ補
   助層（４）を形成する工程； 第２の禁制帯エネルギーを有するアンドー プ化合物半導体のスペーサ補助層（５）を形成する工程
   ； 第２の禁制帯エネルギーを有するアンドー プ化合物半導体のドナ補助層（６）を形成する工程； 第１の禁制帯エネルギーを有するアンドー プ化合物半導体の第１のキャップ補助層（８）を形成す
   る工程； 第３の禁制帯エネルギーを有するアンドー プ化合物半導体のエッチ停止補助層（９）を形成する工
   程； 第１の禁制帯エネルギーを有するアンドー プ化合物半導体の第２のキャップ補助層（１０）を形成
   する工程； を含み、前記第２及び第３の禁制帯エネルギーは第１の
   禁制帯エネルギーより大きいことを特徴とする請求項８
   記載の化合物半導体集積回路の製造方法。 １０、Ｅ−ＨＦＥＴを形成すべきエピタキシャル層の選
   択された領域のエッチングは、本質的にエッチ停止補助
   層と第２のキャップ補助層間の界面において停止するこ
   とを特徴とする請求項９記載の化合物半導体集積回路の
   製造方法。 １１、前記ゲート電極形成工程が、耐熱性金属（１５）
   を堆積させる工程； フォトレジスト　（１６）を堆積させる工程；フォトレ
   ジストをパターン形成する工程； 及び フォトレジスト及び耐熱性金属をエッチン グする工程を含むことを特徴とする請求項 １０記載の化合物半導体集積回路の製造方法。 １２、前記ソース／ドレイン領域の形成工程が、フォト
   レジストを堆積させる工程（１７、 １８）； フォトレジストをパターン形成し、増加姿 態及び空乏姿態ＦＥＴのドレイン及びソース電極を形成
   すべきエピタキシャル層の領域を露出させる工程； 露出された領域中にドーパント種、（１９）を注入する
   工程；及び エピタキシャル層をアニーリングする工程 を含むことを特徴とする請求項１０記載の化合物半導体
   集積回路の製造方法。 １３、前記ソース／ドレイン領域への接触形成工程がフ
   ォトレジスト（２２）を堆積させる工程； フォトレジストをパターン形成し、オーム 性接触を形成すべきソース／ドレイン領域上に窓を開け
   る工程； 金属（２３）を堆積させる工程； 金属をエッチングし、窓中に金属を残す工 程、及び 残った金属をアニーリングする工程 を含むことを特徴とする請求項１０記載の化合物半導体
   集積回路の製造方法。 １４、前記エピタキシャル層の選択された領域を分離す
   る工程がフォトレジスト（２０）を堆積させる工程； エピタキシャル層の選択された領域の部分 を除くため、フォトレジストをパターン形成する工程； 露出されたエピタキシャル層中に、分離用 ドーパント（２１）を注入する工程；及び エピタキシャル層をアニーリングする工程 を含むことを特徴とする請求項８記載の化合物半導体集
   積回路の製造方法。 １５、前記誘電体層の選択エッチング工程が対応する誘
   電体層（２４、２６）上にフォトレジストを堆積させる
   工程； フォトレジストをパターン形成する工程； 及び 露出された誘電体層をエッチングする工程 を含むことを特徴とする請求項８記載の化合物半導体集
   積回路の製造方法。 １６、前記構造を不活性化する工程が不活性化層（２９
   ）を堆積させる工程； フォトレジストを堆積させる工程； フォトレジストをパターン形成し、ボンデ ィングパッド上に窓を残す工程；及び 窓中に不活性化層をエッチングする工程 を含むことを特徴とする請求項８記載の化合物半導体集
   積回路の製造方法。 １７、導電率を減少させるべきエピタキシャル層中のあ
   らかじめ決められた深さまで、ウェハ中に分離用ドーパ
   ント（２１）を選択的に注入する工程； あらかじめ決められた温度でウェハをアニ ールする工程； エピタキシャル層を完全に貫いて、ウェハ 中に分離用ドーパントを選択的に注入する工程；及び あらかじめ決められた温度より低い温度で 再度ウェハをアニーリングする工程 を含むことを特徴とする基板上のエピタキシャル層を有
   する化合物半導体ウェハの電気的に分離された部分を含
   む集積回路の製造方法。 １８、あらかじめ決められた深さは、エピタキシャル層
   の厚さより小さいことを特徴とする請求項１７記載の集
   積回路の製造方法。 １９、選択的注入工程のそれぞれは エピタキシャル層上に、フォトレジスト （２０）を堆積させる工程； フォトレジストをパターン形成し、エピタ キシャル層の選択された部分上のそれを残す工程； 露出されたエピタキシャル層中に分離用ド ーパント（２１）を注入する工程 を含むことを特徴とする請求項１８記載の集積回路の製
   造方法。 ２０、分離用ドーパントは酸素、ホウ素、アルゴン又は
   水素の中のイオン化した元素の１つであることを特徴と
   する請求項１９記載の集積回路の製造方法。