JPS62111474A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62111474A JPS62111474A JP25076685A JP25076685A JPS62111474A JP S62111474 A JPS62111474 A JP S62111474A JP 25076685 A JP25076685 A JP 25076685A JP 25076685 A JP25076685 A JP 25076685A JP S62111474 A JPS62111474 A JP S62111474A
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- Japan
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- type semiconductor
- substrate
- ground potential
- semiconductor region
- region
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Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、化合物半導体を用いた半導体集積回路装置に適用し
て有効な技術に関するものである。
に、化合物半導体を用いた半導体集積回路装置に適用し
て有効な技術に関するものである。
［背景技術］
化合物半導体基板、例えばガリウム砒素（ＧａＡｓ）基
板を用いた半導体集積回路装置では、 Ｍ記基板の抵抗
値が極めて大きいため、基板に回路の接地電位を印加す
ることは不要と考えられる。
板を用いた半導体集積回路装置では、 Ｍ記基板の抵抗
値が極めて大きいため、基板に回路の接地電位を印加す
ることは不要と考えられる。
しかし、基板をパッケージに接着する際、あるいはワイ
ヤボンディングする際等に基板に静電気が発生する。こ
の静電エネルギー、すなわち電荷が基板中に蓄積されて
いると、半導体素子の特性が変化してしまう。このため
、半絶縁性のＧａＡｓ基板であっても、その基板を電気
的に回路の接地電位に固定しておくことが好ましい。こ
れには、ＧａＡｓ基板を銀（Ａｇ）等の導電性ペースト
でパッケージに接着して、前記基板の裏面から接地電位
に固定することが考えられる。
ヤボンディングする際等に基板に静電気が発生する。こ
の静電エネルギー、すなわち電荷が基板中に蓄積されて
いると、半導体素子の特性が変化してしまう。このため
、半絶縁性のＧａＡｓ基板であっても、その基板を電気
的に回路の接地電位に固定しておくことが好ましい。こ
れには、ＧａＡｓ基板を銀（Ａｇ）等の導電性ペースト
でパッケージに接着して、前記基板の裏面から接地電位
に固定することが考えられる。
本発明者は、ＧａＡｓ基板等の半絶縁性基板を裏面から
電気的に固定したのでは、基板の抵抗が極めて高いため
、基板の表面に構成しである半導体素子の近辺の電位を
電気的に回路の接地電位又はこれに近い値とし、前記静
電気の影響を排除することができないことを見出した。
電気的に固定したのでは、基板の抵抗が極めて高いため
、基板の表面に構成しである半導体素子の近辺の電位を
電気的に回路の接地電位又はこれに近い値とし、前記静
電気の影響を排除することができないことを見出した。
なお、Ｇ ａ Ａ ｓ基板の実装については、例えば１
９８４年ガリウム砒素アイシーシンポジウム（ＧａＡｓ
ＩＣＳｙｍｐｏｓ ｉｕｍ）においてギガビットロ
ジック社より発表された例（テクニカルダイジェストｐ
６８〜６９参照）がある。
９８４年ガリウム砒素アイシーシンポジウム（ＧａＡｓ
ＩＣＳｙｍｐｏｓ ｉｕｍ）においてギガビットロ
ジック社より発表された例（テクニカルダイジェストｐ
６８〜６９参照）がある。
［発明の目的コ
本発明の目的は、半導体素子の電気的特性の向」二を図
る技術を提供することにある。
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［Ｊ！明の概要］
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、化合物半導体基板の半導体素子が設けてある
主面からその化合物半導体基板に回路の接地電位を印加
して化合物半導体基板主面上の半導体素子の近辺の電位
を回路の接地電位に固定する。
主面からその化合物半導体基板に回路の接地電位を印加
して化合物半導体基板主面上の半導体素子の近辺の電位
を回路の接地電位に固定する。
以下、本発明の構成について、実施例とともに説明する
。
。
［実施例！］
第１図はチップの平面図、第２図はチップの平面の一部
の拡大した平面図、第３図はチップの断面の一部を示し
た断面図である。
の拡大した平面図、第３図はチップの断面の一部を示し
た断面図である。
第１図において、１はガリウム（Ｇａ）とヒ素（Ａｓ）
との化合物からなる半導体基板であり。
との化合物からなる半導体基板であり。
１０ｒ′〜１０７Ω・ｃｍ以上の高い抵抗値（半絶縁性
）を有している。すなわち、結晶中の種々の不純物、固
有欠陥またはそれらの複合体等によって３．８Ｘ１．０
’ Ω・Ｃｍの抵抗値が小さくされたものを、例えば不
純物の補償（深い準位を形成する不純物をドープする）
によって、再び前記高抵抗としたものである。
）を有している。すなわち、結晶中の種々の不純物、固
有欠陥またはそれらの複合体等によって３．８Ｘ１．０
’ Ω・Ｃｍの抵抗値が小さくされたものを、例えば不
純物の補償（深い準位を形成する不純物をドープする）
によって、再び前記高抵抗としたものである。
基板１の周辺に複数のポンディングパッド２を配置して
いる。基板ｌの一主面（主表面）上に、回路の接地電位
Ｖｓ ｓ、例えばＯ［Ｖ］を印加するためのｎ°型半導
体領域３Ａ、３Ｂを略等間隔ごとに、縦横に複数延在し
て設けている。このｎ゛型半導体領域３Ａ、３Ｂは、第
１図における横方向に延在しているｎ゛型半導体領域３
Ａと、縦方向に延在しているｎ゛型半導体領域３Ｂとが
、一体に形成されてなるものである。なお、第１図には
図示していないが（第３図参照）、本実施例では、前記
ｎ゛型半導体領域３Ａ及び３Ｂの上面に、下から金（Ａ
ｕ）とゲルマニウム（Ｇｅ）との混晶層。
いる。基板ｌの一主面（主表面）上に、回路の接地電位
Ｖｓ ｓ、例えばＯ［Ｖ］を印加するためのｎ°型半導
体領域３Ａ、３Ｂを略等間隔ごとに、縦横に複数延在し
て設けている。このｎ゛型半導体領域３Ａ、３Ｂは、第
１図における横方向に延在しているｎ゛型半導体領域３
Ａと、縦方向に延在しているｎ゛型半導体領域３Ｂとが
、一体に形成されてなるものである。なお、第１図には
図示していないが（第３図参照）、本実施例では、前記
ｎ゛型半導体領域３Ａ及び３Ｂの上面に、下から金（Ａ
ｕ）とゲルマニウム（Ｇｅ）との混晶層。
ニッケル（Ｎｉ）層、金層を積層した３層構造の導電層
７を被着して設けている。前記ｎ°型半導体領域３Ａと
、ｎ゛型半導体領域３Ｂとで囲まれた領域は、ＭＥＳＦ
ＥＴ （Ｍｅｔａｌ Ｓｅｍ１ｃ。
７を被着して設けている。前記ｎ°型半導体領域３Ａと
、ｎ゛型半導体領域３Ｂとで囲まれた領域は、ＭＥＳＦ
ＥＴ （Ｍｅｔａｌ Ｓｅｍ１ｃ。
ｎｄｕｃｔｏｒ ＦＥＴ）等の半導体素子が設けられ
ている素子領域である。したがって、前記回路の接地電
位を印加するためのｎ゛型半導体領域３Ａ及び３Ｂは、
基板１表面の半導体素子の間を延在している。また、横
方向に延在しているｎ１型半導体領域３Ａ及び縦方向に
延在しているｎ゛型半導体領域３Ｂのうちの少なくとも
１つは１回路の接地電位Ｖｓｓを印加するためのポンデ
ィングパッド２Ａに電気的に接続している。このポンデ
ィングパッド２Ａに接続しているｎ゛型半導体領域３Ａ
又は３Ｂは、後述するように、ポンディングパッド２Ａ
の下にまで延在している。ポンディングパッド２に接続
していないｎ゛型半導体領域３Ａ及び３Ｂは、ポンディ
ングパッド２の下にまて延在して設けていない。しかし
、ポンディングパッド２に接続していないｎ゛型半導体
領域３Ａ、３Ｂであっても、人出力バッファ、デコーダ
等の周辺回路を構成している複数のＭＥＳＦＥＴの間ま
では延在している。
ている素子領域である。したがって、前記回路の接地電
位を印加するためのｎ゛型半導体領域３Ａ及び３Ｂは、
基板１表面の半導体素子の間を延在している。また、横
方向に延在しているｎ１型半導体領域３Ａ及び縦方向に
延在しているｎ゛型半導体領域３Ｂのうちの少なくとも
１つは１回路の接地電位Ｖｓｓを印加するためのポンデ
ィングパッド２Ａに電気的に接続している。このポンデ
ィングパッド２Ａに接続しているｎ゛型半導体領域３Ａ
又は３Ｂは、後述するように、ポンディングパッド２Ａ
の下にまで延在している。ポンディングパッド２に接続
していないｎ゛型半導体領域３Ａ及び３Ｂは、ポンディ
ングパッド２の下にまて延在して設けていない。しかし
、ポンディングパッド２に接続していないｎ゛型半導体
領域３Ａ、３Ｂであっても、人出力バッファ、デコーダ
等の周辺回路を構成している複数のＭＥＳＦＥＴの間ま
では延在している。
第２図及び第３図に示すように、ｎ゛型半導体領域３Δ
、３Ｂによって囲まれている領域には、ソ−ス、ドレイ
ン領域であるｎ゛型半導体領域４、チャネル領域である
ｎ型半導体領域５．ゲート電極６とで構成したＭＥＳＦ
ＥＴが設けてある。ゲート電極６は、Ｔ ｉ、Ｗ、Ｔａ
ｌＭｏ等の高融点金属のシリサイド層からなっている。
、３Ｂによって囲まれている領域には、ソ−ス、ドレイ
ン領域であるｎ゛型半導体領域４、チャネル領域である
ｎ型半導体領域５．ゲート電極６とで構成したＭＥＳＦ
ＥＴが設けてある。ゲート電極６は、Ｔ ｉ、Ｗ、Ｔａ
ｌＭｏ等の高融点金属のシリサイド層からなっている。
なお、第２図にはチャネル領域であるｎ型半導体領域５
を図示していない、ＭＥＳＦＥＴとｎ０型半導体領域３
Ａ、３Ｂとの間隔は、半導体領域３Ａ、３Ｂと電源（ド
レイン）電位Ｖ。ｏ （２〜５Ｖ）が印加されるドレ
ン領域であるｎ゛型半導体領域４との間のブレークダウ
ン（導通）を防止するため、３〜１０μｍＰ１度にして
いる。また、ｎ゛型半導体領域３Ａ及び３Ｂから最つど
も遠い所にあるＭＥＳＦＥＴは、それら半導体領域３Ａ
、３Ｂによって囲まれている領域の中央部にあるＭＥＳ
ＦＥＴであるが。
を図示していない、ＭＥＳＦＥＴとｎ０型半導体領域３
Ａ、３Ｂとの間隔は、半導体領域３Ａ、３Ｂと電源（ド
レイン）電位Ｖ。ｏ （２〜５Ｖ）が印加されるドレ
ン領域であるｎ゛型半導体領域４との間のブレークダウ
ン（導通）を防止するため、３〜１０μｍＰ１度にして
いる。また、ｎ゛型半導体領域３Ａ及び３Ｂから最つど
も遠い所にあるＭＥＳＦＥＴは、それら半導体領域３Ａ
、３Ｂによって囲まれている領域の中央部にあるＭＥＳ
ＦＥＴであるが。
この最つども遠いＭＥＳＦＥＴまでの距離を基板１の厚
さ以下にすることが望ましい。これによって、全てのＭ
ＥＳＦＥＴの電気的特性の向上を図ることができる。し
たがって、特に限定する必要はないが１本実施例では、
ｎ４型半導体領域３Ａ相互聞及びｎ°型半導体領域３Ｂ
相互間の距離を基板１の厚さの２倍以下にしている。ま
た、ｎ°型半導体領域３Ａ、３Ｂの幅は、２〜３μｍ程
度にしている。
さ以下にすることが望ましい。これによって、全てのＭ
ＥＳＦＥＴの電気的特性の向上を図ることができる。し
たがって、特に限定する必要はないが１本実施例では、
ｎ４型半導体領域３Ａ相互聞及びｎ°型半導体領域３Ｂ
相互間の距離を基板１の厚さの２倍以下にしている。ま
た、ｎ°型半導体領域３Ａ、３Ｂの幅は、２〜３μｍ程
度にしている。
第２図及び第３図に示すように、ｎ゛型半導体領域３Ａ
、３Ｂの上面には、下からＡｕとＧｅとの混晶層、Ｎｉ
層、Ａｕ層を積層して構成した導電層７を被着して設け
ている。この導電Ｍ７のパターンは、ｎ０型半導体領域
３Ａ、３Ｂと同様である。
、３Ｂの上面には、下からＡｕとＧｅとの混晶層、Ｎｉ
層、Ａｕ層を積層して構成した導電層７を被着して設け
ている。この導電Ｍ７のパターンは、ｎ０型半導体領域
３Ａ、３Ｂと同様である。
すなわち、導電層７は、ｎ゛型半導体領域３Ａ及び３Ｂ
の上をそれらｎ゛型半導体領域３Ａ及び３Ｂと同一方向
に延在している。なお、本実施例は、ｎ゛型半導体領域
３Ａ及び３Ｂのシート抵抗の低減を図るために前記導電
層７を設けたが、導電層７は必ずしも設けなくともよい
。
の上をそれらｎ゛型半導体領域３Ａ及び３Ｂと同一方向
に延在している。なお、本実施例は、ｎ゛型半導体領域
３Ａ及び３Ｂのシート抵抗の低減を図るために前記導電
層７を設けたが、導電層７は必ずしも設けなくともよい
。
前記のように、複数のＭＥＳＦＥＴの間を延在するｎ４
型半導体領域３Ａ及び３Ｂを設け、このｎ゛型半導体領
域３Ａ及び３Ｂを通して基板１に回路の接地電位Ｖｓｓ
を印加することにより、基板１のＭＥＳＦＥＴの近辺を
回路の接地電位に固定することかできる。
型半導体領域３Ａ及び３Ｂを設け、このｎ゛型半導体領
域３Ａ及び３Ｂを通して基板１に回路の接地電位Ｖｓｓ
を印加することにより、基板１のＭＥＳＦＥＴの近辺を
回路の接地電位に固定することかできる。
ＭＥＳＦＥＴのソース、ドレイン領域であるｎ゛型半導
体領域４の上面に、前記導電層７と同じ構成のｆｆｉ極
８を被着して設けている。ソース領域であるｎ゛型半導
体領域４の上の電極８は、回路の接地電位Ｖｓｓを印加
するためのｎ゛型半導体領域３Ａ及び３Ｂの」二の導電
層７に上層配線である導電層９を通して電気的に接続し
ている。すなわち。
体領域４の上面に、前記導電層７と同じ構成のｆｆｉ極
８を被着して設けている。ソース領域であるｎ゛型半導
体領域４の上の電極８は、回路の接地電位Ｖｓｓを印加
するためのｎ゛型半導体領域３Ａ及び３Ｂの」二の導電
層７に上層配線である導電層９を通して電気的に接続し
ている。すなわち。
導電層７を回路の接地電位ｖｓｓの配線として使用して
いる。また、導電層９はＭＥＳＦＥＴ間を接続している
。導電層９はＭｏ層の」二にＡｕＪｉ５をＰｉ層して構
成した２ＷＪ膜からなる。また、第１図に示したポンデ
ィングパッド２は、第３図に示すように、ＭＥＳＦＥＴ
間を接続している導電層９と同層の上層の導電層からな
る。ポンディングパッド２は９例えばリンシリケートガ
ラス膜からなる絶縁膜１１を選択的に除去して形成した
接続孔１０を通して下層の導電層７に接続している。な
お、回路の接地電位を印加しているポンディングパッド
２Ａの下にはｎ゛型半導体領域３Ａが延在しできている
。ｈ層の導ｔ１！層９と下層の導電層７及び電極８とは
絶縁膜１１によって！＠踪されているが５所定部では接
続孔１０を通して接続している。
いる。また、導電層９はＭＥＳＦＥＴ間を接続している
。導電層９はＭｏ層の」二にＡｕＪｉ５をＰｉ層して構
成した２ＷＪ膜からなる。また、第１図に示したポンデ
ィングパッド２は、第３図に示すように、ＭＥＳＦＥＴ
間を接続している導電層９と同層の上層の導電層からな
る。ポンディングパッド２は９例えばリンシリケートガ
ラス膜からなる絶縁膜１１を選択的に除去して形成した
接続孔１０を通して下層の導電層７に接続している。な
お、回路の接地電位を印加しているポンディングパッド
２Ａの下にはｎ゛型半導体領域３Ａが延在しできている
。ｈ層の導ｔ１！層９と下層の導電層７及び電極８とは
絶縁膜１１によって！＠踪されているが５所定部では接
続孔１０を通して接続している。
絶縁膜１１の全上面に例えばＰＳＧ膜の上に窒化シリコ
ン膜を積層して構成した保護膜１２を設けている。この
保護膜１２は、ポンディングパッド２及び２Ａの上では
開口１３Ｌ、ている。
ン膜を積層して構成した保護膜１２を設けている。この
保護膜１２は、ポンディングパッド２及び２Ａの上では
開口１３Ｌ、ている。
なｔ；、前記のように、−ｈ層の導電層９によってソー
ス領域であるｎ°型半導体領域４上の″”？！ｔｔ＠８
を回路の接地電位Ｖｓｓを印加している導電層７に接続
したが、前記導電層７をソース領域４の上まで延在して
ソース領域４に接続してもよい。すなオ〕ち、ｒ１°型
半導体領域３Ａ又は３Ｂと、ＭＥＳＦＥＴのうちの回路
の接地電位Ｖｓｓに接続される／＜ キＭ Ｅ Ｓ Ｆ
Ｅ Ｔのソース領域４を導電層７によって直接接続し
てもよい。但し、ＭＥＳＦＥＴ間を接続する配線は、絶
縁膜１１上を延在する配線。
ス領域であるｎ°型半導体領域４上の″”？！ｔｔ＠８
を回路の接地電位Ｖｓｓを印加している導電層７に接続
したが、前記導電層７をソース領域４の上まで延在して
ソース領域４に接続してもよい。すなオ〕ち、ｒ１°型
半導体領域３Ａ又は３Ｂと、ＭＥＳＦＥＴのうちの回路
の接地電位Ｖｓｓに接続される／＜ キＭ Ｅ Ｓ Ｆ
Ｅ Ｔのソース領域４を導電層７によって直接接続し
てもよい。但し、ＭＥＳＦＥＴ間を接続する配線は、絶
縁膜１１上を延在する配線。
すなわち上層の導電層９とする。
［実施例ｎコ
第４図は実施例■の半導体集積回路装置の基板１の断面
図である。
図である。
実施例■は基板１の表面全域にｐ−型半導体領域１４を
設け、このＰ−型半導体領域１４内にＭＥＳＦＥＴ等の
半導体素子を設けることにより、前記半導体素子の特性
の向上を図ったものである。
設け、このＰ−型半導体領域１４内にＭＥＳＦＥＴ等の
半導体素子を設けることにより、前記半導体素子の特性
の向上を図ったものである。
第４図において、ＧａＡｓ基板１の表面全域にＰ−型半
導体領域１４を設けている。したがって、ｐ−型半導体
領域１４は、基板１のアクティブ領域だけでなく、ポン
ディングパッド２が設けてある周辺部にも設けてある。
導体領域１４を設けている。したがって、ｐ−型半導体
領域１４は、基板１のアクティブ領域だけでなく、ポン
ディングパッド２が設けてある周辺部にも設けてある。
すなわち、基板１の表面には非導電型の部分がなくなっ
ている。Ｐ−型半導体領域１４の接合面までの深さは０
．５μｍ程度であり、ＭＥＳＦＥＴのソース、ドレイン
領域であるｎ゛型半導体領域４の接合深さは０．３μｍ
程度である。すなわち、Ｐ−型半導体領域１４をｎ゛型
半導体領域４より深くしている。Ｐ−型半導体領域１４
は、これに回路の接地電位を印加することによってＭＥ
ＳＦＥＴ等の半導体素子の電気的特性の向上を図るため
、導電性を有している。Ｐ−型半導体領域１４にはポン
ディングパッド２Ａがその下の導電層１５を通して接続
される。導電層１５は、下からＡｕとＧｅの混晶層、Ｎ
ｉ層、Ａｕ層を積層して構成したものである。ポンディ
ングパッド２Ａを通して回路の接地電位Ｖｓｓ、例えば
０ ［Ｖ］をｐ−型半導体領域１４に印加している。
ている。Ｐ−型半導体領域１４の接合面までの深さは０
．５μｍ程度であり、ＭＥＳＦＥＴのソース、ドレイン
領域であるｎ゛型半導体領域４の接合深さは０．３μｍ
程度である。すなわち、Ｐ−型半導体領域１４をｎ゛型
半導体領域４より深くしている。Ｐ−型半導体領域１４
は、これに回路の接地電位を印加することによってＭＥ
ＳＦＥＴ等の半導体素子の電気的特性の向上を図るため
、導電性を有している。Ｐ−型半導体領域１４にはポン
ディングパッド２Ａがその下の導電層１５を通して接続
される。導電層１５は、下からＡｕとＧｅの混晶層、Ｎ
ｉ層、Ａｕ層を積層して構成したものである。ポンディ
ングパッド２Ａを通して回路の接地電位Ｖｓｓ、例えば
０ ［Ｖ］をｐ−型半導体領域１４に印加している。
しかし、ＭＥＳＦＥＴに電ｇ電位Ｖｃｃ、例えば５ ［
Ｖ］を給供するポンディングパッド２及びＭＥＳＦＥＴ
の入出力信号の外部端子としてのポンディングパッド２
は、絶縁膜１１によってｐ−型半導体領域１４から絶縁
されている。また、ポンディングパッド２は、導電層９
と一体に形成され、ＭＥＳＦＥＴのソース、ドレイン領
域である半導体領域４及びゲート′ｌｔ極６に接続して
いる。すなわち、Ｐ−型半導体領域１４に電気的に接続
しているポンディングパッド２は、半導体集積回路装置
に回路の接地電位Ｖｓｓを給供するためのポンディング
パッド２Ａのみである。なお、ポンディングパッド２Ａ
をｐ”型半導体領域１４に電気的に接続する方法は、種
々変形可能である。
Ｖ］を給供するポンディングパッド２及びＭＥＳＦＥＴ
の入出力信号の外部端子としてのポンディングパッド２
は、絶縁膜１１によってｐ−型半導体領域１４から絶縁
されている。また、ポンディングパッド２は、導電層９
と一体に形成され、ＭＥＳＦＥＴのソース、ドレイン領
域である半導体領域４及びゲート′ｌｔ極６に接続して
いる。すなわち、Ｐ−型半導体領域１４に電気的に接続
しているポンディングパッド２は、半導体集積回路装置
に回路の接地電位Ｖｓｓを給供するためのポンディング
パッド２Ａのみである。なお、ポンディングパッド２Ａ
をｐ”型半導体領域１４に電気的に接続する方法は、種
々変形可能である。
一方、ＭＥＳＦＥＴ等の半導体素子間の接続は、ポンデ
ィングパッド２Ａ丁の導電層１５、ソース、ドレイン領
域４上の電極８及びゲート電極６より上層の導電層９に
よって接続している。したがって、導電層９は、絶縁膜
１１によってＰ−型半導体領域１４から絶縁されている
。
ィングパッド２Ａ丁の導電層１５、ソース、ドレイン領
域４上の電極８及びゲート電極６より上層の導電層９に
よって接続している。したがって、導電層９は、絶縁膜
１１によってＰ−型半導体領域１４から絶縁されている
。
本実施例のように、導電性を有するＰ−型半導体領域１
４を基板１の表面に設けることによって、ＭＥＳＦＥＴ
等の半導体素子の近辺が回路の接地電位Ｖｓｓに固定さ
れる。したがって、ボンディング時あるいは基板ｌの機
械的な歪によって基板１中にＩＪ積・された静電気、さ
らにはアルファ線によって基板１中に発生した少数キャ
リアがＭＥＳＦＥＴのしきい値を変化させることがなく
なる。
４を基板１の表面に設けることによって、ＭＥＳＦＥＴ
等の半導体素子の近辺が回路の接地電位Ｖｓｓに固定さ
れる。したがって、ボンディング時あるいは基板ｌの機
械的な歪によって基板１中にＩＪ積・された静電気、さ
らにはアルファ線によって基板１中に発生した少数キャ
リアがＭＥＳＦＥＴのしきい値を変化させることがなく
なる。
なお、本実施域では、基板１の表面にＰ−型半導体領域
１４を設けて半導体素子の電気的特性の向上を図ってい
るが、基板１自体、すなわち、基板１全体をＰ−型基板
１としてもよい。
１４を設けて半導体素子の電気的特性の向上を図ってい
るが、基板１自体、すなわち、基板１全体をＰ−型基板
１としてもよい。
［効果コ
本願によって開示された新規な技術によれば次の効果を
得ることができる。
得ることができる。
（１）ＭＥＳＦＥＴ等の半導体素子間にｎ゛型半導体領
域を延在して設け、このｎ゛型半導体領域を通して基板
に回路の接地電位を印加することにより。
域を延在して設け、このｎ゛型半導体領域を通して基板
に回路の接地電位を印加することにより。
前記半導体素子の近辺が回路の接地電位に固定されるの
で、前記半導体素子の電気的変動を防止して特性の向上
を図ることができる。
で、前記半導体素子の電気的変動を防止して特性の向上
を図ることができる。
（２）前記半導体素子間を延在しているｎ゛型半導体領
域の上面に金属配線を被着して設けたことにより、ｒｌ
’型半導体領域の抵抗値が低下するので。
域の上面に金属配線を被着して設けたことにより、ｒｌ
’型半導体領域の抵抗値が低下するので。
回路の接地電位を給供するためのポンディングパッドと
６ｊｆ記ｎ゛型半導体領域の接続部分から遠方の半導体
素子の近辺であっても良好に回路の接地電位に固定する
ことができる。
６ｊｆ記ｎ゛型半導体領域の接続部分から遠方の半導体
素子の近辺であっても良好に回路の接地電位に固定する
ことができる。
（３）基板表面の全域にＰ−型半導体領域を設け。
このＰ−型半導体領域内にＭＥＳＦＥＴ等の半導体素子
を設けたことにより、半導体素子近辺が回路の接地電位
に固定されるばかりでなく、前記Ｐ−型半導体領域が基
板中の少数キャリア及び静電気のバリアあるいはシール
ドとなるので、半導体素子の電気的特性の向」二を図る
ことができる。
を設けたことにより、半導体素子近辺が回路の接地電位
に固定されるばかりでなく、前記Ｐ−型半導体領域が基
板中の少数キャリア及び静電気のバリアあるいはシール
ドとなるので、半導体素子の電気的特性の向」二を図る
ことができる。
以上５本発明を実施例にもとすき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
例えば、実施例Ｉでは、基板に回路の接地電位を印加す
るための半導体領域にｎ°型半導体領域を用いたが、ｐ
゛型半導体領域をＭＥＳＦＥＴ等の半導体素子間に延在
して設け、このＰ゛型半導体領域によって基板に回路の
接地電位を印加してもよい。
るための半導体領域にｎ°型半導体領域を用いたが、ｐ
゛型半導体領域をＭＥＳＦＥＴ等の半導体素子間に延在
して設け、このＰ゛型半導体領域によって基板に回路の
接地電位を印加してもよい。
また、ＧａＡｓ基板に限らず、他の化合物半導体からな
る半導体の基板であって、その電気的特性が半絶縁性（
比抵抗ρ＞１０’ Ω・ｃｍ）である基板を用いる場合
に、本発明は広く適用できる。
る半導体の基板であって、その電気的特性が半絶縁性（
比抵抗ρ＞１０’ Ω・ｃｍ）である基板を用いる場合
に、本発明は広く適用できる。
第１図は実施例Ｉのチップの平面図、
第２図は実施例■のチップの平面の一部を拡大した平面
図、 第３図は実施例Ｉのチップの断面図。 第４図は実施例Ｈのチップの断面図である２１ ・基板
、２．２Ａ・・・ポンディングパッド、３Ａ。 ３Ｂ、４，５．１４・・・半導体領域、６・・・ゲーＩ
−電極、７．８．９．１５・・・導′ｉ１！層、１１．
１２・絶縁膜、１Ｏ１１３・・接続孔。 第 １ 図 ・′ β 、／ 第２図 ’ｉ ３Ａ帽 、・
図、 第３図は実施例Ｉのチップの断面図。 第４図は実施例Ｈのチップの断面図である２１ ・基板
、２．２Ａ・・・ポンディングパッド、３Ａ。 ３Ｂ、４，５．１４・・・半導体領域、６・・・ゲーＩ
−電極、７．８．９．１５・・・導′ｉ１！層、１１．
１２・絶縁膜、１Ｏ１１３・・接続孔。 第 １ 図 ・′ β 、／ 第２図 ’ｉ ３Ａ帽 、・
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板の半導体素子が設けてある主面か
らその化合物半導体基板に回路の接地電位を印加したこ
とを特徴とする半導体集積回路装置。 ２、前記回路の接地電位は、化合物半導体基板の表面の
複数の半導体素子の間に、接地電位印加用半導体領域を
延在して設け、該半導体領域を通して前記化合物半導体
基板に印加したことを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。 ３、前記回路の接地電位は、半導体素子を構成する半導
体領域と反対導電型の半導体領域を化合物半導体基板表
面の全面に設け、該半導体領域を通して化合物半導体基
板に印加したことを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 ４、前記半導体素子は、前記化合物半導体基板の全面に
設けた前記接地電位印加用半導体領域の内に設けてある
ことを特徴とする特許請求の範囲第１項又は第３項記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25076685A JPS62111474A (ja) | 1985-11-11 | 1985-11-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25076685A JPS62111474A (ja) | 1985-11-11 | 1985-11-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111474A true JPS62111474A (ja) | 1987-05-22 |
Family
ID=17212722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25076685A Pending JPS62111474A (ja) | 1985-11-11 | 1985-11-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
| JPH02205362A (ja) * | 1988-12-28 | 1990-08-15 | American Teleph & Telegr Co <Att> | ＧａＡｓ集積回路およびその製造方法 |
-
1985
- 1985-11-11 JP JP25076685A patent/JPS62111474A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
| JPH02205362A (ja) * | 1988-12-28 | 1990-08-15 | American Teleph & Telegr Co <Att> | ＧａＡｓ集積回路およびその製造方法 |
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