JPH01227478A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01227478A JPH01227478A JP8854352A JP5435288A JPH01227478A JP H01227478 A JPH01227478 A JP H01227478A JP 8854352 A JP8854352 A JP 8854352A JP 5435288 A JP5435288 A JP 5435288A JP H01227478 A JPH01227478 A JP H01227478A
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- 239000004020 conductor Substances 0.000 claims abstract description 7
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- 239000002184 metal Substances 0.000 abstract description 6
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- 238000007493 shaping process Methods 0.000 abstract 1
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- PEQMJVGRHNZPAM-UHFFFAOYSA-N 1,4-dichloro-2-isocyanatobenzene Chemical class ClC1=CC=C(Cl)C(N=C=O)=C1 PEQMJVGRHNZPAM-UHFFFAOYSA-N 0.000 description 1
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
化合物半導体を用いたMBS FITでゲートとソース
ドレイン電極(ソース、又はドレイン電極のいずれかの
電極)が接続された構造を有する半導体装置に関し。
ドレイン電極(ソース、又はドレイン電極のいずれかの
電極)が接続された構造を有する半導体装置に関し。
素子面積を低減し、素子の大規模化、高集積化に対応す
ることを目的とし。
ることを目的とし。
第1の半導体からなる素子形成層上に略平行に並んヤ形
成された第1及び第2の電極を有し、該第1の電極は、
該素子形成層上に順に積層された該第1め半導体とオー
ミック接続する第2の半導体からなるオーミック接続層
と、該第1の半導体との間にショットキ障壁を形成し、
且つ該第2の半導体との間にオー礎ツク接続を形成する
導電体からなる導電層とからなり、該第2の電極は、該
素子形成層上に、該第1の電極に対向する側は直接に1
反対側は該第2の半導体からなるオーミ・ツク接続層を
介して前記導電体からなる導電層を被着して形成された
構造を持ち、該第1の電極はソースドレイン電極、該第
2の電極は相互に接続されたゲート及びソースドレイン
電極を構成する。
成された第1及び第2の電極を有し、該第1の電極は、
該素子形成層上に順に積層された該第1め半導体とオー
ミック接続する第2の半導体からなるオーミック接続層
と、該第1の半導体との間にショットキ障壁を形成し、
且つ該第2の半導体との間にオー礎ツク接続を形成する
導電体からなる導電層とからなり、該第2の電極は、該
素子形成層上に、該第1の電極に対向する側は直接に1
反対側は該第2の半導体からなるオーミ・ツク接続層を
介して前記導電体からなる導電層を被着して形成された
構造を持ち、該第1の電極はソースドレイン電極、該第
2の電極は相互に接続されたゲート及びソースドレイン
電極を構成する。
(産業上の利用分野〕
本発明は化合物半導体を用いたMES I’BT(Me
tal−Semiconductor Ff!T)でゲ
ートとソース、又はドレインが接続された構造を有する
半導体装置に関する。
tal−Semiconductor Ff!T)でゲ
ートとソース、又はドレインが接続された構造を有する
半導体装置に関する。
近年、高速論理集積回路等にGaAs素子が実用化され
始めたが、現在GaAsによる論理回路の多くのものは
、しきい値電圧の異なるME!S FETを用いた口C
FL (Direct Coupled fI!T L
ogic)や、しきい値電圧が単一のデプレション型F
E↑(D−PET)を用いたノーマリオン(Nor+*
ally On)型のBPL(BufferedFET
Logic)や、 5DFL (Schottky
Diode PETLogic)等の論理回路である。
始めたが、現在GaAsによる論理回路の多くのものは
、しきい値電圧の異なるME!S FETを用いた口C
FL (Direct Coupled fI!T L
ogic)や、しきい値電圧が単一のデプレション型F
E↑(D−PET)を用いたノーマリオン(Nor+*
ally On)型のBPL(BufferedFET
Logic)や、 5DFL (Schottky
Diode PETLogic)等の論理回路である。
これらの集積回路においては9回路構成上ゲートとソー
ス、又はドレインが接続された構造のMES PETが
多く用いられている。
ス、又はドレインが接続された構造のMES PETが
多く用いられている。
以下の説明は簡明のため、すべてDCFLを例に取って
行う。
行う。
第2図にGaAs素子の集積化に最も適すると考えられ
るDCPLインバータの回路を示す。
るDCPLインバータの回路を示す。
ここでは、論理回路の基本的な構成単位としてインバー
タについて説明する。
タについて説明する。
図で+ Ql は負荷PET、 Qzは駆動FET、
Von 。
Von 。
VSSは電源電圧、Vいは入力電圧+ Voutは出
力電圧、 INは入力端子、 01lTは出力端子であ
る。
力電圧、 INは入力端子、 01lTは出力端子であ
る。
負荷FET Qlの二重線を用いたPU前記号はノーマ
リオンのD−pH!Tを、駆動FET Qzの通常のF
E前記号はゲートにしきい値電圧以上の電圧を印加した
トキにオン状態になるエンハンス型FET (E−FE
T)を表す。
リオンのD−pH!Tを、駆動FET Qzの通常のF
E前記号はゲートにしきい値電圧以上の電圧を印加した
トキにオン状態になるエンハンス型FET (E−FE
T)を表す。
第3図(1)、 (2)はそれぞれ従来例によるDCF
Lインバータの構造を説明する平面図と断面図である。
Lインバータの構造を説明する平面図と断面図である。
図において、半絶縁性(SI−)GaAs基板1上に。
真性(i−)GaAs素子2を介して素子形成層として
n型(n−)GaAs層3が成長されている。
n型(n−)GaAs層3が成長されている。
負荷PET Qlは次のように構成される。
n−GaAs層3上に、ドレイン電極としてGaAsと
オーミック接続ができるn−InGaAs層401を介
してGaAsとの間にショットキ障壁が形成でき、且つ
n−1nGaAsとの間にオーミック接続ができるAI
層5B、 、ゲート電極としてA1層5G3.ソース電
極としてn−1nGaAsJi4S+を介してAI層5
s+ Nが形成されている。
オーミック接続ができるn−InGaAs層401を介
してGaAsとの間にショットキ障壁が形成でき、且つ
n−1nGaAsとの間にオーミック接続ができるAI
層5B、 、ゲート電極としてA1層5G3.ソース電
極としてn−1nGaAsJi4S+を介してAI層5
s+ Nが形成されている。
駆動FET Qzは次のように構成される。
n−GaAs層3上に、負荷FET Q、のソース電極
をドレイン電極とし、ゲート電極としてAI層5G2.
ソース電極としてn−InGaAs層4Stを介してA
I層5S、層が形成されている。
をドレイン電極とし、ゲート電極としてAI層5G2.
ソース電極としてn−InGaAs層4Stを介してA
I層5S、層が形成されている。
6は素子分離領域で+ n−GaAs層30表面より1
−GaAs層2に届くように酸素(0□)イオンを注入
して形成される。
−GaAs層2に届くように酸素(0□)イオンを注入
して形成される。
上記の従来例とは別に、より一般的な従来のGaAs
FETでは、ゲート材料はAIやWSi 、ソースドレ
イン材料はAu/AuGeと電極形成に異種金属を用い
ていたため、負荷PET Q、のゲートとソースを接続
する配線は上層配線7を必要とした(第4図参照)。
FETでは、ゲート材料はAIやWSi 、ソースドレ
イン材料はAu/AuGeと電極形成に異種金属を用い
ていたため、負荷PET Q、のゲートとソースを接続
する配線は上層配線7を必要とした(第4図参照)。
ところが、近年、オーミック接続部のn−GaAs上に
、n型不純物9例えばSiを高濃度(約lXl0”cm
−’)にドープした厚さ500人程度の薄いn−1no
、 5Gao、sAs層を形成してその上に、ゲートと
同一材料でゲート形成と同時にソースドレイン電極を形
成できるようになった。そのため、上層配線7は不要に
なり、第3図のように同−AI配線で行うことができる
ようになった。
、n型不純物9例えばSiを高濃度(約lXl0”cm
−’)にドープした厚さ500人程度の薄いn−1no
、 5Gao、sAs層を形成してその上に、ゲートと
同一材料でゲート形成と同時にソースドレイン電極を形
成できるようになった。そのため、上層配線7は不要に
なり、第3図のように同−AI配線で行うことができる
ようになった。
上記のように、薄いn−1nGaAs層をオーミック接
触層として採用することにより、 FETの3電極が同
時に形成でき、プロセス、構造の簡易化ができるように
なったが、素子の大規模化、高集積化に伴い、素子の微
細化が強く要望されている。
触層として採用することにより、 FETの3電極が同
時に形成でき、プロセス、構造の簡易化ができるように
なったが、素子の大規模化、高集積化に伴い、素子の微
細化が強く要望されている。
本発明はこの構造を採用して、素子面積の低減をはかる
ことを目的とする。
ことを目的とする。
上記課題の解決は、第1の半導体からなる素子形成層上
に略平行に並んで形成された第1及び第2の電極を有し
、該第1の電極は、該素子形成層上に順に積層された該
第1の半導体とオーミック接続する第2の半導体からな
るオーミック接続層。
に略平行に並んで形成された第1及び第2の電極を有し
、該第1の電極は、該素子形成層上に順に積層された該
第1の半導体とオーミック接続する第2の半導体からな
るオーミック接続層。
該第1の半導体との間にショットキ障壁を形成し。
且つ該第2の半導体との間にオーミック接続を形成する
導電体からなる導電層からなり、該第2の電極は、該素
子形成層上に、該第1の電極に対向する側は直接に9反
対側は該第2の半導体からなるオーミック接続層を介し
て前記導電体からなる導電層を被着して形成された構造
を持ち、該第1の電極はソースドレイン電極を、該第2
の電極は相互に接続されたゲート及びソースドレイン電
極を構成している半導体装置により達成される。
導電体からなる導電層からなり、該第2の電極は、該素
子形成層上に、該第1の電極に対向する側は直接に9反
対側は該第2の半導体からなるオーミック接続層を介し
て前記導電体からなる導電層を被着して形成された構造
を持ち、該第1の電極はソースドレイン電極を、該第2
の電極は相互に接続されたゲート及びソースドレイン電
極を構成している半導体装置により達成される。
本発明は、ゲートとソースドレイン電極を接続する構成
のFIETにおいて、素子形成層上で、ソースドレイン
電極部にオーミック接続層を形成する構造を採用し、同
一のショットキ金属層で密接してゲート電極と同時にソ
ースドレイン電極を形成した構造により、素子面積の低
減を行うようにしたものである。
のFIETにおいて、素子形成層上で、ソースドレイン
電極部にオーミック接続層を形成する構造を採用し、同
一のショットキ金属層で密接してゲート電極と同時にソ
ースドレイン電極を形成した構造により、素子面積の低
減を行うようにしたものである。
第1図(1)、 (2)はそれぞれ本発明の一実施例に
よるDCPI、インバータの構造を説明する平面図と断
面図である。
よるDCPI、インバータの構造を説明する平面図と断
面図である。
図において、 5I−GaAs基板1上に、厚さ500
0人の1−GaAs層2を介して素子形成層として厚さ
1000人、ドナー(SL)濃度5X10”c+s−’
のn−GaAs層3が成長されている。
0人の1−GaAs層2を介して素子形成層として厚さ
1000人、ドナー(SL)濃度5X10”c+s−’
のn−GaAs層3が成長されている。
負荷FET Q、は次のように構成される。
n−GaAs層3上に、ドレイン電極としてGaAsと
オーミック接続ができるn−Ino、 5Gao、 s
As (以下単にInGaAsと記述)層4D+を介し
てGaAsとの間にショットキ障壁が形成でき、且つ
n−1nGaAsとの間にオーミック接続ができるAI
層5D箇、ゲート及びソース電極として同一のAI層5
G、Sl 、 ソース電極部n−1nGaAs層4S+
が形成されている。
オーミック接続ができるn−Ino、 5Gao、 s
As (以下単にInGaAsと記述)層4D+を介し
てGaAsとの間にショットキ障壁が形成でき、且つ
n−1nGaAsとの間にオーミック接続ができるAI
層5D箇、ゲート及びソース電極として同一のAI層5
G、Sl 、 ソース電極部n−1nGaAs層4S+
が形成されている。
ここで、へ1層5G I S l は同一メタルにより
。
。
n−GaAs II3にオーミック及びショットキ接続
を行っていることが特徴である。この場合ショットキ接
続はソース、ドレイン間電流の制御のためにn−GaA
s層3に形成されたリセス内に形成される場合もある。
を行っていることが特徴である。この場合ショットキ接
続はソース、ドレイン間電流の制御のためにn−GaA
s層3に形成されたリセス内に形成される場合もある。
駆動PET Q、は次のよ−うに構成される。
n−GaAs層3上に、負荷P[!T Qlのゲート及
びソース電極をドレイン電極とし、ゲート電極としてA
I層5G2.ソース電極としてn−InGaAs層4S
zを介してAI層Sst層が形成されている。
びソース電極をドレイン電極とし、ゲート電極としてA
I層5G2.ソース電極としてn−InGaAs層4S
zを介してAI層Sst層が形成されている。
通常、 AI層5Gtはしきい値電圧調整のため。
n−GaAs層3に形成されたリセス内に形成される場
合が多い。
合が多い。
6は素子分離領域で、 n−GaAs層3の表面より1
−GaAs層2に届くように、酸素イオンを、エネルギ
150 KeV、ドーズ量5X10”cm−”で注入し
て形成される。
−GaAs層2に届くように、酸素イオンを、エネルギ
150 KeV、ドーズ量5X10”cm−”で注入し
て形成される。
この場合、 FIET Qlのゲートとソースを接続す
る配線は不要となり、素子寸法Aは従来例の12μmに
対し、10μmと縮小される。
る配線は不要となり、素子寸法Aは従来例の12μmに
対し、10μmと縮小される。
但し、ゲート線幅1μm、ソースドレイン線幅1μm、
線間隔1μmとする。
線間隔1μmとする。
電極形成に異種金属を用いた第4図の場合は。
F[!T Q、のゲートにも接続パッドを形成しなけれ
ばならなかったが、これらの節約分も含めると、実施例
では約70%の面積で回路構成が可能となる。
ばならなかったが、これらの節約分も含めると、実施例
では約70%の面積で回路構成が可能となる。
実施例においてはゲートとソースを接続するFISTに
ついて説明したが、この種のPETはDCFLの飽和型
負荷としてのD−PETの他に、 BFLや5DFLの
低電流源D−FE!Tとして用いることができる。
ついて説明したが、この種のPETはDCFLの飽和型
負荷としてのD−PETの他に、 BFLや5DFLの
低電流源D−FE!Tとして用いることができる。
又、 ocptのE−FIT負荷のように、ゲートとド
レインを接続するFI’Tについても本発明の効果は変
わらない。
レインを接続するFI’Tについても本発明の効果は変
わらない。
以上説明したように本発明によれば、素子面積の低減が
でき、素子の大規模化、高集積化に対応することができ
る。
でき、素子の大規模化、高集積化に対応することができ
る。
第1図(1)、 (2)はそれぞれ本発明の一実施例に
よるDCFLインバータの構造を説明する平面図と断面
図。 第2図はDCFLインバータの回路図。 第3図(1)、 (2)はそれぞれ従来例によるDCF
Lインバータの構造を説明する平面図と断面図。 第4図は電極形成に異種金属を用いた従来例によるDC
FLインバータの構造を説明する平面図である。 図において。 1は5l−GaAs基板。 2は1−GaAs層。 3は素子形成層でn−GaAs層。 40.4S+、 4Szはオーミック接続層でn−1n
o、 5Gao、 5As層。 501、5G、SI、 5GZ、 5sz はショッ
トキ接続層でAI (またはりSi)層。 6は素子分離領域
よるDCFLインバータの構造を説明する平面図と断面
図。 第2図はDCFLインバータの回路図。 第3図(1)、 (2)はそれぞれ従来例によるDCF
Lインバータの構造を説明する平面図と断面図。 第4図は電極形成に異種金属を用いた従来例によるDC
FLインバータの構造を説明する平面図である。 図において。 1は5l−GaAs基板。 2は1−GaAs層。 3は素子形成層でn−GaAs層。 40.4S+、 4Szはオーミック接続層でn−1n
o、 5Gao、 5As層。 501、5G、SI、 5GZ、 5sz はショッ
トキ接続層でAI (またはりSi)層。 6は素子分離領域
Claims (1)
- 【特許請求の範囲】 第1の半導体からなる素子形成層上に略平行に並んで
形成された第1及び第2の電極を有し、該第1の電極は
、該素子形成層上に順に積層された 該第1の半導体とオーミック接続する第2の半導体から
なるオーミック接続層と、 該第1の半導体との間にショットキ障壁を形成し、且つ
該第2の半導体との間にオーミック接続を形成する導電
体からなる導電層とからなり、該第2の電極は、該素子
形成層上に、該第1の電極に対向する側は直接に、反対
側は該第2の半導体からなるオーミック接続層を介して
前記導電体からなる導電層を被着して形成された構造を
持ち、 該第1の電極はソース又はドレイン電極を、該第2の電
極は相互に接続されたゲート及びドレイン又はソース電
極を構成していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8854352A JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8854352A JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01227478A true JPH01227478A (ja) | 1989-09-11 |
Family
ID=12968240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8854352A Pending JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01227478A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
-
1988
- 1988-03-08 JP JP8854352A patent/JPH01227478A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
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