JPH01227478A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01227478A JPH01227478A JP8854352A JP5435288A JPH01227478A JP H01227478 A JPH01227478 A JP H01227478A JP 8854352 A JP8854352 A JP 8854352A JP 5435288 A JP5435288 A JP 5435288A JP H01227478 A JPH01227478 A JP H01227478A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
化合物半導体を用いたＭＢＳ ＦＩＴでゲートとソース
ドレイン電極（ソース、又はドレイン電極のいずれかの
電極）が接続された構造を有する半導体装置に関し。
ドレイン電極（ソース、又はドレイン電極のいずれかの
電極）が接続された構造を有する半導体装置に関し。
素子面積を低減し、素子の大規模化、高集積化に対応す
ることを目的とし。
ることを目的とし。
第１の半導体からなる素子形成層上に略平行に並んヤ形
成された第１及び第２の電極を有し、該第１の電極は、
該素子形成層上に順に積層された該第１め半導体とオー
ミック接続する第２の半導体からなるオーミック接続層
と、該第１の半導体との間にショットキ障壁を形成し、
且つ該第２の半導体との間にオー礎ツク接続を形成する
導電体からなる導電層とからなり、該第２の電極は、該
素子形成層上に、該第１の電極に対向する側は直接に１
反対側は該第２の半導体からなるオーミ・ツク接続層を
介して前記導電体からなる導電層を被着して形成された
構造を持ち、該第１の電極はソースドレイン電極、該第
２の電極は相互に接続されたゲート及びソースドレイン
電極を構成する。
成された第１及び第２の電極を有し、該第１の電極は、
該素子形成層上に順に積層された該第１め半導体とオー
ミック接続する第２の半導体からなるオーミック接続層
と、該第１の半導体との間にショットキ障壁を形成し、
且つ該第２の半導体との間にオー礎ツク接続を形成する
導電体からなる導電層とからなり、該第２の電極は、該
素子形成層上に、該第１の電極に対向する側は直接に１
反対側は該第２の半導体からなるオーミ・ツク接続層を
介して前記導電体からなる導電層を被着して形成された
構造を持ち、該第１の電極はソースドレイン電極、該第
２の電極は相互に接続されたゲート及びソースドレイン
電極を構成する。
（産業上の利用分野〕
本発明は化合物半導体を用いたＭＥＳ Ｉ’ＢＴ（Ｍｅ
ｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｆ！Ｔ）でゲ
ートとソース、又はドレインが接続された構造を有する
半導体装置に関する。
ｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｆ！Ｔ）でゲ
ートとソース、又はドレインが接続された構造を有する
半導体装置に関する。
近年、高速論理集積回路等にＧａＡｓ素子が実用化され
始めたが、現在ＧａＡｓによる論理回路の多くのものは
、しきい値電圧の異なるＭＥ！Ｓ ＦＥＴを用いた口Ｃ
ＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ｆＩ！Ｔ Ｌ
ｏｇｉｃ）や、しきい値電圧が単一のデプレション型Ｆ
Ｅ↑（Ｄ−ＰＥＴ）を用いたノーマリオン（Ｎｏｒ＋＊
ａｌｌｙ Ｏｎ）型のＢＰＬ（ＢｕｆｆｅｒｅｄＦＥＴ
Ｌｏｇｉｃ）や、 ５ＤＦＬ （Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ ＰＥＴＬｏｇｉｃ）等の論理回路である。
始めたが、現在ＧａＡｓによる論理回路の多くのものは
、しきい値電圧の異なるＭＥ！Ｓ ＦＥＴを用いた口Ｃ
ＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ｆＩ！Ｔ Ｌ
ｏｇｉｃ）や、しきい値電圧が単一のデプレション型Ｆ
Ｅ↑（Ｄ−ＰＥＴ）を用いたノーマリオン（Ｎｏｒ＋＊
ａｌｌｙ Ｏｎ）型のＢＰＬ（ＢｕｆｆｅｒｅｄＦＥＴ
Ｌｏｇｉｃ）や、 ５ＤＦＬ （Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ ＰＥＴＬｏｇｉｃ）等の論理回路である。
これらの集積回路においては９回路構成上ゲートとソー
ス、又はドレインが接続された構造のＭＥＳ ＰＥＴが
多く用いられている。
ス、又はドレインが接続された構造のＭＥＳ ＰＥＴが
多く用いられている。
以下の説明は簡明のため、すべてＤＣＦＬを例に取って
行う。
行う。
第２図にＧａＡｓ素子の集積化に最も適すると考えられ
るＤＣＰＬインバータの回路を示す。
るＤＣＰＬインバータの回路を示す。
ここでは、論理回路の基本的な構成単位としてインバー
タについて説明する。
タについて説明する。
図で＋ Ｑｌ は負荷ＰＥＴ、 Ｑｚは駆動ＦＥＴ、
Ｖｏｎ 。
Ｖｏｎ 。
ＶＳＳは電源電圧、Ｖいは入力電圧＋ Ｖｏｕｔは出
力電圧、 ＩＮは入力端子、 ０１ｌＴは出力端子であ
る。
力電圧、 ＩＮは入力端子、 ０１ｌＴは出力端子であ
る。
負荷ＦＥＴ Ｑｌの二重線を用いたＰＵ前記号はノーマ
リオンのＤ−ｐＨ！Ｔを、駆動ＦＥＴ Ｑｚの通常のＦ
Ｅ前記号はゲートにしきい値電圧以上の電圧を印加した
トキにオン状態になるエンハンス型ＦＥＴ （Ｅ−ＦＥ
Ｔ）を表す。
リオンのＤ−ｐＨ！Ｔを、駆動ＦＥＴ Ｑｚの通常のＦ
Ｅ前記号はゲートにしきい値電圧以上の電圧を印加した
トキにオン状態になるエンハンス型ＦＥＴ （Ｅ−ＦＥ
Ｔ）を表す。
第３図（１）、 （２）はそれぞれ従来例によるＤＣＦ
Ｌインバータの構造を説明する平面図と断面図である。
Ｌインバータの構造を説明する平面図と断面図である。
図において、半絶縁性（ＳＩ−）ＧａＡｓ基板１上に。
真性（ｉ−）ＧａＡｓ素子２を介して素子形成層として
ｎ型（ｎ−）ＧａＡｓ層３が成長されている。
ｎ型（ｎ−）ＧａＡｓ層３が成長されている。
負荷ＰＥＴ Ｑｌは次のように構成される。
ｎ−ＧａＡｓ層３上に、ドレイン電極としてＧａＡｓと
オーミック接続ができるｎ−ＩｎＧａＡｓ層４０１を介
してＧａＡｓとの間にショットキ障壁が形成でき、且つ
ｎ−１ｎＧａＡｓとの間にオーミック接続ができるＡＩ
層５Ｂ、 、ゲート電極としてＡ１層５Ｇ３．ソース電
極としてｎ−１ｎＧａＡｓＪｉ４Ｓ＋を介してＡＩ層５
ｓ＋ Ｎが形成されている。
オーミック接続ができるｎ−ＩｎＧａＡｓ層４０１を介
してＧａＡｓとの間にショットキ障壁が形成でき、且つ
ｎ−１ｎＧａＡｓとの間にオーミック接続ができるＡＩ
層５Ｂ、 、ゲート電極としてＡ１層５Ｇ３．ソース電
極としてｎ−１ｎＧａＡｓＪｉ４Ｓ＋を介してＡＩ層５
ｓ＋ Ｎが形成されている。
駆動ＦＥＴ Ｑｚは次のように構成される。
ｎ−ＧａＡｓ層３上に、負荷ＦＥＴ Ｑ、のソース電極
をドレイン電極とし、ゲート電極としてＡＩ層５Ｇ２．
ソース電極としてｎ−ＩｎＧａＡｓ層４Ｓｔを介してＡ
Ｉ層５Ｓ、層が形成されている。
をドレイン電極とし、ゲート電極としてＡＩ層５Ｇ２．
ソース電極としてｎ−ＩｎＧａＡｓ層４Ｓｔを介してＡ
Ｉ層５Ｓ、層が形成されている。
６は素子分離領域で＋ ｎ−ＧａＡｓ層３０表面より１
−ＧａＡｓ層２に届くように酸素（０□）イオンを注入
して形成される。
−ＧａＡｓ層２に届くように酸素（０□）イオンを注入
して形成される。
上記の従来例とは別に、より一般的な従来のＧａＡｓ
ＦＥＴでは、ゲート材料はＡＩやＷＳｉ 、ソースドレ
イン材料はＡｕ／ＡｕＧｅと電極形成に異種金属を用い
ていたため、負荷ＰＥＴ Ｑ、のゲートとソースを接続
する配線は上層配線７を必要とした（第４図参照）。
ＦＥＴでは、ゲート材料はＡＩやＷＳｉ 、ソースドレ
イン材料はＡｕ／ＡｕＧｅと電極形成に異種金属を用い
ていたため、負荷ＰＥＴ Ｑ、のゲートとソースを接続
する配線は上層配線７を必要とした（第４図参照）。
ところが、近年、オーミック接続部のｎ−ＧａＡｓ上に
、ｎ型不純物９例えばＳｉを高濃度（約ｌＸｌ０”ｃｍ
−’）にドープした厚さ５００人程度の薄いｎ−１ｎｏ
、 ５Ｇａｏ、ｓＡｓ層を形成してその上に、ゲートと
同一材料でゲート形成と同時にソースドレイン電極を形
成できるようになった。そのため、上層配線７は不要に
なり、第３図のように同−ＡＩ配線で行うことができる
ようになった。
、ｎ型不純物９例えばＳｉを高濃度（約ｌＸｌ０”ｃｍ
−’）にドープした厚さ５００人程度の薄いｎ−１ｎｏ
、 ５Ｇａｏ、ｓＡｓ層を形成してその上に、ゲートと
同一材料でゲート形成と同時にソースドレイン電極を形
成できるようになった。そのため、上層配線７は不要に
なり、第３図のように同−ＡＩ配線で行うことができる
ようになった。
上記のように、薄いｎ−１ｎＧａＡｓ層をオーミック接
触層として採用することにより、 ＦＥＴの３電極が同
時に形成でき、プロセス、構造の簡易化ができるように
なったが、素子の大規模化、高集積化に伴い、素子の微
細化が強く要望されている。
触層として採用することにより、 ＦＥＴの３電極が同
時に形成でき、プロセス、構造の簡易化ができるように
なったが、素子の大規模化、高集積化に伴い、素子の微
細化が強く要望されている。
本発明はこの構造を採用して、素子面積の低減をはかる
ことを目的とする。
ことを目的とする。
上記課題の解決は、第１の半導体からなる素子形成層上
に略平行に並んで形成された第１及び第２の電極を有し
、該第１の電極は、該素子形成層上に順に積層された該
第１の半導体とオーミック接続する第２の半導体からな
るオーミック接続層。
に略平行に並んで形成された第１及び第２の電極を有し
、該第１の電極は、該素子形成層上に順に積層された該
第１の半導体とオーミック接続する第２の半導体からな
るオーミック接続層。
該第１の半導体との間にショットキ障壁を形成し。
且つ該第２の半導体との間にオーミック接続を形成する
導電体からなる導電層からなり、該第２の電極は、該素
子形成層上に、該第１の電極に対向する側は直接に９反
対側は該第２の半導体からなるオーミック接続層を介し
て前記導電体からなる導電層を被着して形成された構造
を持ち、該第１の電極はソースドレイン電極を、該第２
の電極は相互に接続されたゲート及びソースドレイン電
極を構成している半導体装置により達成される。
導電体からなる導電層からなり、該第２の電極は、該素
子形成層上に、該第１の電極に対向する側は直接に９反
対側は該第２の半導体からなるオーミック接続層を介し
て前記導電体からなる導電層を被着して形成された構造
を持ち、該第１の電極はソースドレイン電極を、該第２
の電極は相互に接続されたゲート及びソースドレイン電
極を構成している半導体装置により達成される。
本発明は、ゲートとソースドレイン電極を接続する構成
のＦＩＥＴにおいて、素子形成層上で、ソースドレイン
電極部にオーミック接続層を形成する構造を採用し、同
一のショットキ金属層で密接してゲート電極と同時にソ
ースドレイン電極を形成した構造により、素子面積の低
減を行うようにしたものである。
のＦＩＥＴにおいて、素子形成層上で、ソースドレイン
電極部にオーミック接続層を形成する構造を採用し、同
一のショットキ金属層で密接してゲート電極と同時にソ
ースドレイン電極を形成した構造により、素子面積の低
減を行うようにしたものである。
第１図（１）、 （２）はそれぞれ本発明の一実施例に
よるＤＣＰＩ、インバータの構造を説明する平面図と断
面図である。
よるＤＣＰＩ、インバータの構造を説明する平面図と断
面図である。
図において、 ５Ｉ−ＧａＡｓ基板１上に、厚さ５００
０人の１−ＧａＡｓ層２を介して素子形成層として厚さ
１０００人、ドナー（ＳＬ）濃度５Ｘ１０”ｃ＋ｓ−’
のｎ−ＧａＡｓ層３が成長されている。
０人の１−ＧａＡｓ層２を介して素子形成層として厚さ
１０００人、ドナー（ＳＬ）濃度５Ｘ１０”ｃ＋ｓ−’
のｎ−ＧａＡｓ層３が成長されている。
負荷ＦＥＴ Ｑ、は次のように構成される。
ｎ−ＧａＡｓ層３上に、ドレイン電極としてＧａＡｓと
オーミック接続ができるｎ−Ｉｎｏ、 ５Ｇａｏ、 ｓ
Ａｓ （以下単にＩｎＧａＡｓと記述）層４Ｄ＋を介し
てＧａＡｓとの間にショットキ障壁が形成でき、且つ
ｎ−１ｎＧａＡｓとの間にオーミック接続ができるＡＩ
層５Ｄ箇、ゲート及びソース電極として同一のＡＩ層５
Ｇ、Ｓｌ 、 ソース電極部ｎ−１ｎＧａＡｓ層４Ｓ＋
が形成されている。
オーミック接続ができるｎ−Ｉｎｏ、 ５Ｇａｏ、 ｓ
Ａｓ （以下単にＩｎＧａＡｓと記述）層４Ｄ＋を介し
てＧａＡｓとの間にショットキ障壁が形成でき、且つ
ｎ−１ｎＧａＡｓとの間にオーミック接続ができるＡＩ
層５Ｄ箇、ゲート及びソース電極として同一のＡＩ層５
Ｇ、Ｓｌ 、 ソース電極部ｎ−１ｎＧａＡｓ層４Ｓ＋
が形成されている。
ここで、へ１層５Ｇ Ｉ Ｓ ｌ は同一メタルにより
。
。
ｎ−ＧａＡｓ ＩＩ３にオーミック及びショットキ接続
を行っていることが特徴である。この場合ショットキ接
続はソース、ドレイン間電流の制御のためにｎ−ＧａＡ
ｓ層３に形成されたリセス内に形成される場合もある。
を行っていることが特徴である。この場合ショットキ接
続はソース、ドレイン間電流の制御のためにｎ−ＧａＡ
ｓ層３に形成されたリセス内に形成される場合もある。
駆動ＰＥＴ Ｑ、は次のよ−うに構成される。
ｎ−ＧａＡｓ層３上に、負荷Ｐ［！Ｔ Ｑｌのゲート及
びソース電極をドレイン電極とし、ゲート電極としてＡ
Ｉ層５Ｇ２．ソース電極としてｎ−ＩｎＧａＡｓ層４Ｓ
ｚを介してＡＩ層Ｓｓｔ層が形成されている。
びソース電極をドレイン電極とし、ゲート電極としてＡ
Ｉ層５Ｇ２．ソース電極としてｎ−ＩｎＧａＡｓ層４Ｓ
ｚを介してＡＩ層Ｓｓｔ層が形成されている。
通常、 ＡＩ層５Ｇｔはしきい値電圧調整のため。
ｎ−ＧａＡｓ層３に形成されたリセス内に形成される場
合が多い。
合が多い。
６は素子分離領域で、 ｎ−ＧａＡｓ層３の表面より１
−ＧａＡｓ層２に届くように、酸素イオンを、エネルギ
１５０ ＫｅＶ、ドーズ量５Ｘ１０”ｃｍ−”で注入し
て形成される。
−ＧａＡｓ層２に届くように、酸素イオンを、エネルギ
１５０ ＫｅＶ、ドーズ量５Ｘ１０”ｃｍ−”で注入し
て形成される。
この場合、 ＦＩＥＴ Ｑｌのゲートとソースを接続す
る配線は不要となり、素子寸法Ａは従来例の１２μｍに
対し、１０μｍと縮小される。
る配線は不要となり、素子寸法Ａは従来例の１２μｍに
対し、１０μｍと縮小される。
但し、ゲート線幅１μｍ、ソースドレイン線幅１μｍ、
線間隔１μｍとする。
線間隔１μｍとする。
電極形成に異種金属を用いた第４図の場合は。
Ｆ［！Ｔ Ｑ、のゲートにも接続パッドを形成しなけれ
ばならなかったが、これらの節約分も含めると、実施例
では約７０％の面積で回路構成が可能となる。
ばならなかったが、これらの節約分も含めると、実施例
では約７０％の面積で回路構成が可能となる。
実施例においてはゲートとソースを接続するＦＩＳＴに
ついて説明したが、この種のＰＥＴはＤＣＦＬの飽和型
負荷としてのＤ−ＰＥＴの他に、 ＢＦＬや５ＤＦＬの
低電流源Ｄ−ＦＥ！Ｔとして用いることができる。
ついて説明したが、この種のＰＥＴはＤＣＦＬの飽和型
負荷としてのＤ−ＰＥＴの他に、 ＢＦＬや５ＤＦＬの
低電流源Ｄ−ＦＥ！Ｔとして用いることができる。
又、 ｏｃｐｔのＥ−ＦＩＴ負荷のように、ゲートとド
レインを接続するＦＩ’Ｔについても本発明の効果は変
わらない。
レインを接続するＦＩ’Ｔについても本発明の効果は変
わらない。
以上説明したように本発明によれば、素子面積の低減が
でき、素子の大規模化、高集積化に対応することができ
る。
でき、素子の大規模化、高集積化に対応することができ
る。
第１図（１）、 （２）はそれぞれ本発明の一実施例に
よるＤＣＦＬインバータの構造を説明する平面図と断面
図。 第２図はＤＣＦＬインバータの回路図。 第３図（１）、 （２）はそれぞれ従来例によるＤＣＦ
Ｌインバータの構造を説明する平面図と断面図。 第４図は電極形成に異種金属を用いた従来例によるＤＣ
ＦＬインバータの構造を説明する平面図である。 図において。 １は５ｌ−ＧａＡｓ基板。 ２は１−ＧａＡｓ層。 ３は素子形成層でｎ−ＧａＡｓ層。 ４０．４Ｓ＋、 ４Ｓｚはオーミック接続層でｎ−１ｎ
ｏ、 ５Ｇａｏ、 ５Ａｓ層。 ５０１、５Ｇ、ＳＩ、 ５ＧＺ、 ５ｓｚ はショッ
トキ接続層でＡＩ （またはりＳｉ）層。 ６は素子分離領域
よるＤＣＦＬインバータの構造を説明する平面図と断面
図。 第２図はＤＣＦＬインバータの回路図。 第３図（１）、 （２）はそれぞれ従来例によるＤＣＦ
Ｌインバータの構造を説明する平面図と断面図。 第４図は電極形成に異種金属を用いた従来例によるＤＣ
ＦＬインバータの構造を説明する平面図である。 図において。 １は５ｌ−ＧａＡｓ基板。 ２は１−ＧａＡｓ層。 ３は素子形成層でｎ−ＧａＡｓ層。 ４０．４Ｓ＋、 ４Ｓｚはオーミック接続層でｎ−１ｎ
ｏ、 ５Ｇａｏ、 ５Ａｓ層。 ５０１、５Ｇ、ＳＩ、 ５ＧＺ、 ５ｓｚ はショッ
トキ接続層でＡＩ （またはりＳｉ）層。 ６は素子分離領域
Claims (1)
- 【特許請求の範囲】 第１の半導体からなる素子形成層上に略平行に並んで
形成された第１及び第２の電極を有し、該第１の電極は
、該素子形成層上に順に積層された 該第１の半導体とオーミック接続する第２の半導体から
なるオーミック接続層と、 該第１の半導体との間にショットキ障壁を形成し、且つ
該第２の半導体との間にオーミック接続を形成する導電
体からなる導電層とからなり、該第２の電極は、該素子
形成層上に、該第１の電極に対向する側は直接に、反対
側は該第２の半導体からなるオーミック接続層を介して
前記導電体からなる導電層を被着して形成された構造を
持ち、 該第１の電極はソース又はドレイン電極を、該第２の電
極は相互に接続されたゲート及びドレイン又はソース電
極を構成していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8854352A JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8854352A JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01227478A true JPH01227478A (ja) | 1989-09-11 |
Family
ID=12968240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8854352A Pending JPH01227478A (ja) | 1988-03-08 | 1988-03-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01227478A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
| US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
| JP2015162625A (ja) * | 2014-02-28 | 2015-09-07 | パナソニック株式会社 | 窒化物半導体装置 |
-
1988
- 1988-03-08 JP JP8854352A patent/JPH01227478A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
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