JPH0685284A

JPH0685284A - ヘテロ接合電界効果トランジスタ

Info

Publication number: JPH0685284A
Application number: JP4237193A
Authority: JP
Inventors: Shigeya Narizuka; 重弥成塚; Shinobu Fujita; 忍藤田; Takao Noda; 隆夫野田; Akira Wagai; 晶和賀井; Yasuo Ashizawa; 康夫芦沢
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】現状のデバイスプロセスで十分製作可能であ
り、なおかつ多機能な動作が可能である新規な電子デバ
イスとしてのヘテロ接合電界効果トランジスタを提供す
ること。【構成】ヘテロ接合を有するヘテロ接合電界効果トラ
ンジスタにおいて、化合物半導体基板１０上に組成の異
なる複数の化合物半導体層１１を積層し、第１のチャネ
ル（１）と第２のチャネル（２）を形成してなる多層構
造チャネルと、化合物半導体層１１上に形成され、多層
構造チャネル中のキャリアの流れを同時に制御するショ
ットキーゲート電極１２と、多層構造チャネル中のキャ
リアを各チャネル（１）（２）毎に独立に取り出すため
のソース，ドレイン電極とを具備してなることを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多層構造チャネルを有
するヘテロ接合電界効果トランジスタに係わり、特に同
一ゲートで各チャネルを同時に制御するヘテロ接合電界
効果トランジスタに関する。

【０００２】

【従来の技術】近年、電子デバイスの発展は著しく、種
々のシステムが電子デバイスを用いて構成されるように
なった。例えば、コンピュータに代表される論理システ
ムは、トランジスタによるデジタル回路によって構成さ
れている。今日、コンピュータは非常に高い処理能力を
持っているが、今後さらなる情報量の増加、多様化のニ
ーズに応えるため、これに用いる電子デバイスの機能ア
ップをはかる必要性が高まっている。しかし、現状のデ
バイス構造では、微細化による量子的限界がせまってお
り、格段の機能アップは難しくなっている。

【０００３】そこで、これらの限界を打ち破るべき新し
い概念を用いた電子デバイスの必要性が高まっている。
最近では新たなシステムも提案され始めているが、いま
のところ具体的なデバイスに関しての提案は少なく、さ
らに現状のデバイスプロセス技術でも十分製作可能な新
しいデバイス構造についての報告はごく限られている。

【０００４】

【発明が解決しようとする課題】このように従来、微細
化による量子的限界を打ち破る新規デバイスの実現が要
望されているが、現状のデバイスプロセス技術でも十分
製作可能な新規デバイス構造についての報告は殆どな
い。

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、現状のデバイスプロセ
スで十分製作可能であり、なおかつ多機能な動作が可能
である新規な電子デバイスとしてのヘテロ接合電界効果
トランジスタを提供することにある。

【０００６】

【課題を解決するための手段】本発明の骨子は、ヘテロ
接合を有する電界効果トランジスタの改良により、新規
の電子デバイスを実現することにある。

【０００７】即ち本発明は、ヘテロ接合を有する電界効
果トランジスタにおいて、組成の異なる複数の半導体層
を積層してなる多層構造チャネルと、この多層構造チャ
ネル中のキャリアの流れを同時に制御するゲートと、多
層構造チャネル中のキャリアを各チャネル毎に独立に取
り出すためのソース，ドレイン電極とを具備してなるこ
とを特徴とする。

【０００８】ここで、多層構造チャネルとは、積層され
た半導体層中に２つ又はそれ以上のチャネルが形成され
たものである。また、ゲートを設ける位置は、積層され
た半導体層の一方の面でもよいし、半導体層の内部に設
けてもよい。さらに、ゲートはショットキーゲートでも
よいし、絶縁膜を介して設けたものでもよい。

【０００９】

【作用】本発明によれば、組成の異なる複数の半導体層
を積層してなる多層構造チャネルを用いることにより、
１つのヘテロ接合電界効果トランジスタに２つ以上の異
なったトランジスタ特性を付与することができる。従っ
て、高度な集積化に適するのみならず、新しい概念によ
り動作する論理回路のキーデバイスとなるべき可能性を
も有するトランジスタを実現することができる。また本
発明によれば、上記のヘテロ接合電界効果トランジスタ
を、特殊な工程等を要することもなく現状のデバイスプ
ロセス技術で製作することが可能である。

【００１０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１１】図１は、本発明の一実施例に係るヘテロ接
合電界効果トランジスタの構成を模式的に示す断面図で
ある。ＩｎＰ等の化合物半導体基板１０上に組成の異な
る複数の化合物半導体層１１を積層して、多層構造チャ
ネル（１）（２）が形成されている。化合物半導体層１
１の最上層の上にゲート電極１２が形成されている。第
１のチャネル（１）の両端にはソース電極（１），ドレ
イン電極（１）が設けられ、それらとは独立して第２の
チャネル（２）の両端にはソース電極（２），ドレイン
電極（２）が設けられている。

【００１２】このような構成であれば、２層構造になっ
た各々のチャネル（１）（２）中のキャリアの流れは、
ゲート電極１２により同時に制御される。ここで、例え
ばそれぞれのチャネル層に対するゲート１２の制御特性
を、図２に示すようなゲート電圧対ソース・ドレイン電
流特性を持つようにする。即ち、それぞれのチャネル
（１）（２）のピンチオフ電圧がＶp1，Ｖp2と異なるよ
うにヘテロ構造を設計すれば、以下に説明するような方
法で、同時にＮＡＮＤ回路とＮＯＲ回路を得ることがで
きる。

【００１３】上記で説明した新しい構造を持つヘテロ接
合電界効果トランジスタを、論理回路で用いる場合の一
例を図３に示す。本論理回路では、上記のトランジスタ
のゲートに加算器１５の出力を供給する。ここで、本論
理回路の各々の入力電圧をＶin、その絶対値をＶp1＜Ｖ
in＜Ｖp2＜２Ｖinという条件を満たすように設定する。
つまり、１個の入力信号に対しては、チャネル（１）の
みがピンチオフし、チャネル（２）は導通のままであ
る。また、２個の入力信号が加わった場合、加算器１５
で加算され２倍の電圧がゲートに加わり、両方のチャネ
ルがピンチオフするようにＶinを設定する。

【００１４】図３に示した論理回路の、入力信号Ａ，Ｂ
に対するチャネル（１）のカルノー図を図４（ａ）に示
す。入力信号Ａ，Ｂのいずれも加わらない時のみチャネ
ル（１）が導通して、ドレイン（１）にソース（１）の
信号が現れる。つまり、ＮＯＲ回路が構成されているこ
とが分かる。一方、入力信号Ａ，Ｂに対するチャネル
（２）のカルノー図を図４（ｂ）に示す。入力信号Ａ，
Ｂの双方が加わったときのみチャネル（２）が遮断さ
れ、それ以外の時にチャネル（２）が導通してドレイン
（２）にソース（２）の信号が現れる。つまり、ＮＡＮ
Ｄ回路が構成されていることが分かる。以上により、本
実施例によれば、ＮＡＮＤ回路とＮＯＲ回路を同時に得
ることができる。

【００１５】図３に示した論理回路の加算器１５の入力
信号数を、図５に示すようにＮ本に増やすと、メジアン
や多数決論理回路を構成することができる。例えば、入
力信号数を３本にし、Ｖin＜Ｖp1＜２Ｖin＜Ｖp2＜３Ｖ
inとすれば、チャネル（１）がメジアンになり、チャネ
ル（２）が３入力信号に対するＮＡＮＤ回路になる。図
６に、この場合のカルノー図を示す。さらに、入力信号
数を５本にし、２Ｖin＜Ｖp1＜３Ｖinとおけば、チャネ
ル（１）が５入力信号の場合の多数決論理回路になる。

【００１６】上記に示したような多層構造チャネルを構
成する一つのやり方として、ヘテロ界面に２次元電子ガ
スを２重に形成する方法がある。具体的な層構造を、図
７に示す。ＩｎＰ基板上に格子整合するように第１のノ
ンドープＩｎＧａＡｓチャネル層２１、第１のノンドー
プＩｎＡｌＧａＡｓスペーサ層２２、第１のＳｉドープ
ＩｎＡｌＧａＡｓ電子供給層２３、ノンドープＩｎＡｌ
ＧａＡｓ干渉防止層２４、第２のＩｎＡｌＧａＡｓチャ
ネル層２５、第２のノンドープＩｎＡｌＧａＡｓスペー
サ層２６、第２のＳｉドープＩｎＡｌＧａＡｓ電子供給
層２７、さらにその上にノンドープＩｎＡｌＧａＡｓシ
ョットキーコンタクト層２８を結晶成長した構造になっ
ている。ここで、それぞれのＩｎＡｌＧａＡｓ層２２〜
２８のＡｌ組成比は、チャネル層２５＜スペーサ層２
２，電子供給層２３，干渉防止層２４＞チャネル層２
１、チャネル層２５＜スペーサ層２６，電子供給層２
７，コンタクト層２８

【００１７】の関係を満たすように設定すれば、所望の
ように２つのヘテロ界面に２層構造に２次元電子ガスを
形成することができる。また、干渉防止層２４は、第１
のチャネル（１）と第２のチャネル（２）の干渉を無く
し、お互いを分離独立する役割を果たす。

【００１８】多層構造チャネルを構成するもう一つのや
り方として、図８に示すように複数の量子井戸を用いる
方法があげられる。量子井戸を形成するために、例え
ば、ＩｎＧａＡｓとＩｎＡｌＡｓの組み合わせを用い、
図８に示すようにＩｎＰ基板上にノンドープＩｎＡｌＡ
ｓバッファ層３１、第１のＳｉドープＩｎＡｌＡｓ電子
供給層３２、第１のノンドープＩｎＡｌＡｓスペーサ層
３３、第１のＩｎＧａＡｓ量子井戸層３４、ノンドープ
ＩｎＡｌＡｓ干渉防止層３５、第２のＩｎＧａＡｓ量子
井戸層３６、第２のノンドープＩｎＡｌＡｓスペーサ層
３７、第２のＳｉドープＩｎＡｌＡｓ電子供給層３８、
及びノンドープＩｎＡｌＧａＡｓショットキーコンタク
ト層３９の層構造を結晶成長する。両量子井戸層３４，
３５には両電子供給層３２，３８から電子が供給されそ
れぞれチャネルが形成される。先程と同様に干渉防止層
３５は、第１のチャネル（１）と第２のチャネル（２）
の干渉を無くし、お互いを分離独立する役割を果たす。

【００１９】次に、上記で説明した多層構造チャネル
（図７）を用いて構成した、実際のデバイス構造を説明
する。図９はデバイス構造を上部より眺めた平面図を、
図１０は図９の矢視Ａ−Ａ′断面図を、図１１は図９の
矢視Ｂ−Ｂ′断面図を示している。

【００２０】このデバイス構造において特徴的なポイン
トは、チャネルを構成したい領域に選択的に電子供給用
のＳｉをドーピングする点である。Ｓｉをドーピングす
ることにより、該ドーピング領域のみに２次元電子ガス
を形成することができる。さらに、Ｓｉを第１の電子供
給層２３にドーピングするのか、第２の電子供給層２７
にドーピングするのかを区別すれば、選択的に必要なチ
ャネルの必要な領域に２次元電子ガスを形成することが
できる。

【００２１】ここで、図９，図１０で示すように、上側
のチャネルに対しては、横方向の長方形部分２７に選択
的にＳｉドーピングを行い２次元電子ガスチャネル４１
を構成する。さらに、このチャネル４１の両側に図１０
で示すように、不純物を選択的に拡散して導電性領域５
１，５２を形成し、ソース，ドレイン電極５３，５４と
の導通を確保する。以上のように形成したチャネル構造
及びソースとドレイン電極は、図１０より明らかなよう
に、下側のチャネルとは導通がなく独立して形成されて
いる。

【００２２】下側のチャネルに対しては、図９，図１１
で示すように縦方向の長方形部分２３に選択的にＳｉド
ーピングを行い２次元電子ガスチャネル４２を構成す
る。さらに、このチャネル４２の両側に図１１で示すよ
うに、不純物を選択的に拡散することにより導電性領域
５５，５６を形成し、ソース、ドレイン電極５７，５８
との導通を確保する。このように形成したチャネル４２
及びソースとドレイン電極５７，５８は、図１０，図１
１より明らかなように、上側のチャネル４１とは導通が
なく独立して形成される。

【００２３】さらに、それらのチャネル４１，４２内の
導通は、ショットキーゲート電極４３により同時に各々
独立に制御される。以上に加えて、Ｓｉをドーピングし
た十字型の部分及び電極以外の領域をイオン注入等を用
いて高抵抗にすればリーク電流，耐圧等の素子特性を向
上することができる。

【００２４】以上の実施例では、２層構造のチャネルを
持つヘテロ接合電界効果トランジスタについて説明した
が、本発明はさらに多層のチャネルを持つヘテロ接合電
界効果トランジスタにも応用できる。例えば、図１２に
示すような層構造を作成すれば、任意の多層構造を構成
できる。図１２においては、成長層表面よりショットキ
ー電極層６１、電子供給層６２、スペーサ層６３、さら
に組成をバンドギャプの小さいほうから徐々に大きいほ
うに変化させたチャネル層６４を形成する。電子供給層
６２から供給された電子はチャネル層６４とスペーサ層
６３との間のヘテロ界面付近に２次元電子ガスを形成す
る。

【００２５】ここで、チャネル層６４の組成を、ヘテロ
界面に２次元電子ガスを形成するのに十分なほど低い値
から、電子供給層６２と同じレベルまで徐々に変化さ
せ、引続き上記と同様な構造を形成することによりもう
一つのチャネル層を形成することができる。これを繰り
返せば、任意の多層構造のヘテロ接合電界効果トランジ
スタを原理的に構成することができる。また、それぞれ
のチャネルと次の電子供給層との間に干渉防止層を形成
すれば、互いのチャネル間の干渉を無くすることができ
る。

【００２６】図１３に、本発明の他の実施例を示す。今
までの実施例では、キャリアとして電子を用いていた
が、本発明ではそれに限ることはなく、正孔（ホール）
をキャリアとして用いることもできる。図１３に示す実
施例では、キャリアとして電子のみならず正孔も用い
る。本実施例では、ＧａＡｌＡｓ系材料でデバイスを構
成する。ＧａＡｓ基板上にノンドープＧａＡｓバッファ
層７１、ノンドープＡｌＧａＡｓ層７２、ＢｅドープＡ
ｌＧａＡｓ正孔供給層７３、第１のノンドープＡｌＧａ
Ａｓスペーサ層７４、ＧａＡｓチャネル層７５、第２の
ノンドープＡｌＧａＡｓスペーサ層７６、ＳｉドープＡ
ｌＧａＡｓ電子供給層７７及びノンドープＡｌＧａＡｓ
ショットキー電極層７８を結晶成長する。

【００２７】本構造においては、１つのチャネル層７５
の両側のヘテロ界面をそれぞれ独立のチャネルとして用
いる。つまり、チャネル層７５の基板側のヘテロ界面
に、正孔供給層７３から正孔を供給し２次元正孔ガスチ
ャネル８２を形成し、チャネル層７５の表面側のもう１
つのヘテロ界面に、電子供給層７７から電子を供給し２
次元電子ガスチャネル８１を形成し、もう１つのチャネ
ルとする。このような本実施例では、１つのショットキ
ーゲート電極により、上記の２つのキャリアガス（正
孔、電子）の流れを制御することができる。

【００２８】図１４に、図１３で説明した層構造を用い
てデバイス構造を試作する一つの方法を示す。本構成例
では、図９〜１１で説明した場合と同様に選択的なドー
ピングを用いてチャネル領域を構成する。上側のチャネ
ルに対しては、横方向の長方形部分９１に選択的にＳｉ
ドーピングを行い、２次元電子ガスチャネル（ｎ−チャ
ネル）８１を構成する。さらに、このチャネル８１の両
側に、ｎ形不純物を選択的に拡散することにより導電性
をとりソース，ドレイン電極９２，９３を形成する。こ
のように形成したチャネル構造及びソース・ドレイン電
極９２，９３は、下側の２次元正孔ガスチャネルとは分
離独立しており、導通がない。

【００２９】一方、下側のチャネルに対しては、図１４
で示すように縦方向の長方形部分９４に選択的にＢｅド
ーピングを行い、２次元正孔ガスチャネル（ｐ−チャネ
ル）８２を形成する。さらに、このチャネル８２の両側
にｐ形不純物を選択的に拡散することにより導電性をと
りソース，ドレイン電極９５，９６を形成する。このよ
うに形成したチャネル構造及びソース・ドレイン電極９
５，９６は、上側のチャネル８１とは導通がなく分離独
立している。

【００３０】そして、両ドーピング領域が交差する部分
の上にショットキーゲート電極９７を形成すれば、１つ
のゲート電極９７により電子，正孔の流れを同時に制御
することができる。本実施例においても、図９の実施例
の場合と同様にデバイス領域外を高抵抗化すれば、デバ
イス諸特性を向上することができる。

【００３１】図１３で示したチャネル構造の他の例を図
１５に示す。図１５で特徴的なことは量子井戸を用いて
キャリアのチャネルを構成することと、プレーナドーピ
ングを用いてキャリアをドーピングする点である。図１
５の１３１にｐ型のプレーナドーピングを行い、成長層
表面側の量子井戸にホールを供給する。一方、１３２に
ｎ型のプレーナドーピングを行い、基板側の量子井戸に
電子を供給する。さらに、ｐ，ｎ双方のプレーナドーピ
ング構造により形成される電界により、各々のキャリア
は分離され別々の量子井戸に効率よく分配される。

【００３２】図１６は図１４の素子を用いて構成したイ
ンバータを示し、（ａ）は模式的な構造図、（ｂ）は等
価回路図である。図中の番号は理解を助けるため、図１
４と同じにした。電源Ｖssのプラス側が、ｐ−チャネル
側のソース電極９５に接続される。また、ｐ−チャネル
側のドレイン電極９６はＶout 及びｎ−チャネル側のド
レイン電極９３に接続される。さらに、ｎ−チャネル側
のソース電極９２は、電源Ｖssのマイナス側に接続され
る。通常、インバータは２個のトランジスタにより構成
されているが、本実施例では１個のデバイスによりイン
バータを構成することができる。従って本実施例は、高
度集積化にも向いていると言える。

【００３３】さらに、上記実施例を少し変形すれば、Ｎ
ＡＮＤ回路，ＮＯＲ回路を一つのデバイスで構成するこ
とができるようになる。図１７（ａ）に本発明の変形例
を用いＮＡＮＤ回路を構成した場合を示す。この実施例
が図１４に示す実施例と異なる点は、ゲート電極が、Ｇ
a ，Ｇb の２つの電極から構成されている点である。本
実施例のデバイスでは、ｐ−チャネル部分が並列に接続
され、さらに、ｎ−チャネル部分が直列に接続されてい
ることになる。これは、実質的に図１４のデバイスが２
個接続（ｐチャネルＭＯＳトランジスタが並列接続，ｎ
チャネルＭＯＳトランジスタが直列接続）されているこ
とに相当する。従って、図１７（ａ）に示すように回路
を配線すれば、ＮＡＮＤ回路が一つのデバイスにより構
成されることが分かる。また、図１７（ｂ）にその等価
回路を示した。

【００３４】図１８（ａ）に本発明の変形例を用いてＮ
ＯＲ回路を構成した場合を示す。この実施例が図１７に
示す実施例と異なる点は、ゲート電極Ｇa ，Ｇb ２つの
形成される方向である。図１７では、図に向かって左右
に変形された２つのゲート電極が、本実施例では図に向
かって上下に形成されている。本実施例のデバイスで
は、ｎ−チャネル部分が並列に接続され、さらにｐ−チ
ャネル部分が直列に接続されていることになる。これ
は、実質的に図１４のデバイスが２個接続（ｐチャネル
ＭＯＳトランジスタが直列接続，ｎチャネルＭＯＳトラ
ンジスタが並列接続）されていることに相当する。従っ
て、図１８（ａ）に示すように回路を配線すれば、ＮＯ
Ｒ回路が１つのデバイスにより構成されることが分か
る。また、図１８（ｂ）にその等価回路を示した。

【００３５】図１９に本発明を用いたもう１つのデバイ
ス構成例を示す。（ａ）は平面図、（ｂ）は（ａ）の矢
視Ｃ−Ｃ′断面図、（ｃ）は（ａ）の矢視Ｂ−Ｂ′断面
図である。本実施例では、いままでの実施例の場合と異
なりゲート電極１０３の両面に第１のチャネル１０１と
第２のチャネル１０２が存在する構成になっている。本
構成例では、両チャネル１０１，１０２とゲート電極１
０３の距離が等しいので、両チャネル１０１，１０２の
特性を揃えることができるという特徴と、電極１０３に
より両チャネル１０１，１０２が分離される形になって
いるので両チャネル１０１，１０２間の干渉をより少な
くできるという特徴がある。

【００３６】さらに本実施例において、ゲート電極１０
３を図１７，図１８の実施例の場合のように分離するこ
とも可能であり、以上の実施例全てを本構成で実施する
ことも可能である。その上本実施例はチャネルとしてヘ
テロ構造チャネルではなく、均一にドーピングした単１
種の半導体を用いることも可能である。即ち、２つのＦ
ＥＴ構造を１つのゲート電極の両側に構成した形で本実
施例を構成することもできる。

【００３７】図２０に、図１９で示した実施例デバイス
の製造方法の一例を示す。まず、図２０（ａ）に示すよ
うに、ＧａＡｓ半絶縁基板２０１上にＭＯＣＶＤを用い
て、１０¹⁷ｃｍ^-3程度のｐ型ＧａＡｓ薄膜２０２（〜１
μｍ）を成長する。続いて、図２０（ｂ）に示すよう
に、チャネル以外の部分をイオンインプラ等を行うこと
により高抵抗化し、第２のチャネル領域１０２を形成す
る。なお、この状態における平面図を図２０（ｆ）に示
す。

【００３８】次いで、図２０（ｃ）に示すように、Ａｕ
等を蒸着することによりゲート電極１０３を形成する。
さらに、図２０（ｄ）に示すように、Ａｕゲート電極１
０３の側部の領域を高抵抗ＧａＡｓ層２０４で埋め込み
成長を行う。そして、図２０（ｅ）に示すように、第１
のチャネル１０１用のｎ型ＧａＡｓ層２０５を結晶成長
する。そして、チャネル以外の部分をイオンインプラ等
を行うことで高抵抗化し、第１のチャネル領域１０１を
形成する。なお、この状態における平面図を図２０
（ｇ）に示す。

【００３９】これ以降は、ゲート電極用給電パッド，ソ
ース・ドレイン用電極を各々のチャネルに対して形成す
る。以上のようにすれば図１９で示した実施例デバイス
を実際に作製することができる。それぞれのチャネルは
高抵抗層及びゲート電極により分離されているので各々
のチャネルの干渉は殆どない。また、１つのゲート電極
により各々のチャネルを同時に制御することが可能であ
る。さらに、このゲート電極を図１７，１８に示したよ
うに複数個にすれば、本実施例デバイスに図１７，図１
８の場合と同様に特殊な効果を持たせることが可能にな
る。

【００４０】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では III−Ｖ族半導体を用い
た場合の説明に限ったが、Ｓｉ，ＳｉＧｅ等の他の材料
を用いてもなんら差し支えない。また、ゲート電極の材
料としては、金属に限るものではなく、シリサイド等の
導電性材料を用いてもよい。また、本発明の応用例につ
いては主に２信号のＮＡＮＤ回路，ＮＯＲ回路について
説明したが、何等それらに限られることはなく、他の論
理回路に適用可能である。さらに、本発明のデバイス作
製方法は、選択的なドーピングに関して主に述べたが、
それらに限ることはなく他の方法、例えば選択成長，選
択エッチング等を用いても何等差し支えない。その他、
本発明の要旨を逸脱しない範囲で種々変形して実施する
ことができる。

【００４１】

【発明の効果】以上述べたように本発明によれば、１つ
のヘテロ接合電界効果トランジスタに２つ以上の異なっ
たトランジスタ機能を付与することができ、高度な集積
化に適するのみならず、新しい概念により動作する論理
回路のキーデバイスとなるべき可能性をも有するトラン
ジスタを実現することができる。また本発明によれば、
上記のヘテロ接合電界効果トランジスタを、現状のデバ
イスプロセス技術で製作することが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるヘテロ接合電界効果
トランジスタの構造を模式的にを示す図、

【図２】図１の素子のゲート電圧対ソース・ドレイン電
流特性を示す図、

【図３】図１の素子を用いた論理回路を示す図、

【図４】図３の論理回路におけるカルノー図、

【図５】図１の素子を用いた他の論理回路を示す図、

【図６】図５の論理回路におけるカルノー図、

【図７】多層チャネル構造の一例を示す図、

【図８】多層チャネル構造の他の例を示す図、

【図９】図７の多層チャネル構造を利用したデバイス構
造を示す平面図、

【図１０】図９の矢視Ａ−Ａ′断面図、

【図１１】図９の矢視Ｂ−Ｂ′断面図、

【図１２】他の多層チャネル構造の例を示す図、

【図１３】本発明の他の実施例の多層チャネル構造を示
す図、

【図１４】図１３の多層チャネル構造を利用したデバイ
ス構造を示す平面図、

【図１５】他の多層チャネル構造を示す図、

【図１６】図１４の素子を用いてインバータを構成した
例を示す図、

【図１７】図１４の素子を変形してＮＡＮＤ回路を構成
した例を示す図、

【図１８】図１４の素子を変形してＮＯＲ回路を構成し
た例を示す図、

【図１９】本発明の他の実施例のデバイス構成を示す
図、

【図２０】図１９の素子の製造工程を示す図。

【符号の説明】

１０…化合物半導体基板、１１…化合物半導体層、１２…ゲート電極、１５…加算器、２１…第１のノンドープＩｎＧａＡｓチャネル層、２２…第１のノンドープＩｎＡｌＧａＡｓスペーサ層、２３…第１のＳｉドープＩｎＡｌＧａＡｓ電子供給層、２４…ノンドープＩｎＡｌＧａＡｓ干渉防止層、２５…第２のＩｎＡｌＧａＡｓチャネル層、２６…第２のノンドープＩｎＡｌＧａＡｓスペーサ層、２７…第２のＳｉドープＩｎＡｌＧａＡｓ電子供給層、２８…ノンドープＩｎＡｌＧａＡｓショットキーコンタ
クト層、３１…ＩｎＡｌＡｓバッファ層、３２…第１のＳｉドープＩｎＡｌＡｓ電子供給層、３３…第１のノンドープＩｎＡｌＡｓスペーサ層、３４…第１のＩｎＧａＡｓ量子井戸層、３５…ノンドープＩｎＡｌＡｓ干渉防止層、３６…第２のＩｎＧａＡｓ量子井戸層、３７…第２のノンドープＩｎＡｌＡｓスペーサ層、３８…第２のＳｉドープＩｎＡｌＡｓ電子供給層、３９…ノンドープＩｎＡｌＧａＡｓショットキーコンタ
クト層、４１，４２…２次元電子ガスチャネル、４３…ゲート電極、５３，５４，５７，５８…ソース・ドレイン電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者和賀井晶神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者芦沢康夫神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内

Claims

【特許請求の範囲】

【請求項１】複数の半導体層を積層してなる多層構造チ
ャネルと、この多層構造チャネル中のキャリアの流れを
同時に制御するゲートと、前記多層構造チャネル中のキ
ャリアを各チャネル毎に独立に取り出すためのソース，
ドレイン電極とを具備してなることを特徴とするヘテロ
接合電界効果トランジスタ。