JPH06104289A - 半導体装置およびそれを用いた増幅回路 - Google Patents
半導体装置およびそれを用いた増幅回路Info
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- JPH06104289A JPH06104289A JP4249185A JP24918592A JPH06104289A JP H06104289 A JPH06104289 A JP H06104289A JP 4249185 A JP4249185 A JP 4249185A JP 24918592 A JP24918592 A JP 24918592A JP H06104289 A JPH06104289 A JP H06104289A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【目的】 バリア層を介する伝導を伴う半導体装置の抵
抗を低減する。また、その半導体装置を用いた電界効果
トランジスタやＨＢＴ等素子の寄生抵抗を低減し、これ
ら素子を用いた高性能低雑音アンプ、ミキサ等を提供す
る。 【構成】 バリア層を挟む２つの半導体層の少なくとも
１つにおいて、そのキャリア濃度あるいは有効質量が均
一でなく、バリア層に近い領域においてキャリア濃度が
大きいか有効質量が小さいような分布を持つ。
抗を低減する。また、その半導体装置を用いた電界効果
トランジスタやＨＢＴ等素子の寄生抵抗を低減し、これ
ら素子を用いた高性能低雑音アンプ、ミキサ等を提供す
る。 【構成】 バリア層を挟む２つの半導体層の少なくとも
１つにおいて、そのキャリア濃度あるいは有効質量が均
一でなく、バリア層に近い領域においてキャリア濃度が
大きいか有効質量が小さいような分布を持つ。
Description
【産業上の利用分野】本発明は、バリア層を介した半導
体層間のトンネリング電流が流れる構造の半導体装置に
関する。また、この半導体装置、例えばを電界効果トラ
ンジスタやヘテロバイポーラトランジスタを用いた低雑
音増幅回路、ミキサ、論理回路及びメモリ回路に関す
る。
体層間のトンネリング電流が流れる構造の半導体装置に
関する。また、この半導体装置、例えばを電界効果トラ
ンジスタやヘテロバイポーラトランジスタを用いた低雑
音増幅回路、ミキサ、論理回路及びメモリ回路に関す
る。
【従来の技術】トンネリング電流が流れる構造の半導体
装置として、ソース、ドレイン電極部にトンネリング電
流が流れるＦＥＴ(Field Effect Transister;電界効果
トランジスタ)が知られている。その例として、特開昭
６３−６０５７０号公報に、ＧａＡｓをチャネル材料と
したＨＥＭＴ(High Electron Mobility Transister)が
記載されている。また、特開昭６１−３４６４号公報
に、ＩｎＧａＡｓチャネルＨＥＭＴが記載されている。
また、電子情報通信学会技術研究報告ＥＤ９１−１５１
(1991年)９５〜９９ページに、高出力ＨＥＭＴが記載さ
れている。しかし、何れの場合も、トンネリング電流を
小さくする対策は採られていない。トンネリング電流を
小さくする対策の採られた例として、ソース、ドレイン
電極部の金属と半導体間のトンネリング抵抗を小さくし
たＦＥＴが、ジャパニーズジャーナル オブ アプライ
ド フィジックス２５巻(1896年)L865-L867ページ(Japa
nese Journal of Applied Phisics,25(1986)L865-L867)
に記載されている。しかし、本発明の対象であるバリア
層を介した半導体層間のトンネリング抵抗は考慮されて
いない。本発明の対象であるバリア層を介した半導体層
間のトンネリング抵抗を考慮した例として、ソース、ド
レイン電極部のバリア層を介した半導体層間のトンネリ
ング抵抗を小さくしたＨＥＭＴが、電子情報通信学会技
術研究報告ＥＤ９０−１４１(1990年)５７〜６３ページ
に記載されている。これを図２に示す。半絶縁性ＩｎＰ
基板２２上に、アンドープＩｎＡｌＡｓバッファ層２
３、アンドープＩｎＧａＡｓチャネル層２４、アンドー
プＩｎＡｌＡｓスペーサ層２５、ｎ−ＩｎＡｌＡｓキャ
リア供給層２６、およびアンドープＩｎＡｌＡｓバリア
層２７が順次堆積されている。また、ソース、ドレイン
電極部には、アンドープＩｎＡｌＡｓバリア層２７上
に、ｎ−ＩｎＡｌＡｓ抵抗低減層２８およびｎ−ＩｎＧ
ａＡｓキャップ層２９が順次堆積されている。そして、
ソース電極およびドレイン電極がｎ−ＩｎＧａＡｓキャ
ップ層２９上に形成され、ゲート電極がアンドープＩｎ
ＡｌＡｓバリア層２７上に形成されている。ここで、ｎ
−ＩｎＧａＡｓキャップ層２９とアンドープＩｎＡｌＡ
ｓバリア層２７との間に挟んだ、不純物濃度の高いｎ−
ＩｎＡｌＡｓ抵抗低減層２８が、トンネリング抵抗を低
減させるための層である。
装置として、ソース、ドレイン電極部にトンネリング電
流が流れるＦＥＴ(Field Effect Transister;電界効果
トランジスタ)が知られている。その例として、特開昭
６３−６０５７０号公報に、ＧａＡｓをチャネル材料と
したＨＥＭＴ(High Electron Mobility Transister)が
記載されている。また、特開昭６１−３４６４号公報
に、ＩｎＧａＡｓチャネルＨＥＭＴが記載されている。
また、電子情報通信学会技術研究報告ＥＤ９１−１５１
(1991年)９５〜９９ページに、高出力ＨＥＭＴが記載さ
れている。しかし、何れの場合も、トンネリング電流を
小さくする対策は採られていない。トンネリング電流を
小さくする対策の採られた例として、ソース、ドレイン
電極部の金属と半導体間のトンネリング抵抗を小さくし
たＦＥＴが、ジャパニーズジャーナル オブ アプライ
ド フィジックス２５巻(1896年)L865-L867ページ(Japa
nese Journal of Applied Phisics,25(1986)L865-L867)
に記載されている。しかし、本発明の対象であるバリア
層を介した半導体層間のトンネリング抵抗は考慮されて
いない。本発明の対象であるバリア層を介した半導体層
間のトンネリング抵抗を考慮した例として、ソース、ド
レイン電極部のバリア層を介した半導体層間のトンネリ
ング抵抗を小さくしたＨＥＭＴが、電子情報通信学会技
術研究報告ＥＤ９０−１４１(1990年)５７〜６３ページ
に記載されている。これを図２に示す。半絶縁性ＩｎＰ
基板２２上に、アンドープＩｎＡｌＡｓバッファ層２
３、アンドープＩｎＧａＡｓチャネル層２４、アンドー
プＩｎＡｌＡｓスペーサ層２５、ｎ−ＩｎＡｌＡｓキャ
リア供給層２６、およびアンドープＩｎＡｌＡｓバリア
層２７が順次堆積されている。また、ソース、ドレイン
電極部には、アンドープＩｎＡｌＡｓバリア層２７上
に、ｎ−ＩｎＡｌＡｓ抵抗低減層２８およびｎ−ＩｎＧ
ａＡｓキャップ層２９が順次堆積されている。そして、
ソース電極およびドレイン電極がｎ−ＩｎＧａＡｓキャ
ップ層２９上に形成され、ゲート電極がアンドープＩｎ
ＡｌＡｓバリア層２７上に形成されている。ここで、ｎ
−ＩｎＧａＡｓキャップ層２９とアンドープＩｎＡｌＡ
ｓバリア層２７との間に挟んだ、不純物濃度の高いｎ−
ＩｎＡｌＡｓ抵抗低減層２８が、トンネリング抵抗を低
減させるための層である。
【発明が解決しようとする課題】ＦＥＴの性能指数とし
て重要なものの一つにソース抵抗がある。ソース抵抗は
ＦＥＴの利得に直接関係し、また高周波特性、雑音特性
を向上させるため、ソース抵抗低減は重要な課題であ
る。ヘテロ接合FETの場合、上記従来技術のように、バ
リアを介した半導体層間トンネリングを含むオーミック
コンタクトが用いられている。このようなバリアは、ゲ
ート耐圧を確保するために設けられている層であり、結
晶成長時に連続成長できることと、素子作製プロセスの
容易さからも、ヘテロ接合素子において、このバリア層
を介するトンネリングを避けることは難しい。このバリ
アのトンネリングは、バリアの高さを低くすることによ
りその抵抗を低減することができるが、このバリアは、
ゲート耐圧を確保するためにも、またチャネルのキャリ
ア濃度を大きく保つためにも高く保つ必要があり、バリ
ア高さの低減は困難であった。従って、ＦＥＴの高性能
化を律速するソース抵抗を低減するために、中でも支配
的な大きさを持つトンネリングに係る抵抗を低減するこ
とが重要である。ＨＢＴ乃至ＲＨＥＴについては、高性
能化のためエミッタ及びベース抵抗の低減が重要であ
る。このうち特にベース抵抗については、ＨＢＴ真性部
分の高性能化のためベース電極層の薄層化が行なわれて
いるが、薄くなるほど入力抵抗(ベース抵抗)の増加が起
こるという問題点があった。また、ベース電極と真性Ｈ
ＢＴ領域との合わせが困難であるという問題点もあっ
た。高出力ＦＥＴとしては、動作領域での電流密度が大
きくなるため、特にヘテロ接合ＦＥＴの場合、ソース抵
抗の大きさのみならず、オーミック性の問題も起こる。
そのため、上記従来技術のようなヘテロ接合ＦＥＴにお
いてもソース抵抗低減と高電流動作時のオーミック性の
向上が必要であった。例えばＦＥＴを低雑音増幅回路に
応用するとき、動作周波数が高くなるほど利得が落ち
る。この利得の減少を防ぐため、ゲート幅の短縮により
負帰還容量(ゲート−ドレイン間容量)を低減し、利得を
確保するのが通常であるが、ゲート幅短縮によりソース
抵抗が増大し、雑音指数が大きくなる。このため、低雑
音増幅回路として十分な性能が得られなかった。また、
超高速用途に応用するときは、電流利得遮断周波数、電
力利得遮断周波数を向上する必要があるが、このために
もソース抵抗の低減が重要な課題である。また、ＨＢＴ
やＲＨＥＴを同様な回路に応用するとき、ベース抵抗の
低減が重要な課題となる。しかし、上記電子情報通信学
会技術研究報告ＥＤ９０−１４１(1990年)５７〜６３ペ
ージに記載された従来技術では、トンネリング抵抗低減
の効果が充分ではない。本発明の第１の目的は、バリア
層を介した半導体層間のトンネリング抵抗の小さい半導
体装置を提供すること、第２の目的は高性能低雑音増幅
器、ミキサ、高速動作可能な論理回路、メモリ回路を提
供することにある。
て重要なものの一つにソース抵抗がある。ソース抵抗は
ＦＥＴの利得に直接関係し、また高周波特性、雑音特性
を向上させるため、ソース抵抗低減は重要な課題であ
る。ヘテロ接合FETの場合、上記従来技術のように、バ
リアを介した半導体層間トンネリングを含むオーミック
コンタクトが用いられている。このようなバリアは、ゲ
ート耐圧を確保するために設けられている層であり、結
晶成長時に連続成長できることと、素子作製プロセスの
容易さからも、ヘテロ接合素子において、このバリア層
を介するトンネリングを避けることは難しい。このバリ
アのトンネリングは、バリアの高さを低くすることによ
りその抵抗を低減することができるが、このバリアは、
ゲート耐圧を確保するためにも、またチャネルのキャリ
ア濃度を大きく保つためにも高く保つ必要があり、バリ
ア高さの低減は困難であった。従って、ＦＥＴの高性能
化を律速するソース抵抗を低減するために、中でも支配
的な大きさを持つトンネリングに係る抵抗を低減するこ
とが重要である。ＨＢＴ乃至ＲＨＥＴについては、高性
能化のためエミッタ及びベース抵抗の低減が重要であ
る。このうち特にベース抵抗については、ＨＢＴ真性部
分の高性能化のためベース電極層の薄層化が行なわれて
いるが、薄くなるほど入力抵抗(ベース抵抗)の増加が起
こるという問題点があった。また、ベース電極と真性Ｈ
ＢＴ領域との合わせが困難であるという問題点もあっ
た。高出力ＦＥＴとしては、動作領域での電流密度が大
きくなるため、特にヘテロ接合ＦＥＴの場合、ソース抵
抗の大きさのみならず、オーミック性の問題も起こる。
そのため、上記従来技術のようなヘテロ接合ＦＥＴにお
いてもソース抵抗低減と高電流動作時のオーミック性の
向上が必要であった。例えばＦＥＴを低雑音増幅回路に
応用するとき、動作周波数が高くなるほど利得が落ち
る。この利得の減少を防ぐため、ゲート幅の短縮により
負帰還容量(ゲート−ドレイン間容量)を低減し、利得を
確保するのが通常であるが、ゲート幅短縮によりソース
抵抗が増大し、雑音指数が大きくなる。このため、低雑
音増幅回路として十分な性能が得られなかった。また、
超高速用途に応用するときは、電流利得遮断周波数、電
力利得遮断周波数を向上する必要があるが、このために
もソース抵抗の低減が重要な課題である。また、ＨＢＴ
やＲＨＥＴを同様な回路に応用するとき、ベース抵抗の
低減が重要な課題となる。しかし、上記電子情報通信学
会技術研究報告ＥＤ９０−１４１(1990年)５７〜６３ペ
ージに記載された従来技術では、トンネリング抵抗低減
の効果が充分ではない。本発明の第１の目的は、バリア
層を介した半導体層間のトンネリング抵抗の小さい半導
体装置を提供すること、第２の目的は高性能低雑音増幅
器、ミキサ、高速動作可能な論理回路、メモリ回路を提
供することにある。
【課題を解決するための手段】上記第１の目的は、バリ
ア層を挟む二つの半導体層の少なくとも一つの半導体層
の厚さ方向のキャリア密度分布がバリア層近傍で大き
く、それから減少する領域を有するごとくなす第１の達
成手段により達成できる。また上記第１の目的は、バリ
ア層を挟む二つの半導体層の少なくとも一つの半導体層
の厚さ方向のキャリアの有効質量分布がバリア層近傍で
小さく、それから増加する領域を有するごとくなす第２
の達成手段によっても達成できる。さらに上記第１の目
的は、オーミックコンタクト部分のバリア層の厚さを他
の部分より薄くする第３の達成手段によっても達成でき
る。第２の目的は、このようなＦＥＴを用いて回路を構
築することにより達成できる。
ア層を挟む二つの半導体層の少なくとも一つの半導体層
の厚さ方向のキャリア密度分布がバリア層近傍で大き
く、それから減少する領域を有するごとくなす第１の達
成手段により達成できる。また上記第１の目的は、バリ
ア層を挟む二つの半導体層の少なくとも一つの半導体層
の厚さ方向のキャリアの有効質量分布がバリア層近傍で
小さく、それから増加する領域を有するごとくなす第２
の達成手段によっても達成できる。さらに上記第１の目
的は、オーミックコンタクト部分のバリア層の厚さを他
の部分より薄くする第３の達成手段によっても達成でき
る。第２の目的は、このようなＦＥＴを用いて回路を構
築することにより達成できる。
【作用】バリアを介するトンネリング抵抗は、始状態と
終状態の状態密度、及びトンネリング確率との積に反比
例する。従って、トンネリング抵抗を低減するために
は、始状態と終状態の状態密度、及びトンネリング確率
を増大することが肝要となる。 上記第１の達成手段に
より上記状態密度が増加する。図３に示すように、実空
間ではバリア近傍のキャリアのみがトンネリングに寄与
するため、バリア近傍のキャリア密度を大きくすること
により上記状態密度を増加することができる。なお、上
記電子情報通信学会技術研究報告ＥＤ９０−１４１(199
0年)５７〜６３ページに記載された従来技術では、この
半導体層はバリア層と同じ材質であるため、そのキャリ
ア密度分布は、本発明のようにバリア近傍で特に大きく
なっておらず、バリアの厚さ方向で一様である。したが
って、トンネリングに寄与するキャリアの数が本発明に
くらべて少ない。第１の達成手段のような構造は、例え
ば図４のように半導体層中のイオン化不純物濃度が一様
ではなく、バリアに近い領域で大きく、バリアから遠ざ
かるにつれて小さくなるような構造により得られる。ま
た別の方法として、例えばキャリアが電子の場合、図５
のようにイオン化エネルギーが大きな材料をバリア層側
へ配置することにより、キャリアが正孔の場合、イオン
化エネルギーとバンドギャップとの和が小さな材料をバ
リア層側へ配置することにより得られる。これは、イオ
ン化エネルギー又はイオン化エネルギーとバンドギャッ
プとの和の違いにより、電子又は正孔がバリア層側へ位
置することが安定となる現象によって引き起こされる。
ここで、イオン化エネルギーが不連続になった場合、一
部の領域でキャリアの空乏化が起こる場合がある。これ
は、キャリアが電子の場合イオン化エネルギーが、正孔
の場合はイオン化エネルギーとバンドギャップとの和が
階段状の充分に薄い半導体層により変化するか、または
連続的に変化し、母体の半導体層につながるような構造
により回避できる。この場合、上記空乏化は起こらず、
バリア層近傍以外の部分のオーミック特性を良好にでき
る。ＨＥＭＴデバイスを考慮したコンピュータシミュレ
ーションによる計算結果を図６から図９に示す。図６は
本発明と従来例の構造を反映した伝導帯エネルギーの計
算結果の比較を示す。図７は電子濃度の対数値の比較を
示す。本発明は、図５において、半導体層３を厚さ：Ｌ
＝５ｎｍのＩｎＧａＡｓ層、バリア層をｎ型ＡｌＧａＡ
ｓ層、チャネル層２をＩｎＧａＡｓとした構造とした。
また、従来例は半導体層３を含まない構造（従来例１）
と、電子情報通信学会技術研究報告ＥＤ９０−１４１(1
990年)５７〜６３ページに記載された構造（従来例２）
とした。本発明では、図５のようなバンド構造が実現さ
れていることがわかり、半導体層３の電子密度が増大し
ていることがわかる。この増大は、２つの従来例よりも
大きい。特に従来例２と比較すると、電子濃度が一桁以
上大きくなっていることがわかる。このことは、従来例
ではトンネリングに係る抵抗があまり低減しないことに
つながる。図８及び図９は、本発明の構造での半導体層
３の厚さを変化させたときの例であり、Ｌ＝１６０μｍ
は、半導体層１の厚さが０となっていることに対応す
る。これらの結果からわかるように、半導体層３の厚さ
が大きくなるにつれて、同層内での電子密度は減少し、
効果が小さくなってくる。従って、半導体層３の厚さに
は制限があることがわかる。また、本発明において、半
導体層３と半導体層１における、バリア層近傍の伝導帯
の状態密度(局所状態密度)のエネルギー依存性を図１０
に示す。図の曲線３０５は、半導体層３が、半導体層１
に比べて充分薄いと考えられるときの状態密度に一致す
るが、曲線３０４，３０３、３０２、３０１となるに従
ってバリア層付近のみの状態密度を表わしている。この
様に、本発明では、バリア層近傍での局所状態密度は大
きくなり、これがトンネル電流の増加ひいてはトンネリ
ング抵抗の低減につながる。イオン化エネルギーが異な
る材料として、格子定数が他の半導体層と異なる材料を
用いる場合、結晶に転位が入らない程度の厚さにするこ
とが好ましい。これは、転位が入ることにより、水やエ
ッチング液等に対して半導体層が転位に沿って削れ、そ
の結果、抵抗が増大することから示される。材料として
は、通常のヘテロ接合素子応用を考えると、ＧａＡｓ基
板に格子整合するか、ひずみ格子を形成する系として、
バリア層がＡｌＧａＡｓのとき、上記キャリア密度分布
を持つ半導体層としてＧａＡｓが適当であり、またイオ
ン化エネルギーの大きな半導体層としてはＩｎＧａＡ
ｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂが適当である。Ｉ
ｎＰ基板に格子整合するか、ひずみ格子を形成する系と
して、バリア層がＩｎＡｌＡｓ或いはＡｌＧａＡｓＳ
ｂ、上記キャリア密度分布を持つ半導体層としてＩｎＧ
ａＡｓが適当であり、またイオン化エネルギーの大きな
半導体層としてＩｎＧａＡｓ或いはＩｎＧａＡｓＳｂが
適当である。同様にＩｎＧａＰバリア層に対するＩｎ
Ｐ、ＳｉＧｅバリア層に対するＧｅ等の組合せが適当で
ある。また、イオン化エネルギーの分布をもたせる方法
として、バリア層側にイオン化エネルギーの相対的に大
きな半導体層があれば良く、バリア層側の半導体層とし
てＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、Ｉ
ｎＰ、ＩｎＧａＰ、Ｇｅ等、バリア層から遠い側の半導
体層としてＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＳｉＧｅ
等がある。ここで、これら２層が同じ構成元素より成っ
ている場合は、構成元素の組成を変えることによりイオ
ン化エネルギーの分布をもたせることができる。例え
ば、構成元素としてＩｎ、Ｓｂ或いはＧｅを含む場合に
は、これらの元素の組成を大きくすることにより、バリ
ア層側にイオン化エネルギーの相対的に大きな半導体層
を形成することができる。上記第２の達成手段により上
記トンネリング確率が増加する。トンネリング確率を増
加するためには、キャリアのバリア層への滲み出し量が
多いことが好ましい。この滲み出し量はキャリアの有効
質量が小さいほど多くなることが知られている。従っ
て、有効質量の小さな材料がバリア近くに存在すれば、
トンネリング確率が大きくなり、トンネリング抵抗が小
さくなる。この場合も上記キャリア密度分布の場合と同
様な論理が成り立ち、バリア近傍の有効質量の小さなキ
ャリアのみがトンネリングに寄与する。したがって、キ
ャリアの有効質量が小さい材料をバリア付近に配置する
ことにより第２の達成手段の有効質量分布が得られる。
またその有効質量の分布が連続的に変化する程、バリア
層近傍以外の部分のオーミック特性を良好にできる。こ
の時の材料は上記イオン化エネルギーの場合と同じであ
るが、特にＡｌＧａＡｓバリアに対するＧａＡｓ間或い
はＩｎＧａＡｓ−ＧａＡｓ間のトンネリングの場合、キ
ャリアが電子ならばＩｎＧａＡｓ層を、正孔の場合はＧ
ａＡｓＳｂ層を用いることによりイオン化エネルギー或
いはイオン化エネルギーとバンドギャップとの和の条件
と有効質量の条件が共に強調しあい、かつＭＢＥ等の結
晶成長装置により比較的容易にＧａＡｓ基板状に成長で
きるため、極めて有効である。また、半導体層３とし
て、ＩｎＧａＡｓを用いるとき、結晶成長中にＩｎ原子
が表面に拡散するという問題があり、このため表面のＧ
ａＡｓ層をエッチング除去する工程で表面があれること
がある。これを防ぐために、ＩｎＧａＡｓ層の上部にＡ
ｌＧａＡｓ層を成長させればよい。このＡｌＧａＡｓ層
は、Ｉｎの表面拡散を食い止める働きをするだけでな
く、表面のＧａＡｓ層のエッチングストッパとしても働
くため、表面が清浄となる。但し、ＡｌＧａＡｓの層厚
さが厚くなると抵抗低減の効果が小さくなるため、Ｇａ
ＡｓとＡｌＧａＡｓとの選択比を考慮した中で、最も薄
い厚さにした方がよい。この厚さは、通常の場合、５ｎ
ｍ以下である。上記第３の達成手段により上記トンネリ
ング確率が増加する。バリアの厚さは薄ければ薄いほど
キャリアがバリア内に滲み出しやすく、トンネリング確
率は増大する。ＦＥＴを例にとり説明する。オーミック
電極にこのような構造を適用するとき、前述のようにバ
リア高さはゲート耐圧を確保する必要上、低くするのは
困難である。従って、オーミック電極下の領域ではバリ
アの厚さをゲート下よりも薄くすることが抵抗低減のた
めに有効である。この時、バリアをチャネルの下まで取
り払って、再び低抵抗層を成長させ、選択成長層とチャ
ネルとをバリアを介さないで直接接合させる、所謂選択
成長によるサイドコンタクトがトンネリング確率の点か
らは理想であるが（アイ イー ディー エム８９(198
9年)405ページ(IEDM89(1989)405)参照）、選択成長では
一般に連続成長に比べ、再成長界面が滑らかでない。こ
のため、チャネルとのコンタクト面での単位面積当たり
のコンタクト抵抗が大きくなり、サイドコンタクトのよ
うにコンタクト面積が小さい場合、このコンタクト抵抗
の増加が新たな問題が発生することが分かった。然る
に、本発明の様なバリア層の一部残してオーミックのた
めの半導体層を形成する構造では、単位面積当たりのコ
ンタクト抵抗が大きくても、再成長界面が電極下の広い
範囲にあるため、コンタクト抵抗全体としてはあまり増
加しない。したがって、バリア薄層化によるトンネリン
グ抵抗低減の効果を合わせると、ソース抵抗は小さくな
る。この構造を作製する際に、オーミック領域を連続成
長した後、ゲート電極部分を開口し、ゲート電極部分の
バリア層を選択成長する方法によっても同様の効果が得
られるのは言うまでもない。また、このオーミックのた
めの再成長層が、上記のようなキャリア濃度分布や有効
質量分布を合わせ持つとき、トンネリング抵抗低減の効
果が顕著となる。本発明で示された構造により、従来の
半分程度のソース或いはベース抵抗を達成することがで
きるため、ＦＥＴ乃至ＨＢＴ特性として低雑音性、高利
得、高速性が得られる。このような素子は、低雑音増幅
回路、ミキサ回路、論理回路、メモリ回路等に利用する
と大きな効果がある。
終状態の状態密度、及びトンネリング確率との積に反比
例する。従って、トンネリング抵抗を低減するために
は、始状態と終状態の状態密度、及びトンネリング確率
を増大することが肝要となる。 上記第１の達成手段に
より上記状態密度が増加する。図３に示すように、実空
間ではバリア近傍のキャリアのみがトンネリングに寄与
するため、バリア近傍のキャリア密度を大きくすること
により上記状態密度を増加することができる。なお、上
記電子情報通信学会技術研究報告ＥＤ９０−１４１(199
0年)５７〜６３ページに記載された従来技術では、この
半導体層はバリア層と同じ材質であるため、そのキャリ
ア密度分布は、本発明のようにバリア近傍で特に大きく
なっておらず、バリアの厚さ方向で一様である。したが
って、トンネリングに寄与するキャリアの数が本発明に
くらべて少ない。第１の達成手段のような構造は、例え
ば図４のように半導体層中のイオン化不純物濃度が一様
ではなく、バリアに近い領域で大きく、バリアから遠ざ
かるにつれて小さくなるような構造により得られる。ま
た別の方法として、例えばキャリアが電子の場合、図５
のようにイオン化エネルギーが大きな材料をバリア層側
へ配置することにより、キャリアが正孔の場合、イオン
化エネルギーとバンドギャップとの和が小さな材料をバ
リア層側へ配置することにより得られる。これは、イオ
ン化エネルギー又はイオン化エネルギーとバンドギャッ
プとの和の違いにより、電子又は正孔がバリア層側へ位
置することが安定となる現象によって引き起こされる。
ここで、イオン化エネルギーが不連続になった場合、一
部の領域でキャリアの空乏化が起こる場合がある。これ
は、キャリアが電子の場合イオン化エネルギーが、正孔
の場合はイオン化エネルギーとバンドギャップとの和が
階段状の充分に薄い半導体層により変化するか、または
連続的に変化し、母体の半導体層につながるような構造
により回避できる。この場合、上記空乏化は起こらず、
バリア層近傍以外の部分のオーミック特性を良好にでき
る。ＨＥＭＴデバイスを考慮したコンピュータシミュレ
ーションによる計算結果を図６から図９に示す。図６は
本発明と従来例の構造を反映した伝導帯エネルギーの計
算結果の比較を示す。図７は電子濃度の対数値の比較を
示す。本発明は、図５において、半導体層３を厚さ：Ｌ
＝５ｎｍのＩｎＧａＡｓ層、バリア層をｎ型ＡｌＧａＡ
ｓ層、チャネル層２をＩｎＧａＡｓとした構造とした。
また、従来例は半導体層３を含まない構造（従来例１）
と、電子情報通信学会技術研究報告ＥＤ９０−１４１(1
990年)５７〜６３ページに記載された構造（従来例２）
とした。本発明では、図５のようなバンド構造が実現さ
れていることがわかり、半導体層３の電子密度が増大し
ていることがわかる。この増大は、２つの従来例よりも
大きい。特に従来例２と比較すると、電子濃度が一桁以
上大きくなっていることがわかる。このことは、従来例
ではトンネリングに係る抵抗があまり低減しないことに
つながる。図８及び図９は、本発明の構造での半導体層
３の厚さを変化させたときの例であり、Ｌ＝１６０μｍ
は、半導体層１の厚さが０となっていることに対応す
る。これらの結果からわかるように、半導体層３の厚さ
が大きくなるにつれて、同層内での電子密度は減少し、
効果が小さくなってくる。従って、半導体層３の厚さに
は制限があることがわかる。また、本発明において、半
導体層３と半導体層１における、バリア層近傍の伝導帯
の状態密度(局所状態密度)のエネルギー依存性を図１０
に示す。図の曲線３０５は、半導体層３が、半導体層１
に比べて充分薄いと考えられるときの状態密度に一致す
るが、曲線３０４，３０３、３０２、３０１となるに従
ってバリア層付近のみの状態密度を表わしている。この
様に、本発明では、バリア層近傍での局所状態密度は大
きくなり、これがトンネル電流の増加ひいてはトンネリ
ング抵抗の低減につながる。イオン化エネルギーが異な
る材料として、格子定数が他の半導体層と異なる材料を
用いる場合、結晶に転位が入らない程度の厚さにするこ
とが好ましい。これは、転位が入ることにより、水やエ
ッチング液等に対して半導体層が転位に沿って削れ、そ
の結果、抵抗が増大することから示される。材料として
は、通常のヘテロ接合素子応用を考えると、ＧａＡｓ基
板に格子整合するか、ひずみ格子を形成する系として、
バリア層がＡｌＧａＡｓのとき、上記キャリア密度分布
を持つ半導体層としてＧａＡｓが適当であり、またイオ
ン化エネルギーの大きな半導体層としてはＩｎＧａＡ
ｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂが適当である。Ｉ
ｎＰ基板に格子整合するか、ひずみ格子を形成する系と
して、バリア層がＩｎＡｌＡｓ或いはＡｌＧａＡｓＳ
ｂ、上記キャリア密度分布を持つ半導体層としてＩｎＧ
ａＡｓが適当であり、またイオン化エネルギーの大きな
半導体層としてＩｎＧａＡｓ或いはＩｎＧａＡｓＳｂが
適当である。同様にＩｎＧａＰバリア層に対するＩｎ
Ｐ、ＳｉＧｅバリア層に対するＧｅ等の組合せが適当で
ある。また、イオン化エネルギーの分布をもたせる方法
として、バリア層側にイオン化エネルギーの相対的に大
きな半導体層があれば良く、バリア層側の半導体層とし
てＩｎＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、Ｉ
ｎＰ、ＩｎＧａＰ、Ｇｅ等、バリア層から遠い側の半導
体層としてＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＳｉＧｅ
等がある。ここで、これら２層が同じ構成元素より成っ
ている場合は、構成元素の組成を変えることによりイオ
ン化エネルギーの分布をもたせることができる。例え
ば、構成元素としてＩｎ、Ｓｂ或いはＧｅを含む場合に
は、これらの元素の組成を大きくすることにより、バリ
ア層側にイオン化エネルギーの相対的に大きな半導体層
を形成することができる。上記第２の達成手段により上
記トンネリング確率が増加する。トンネリング確率を増
加するためには、キャリアのバリア層への滲み出し量が
多いことが好ましい。この滲み出し量はキャリアの有効
質量が小さいほど多くなることが知られている。従っ
て、有効質量の小さな材料がバリア近くに存在すれば、
トンネリング確率が大きくなり、トンネリング抵抗が小
さくなる。この場合も上記キャリア密度分布の場合と同
様な論理が成り立ち、バリア近傍の有効質量の小さなキ
ャリアのみがトンネリングに寄与する。したがって、キ
ャリアの有効質量が小さい材料をバリア付近に配置する
ことにより第２の達成手段の有効質量分布が得られる。
またその有効質量の分布が連続的に変化する程、バリア
層近傍以外の部分のオーミック特性を良好にできる。こ
の時の材料は上記イオン化エネルギーの場合と同じであ
るが、特にＡｌＧａＡｓバリアに対するＧａＡｓ間或い
はＩｎＧａＡｓ−ＧａＡｓ間のトンネリングの場合、キ
ャリアが電子ならばＩｎＧａＡｓ層を、正孔の場合はＧ
ａＡｓＳｂ層を用いることによりイオン化エネルギー或
いはイオン化エネルギーとバンドギャップとの和の条件
と有効質量の条件が共に強調しあい、かつＭＢＥ等の結
晶成長装置により比較的容易にＧａＡｓ基板状に成長で
きるため、極めて有効である。また、半導体層３とし
て、ＩｎＧａＡｓを用いるとき、結晶成長中にＩｎ原子
が表面に拡散するという問題があり、このため表面のＧ
ａＡｓ層をエッチング除去する工程で表面があれること
がある。これを防ぐために、ＩｎＧａＡｓ層の上部にＡ
ｌＧａＡｓ層を成長させればよい。このＡｌＧａＡｓ層
は、Ｉｎの表面拡散を食い止める働きをするだけでな
く、表面のＧａＡｓ層のエッチングストッパとしても働
くため、表面が清浄となる。但し、ＡｌＧａＡｓの層厚
さが厚くなると抵抗低減の効果が小さくなるため、Ｇａ
ＡｓとＡｌＧａＡｓとの選択比を考慮した中で、最も薄
い厚さにした方がよい。この厚さは、通常の場合、５ｎ
ｍ以下である。上記第３の達成手段により上記トンネリ
ング確率が増加する。バリアの厚さは薄ければ薄いほど
キャリアがバリア内に滲み出しやすく、トンネリング確
率は増大する。ＦＥＴを例にとり説明する。オーミック
電極にこのような構造を適用するとき、前述のようにバ
リア高さはゲート耐圧を確保する必要上、低くするのは
困難である。従って、オーミック電極下の領域ではバリ
アの厚さをゲート下よりも薄くすることが抵抗低減のた
めに有効である。この時、バリアをチャネルの下まで取
り払って、再び低抵抗層を成長させ、選択成長層とチャ
ネルとをバリアを介さないで直接接合させる、所謂選択
成長によるサイドコンタクトがトンネリング確率の点か
らは理想であるが（アイ イー ディー エム８９(198
9年)405ページ(IEDM89(1989)405)参照）、選択成長では
一般に連続成長に比べ、再成長界面が滑らかでない。こ
のため、チャネルとのコンタクト面での単位面積当たり
のコンタクト抵抗が大きくなり、サイドコンタクトのよ
うにコンタクト面積が小さい場合、このコンタクト抵抗
の増加が新たな問題が発生することが分かった。然る
に、本発明の様なバリア層の一部残してオーミックのた
めの半導体層を形成する構造では、単位面積当たりのコ
ンタクト抵抗が大きくても、再成長界面が電極下の広い
範囲にあるため、コンタクト抵抗全体としてはあまり増
加しない。したがって、バリア薄層化によるトンネリン
グ抵抗低減の効果を合わせると、ソース抵抗は小さくな
る。この構造を作製する際に、オーミック領域を連続成
長した後、ゲート電極部分を開口し、ゲート電極部分の
バリア層を選択成長する方法によっても同様の効果が得
られるのは言うまでもない。また、このオーミックのた
めの再成長層が、上記のようなキャリア濃度分布や有効
質量分布を合わせ持つとき、トンネリング抵抗低減の効
果が顕著となる。本発明で示された構造により、従来の
半分程度のソース或いはベース抵抗を達成することがで
きるため、ＦＥＴ乃至ＨＢＴ特性として低雑音性、高利
得、高速性が得られる。このような素子は、低雑音増幅
回路、ミキサ回路、論理回路、メモリ回路等に利用する
と大きな効果がある。
【実施例】以下に本発明の実施例を図面を用いて具体的
に説明する。以降、材料の記述としてＡｌＧａＡｓはＧ
ａＡｓ中のＧａ原子のうちの一部をＡｌで置換したも
の、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のうちの一部
をＩｎで置換したもの、ＩｎＡｌＡｓはＡｌＡｓ中のＡ
ｌ原子のうちの一部をＩｎで置換したもの、ＧａＡｓＳ
ｂはＧａＡｓ中のＡｓ原子の一部をＳｂ原子で置換した
ものを意味する。 実施例１ 図１１に、本発明の実施例１の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ(分子線エピタキシー)
法により、アンドープＧａＡｓ(厚さ:500nm)２、ｎ−Ｇ
ａＡｓチャネル層(厚さ:10nm,Si濃度:3×1018/cm3)３、
アンドープＡｌＧａＡｓバリア層(Al組成:0.3,厚さ:20n
m)４、ｎ−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,Si濃
度:3×1018/cm3)層５、ｎ−ＧａＡｓキャップ層(厚さ:5
0nm,Si濃度:3×1018/cm3)６を堆積させる。メサエッチ
によりアンドープＧａＡｓ層２の途中まで削ることによ
り素子間分離を行なったあと、カソード電極101及びア
ノード電極102をリフトオフにより形成する。カソード
・カソード電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。次に、ホトリソグラフィープロセスにより、
２つの電極間の所望の一部のＳｉＯ2膜100のを開口す
る。このとき、カソード・カソード電極は、アロイング
による影響が見えないように十分離し、開口部からの距
離は２μｍと一定とした。この電極−開口部間距離が
１.５μｍ以上では結果に大きな違いは見られなかっ
た。この開口部下のｎ−ＧａＡｓキャップ層６とｎ−Ｉ
ｎＧａＡｓ層５をＳｉＯ2膜100をマスクとしてドライエ
ッチングとウエットエッチングにより制御性良くエッチ
ング除去した。尚、この開口部の寸法は１μｍから１５
０μｍまで連続的に変化させた。このようにして、図１
１に示した構造のＦＥＴを実現した。開口部の寸法に対
する抵抗は図１２のようになる。この直線の抵抗切片の
値を１／２にすることによりコンタクト抵抗を求めるこ
とができるが、本実施例による装置では０.２０Ω・ｍｍ
となった。同様に、ｎ−ＩｎＧａＡｓ層５のみを除いて
作製した装置のコンタクト抵抗は０.４２Ω・ｍｍであ
り、これと比較して約１／２の高性能化を達成した。本
実施例でのＣ−Ｖ法による深さ方向の電子プロファイル
は図１３のようになり、半導体層５，６のバリア層４側
の電子濃度が他の部分と比較して高くなっていることが
わかる。次に、トンネリングに寄与する電子がバリアか
らどれだけの範囲に在るかを調べるために、ｎ−ＩｎＧ
ａＡｓ層５のＩｎ組成を０.１に固定してその厚さを変
化させた。この時、他の条件を一定にするため、半導体
層５及び６の厚さの和は一定とした。半導体層５の厚さ
に対するコンタクト抵抗を図１４に示す。これから、ｎ
−ＩｎＧａＡｓ層５が２０ｎｍ以上の領域において、コ
ンタクト抵抗は殆ど変化しないことがわかる。一方、半
導体層５及び６をエッチング除去する際の制御性から、
半導体層５は薄ければ薄いほど良く、コンタクト抵抗が
比較的小さく、かつ厚さに対する変化量の小さな５〜１
５ｎｍの領域で用いる場合、再現性良く効果を確認でき
る。尚、この厚さの最適値は本実施例における材料系の
場合であり、半導体材料とキャリアの種類等によって最
適値が異なることは言うまでもない。即ち、正孔等の様
にキャリア有効質量が大きな場合、コンタクト抵抗が顕
著に変わる点は、より厚さの薄い方に移る。尚、本実施
例における半導体層５のＩｎ組成は一定であったが、Ｉ
ｎ組成の異なる数〜数十ｎｍ程度の薄いＩｎＧａＡｓ層
が階段状に変化する様な構造や、Ｉｎ組成が連続的に変
化し、そのＩｎ組成はバリア層４側で大きいような構造
をとる場合、効果が顕著である。また、本実施例では、
ｎ−ＩｎＧａＡｓ層５とｎ−ＧａＡｓキャップ層６との
イオン化不純物濃度は同一であったが、どちらかが高濃
度であっても良い。この場合、例えばｎ−ＩｎＧａＡｓ
層５が低濃度ならば、成長途中で中断を挟む必要が無い
という利点があり、ｎ−ＩｎＧａＡｓ層５が高濃度なら
ばコンタクト抵抗が低減されるという利点がある。本実
施例のように、ＧａＡｓ等の基板材料に格子整合する系
の場合、格子定数の異なる層、本実施例の場合ではＩｎ
ＧａＡｓ層４の厚さは、結晶に転位が入らない程度の厚
さ、言い替えるとひずみ層になる組成と厚さの範囲に制
御したとき、効果が大きい。即ち、格子に転位が入るよ
うな組成の場合、チャネル３のシート抵抗が大きくな
り、この半導体装置を用いた素子、例えばＦＥＴやＨＢ
Ｔ等において、コンタクト抵抗低減と、転位による他の
特性の劣化が相殺する。また、本実施例ではキャリアと
して電子を用いたが、正孔の場合でも同様な結果が得ら
れる。この時、各半導体層でのイオン化不純物をｐ型に
すれば良い。 実施例２ 図１５に、本発明の実施例２の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:500nm)２、ｎ−ＧａＡｓチャネル層(厚
さ:10nm,Si濃度:3×1018/cm3)３、アンドープＡｌＧａ
Ａｓバリア層(Al組成:0.3,厚さ:20nm)４、ｎ−ＧａＡｓ
(厚さ:10nm,Si濃度:5×1018/cm3)層７、ｎ−ＧａＡｓキ
ャップ層(厚さ:50nm,Si濃度:3×1018/cm3)６を堆積させ
る。メサエッチによりアンドープＧａＡｓ層２の途中ま
で削ることにより素子間分離を行なったあと、カソード
電極101及びアノード電極102をリフトオフにより形成す
る。カソード・カソード電極材料にはＡｕＧｅ／Ｍｏ／
Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処理(４０
０℃，５分)を行なう。リフトオフのマスクは、通常の
ホトリソグラフィープロセスにより、ＳｉＯ2膜100に開
口を形成したものを用いる。また、ＳｉＯ2膜100の開口
はウエットエッチによりサイドエッチして、リフトオフ
しやすい形状にしておく。次に、ホトリソグラフィープ
ロセスにより、二つの電極間の所望の一部のＳｉＯ2膜1
00のを開口する。このとき、カソード・カソード電極
は、アロイングによる影響が見えないように十分離し、
開口部からの距離は２μｍと一定とした。この電極−開
口部間距離が１.５μｍ以上では結果に大きな違いは見
られなかった。この開口部下のｎ−ＧａＡｓキャップ層
６とｎ−ＧａＡｓ層７をＳｉＯ2膜100をマスクとしてド
ライエッチングとウエットエッチングにより制御性良く
エッチング除去した。尚、この開口部の寸法は１μｍか
ら１５０μｍまで連続的に変化させた。このようにし
て、図１５に示した構造のＦＥＴを実現した。本実施例
による装置では０.２７Ω・ｍｍと高性能化を達成した。
本実施例でのポーラロン測定による深さ方向のキャリア
プロファイルは図１６のようになり、半導体層７，６の
バリア層４側の電子濃度が他の部分と比較して高くなっ
ていることがわかる。本実施例ではｎ−ＧａＡｓ層７及
び６のイオン化不純物濃度を上記のようにしたが、組合
せはこれに限らず、半導体層７の方が６よりも３割以上
大きな場合、同様な結果が得られた。また、層構造も２
層のみでなく、より多層構造でイオン化不純物濃度が階
段状に変化するか、連続的に変化し、バリア層４側で濃
度が高いような分布を持つとき、より顕著に効果が確認
できる。また、実施例１及び２における条件を以下の様
に変更しても良い。製造工程におけるエピタキシャル結
晶成長法は、ＭＢＥ法の代わりに原子層単位で成長を制
御できる方法、例えばＭＯＣＶＤ法等を用いても同様な
結果が得られる。アンドープＡｌＧａＡｓバリア層４の
厚さは２０nmとしたが、２〜５０nmの範囲で同様な結果
が得られた。このバリア層の材料も、ＡｌＧａＡｓに限
らず、キャリアが電子の場合はチャネル層３の材料やキ
ャップ層６の材料と比べてイオン化エネルギーの小さな
材料、正孔の場合はイオン化エネルギーとバンドギャッ
プとの和が大きな材料であれば良い。このバリアも単層
である必要はなく、不純物濃度が異なる複数層の構成
や、或いは酸化膜等のヘテロ接合を形成しない層であっ
ても同様な効果が見られる。また、ｎ−ＧａＡｓチャネ
ル層３のイオン化不純物濃度には特に制限はなく、アン
ドープ層でも良く、材料もＩｎＧａＡｓ、ＩｎＧａＡｓ
Ｓｂ等を用いても良い。また、濃度が均一である必要も
無く、基板側で濃度が低く、バリア層４側で濃度が高く
なるような場合、顕著な効果がある。アンドープＧａＡ
ｓ層２は単層である必要はなく、例えばＧａＡｓとＡｌ
ＧａＡｓとの超格子になっていても良い。またこのアン
ドープ層２やバリア層４の内の一部がイオン化不純物を
含む層であっても良い。ｎ−ＧａＡｓ層６は均一である
必要はなく、例えば表面付近になるにつれてＩｎ組成が
大きくなるような構造をとっても良い。このとき、オー
ミック電極をアロイング工程を省略して形成することが
できる。このようなアロイングを含まない工程では、電
流の流れが全てトンネリングを介するので、本発明の効
果は顕著である。また、本実施例ではキャリアとして電
子を用いたが、正孔の場合でも同様な結果が得られる。
この時、各半導体層でのイオン化不純物をｐ型にすれば
良い。 実施例３ 図１７に、本発明の実施例３の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ソース電極101及び
ドレイン電極102をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。さらに、ｎ−ＧａＡｓキャップ層６を40nm程
度ウエットエッチにより削り込んでおく。次に、ゲート
長０.１μｍ、ゲート幅２００μｍのゲート電極103を、
アンドープＡｌＧａＡｓ層１１上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。ゲートパ
ターンの形成にはＥＢ(電子線)描画法を用いる。ｎ−Ｇ
ａＡｓキャップ層６とｎ−ＩｎＧａＡｓ層５の除去は、
ＳｉＯ2100膜をマスクとして、ウエットエッチと選択性
ドライエッチにより行なう。このようにして、図１７に
示した構造のＦＥＴを実現した。本実施例による装置
は、ソース抵抗Ｒ：０.３Ω・ｍｍ、ドレイン電流2mA時
における相互コンダクタンスｇm：１９５ｍＳ／ｍｍ、
２GHzにおける雑音指数ＮＦ＝０.３２ｄＢ、１２ＧＨｚ
における雑音指数の最小値０.３８ｄＢと高性能を示し
た。本実施例では、ｎ−ＩｎＧａＡｓ層５のＩｎ組成が
一定であったが、Ｉｎ組成の異なる数〜数十ｎｍの薄い
ＩｎＧａＡｓ層が階段状に変化するような構造や、Ｉｎ
組成が連続的に変化し、そのＩｎ組成はバリア層４側で
高いような構造をとった場合、効果が顕著である。 実施例４ 図１８に、本発明の実施例４の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＧａＡｓ(厚さ:10nm,5×1018/cm3)層７を成長させ、
最後にｎ−ＧａＡｓキャップ層(Si濃度:3×1018/cm3,厚
さ:150nm)６を堆積させる。メサエッチにより素子間分
離を行なったあと、ソース電極101及びドレイン電極102
をリフトオフにより形成する。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理(４００℃，５分)を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、ＳｉＯ2膜100に開口を形成したものを用いる。ま
た、ＳｉＯ2膜100の開口はウエットエッチによりサイド
エッチして、リフトオフしやすい形状にしておく。さら
に、ｎ−ＧａＡｓキャップ層６を40nm程度ウエットエッ
チにより削り込んでおく。次に、ゲート長０.１μｍ、
ゲート幅２００μｍのゲート電極103を、アンドープＡ
ｌＧａＡｓ層１１上に、リフトオフにより形成する。ゲ
ート電極材料にはＡｌを用いる。ゲートパターンの形成
にはＥＢ(電子線)描画法を用いる。ｎ−ＧａＡｓキャッ
プ層６とｎ−ＩｎＧａＡｓ層５の除去は、ＳｉＯ2100膜
をマスクとして、ウエットエッチと選択性ドライエッチ
により行なう。このようにして、図１８に示した構造の
ＦＥＴを実現した。本実施例による装置は、ソース抵抗
Ｒ：０.３２Ω・ｍｍ、ドレイン電流2mA時における相互
コンダクタンスｇm：１８３ｍＳ／ｍｍ、２GHzにおける
雑音指数ＮＦ＝０.３５ｄＢ、１２ＧＨｚにおける雑音
指数の最小値０.４０ｄＢと高性能を示した。本実施例
では、ｎ−ＧａＡｓ層６及び７のイオン化不純物濃度を
上記のようにしたが、組合せはこれに限らず、半導体層
７のイオン化不純物濃度が６よりも３割以上大きな場
合、同様な結果が得られた。また、層構造も２層のみで
なく、より多層構造でイオン化不純物濃度が階段状に変
化するか、連続的に変化し、ｕｎ−ＡｌＧａＡｓ層１２
側で濃度が高いような分布を持つとき、より顕著に効果
があらわれる。 実施例５ 図１９に、本発明の実施例５の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ＳｉＯ2膜100を形成
し、ソース電極101及びドレイン電極102領域のための孔
あけを行なう。この領域のＳｉＯ２膜１００とキャップ
層６とをドライエッチングのより制御性良くｎ−ＩｎＧ
ａＡｓ層５の手前までエッチング除去する。さらにウエ
ットエッチングにより、ｎ−ＡｌＧａＡｓ層１１の途中
までエッチング除去する。このエッチングはドライエッ
チングで代用することもできる。次に、ＭＯＣＶＤ選択
成長により開口部のみｎ−ＧａＡｓ選択成長層３０を形
成する。次に、ソース電極101及びドレイン電極をリフ
トオフにより形成する。ソース・ドレイン電極材料には
ＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気
中で熱処理(４００℃，５分)を行なう。リフトオフのマ
スクは、通常のホトリソグラフィープロセスにより、Ｓ
ｉＯ2膜100に開口を形成したものを用いる。また、Ｓｉ
Ｏ2膜100の開口はウエットエッチによりサイドエッチし
て、リフトオフしやすい形状にしておく。さらに、ｎ−
ＧａＡｓキャップ層６を40nm程度ウエットエッチにより
削り込んでおく。次に、ゲート長０.１μｍ、ゲート幅
２００μｍのゲート電極103を、アンドープＡｌＧａＡ
ｓ層１１上に、リフトオフにより形成する。ゲート電極
材料にはＡｌを用いる。ゲートパターンの形成にはＥＢ
(電子線)描画法を用いる。ｎ−ＧａＡｓキャップ層６と
ｎ−ＩｎＧａＡｓ層５の除去は、ＳｉＯ2100膜をマスク
として、ウエットエッチと選択性ドライエッチにより行
なう。このようにして、図１９に示した構造のＦＥＴを
実現した。本実施例による装置は、ソース抵抗Ｒ：０.
２２Ω・ｍｍ、ドレイン電流2mA時における相互コンダク
タンスｇm：２０６ｍＳ／ｍｍ、２GHzにおける雑音指数
ＮＦ＝０.３０ｄＢ、１２ＧＨｚにおける雑音指数の最
小値０.３４ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。本実施例では、ゲート及
びソース、ドレイン領域が自己整合するようなプロセス
の一例を示したが、他のプロセスを利用しても良い。即
ち、耐熱性ゲート電極を先に形成し、この電極及び酸化
膜を利用して選択成長する方法、選択成長層を利用して
ゲート電極を形成するようなプロセスを適用しても良
い。また、ソース及びドレイン電極領域は連続成長し
て、ゲート下の領域のＡｌＧａＡｓ層などを選択成長し
ても良い。 実施例６ 図２０に、本発明の実施例６の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ10nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:8nm)１２、ｎ−
ＧａＡｓ層(厚さ20nm,Si濃度:0.5×1018/cm3)１３、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ソース電極101及び
ドレイン電極102をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。さらに、ｎ−ＧａＡｓキャップ層６を40nm程
度ウエットエッチにより削り込んでおく。次に、ゲート
長０.１μｍ、ゲート幅２００μｍのゲート電極103を、
アンドープＡｌＧａＡｓ層１１上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。ゲートパ
ターンの形成にはＥＢ(電子線)描画法を用いる。ｎ−Ｇ
ａＡｓキャップ層６とｎ−ＩｎＧａＡｓ層５及びｎ−Ｇ
ａＡｓ層１３の除去は、ＳｉＯ2100膜をマスクとして、
ウエットエッチと２回の選択性ドライエッチにより行な
う。このようにして、図２０に示した構造のＦＥＴを実
現した。本実施例による装置は、しきい電圧０.２Ｖの
エンハンスメント型ＦＥＴであり、ソース抵抗Ｒ：０.
３１Ω・ｍｍ、ドレイン電流2mA時における相互コンダク
タンスｇm：２２５ｍＳ／ｍｍ、２GHzにおける雑音指数
ＮＦ＝０.２８ｄＢ、１２ＧＨｚにおける雑音指数の最
小値０.３２ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。ｎ−ＧａＡｓ層１３は、
ゲート耐圧を悪化させない程度に3×1018/cm3程度以下
の高濃度にしてもよく、アンドープでも良い。また、厚
さはゲート脇のシート抵抗を悪化させない程度に薄い方
が好ましい。この厚さは、ＦＥＴのしきい電圧と大いに
関係し、しきい電圧が正の大きな値になるほど厚く、負
の大きな値になるほど薄くすると効果的である。また、
実施例５のような選択成長を用いたオーミックコンタク
トを併用しても良く、ｎ−ＩｎＧａＡｓ層５の濃度もよ
り高濃度でも良い。 実施例７ 図２１に、本発明の実施例７の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ層(A
l組成:0.25,厚さ:150nm)１４、ｎ−ＡｌＧａＡｓキャリ
ア供給層(Al組成:0.25,厚さ10nm,Si濃度:2.3×1018/c
m3)１５、アンドープＡｌＧａＡｓスペーサ層(Al組成:
0.25,厚さ:2nm)１６、アンドープＩｎＧａＡｓ(In組成:
0.25,厚さ:8nm)チャネル層９、アンドープＡｌＧａＡｓ
スペーサ層(Al組成:0.25,厚さ:2nm)１０、ｎ−ＡｌＧａ
Ａｓキャリア供給層(Al組成:0.25,厚さ10nm,Si濃度:2.3
×1018/cm3)１１、アンドープＡｌＧａＡｓ層(Al組成:
0.25,厚さ:8nm)１２、ｎ−ＩｎＧａＡｓ(In組成:0.2,厚
さ:10nm,3×1018/cm3)層５を成長させ、最後にｎ−Ｇａ
Ａｓキャップ層(Si濃度:3×1018/cm3,厚さ:60nm)６を堆
積させる。メサエッチにより素子間分離を行なったあ
と、ソース電極101及びドレイン電極102をリフトオフに
より形成する。ソース・ドレイン電極材料にはＡｕＧｅ
／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処
理(４００℃，５分)を行なう。リフトオフのマスクは、
通常のホトリソグラフィープロセスにより、ＳｉＯ2膜1
00に開口を形成したものを用いる。また、ＳｉＯ2膜100
の開口はウエットエッチによりサイドエッチして、リフ
トオフしやすい形状にしておく。さらに、ｎ−ＧａＡｓ
キャップ層６を40nm程度ウエットエッチにより削り込ん
でおく。次に、ゲート長０.５μｍ、ゲート幅１６ｍｍ
のゲート電極103を、アンドープＡｌＧａＡｓ層１１上
に、リフトオフにより形成する。ゲート電極材料にはＡ
ｌを用いる。ゲートパターンの形成にはＥＢ(電子線)描
画法を用いる。ｎ−ＧａＡｓキャップ層６とｎ−ＩｎＧ
ａＡｓ層５及びｎ−ＧａＡｓ層１３の除去は、ＳｉＯ21
00膜をマスクとして、ウエットエッチと２回の選択性ド
ライエッチにより行なう。このようにして、図２１に示
した構造のＦＥＴを実現した。本実施例による装置は、
ソース抵抗Ｒ：０.３１Ω・ｍｍ、１２ＧＨｚにおける１
ｄＢ利得圧縮時出力４０ｄＢｍ、電力付加効率３０％、
電力利得１０ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。実施例５のような選択成
長を用いたオーミックコンタクトを併用しても良く、ｎ
−ＩｎＧａＡｓ層５の濃度もより高濃度でも良い。ま
た、本実施例３、４、５、６及び７における条件を以下
のようにしてもよい。製造工程におけるエピタキシャル
結晶成長法は、ＭＢＥ法のかわりに原子層単位で成長を
制御できる方法、例えばＭＯＣＶＤ法等を用いても同様
の結果が得られる。ゲート形成は、ＥＢ描画法に限ら
ず、光やエキシマ、Ｘ線等のリソグラフィーを用いても
良い。絶縁膜もＳｉＯ2に限らず、ＳｉＮやＰＳＧ等及
びそれらを併用しても良い。本実施例では、アンドープ
ＡｌＧａＡｓスペーサ層１０の厚さは２nmとしたが、１
〜４nmの範囲で良好な結果が得られた。また、ｎ−Ａｌ
ＧａＡｓキャリア供給層１１のイオン化不純物濃度は上
記に限らず、１〜１０×１０18/cm3の範囲であれば、良
好な結果が得られる。また、Ｓｉプレーナドープ層を用
いたり、均一ドープ層とプレーナドープ層の併用等によ
って特性を向上させることもできる。また、キャップ層
６は、ＧａＡｓに限らず、オーミック接触のとりやすい
物質、例えばＩｎＧａＡｓ等を用いてもよい。またゲー
ト直下のアンドープＡｌＧａＡｓ層１２は、耐圧を小さ
くしない程度に、１×1018/ｃｍ3以下のｎ−ＡｌＧａＡ
ｓを用いてもよい。ＡｌＧａＡｓ層１０,１１,１２のＡ
ｌ組成は0.25を用いたが、0.15から0.4程度の値を用い
ても同様な結果が得られる。またチャネル層４にＩｎ組
成0.25のＩｎＧａＡｓを用いたが、０.１から０.４程度
のＩｎ組成で、転位が入らない程度の厚さにしてもよ
く、材料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂを用い
てもよい。またチャネル層／キャリア供給層構造も、Ｉ
ｎＧａＡｓ／ＡｌＧａＡｓに限らず、例えばＧａＡｓ／
ＡｌＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ
／(Ａｌ,Ｇａ)(Ｓｂ,Ａｓ)のような材料の組み合わせの
とき同様な結果が得られる。また、基板材料もＧａＡｓ
に限らず、ＩｎＰなどを用いてもよい。ＩｎＰ基板を用
いた場合は、上記のＡｌＧａＡｓ層の代わりにＩｎ組成
0.3〜0.6のＩｎＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ
組成0.4〜0.7のＩｎＧａＡｓを用いると良好な結果が得
られる。ドーパントもＳｉに限らず、他の材料、例えば
ＳやＳｅ等を用いても良い。また、Ｎチャネル電界効果
トランジスタの例を示したが、Ｐチャネルでも良好な結
果が得られる。この場合、Ｎドープ層をＰドープ層にす
ることにより達成される。また、ＨＥＭＴについて述べ
たが、他のヘテロ接合素子、即ち逆ＨＥＭＴ，ドープチ
ャネル型ＦＥＴ等に適用しても良好な結果が得られるこ
とは云うまでもない。 実施例８ 図２２に、本発明の実施例８の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、高濃度ｎ−ＧａＡｓ(厚さ:50
0nm,Si濃度:5×1018/cm3)コレクタ層１７、低濃度ｎ−
ＧａＡｓ(厚さ:400nm,Si濃度:5×1016/cm3)１３、ｐ−
ＧａＡｓ(厚さ:100nm,Be濃度:2×1019/cm3)ベース層１
８、アンドープＧａＡｓスペーサ層(厚さ:3nm)１０、ｎ
−ＡｌＧａＡｓ層(Al組成:0.3,厚さ150nm,Si濃度:1×10
18/cm3)１１、ｎ−ＩｎＧａＡｓ(In組成:0.25,厚さ10n
m,Si濃度:3×1018/cm3)層５を成長させ、最後にｎ−Ｇ
ａＡｓ層(Si濃度:5×1018/cm3,厚さ:200nm)６を堆積さ
せる。メサエッチにより素子間分離を行なったあと、エ
ミッタ電極104及びコレクタ電極105をリフトオフにより
形成する。エミッタ・コレクタ電極材料にはＡｕＧｅ／
Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処理
(４００℃，５分)を行なう。リフトオフのマスクは、通
常のホトリソグラフィープロセスにより、ＳｉＯ2膜100
に開口を形成したものを用いる。また、ＳｉＯ2膜100の
開口はウエットエッチによりサイドエッチして、リフト
オフしやすい形状にしておく。さらに、コレクタ電極領
域は結晶の所望の部分を高濃度ｎ−ＧａＡｓ層１７の途
中までエッチング除去しておく。次にエミッタ電極の周
りにＳｉＯ2膜側壁を形成し、エミッタ電極とセルフア
ラインにベース電極領域のためのエッチングを施す。こ
の時、ｐ−ＧａＡｓベース層１８の手前まで除去する。
次に、真性ＨＢＴ領域とベース電極との間の耐圧確保の
ためのＳｉＯ2膜側壁を形成し、ＭＯＣＶＤ選択成長に
より、ｐ−ＧａＡｓ層３１を形成し、さらにこの選択成
長層の上部のうち一部にベース電極106をリフトオフ法
により形成した。電極材料はＡｕ／Ｍｏ／ＡｕＺｎ／Ｍ
ｏ／Ａｕである。このようにして、図２２のようなＨＢ
Ｔを作製した。 このＨＢＴは、エミッタ注入効率が高
く、ベース抵抗も従来の２／３に低減できた。 実施例９ 図２３に、本発明の実施例９の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、高濃度ｎ−ＧａＡｓ(厚さ:50
0nm,Si濃度:5×1018/cm3)コレクタ層１７、低濃度ｎ−
ＧａＡｓ(厚さ:400nm,Si濃度:5×1016/cm3)１３、ｐ−
ＧａＡｓ(厚さ:100nm,Be濃度:2×1019/cm3)ベース層１
８、アンドープＧａＡｓスペーサ層(厚さ:3nm)１０、ｎ
−ＡｌＧａＡｓ層(Al組成:0.3,厚さ150nm,Si濃度:1×10
18/cm3)１１、アンドープＡｌＧａＡｓバリア層(Al組
成:0.45,厚さ:5nm)１９、アンドープＧａＡｓ量子井戸
層(厚さ:5nm)２０、アンドープＡｌＧａＡｓバリア層(A
l組成:0.45,厚さ:5nm)２１、ｎ−ＩｎＧａＡｓ(In組成:
0.25,厚さ10nm,Si濃度:3×1018/cm3)層５を成長させ、
最後にｎ−ＧａＡｓ層(Si濃度:5×1018/cm3,厚さ:200n
m)６を堆積させる。メサエッチにより素子間分離を行な
ったあと、エミッタ電極104及びコレクタ電極105をリフ
トオフにより形成する。エミッタ・コレクタ電極材料に
はＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲
気中で熱処理(４００℃，５分)を行なう。リフトオフの
マスクは、通常のホトリソグラフィープロセスにより、
ＳｉＯ2膜100に開口を形成したものを用いる。また、Ｓ
ｉＯ2膜100の開口はウエットエッチによりサイドエッチ
して、リフトオフしやすい形状にしておく。さらに、コ
レクタ電極領域は結晶の所望の部分を高濃度ｎ−ＧａＡ
ｓ層１７の途中までエッチング除去しておく。次にエミ
ッタ電極の周りにＳｉＯ2膜側壁を形成し、エミッタ電
極とセルフアラインにベース電極領域のためのエッチン
グを施す。この時、ｐ−ＧａＡｓベース層１８の手前ま
で除去する。次に、真性ＲＨＥＴ領域とベース電極との
間の耐圧確保のためのＳｉＯ2膜側壁を形成し、ＭＯＣ
ＶＤ選択成長により、ｐ−ＧａＡｓ層３１を形成し、さ
らに該選択成長層の上部のうち一部にベース電極106を
リフトオフ法により形成した。電極材料はＡｕ／Ｍｏ／
ＡｕＺｎ／Ｍｏ／Ａｕである。このようにして、図２３
のようなＲＨＥＴを作製した。なお、実施例１,３,５,
６,７,８,９において、ｎ−ＩｎＧａＡｓ層５とｎ−Ｇ
ａＡｓ層６との間にＡｌＧａＡｓ層を挟んでもよい。こ
の時、ＡｌＧａＡｓ層の厚さが厚すぎると抵抗が増加す
る。厚さとして５ｎｍ以下の時、良好な結果が得られ
た。尚、実施例８及び９において、条件を以下の様にし
ても良い。ヘテロ接合の形成はＭＢＥを用いたが、原子
層単位で成長の制御の可能な装置、例えばＭＯＣＶＤや
ＭＯＭＢＥ等の装置を用いても良い。ドーパントとして
はＳｉとＢｅを用いたが、これに限らず、Ｓｅ，Ｓ，Ｃ
などを用いても良い。選択成長層１３としてＧａＡｓを
用いたが、より低抵抗なＧａＡｓＳｂやＩｎＧａＡｓな
どを用いても良く、選択成長層内でＩｎ乃至Ｓｂ組成や
不純物濃度が変化し、ベース層１８付近で正孔濃度が高
く、或いは正孔有効質量が小さくなるような分布を持つ
とき、より効果がある。また、ｎ−ＩｎＧａＡｓ層５の
濃度及び厚さもこの例に限らず、実施例１の様に変化さ
せても良く、濃度も実施例２のようにしても良い。さら
にｐ−ＧａＡｓベース層１８にかえてＡｌ組成比を層内
で変化させたＡｌＧａＡｓ層（Ａｌ組成０〜０.１で、
基板側で組成比が小さい）を、アンドープＧａＡｓ層１
０スペーサ層の代わりにＡｌ組成０.１のＡｌＧａＡｓ
を用いたとき、より高性能化ができた。これらの実施例
では、ＧａＡｓ／ＡｌＧａＡｓＨＢＴやＲＨＥＴの例を
示したが、材料はこれに限らず、ＩｎＧａＡｓ／ＧａＡ
ｓ／ＡｌＧａＡｓひずみ系、ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系、ＩｎＰ／ＩｎＧａＰ系、Ｇｅ／ＳｉＧｅ系等の材
料を用いても、同様な結果が得られる。また、ｎ−ｐ−
ｎ型ＨＢＴとＲＨＥＴの例を示したが、ｐ−ｎ−ｐ型に
しても良い。この場合、最適なＳｉやＢｅの濃度やｎ型
層やｐ型層の厚さは異なるものの、ドーパントを変える
ことにより同様な結果が得られることは明らかである。 実施例１０ 図２４に本発明の実施例１０の低雑音増幅器の回路図を
示す。実施例３乃至６記載のＦＥＴから任意に選んだＦ
ＥＴを、マイクロストリップ線路２０９やコンデンサ２
１０を用いたマッチング回路と共に半導体基板上に形成
する。こうして得られた低雑音増幅器は、初段のＦＥＴ
２００のドレイン電圧及びドレイン電流が各々２.５Ｖ
及び６ｍＡ、次段のＦＥＴ２０１のドレイン電圧及びド
レイン電流が各々２.５Ｖ及び１０ｍＡという条件下
で、１２GHzにおいて最小雑音指数０.８２ｄＢ、利得２
０.３という良好な性能が得られた。尚、本実施例では
２段増幅器の例を示したが、１段増幅器でも良好な結果
が得られる。また、マッチング回路はマイクロストリッ
プラインとコンデンサにより構成したが、ストリップラ
インや逆マイクロストリップライン、スパイラルインダ
クタ等を用いても良好な結果が得られた。本実施例で
は、マッチング回路が能動素子と同一基板上にある、所
謂モノリシックＩＣの例を示したが、多少性能は落ちる
が製作の容易なハイブリッドＩＣ、即ちマッチング回路
が同一基板上にないものでも良好な結果が得られる。ま
た、周波数帯が１２ＧＨｚ帯の低雑音増幅器について記
載したが、マッチング回路の変更で他の周波数帯でも良
好な特性が得られた。また、動作電流や動作電圧もより
小さい用途、例えば自動車電話、携帯電話等の低消費電
力動作が必要なでも良好な特性が得られた。この場合、
従来素子を用いたときに実現できたのと同等な雑音特性
を得るために必要なセルサイズは、半分以下にできた。
これは、従来素子よりも本発明によって得られた素子の
性能が良いため、少ない素子数で回路を構成しても高性
能な増幅器が得られるからである。 実施例１１ 図２５に本発明の実施例１１のミキサの回路図を示す。
実施例３乃至６記載のＦＥＴから任意に選んだＦＥＴ
を、コンデンサ２１０やインダクタ２１１、抵抗２１２
を用いたマッチング回路と共に半導体基板上に形成す
る。こうして得られたミキサは、初段のＦＥＴ２００
(ミキサ部)のゲート幅６００μｍ、ドレイン電流が０.
５ｍＡ、次段のＦＥＴ２０１(ＩＦアンプ部)のドレイン
電流が３ｍＡという条件下で、１.５GHz、ローカルレベ
ル０.０ｄＢｍにおいて変換利得１７.５ｄＢという良好
な性能が得られた。尚、本実施例ではローカル駆動型ミ
キサの例を示したが、ダブルバランス型やシングルバラ
ンス型等の回路形式や、デュアルゲートＦＥＴを用いて
も、良好な結果が得られる。また、マッチング回路は集
中定数素子を用いたが、マイクロストリップライン等の
分布定数素子を用いても良好な結果が得られた。本実施
例では、マッチング回路が能動素子と同一基板上にあ
る、所謂モノリシックＩＣの例を示したが、多少性能は
落ちるが製作の容易なハイブリッドＩＣ、即ちマッチン
グ回路が同一基板上にないものでも良好な結果が得られ
る。また、周波数帯が１.５ＧＨｚ帯のミキサについて
記載したが、マッチング回路の変更で他の周波数帯でも
良好な特性が得られた。 実施例１２ 図２６に本発明の実施例１２として、試作した４Ｋゲー
トのゲートアレイの基本ゲートである３入力ＮＯＲ回路
図を示す。実施例３乃至６記載のＦＥＴから任意に選ん
だＦＥＴを半導体基板上に形成する。こうして得られた
ゲートアレイは、ゲート幅２０μｍ、ゲート長０.３μ
ｍ、しきい電圧０.２Ｖのエンハンスメント型ＦＥＴ２
１３、２１４、２１５としきい電圧−０.４Ｖのディプ
レッション型ＦＥＴ２１６を用いており、ゲートの基本
遅延時間30ｐｓ、標準負荷(ファンイン＝ファンアウト
＝３)、配線長１ｍｍの条件において遅延時間８２ｐｓ
であり、評価回路としての１６×１６ビット並列乗算器
における最長桁の乗算時間３.１ｎｓ、消費電力４.５Ｗ
という良好な性能が得られた。尚、本実施例では３入力
ＮＯＲ回路を基本ゲートとするＤＣＦＬ回路の例を示し
たが、ＳＣＦＬやコンプリメンタリといった他の回路方
式についても、良好な結果が得られた。また、実施例８
のようなＨＢＴを用いたＥＣＬやＤＣＴＬといった回路
方式の場合も、良好な結果が得られた。 実施例１３ 図２７に本発明の実施例１３のメモリセルの回路図を示
す。実施例３乃至６記載のＦＥＴから任意に選んだＦＥ
Ｔを半導体基板上に形成する。こうして得られたメモリ
は、フリップフロップ回路にゲート幅２０μｍ、ゲート
長０.３μｍ、しきい電圧０.２Ｖのエンハンスメント型
ＦＥＴ２１７〜２２２を用い、アクセストランジスタ２
２１、２２２のドレイン電流とドライバトランジスタ２
１７、２１８のドレイン電流比は２：１、ビット線プル
アップ負荷トランジスタ２２３、２２４のドレイン電流
とドライバトランジスタのドレイン電流比は２：１、セ
ル負荷トランジスタ２１９、２２０のドレイン電流とド
ライバトランジスタのドレイン電流比は１：１０という
条件で、４ＫＳＲＡＭを形成したとき、室温においてア
クセス時間０.３５ｎｓ、消費電力４.１Ｗという良好な
性能が得られた。尚、本実施例では６トランジスタによ
るフリップフロップ回路ＳＲＡＭの例を示したが、他の
回路方式やＤＲＡＭ等についても、良好な結果が得られ
た。また、実施例８のようなＨＢＴを用いたＩＩＬ、Ｅ
ＣＬといった回路形式のＲＡＭでも、良好な結果が得ら
れた。また、実施例１０〜１３では、低雑音増幅器、ミ
キサ、論理回路、メモリといった回路への応用例を示し
たが、応用もこれらに限らず、Ａ／Ｄ、Ｄ／Ａ変換器、
変復調、発振回路、マルチプレクサ、デマルチプレクサ
といった回路に実施例３〜８記載のＦＥＴやＨＢＴ等を
用いることによって良好な結果が得られることは明らか
である。
に説明する。以降、材料の記述としてＡｌＧａＡｓはＧ
ａＡｓ中のＧａ原子のうちの一部をＡｌで置換したも
の、ＩｎＧａＡｓはＧａＡｓ中のＧａ原子のうちの一部
をＩｎで置換したもの、ＩｎＡｌＡｓはＡｌＡｓ中のＡ
ｌ原子のうちの一部をＩｎで置換したもの、ＧａＡｓＳ
ｂはＧａＡｓ中のＡｓ原子の一部をＳｂ原子で置換した
ものを意味する。 実施例１ 図１１に、本発明の実施例１の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ(分子線エピタキシー)
法により、アンドープＧａＡｓ(厚さ:500nm)２、ｎ−Ｇ
ａＡｓチャネル層(厚さ:10nm,Si濃度:3×1018/cm3)３、
アンドープＡｌＧａＡｓバリア層(Al組成:0.3,厚さ:20n
m)４、ｎ−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,Si濃
度:3×1018/cm3)層５、ｎ−ＧａＡｓキャップ層(厚さ:5
0nm,Si濃度:3×1018/cm3)６を堆積させる。メサエッチ
によりアンドープＧａＡｓ層２の途中まで削ることによ
り素子間分離を行なったあと、カソード電極101及びア
ノード電極102をリフトオフにより形成する。カソード
・カソード電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。次に、ホトリソグラフィープロセスにより、
２つの電極間の所望の一部のＳｉＯ2膜100のを開口す
る。このとき、カソード・カソード電極は、アロイング
による影響が見えないように十分離し、開口部からの距
離は２μｍと一定とした。この電極−開口部間距離が
１.５μｍ以上では結果に大きな違いは見られなかっ
た。この開口部下のｎ−ＧａＡｓキャップ層６とｎ−Ｉ
ｎＧａＡｓ層５をＳｉＯ2膜100をマスクとしてドライエ
ッチングとウエットエッチングにより制御性良くエッチ
ング除去した。尚、この開口部の寸法は１μｍから１５
０μｍまで連続的に変化させた。このようにして、図１
１に示した構造のＦＥＴを実現した。開口部の寸法に対
する抵抗は図１２のようになる。この直線の抵抗切片の
値を１／２にすることによりコンタクト抵抗を求めるこ
とができるが、本実施例による装置では０.２０Ω・ｍｍ
となった。同様に、ｎ−ＩｎＧａＡｓ層５のみを除いて
作製した装置のコンタクト抵抗は０.４２Ω・ｍｍであ
り、これと比較して約１／２の高性能化を達成した。本
実施例でのＣ−Ｖ法による深さ方向の電子プロファイル
は図１３のようになり、半導体層５，６のバリア層４側
の電子濃度が他の部分と比較して高くなっていることが
わかる。次に、トンネリングに寄与する電子がバリアか
らどれだけの範囲に在るかを調べるために、ｎ−ＩｎＧ
ａＡｓ層５のＩｎ組成を０.１に固定してその厚さを変
化させた。この時、他の条件を一定にするため、半導体
層５及び６の厚さの和は一定とした。半導体層５の厚さ
に対するコンタクト抵抗を図１４に示す。これから、ｎ
−ＩｎＧａＡｓ層５が２０ｎｍ以上の領域において、コ
ンタクト抵抗は殆ど変化しないことがわかる。一方、半
導体層５及び６をエッチング除去する際の制御性から、
半導体層５は薄ければ薄いほど良く、コンタクト抵抗が
比較的小さく、かつ厚さに対する変化量の小さな５〜１
５ｎｍの領域で用いる場合、再現性良く効果を確認でき
る。尚、この厚さの最適値は本実施例における材料系の
場合であり、半導体材料とキャリアの種類等によって最
適値が異なることは言うまでもない。即ち、正孔等の様
にキャリア有効質量が大きな場合、コンタクト抵抗が顕
著に変わる点は、より厚さの薄い方に移る。尚、本実施
例における半導体層５のＩｎ組成は一定であったが、Ｉ
ｎ組成の異なる数〜数十ｎｍ程度の薄いＩｎＧａＡｓ層
が階段状に変化する様な構造や、Ｉｎ組成が連続的に変
化し、そのＩｎ組成はバリア層４側で大きいような構造
をとる場合、効果が顕著である。また、本実施例では、
ｎ−ＩｎＧａＡｓ層５とｎ−ＧａＡｓキャップ層６との
イオン化不純物濃度は同一であったが、どちらかが高濃
度であっても良い。この場合、例えばｎ−ＩｎＧａＡｓ
層５が低濃度ならば、成長途中で中断を挟む必要が無い
という利点があり、ｎ−ＩｎＧａＡｓ層５が高濃度なら
ばコンタクト抵抗が低減されるという利点がある。本実
施例のように、ＧａＡｓ等の基板材料に格子整合する系
の場合、格子定数の異なる層、本実施例の場合ではＩｎ
ＧａＡｓ層４の厚さは、結晶に転位が入らない程度の厚
さ、言い替えるとひずみ層になる組成と厚さの範囲に制
御したとき、効果が大きい。即ち、格子に転位が入るよ
うな組成の場合、チャネル３のシート抵抗が大きくな
り、この半導体装置を用いた素子、例えばＦＥＴやＨＢ
Ｔ等において、コンタクト抵抗低減と、転位による他の
特性の劣化が相殺する。また、本実施例ではキャリアと
して電子を用いたが、正孔の場合でも同様な結果が得ら
れる。この時、各半導体層でのイオン化不純物をｐ型に
すれば良い。 実施例２ 図１５に、本発明の実施例２の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:500nm)２、ｎ−ＧａＡｓチャネル層(厚
さ:10nm,Si濃度:3×1018/cm3)３、アンドープＡｌＧａ
Ａｓバリア層(Al組成:0.3,厚さ:20nm)４、ｎ−ＧａＡｓ
(厚さ:10nm,Si濃度:5×1018/cm3)層７、ｎ−ＧａＡｓキ
ャップ層(厚さ:50nm,Si濃度:3×1018/cm3)６を堆積させ
る。メサエッチによりアンドープＧａＡｓ層２の途中ま
で削ることにより素子間分離を行なったあと、カソード
電極101及びアノード電極102をリフトオフにより形成す
る。カソード・カソード電極材料にはＡｕＧｅ／Ｍｏ／
Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処理(４０
０℃，５分)を行なう。リフトオフのマスクは、通常の
ホトリソグラフィープロセスにより、ＳｉＯ2膜100に開
口を形成したものを用いる。また、ＳｉＯ2膜100の開口
はウエットエッチによりサイドエッチして、リフトオフ
しやすい形状にしておく。次に、ホトリソグラフィープ
ロセスにより、二つの電極間の所望の一部のＳｉＯ2膜1
00のを開口する。このとき、カソード・カソード電極
は、アロイングによる影響が見えないように十分離し、
開口部からの距離は２μｍと一定とした。この電極−開
口部間距離が１.５μｍ以上では結果に大きな違いは見
られなかった。この開口部下のｎ−ＧａＡｓキャップ層
６とｎ−ＧａＡｓ層７をＳｉＯ2膜100をマスクとしてド
ライエッチングとウエットエッチングにより制御性良く
エッチング除去した。尚、この開口部の寸法は１μｍか
ら１５０μｍまで連続的に変化させた。このようにし
て、図１５に示した構造のＦＥＴを実現した。本実施例
による装置では０.２７Ω・ｍｍと高性能化を達成した。
本実施例でのポーラロン測定による深さ方向のキャリア
プロファイルは図１６のようになり、半導体層７，６の
バリア層４側の電子濃度が他の部分と比較して高くなっ
ていることがわかる。本実施例ではｎ−ＧａＡｓ層７及
び６のイオン化不純物濃度を上記のようにしたが、組合
せはこれに限らず、半導体層７の方が６よりも３割以上
大きな場合、同様な結果が得られた。また、層構造も２
層のみでなく、より多層構造でイオン化不純物濃度が階
段状に変化するか、連続的に変化し、バリア層４側で濃
度が高いような分布を持つとき、より顕著に効果が確認
できる。また、実施例１及び２における条件を以下の様
に変更しても良い。製造工程におけるエピタキシャル結
晶成長法は、ＭＢＥ法の代わりに原子層単位で成長を制
御できる方法、例えばＭＯＣＶＤ法等を用いても同様な
結果が得られる。アンドープＡｌＧａＡｓバリア層４の
厚さは２０nmとしたが、２〜５０nmの範囲で同様な結果
が得られた。このバリア層の材料も、ＡｌＧａＡｓに限
らず、キャリアが電子の場合はチャネル層３の材料やキ
ャップ層６の材料と比べてイオン化エネルギーの小さな
材料、正孔の場合はイオン化エネルギーとバンドギャッ
プとの和が大きな材料であれば良い。このバリアも単層
である必要はなく、不純物濃度が異なる複数層の構成
や、或いは酸化膜等のヘテロ接合を形成しない層であっ
ても同様な効果が見られる。また、ｎ−ＧａＡｓチャネ
ル層３のイオン化不純物濃度には特に制限はなく、アン
ドープ層でも良く、材料もＩｎＧａＡｓ、ＩｎＧａＡｓ
Ｓｂ等を用いても良い。また、濃度が均一である必要も
無く、基板側で濃度が低く、バリア層４側で濃度が高く
なるような場合、顕著な効果がある。アンドープＧａＡ
ｓ層２は単層である必要はなく、例えばＧａＡｓとＡｌ
ＧａＡｓとの超格子になっていても良い。またこのアン
ドープ層２やバリア層４の内の一部がイオン化不純物を
含む層であっても良い。ｎ−ＧａＡｓ層６は均一である
必要はなく、例えば表面付近になるにつれてＩｎ組成が
大きくなるような構造をとっても良い。このとき、オー
ミック電極をアロイング工程を省略して形成することが
できる。このようなアロイングを含まない工程では、電
流の流れが全てトンネリングを介するので、本発明の効
果は顕著である。また、本実施例ではキャリアとして電
子を用いたが、正孔の場合でも同様な結果が得られる。
この時、各半導体層でのイオン化不純物をｐ型にすれば
良い。 実施例３ 図１７に、本発明の実施例３の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ソース電極101及び
ドレイン電極102をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。さらに、ｎ−ＧａＡｓキャップ層６を40nm程
度ウエットエッチにより削り込んでおく。次に、ゲート
長０.１μｍ、ゲート幅２００μｍのゲート電極103を、
アンドープＡｌＧａＡｓ層１１上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。ゲートパ
ターンの形成にはＥＢ(電子線)描画法を用いる。ｎ−Ｇ
ａＡｓキャップ層６とｎ−ＩｎＧａＡｓ層５の除去は、
ＳｉＯ2100膜をマスクとして、ウエットエッチと選択性
ドライエッチにより行なう。このようにして、図１７に
示した構造のＦＥＴを実現した。本実施例による装置
は、ソース抵抗Ｒ：０.３Ω・ｍｍ、ドレイン電流2mA時
における相互コンダクタンスｇm：１９５ｍＳ／ｍｍ、
２GHzにおける雑音指数ＮＦ＝０.３２ｄＢ、１２ＧＨｚ
における雑音指数の最小値０.３８ｄＢと高性能を示し
た。本実施例では、ｎ−ＩｎＧａＡｓ層５のＩｎ組成が
一定であったが、Ｉｎ組成の異なる数〜数十ｎｍの薄い
ＩｎＧａＡｓ層が階段状に変化するような構造や、Ｉｎ
組成が連続的に変化し、そのＩｎ組成はバリア層４側で
高いような構造をとった場合、効果が顕著である。 実施例４ 図１８に、本発明の実施例４の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＧａＡｓ(厚さ:10nm,5×1018/cm3)層７を成長させ、
最後にｎ−ＧａＡｓキャップ層(Si濃度:3×1018/cm3,厚
さ:150nm)６を堆積させる。メサエッチにより素子間分
離を行なったあと、ソース電極101及びドレイン電極102
をリフトオフにより形成する。ソース・ドレイン電極材
料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素
雰囲気中で熱処理(４００℃，５分)を行なう。リフトオ
フのマスクは、通常のホトリソグラフィープロセスによ
り、ＳｉＯ2膜100に開口を形成したものを用いる。ま
た、ＳｉＯ2膜100の開口はウエットエッチによりサイド
エッチして、リフトオフしやすい形状にしておく。さら
に、ｎ−ＧａＡｓキャップ層６を40nm程度ウエットエッ
チにより削り込んでおく。次に、ゲート長０.１μｍ、
ゲート幅２００μｍのゲート電極103を、アンドープＡ
ｌＧａＡｓ層１１上に、リフトオフにより形成する。ゲ
ート電極材料にはＡｌを用いる。ゲートパターンの形成
にはＥＢ(電子線)描画法を用いる。ｎ−ＧａＡｓキャッ
プ層６とｎ−ＩｎＧａＡｓ層５の除去は、ＳｉＯ2100膜
をマスクとして、ウエットエッチと選択性ドライエッチ
により行なう。このようにして、図１８に示した構造の
ＦＥＴを実現した。本実施例による装置は、ソース抵抗
Ｒ：０.３２Ω・ｍｍ、ドレイン電流2mA時における相互
コンダクタンスｇm：１８３ｍＳ／ｍｍ、２GHzにおける
雑音指数ＮＦ＝０.３５ｄＢ、１２ＧＨｚにおける雑音
指数の最小値０.４０ｄＢと高性能を示した。本実施例
では、ｎ−ＧａＡｓ層６及び７のイオン化不純物濃度を
上記のようにしたが、組合せはこれに限らず、半導体層
７のイオン化不純物濃度が６よりも３割以上大きな場
合、同様な結果が得られた。また、層構造も２層のみで
なく、より多層構造でイオン化不純物濃度が階段状に変
化するか、連続的に変化し、ｕｎ−ＡｌＧａＡｓ層１２
側で濃度が高いような分布を持つとき、より顕著に効果
があらわれる。 実施例５ 図１９に、本発明の実施例５の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ20nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:10nm)１２、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ＳｉＯ2膜100を形成
し、ソース電極101及びドレイン電極102領域のための孔
あけを行なう。この領域のＳｉＯ２膜１００とキャップ
層６とをドライエッチングのより制御性良くｎ−ＩｎＧ
ａＡｓ層５の手前までエッチング除去する。さらにウエ
ットエッチングにより、ｎ−ＡｌＧａＡｓ層１１の途中
までエッチング除去する。このエッチングはドライエッ
チングで代用することもできる。次に、ＭＯＣＶＤ選択
成長により開口部のみｎ−ＧａＡｓ選択成長層３０を形
成する。次に、ソース電極101及びドレイン電極をリフ
トオフにより形成する。ソース・ドレイン電極材料には
ＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気
中で熱処理(４００℃，５分)を行なう。リフトオフのマ
スクは、通常のホトリソグラフィープロセスにより、Ｓ
ｉＯ2膜100に開口を形成したものを用いる。また、Ｓｉ
Ｏ2膜100の開口はウエットエッチによりサイドエッチし
て、リフトオフしやすい形状にしておく。さらに、ｎ−
ＧａＡｓキャップ層６を40nm程度ウエットエッチにより
削り込んでおく。次に、ゲート長０.１μｍ、ゲート幅
２００μｍのゲート電極103を、アンドープＡｌＧａＡ
ｓ層１１上に、リフトオフにより形成する。ゲート電極
材料にはＡｌを用いる。ゲートパターンの形成にはＥＢ
(電子線)描画法を用いる。ｎ−ＧａＡｓキャップ層６と
ｎ−ＩｎＧａＡｓ層５の除去は、ＳｉＯ2100膜をマスク
として、ウエットエッチと選択性ドライエッチにより行
なう。このようにして、図１９に示した構造のＦＥＴを
実現した。本実施例による装置は、ソース抵抗Ｒ：０.
２２Ω・ｍｍ、ドレイン電流2mA時における相互コンダク
タンスｇm：２０６ｍＳ／ｍｍ、２GHzにおける雑音指数
ＮＦ＝０.３０ｄＢ、１２ＧＨｚにおける雑音指数の最
小値０.３４ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。本実施例では、ゲート及
びソース、ドレイン領域が自己整合するようなプロセス
の一例を示したが、他のプロセスを利用しても良い。即
ち、耐熱性ゲート電極を先に形成し、この電極及び酸化
膜を利用して選択成長する方法、選択成長層を利用して
ゲート電極を形成するようなプロセスを適用しても良
い。また、ソース及びドレイン電極領域は連続成長し
て、ゲート下の領域のＡｌＧａＡｓ層などを選択成長し
ても良い。 実施例６ 図２０に、本発明の実施例６の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ/ア
ンドープＧａＡｓ超格子層(厚さ:3/50nm×5)８、アンド
ープＩｎＧａＡｓ(In組成:0.25,厚さ:8nm)チャネル層
９、アンドープＡｌＧａＡｓスペーサ層(Al組成:0.25,
厚さ:2nm)１０、ｎ−ＡｌＧａＡｓキャリア供給層(Al組
成:0.25,厚さ10nm,Si濃度:2.3×1018/cm3)１１、アンド
ープＡｌＧａＡｓ層(Al組成:0.25,厚さ:8nm)１２、ｎ−
ＧａＡｓ層(厚さ20nm,Si濃度:0.5×1018/cm3)１３、ｎ
−ＩｎＧａＡｓ(In組成:0.2,厚さ:10nm,3×1018/cm3)層
５を成長させ、最後にｎ−ＧａＡｓキャップ層(Si濃度:
3×1018/cm3,厚さ:150nm)６を堆積させる。メサエッチ
により素子間分離を行なったあと、ソース電極101及び
ドレイン電極102をリフトオフにより形成する。ソース
・ドレイン電極材料にはＡｕＧｅ／Ｍｏ／Ａｕを用い、
材料蒸着後に窒素雰囲気中で熱処理(４００℃，５分)を
行なう。リフトオフのマスクは、通常のホトリソグラフ
ィープロセスにより、ＳｉＯ2膜100に開口を形成したも
のを用いる。また、ＳｉＯ2膜100の開口はウエットエッ
チによりサイドエッチして、リフトオフしやすい形状に
しておく。さらに、ｎ−ＧａＡｓキャップ層６を40nm程
度ウエットエッチにより削り込んでおく。次に、ゲート
長０.１μｍ、ゲート幅２００μｍのゲート電極103を、
アンドープＡｌＧａＡｓ層１１上に、リフトオフにより
形成する。ゲート電極材料にはＡｌを用いる。ゲートパ
ターンの形成にはＥＢ(電子線)描画法を用いる。ｎ−Ｇ
ａＡｓキャップ層６とｎ−ＩｎＧａＡｓ層５及びｎ−Ｇ
ａＡｓ層１３の除去は、ＳｉＯ2100膜をマスクとして、
ウエットエッチと２回の選択性ドライエッチにより行な
う。このようにして、図２０に示した構造のＦＥＴを実
現した。本実施例による装置は、しきい電圧０.２Ｖの
エンハンスメント型ＦＥＴであり、ソース抵抗Ｒ：０.
３１Ω・ｍｍ、ドレイン電流2mA時における相互コンダク
タンスｇm：２２５ｍＳ／ｍｍ、２GHzにおける雑音指数
ＮＦ＝０.２８ｄＢ、１２ＧＨｚにおける雑音指数の最
小値０.３２ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。ｎ−ＧａＡｓ層１３は、
ゲート耐圧を悪化させない程度に3×1018/cm3程度以下
の高濃度にしてもよく、アンドープでも良い。また、厚
さはゲート脇のシート抵抗を悪化させない程度に薄い方
が好ましい。この厚さは、ＦＥＴのしきい電圧と大いに
関係し、しきい電圧が正の大きな値になるほど厚く、負
の大きな値になるほど薄くすると効果的である。また、
実施例５のような選択成長を用いたオーミックコンタク
トを併用しても良く、ｎ−ＩｎＧａＡｓ層５の濃度もよ
り高濃度でも良い。 実施例７ 図２１に、本発明の実施例７の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、アンドープＡｌＧａＡｓ層(A
l組成:0.25,厚さ:150nm)１４、ｎ−ＡｌＧａＡｓキャリ
ア供給層(Al組成:0.25,厚さ10nm,Si濃度:2.3×1018/c
m3)１５、アンドープＡｌＧａＡｓスペーサ層(Al組成:
0.25,厚さ:2nm)１６、アンドープＩｎＧａＡｓ(In組成:
0.25,厚さ:8nm)チャネル層９、アンドープＡｌＧａＡｓ
スペーサ層(Al組成:0.25,厚さ:2nm)１０、ｎ−ＡｌＧａ
Ａｓキャリア供給層(Al組成:0.25,厚さ10nm,Si濃度:2.3
×1018/cm3)１１、アンドープＡｌＧａＡｓ層(Al組成:
0.25,厚さ:8nm)１２、ｎ−ＩｎＧａＡｓ(In組成:0.2,厚
さ:10nm,3×1018/cm3)層５を成長させ、最後にｎ−Ｇａ
Ａｓキャップ層(Si濃度:3×1018/cm3,厚さ:60nm)６を堆
積させる。メサエッチにより素子間分離を行なったあ
と、ソース電極101及びドレイン電極102をリフトオフに
より形成する。ソース・ドレイン電極材料にはＡｕＧｅ
／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処
理(４００℃，５分)を行なう。リフトオフのマスクは、
通常のホトリソグラフィープロセスにより、ＳｉＯ2膜1
00に開口を形成したものを用いる。また、ＳｉＯ2膜100
の開口はウエットエッチによりサイドエッチして、リフ
トオフしやすい形状にしておく。さらに、ｎ−ＧａＡｓ
キャップ層６を40nm程度ウエットエッチにより削り込ん
でおく。次に、ゲート長０.５μｍ、ゲート幅１６ｍｍ
のゲート電極103を、アンドープＡｌＧａＡｓ層１１上
に、リフトオフにより形成する。ゲート電極材料にはＡ
ｌを用いる。ゲートパターンの形成にはＥＢ(電子線)描
画法を用いる。ｎ−ＧａＡｓキャップ層６とｎ−ＩｎＧ
ａＡｓ層５及びｎ−ＧａＡｓ層１３の除去は、ＳｉＯ21
00膜をマスクとして、ウエットエッチと２回の選択性ド
ライエッチにより行なう。このようにして、図２１に示
した構造のＦＥＴを実現した。本実施例による装置は、
ソース抵抗Ｒ：０.３１Ω・ｍｍ、１２ＧＨｚにおける１
ｄＢ利得圧縮時出力４０ｄＢｍ、電力付加効率３０％、
電力利得１０ｄＢと高性能を示した。本実施例では、ｎ
−ＩｎＧａＡｓ層５のＩｎ組成が一定であったが、Ｉｎ
組成の異なる数〜数十ｎｍの薄いＩｎＧａＡｓ層が階段
状に変化するような構造や、Ｉｎ組成が連続的に変化
し、そのＩｎ組成はバリア層４側で高いような構造をと
った場合、効果が顕著である。実施例５のような選択成
長を用いたオーミックコンタクトを併用しても良く、ｎ
−ＩｎＧａＡｓ層５の濃度もより高濃度でも良い。ま
た、本実施例３、４、５、６及び７における条件を以下
のようにしてもよい。製造工程におけるエピタキシャル
結晶成長法は、ＭＢＥ法のかわりに原子層単位で成長を
制御できる方法、例えばＭＯＣＶＤ法等を用いても同様
の結果が得られる。ゲート形成は、ＥＢ描画法に限ら
ず、光やエキシマ、Ｘ線等のリソグラフィーを用いても
良い。絶縁膜もＳｉＯ2に限らず、ＳｉＮやＰＳＧ等及
びそれらを併用しても良い。本実施例では、アンドープ
ＡｌＧａＡｓスペーサ層１０の厚さは２nmとしたが、１
〜４nmの範囲で良好な結果が得られた。また、ｎ−Ａｌ
ＧａＡｓキャリア供給層１１のイオン化不純物濃度は上
記に限らず、１〜１０×１０18/cm3の範囲であれば、良
好な結果が得られる。また、Ｓｉプレーナドープ層を用
いたり、均一ドープ層とプレーナドープ層の併用等によ
って特性を向上させることもできる。また、キャップ層
６は、ＧａＡｓに限らず、オーミック接触のとりやすい
物質、例えばＩｎＧａＡｓ等を用いてもよい。またゲー
ト直下のアンドープＡｌＧａＡｓ層１２は、耐圧を小さ
くしない程度に、１×1018/ｃｍ3以下のｎ−ＡｌＧａＡ
ｓを用いてもよい。ＡｌＧａＡｓ層１０,１１,１２のＡ
ｌ組成は0.25を用いたが、0.15から0.4程度の値を用い
ても同様な結果が得られる。またチャネル層４にＩｎ組
成0.25のＩｎＧａＡｓを用いたが、０.１から０.４程度
のＩｎ組成で、転位が入らない程度の厚さにしてもよ
く、材料もＩｎＧａＡｓに限らず、ＧａＡｓＳｂを用い
てもよい。またチャネル層／キャリア供給層構造も、Ｉ
ｎＧａＡｓ／ＡｌＧａＡｓに限らず、例えばＧａＡｓ／
ＡｌＧａＡｓ、ＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＡｓ
／(Ａｌ,Ｇａ)(Ｓｂ,Ａｓ)のような材料の組み合わせの
とき同様な結果が得られる。また、基板材料もＧａＡｓ
に限らず、ＩｎＰなどを用いてもよい。ＩｎＰ基板を用
いた場合は、上記のＡｌＧａＡｓ層の代わりにＩｎ組成
0.3〜0.6のＩｎＡｌＡｓを、ＧａＡｓ層の代わりにＩｎ
組成0.4〜0.7のＩｎＧａＡｓを用いると良好な結果が得
られる。ドーパントもＳｉに限らず、他の材料、例えば
ＳやＳｅ等を用いても良い。また、Ｎチャネル電界効果
トランジスタの例を示したが、Ｐチャネルでも良好な結
果が得られる。この場合、Ｎドープ層をＰドープ層にす
ることにより達成される。また、ＨＥＭＴについて述べ
たが、他のヘテロ接合素子、即ち逆ＨＥＭＴ，ドープチ
ャネル型ＦＥＴ等に適用しても良好な結果が得られるこ
とは云うまでもない。 実施例８ 図２２に、本発明の実施例８の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、高濃度ｎ−ＧａＡｓ(厚さ:50
0nm,Si濃度:5×1018/cm3)コレクタ層１７、低濃度ｎ−
ＧａＡｓ(厚さ:400nm,Si濃度:5×1016/cm3)１３、ｐ−
ＧａＡｓ(厚さ:100nm,Be濃度:2×1019/cm3)ベース層１
８、アンドープＧａＡｓスペーサ層(厚さ:3nm)１０、ｎ
−ＡｌＧａＡｓ層(Al組成:0.3,厚さ150nm,Si濃度:1×10
18/cm3)１１、ｎ−ＩｎＧａＡｓ(In組成:0.25,厚さ10n
m,Si濃度:3×1018/cm3)層５を成長させ、最後にｎ−Ｇ
ａＡｓ層(Si濃度:5×1018/cm3,厚さ:200nm)６を堆積さ
せる。メサエッチにより素子間分離を行なったあと、エ
ミッタ電極104及びコレクタ電極105をリフトオフにより
形成する。エミッタ・コレクタ電極材料にはＡｕＧｅ／
Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲気中で熱処理
(４００℃，５分)を行なう。リフトオフのマスクは、通
常のホトリソグラフィープロセスにより、ＳｉＯ2膜100
に開口を形成したものを用いる。また、ＳｉＯ2膜100の
開口はウエットエッチによりサイドエッチして、リフト
オフしやすい形状にしておく。さらに、コレクタ電極領
域は結晶の所望の部分を高濃度ｎ−ＧａＡｓ層１７の途
中までエッチング除去しておく。次にエミッタ電極の周
りにＳｉＯ2膜側壁を形成し、エミッタ電極とセルフア
ラインにベース電極領域のためのエッチングを施す。こ
の時、ｐ−ＧａＡｓベース層１８の手前まで除去する。
次に、真性ＨＢＴ領域とベース電極との間の耐圧確保の
ためのＳｉＯ2膜側壁を形成し、ＭＯＣＶＤ選択成長に
より、ｐ−ＧａＡｓ層３１を形成し、さらにこの選択成
長層の上部のうち一部にベース電極106をリフトオフ法
により形成した。電極材料はＡｕ／Ｍｏ／ＡｕＺｎ／Ｍ
ｏ／Ａｕである。このようにして、図２２のようなＨＢ
Ｔを作製した。 このＨＢＴは、エミッタ注入効率が高
く、ベース抵抗も従来の２／３に低減できた。 実施例９ 図２３に、本発明の実施例９の断面図を示す。まず半絶
縁性ＧａＡｓ基板１上に、ＭＢＥ法により、アンドープ
ＧａＡｓ(厚さ:200nm)２、高濃度ｎ−ＧａＡｓ(厚さ:50
0nm,Si濃度:5×1018/cm3)コレクタ層１７、低濃度ｎ−
ＧａＡｓ(厚さ:400nm,Si濃度:5×1016/cm3)１３、ｐ−
ＧａＡｓ(厚さ:100nm,Be濃度:2×1019/cm3)ベース層１
８、アンドープＧａＡｓスペーサ層(厚さ:3nm)１０、ｎ
−ＡｌＧａＡｓ層(Al組成:0.3,厚さ150nm,Si濃度:1×10
18/cm3)１１、アンドープＡｌＧａＡｓバリア層(Al組
成:0.45,厚さ:5nm)１９、アンドープＧａＡｓ量子井戸
層(厚さ:5nm)２０、アンドープＡｌＧａＡｓバリア層(A
l組成:0.45,厚さ:5nm)２１、ｎ−ＩｎＧａＡｓ(In組成:
0.25,厚さ10nm,Si濃度:3×1018/cm3)層５を成長させ、
最後にｎ−ＧａＡｓ層(Si濃度:5×1018/cm3,厚さ:200n
m)６を堆積させる。メサエッチにより素子間分離を行な
ったあと、エミッタ電極104及びコレクタ電極105をリフ
トオフにより形成する。エミッタ・コレクタ電極材料に
はＡｕＧｅ／Ｍｏ／Ａｕを用い、材料蒸着後に窒素雰囲
気中で熱処理(４００℃，５分)を行なう。リフトオフの
マスクは、通常のホトリソグラフィープロセスにより、
ＳｉＯ2膜100に開口を形成したものを用いる。また、Ｓ
ｉＯ2膜100の開口はウエットエッチによりサイドエッチ
して、リフトオフしやすい形状にしておく。さらに、コ
レクタ電極領域は結晶の所望の部分を高濃度ｎ−ＧａＡ
ｓ層１７の途中までエッチング除去しておく。次にエミ
ッタ電極の周りにＳｉＯ2膜側壁を形成し、エミッタ電
極とセルフアラインにベース電極領域のためのエッチン
グを施す。この時、ｐ−ＧａＡｓベース層１８の手前ま
で除去する。次に、真性ＲＨＥＴ領域とベース電極との
間の耐圧確保のためのＳｉＯ2膜側壁を形成し、ＭＯＣ
ＶＤ選択成長により、ｐ−ＧａＡｓ層３１を形成し、さ
らに該選択成長層の上部のうち一部にベース電極106を
リフトオフ法により形成した。電極材料はＡｕ／Ｍｏ／
ＡｕＺｎ／Ｍｏ／Ａｕである。このようにして、図２３
のようなＲＨＥＴを作製した。なお、実施例１,３,５,
６,７,８,９において、ｎ−ＩｎＧａＡｓ層５とｎ−Ｇ
ａＡｓ層６との間にＡｌＧａＡｓ層を挟んでもよい。こ
の時、ＡｌＧａＡｓ層の厚さが厚すぎると抵抗が増加す
る。厚さとして５ｎｍ以下の時、良好な結果が得られ
た。尚、実施例８及び９において、条件を以下の様にし
ても良い。ヘテロ接合の形成はＭＢＥを用いたが、原子
層単位で成長の制御の可能な装置、例えばＭＯＣＶＤや
ＭＯＭＢＥ等の装置を用いても良い。ドーパントとして
はＳｉとＢｅを用いたが、これに限らず、Ｓｅ，Ｓ，Ｃ
などを用いても良い。選択成長層１３としてＧａＡｓを
用いたが、より低抵抗なＧａＡｓＳｂやＩｎＧａＡｓな
どを用いても良く、選択成長層内でＩｎ乃至Ｓｂ組成や
不純物濃度が変化し、ベース層１８付近で正孔濃度が高
く、或いは正孔有効質量が小さくなるような分布を持つ
とき、より効果がある。また、ｎ−ＩｎＧａＡｓ層５の
濃度及び厚さもこの例に限らず、実施例１の様に変化さ
せても良く、濃度も実施例２のようにしても良い。さら
にｐ−ＧａＡｓベース層１８にかえてＡｌ組成比を層内
で変化させたＡｌＧａＡｓ層（Ａｌ組成０〜０.１で、
基板側で組成比が小さい）を、アンドープＧａＡｓ層１
０スペーサ層の代わりにＡｌ組成０.１のＡｌＧａＡｓ
を用いたとき、より高性能化ができた。これらの実施例
では、ＧａＡｓ／ＡｌＧａＡｓＨＢＴやＲＨＥＴの例を
示したが、材料はこれに限らず、ＩｎＧａＡｓ／ＧａＡ
ｓ／ＡｌＧａＡｓひずみ系、ＩｎＡｌＡｓ／ＩｎＧａＡ
ｓ系、ＩｎＰ／ＩｎＧａＰ系、Ｇｅ／ＳｉＧｅ系等の材
料を用いても、同様な結果が得られる。また、ｎ−ｐ−
ｎ型ＨＢＴとＲＨＥＴの例を示したが、ｐ−ｎ−ｐ型に
しても良い。この場合、最適なＳｉやＢｅの濃度やｎ型
層やｐ型層の厚さは異なるものの、ドーパントを変える
ことにより同様な結果が得られることは明らかである。 実施例１０ 図２４に本発明の実施例１０の低雑音増幅器の回路図を
示す。実施例３乃至６記載のＦＥＴから任意に選んだＦ
ＥＴを、マイクロストリップ線路２０９やコンデンサ２
１０を用いたマッチング回路と共に半導体基板上に形成
する。こうして得られた低雑音増幅器は、初段のＦＥＴ
２００のドレイン電圧及びドレイン電流が各々２.５Ｖ
及び６ｍＡ、次段のＦＥＴ２０１のドレイン電圧及びド
レイン電流が各々２.５Ｖ及び１０ｍＡという条件下
で、１２GHzにおいて最小雑音指数０.８２ｄＢ、利得２
０.３という良好な性能が得られた。尚、本実施例では
２段増幅器の例を示したが、１段増幅器でも良好な結果
が得られる。また、マッチング回路はマイクロストリッ
プラインとコンデンサにより構成したが、ストリップラ
インや逆マイクロストリップライン、スパイラルインダ
クタ等を用いても良好な結果が得られた。本実施例で
は、マッチング回路が能動素子と同一基板上にある、所
謂モノリシックＩＣの例を示したが、多少性能は落ちる
が製作の容易なハイブリッドＩＣ、即ちマッチング回路
が同一基板上にないものでも良好な結果が得られる。ま
た、周波数帯が１２ＧＨｚ帯の低雑音増幅器について記
載したが、マッチング回路の変更で他の周波数帯でも良
好な特性が得られた。また、動作電流や動作電圧もより
小さい用途、例えば自動車電話、携帯電話等の低消費電
力動作が必要なでも良好な特性が得られた。この場合、
従来素子を用いたときに実現できたのと同等な雑音特性
を得るために必要なセルサイズは、半分以下にできた。
これは、従来素子よりも本発明によって得られた素子の
性能が良いため、少ない素子数で回路を構成しても高性
能な増幅器が得られるからである。 実施例１１ 図２５に本発明の実施例１１のミキサの回路図を示す。
実施例３乃至６記載のＦＥＴから任意に選んだＦＥＴ
を、コンデンサ２１０やインダクタ２１１、抵抗２１２
を用いたマッチング回路と共に半導体基板上に形成す
る。こうして得られたミキサは、初段のＦＥＴ２００
(ミキサ部)のゲート幅６００μｍ、ドレイン電流が０.
５ｍＡ、次段のＦＥＴ２０１(ＩＦアンプ部)のドレイン
電流が３ｍＡという条件下で、１.５GHz、ローカルレベ
ル０.０ｄＢｍにおいて変換利得１７.５ｄＢという良好
な性能が得られた。尚、本実施例ではローカル駆動型ミ
キサの例を示したが、ダブルバランス型やシングルバラ
ンス型等の回路形式や、デュアルゲートＦＥＴを用いて
も、良好な結果が得られる。また、マッチング回路は集
中定数素子を用いたが、マイクロストリップライン等の
分布定数素子を用いても良好な結果が得られた。本実施
例では、マッチング回路が能動素子と同一基板上にあ
る、所謂モノリシックＩＣの例を示したが、多少性能は
落ちるが製作の容易なハイブリッドＩＣ、即ちマッチン
グ回路が同一基板上にないものでも良好な結果が得られ
る。また、周波数帯が１.５ＧＨｚ帯のミキサについて
記載したが、マッチング回路の変更で他の周波数帯でも
良好な特性が得られた。 実施例１２ 図２６に本発明の実施例１２として、試作した４Ｋゲー
トのゲートアレイの基本ゲートである３入力ＮＯＲ回路
図を示す。実施例３乃至６記載のＦＥＴから任意に選ん
だＦＥＴを半導体基板上に形成する。こうして得られた
ゲートアレイは、ゲート幅２０μｍ、ゲート長０.３μ
ｍ、しきい電圧０.２Ｖのエンハンスメント型ＦＥＴ２
１３、２１４、２１５としきい電圧−０.４Ｖのディプ
レッション型ＦＥＴ２１６を用いており、ゲートの基本
遅延時間30ｐｓ、標準負荷(ファンイン＝ファンアウト
＝３)、配線長１ｍｍの条件において遅延時間８２ｐｓ
であり、評価回路としての１６×１６ビット並列乗算器
における最長桁の乗算時間３.１ｎｓ、消費電力４.５Ｗ
という良好な性能が得られた。尚、本実施例では３入力
ＮＯＲ回路を基本ゲートとするＤＣＦＬ回路の例を示し
たが、ＳＣＦＬやコンプリメンタリといった他の回路方
式についても、良好な結果が得られた。また、実施例８
のようなＨＢＴを用いたＥＣＬやＤＣＴＬといった回路
方式の場合も、良好な結果が得られた。 実施例１３ 図２７に本発明の実施例１３のメモリセルの回路図を示
す。実施例３乃至６記載のＦＥＴから任意に選んだＦＥ
Ｔを半導体基板上に形成する。こうして得られたメモリ
は、フリップフロップ回路にゲート幅２０μｍ、ゲート
長０.３μｍ、しきい電圧０.２Ｖのエンハンスメント型
ＦＥＴ２１７〜２２２を用い、アクセストランジスタ２
２１、２２２のドレイン電流とドライバトランジスタ２
１７、２１８のドレイン電流比は２：１、ビット線プル
アップ負荷トランジスタ２２３、２２４のドレイン電流
とドライバトランジスタのドレイン電流比は２：１、セ
ル負荷トランジスタ２１９、２２０のドレイン電流とド
ライバトランジスタのドレイン電流比は１：１０という
条件で、４ＫＳＲＡＭを形成したとき、室温においてア
クセス時間０.３５ｎｓ、消費電力４.１Ｗという良好な
性能が得られた。尚、本実施例では６トランジスタによ
るフリップフロップ回路ＳＲＡＭの例を示したが、他の
回路方式やＤＲＡＭ等についても、良好な結果が得られ
た。また、実施例８のようなＨＢＴを用いたＩＩＬ、Ｅ
ＣＬといった回路形式のＲＡＭでも、良好な結果が得ら
れた。また、実施例１０〜１３では、低雑音増幅器、ミ
キサ、論理回路、メモリといった回路への応用例を示し
たが、応用もこれらに限らず、Ａ／Ｄ、Ｄ／Ａ変換器、
変復調、発振回路、マルチプレクサ、デマルチプレクサ
といった回路に実施例３〜８記載のＦＥＴやＨＢＴ等を
用いることによって良好な結果が得られることは明らか
である。
【発明の効果】本発明によれば、トンネリングを介する
抵抗の低減化が図れ、これをＦＥＴのソース領域やＨＢ
Ｔのエミッタ、ベース領域に利用することにより高性能
の素子が得られ、これを用いた低雑音増幅器、ミキサ、
論理回路、メモリ等は性能が向上する。
抵抗の低減化が図れ、これをＦＥＴのソース領域やＨＢ
Ｔのエミッタ、ベース領域に利用することにより高性能
の素子が得られ、これを用いた低雑音増幅器、ミキサ、
論理回路、メモリ等は性能が向上する。
【図１】本発明の原理を示すキャリア濃度分布図であ
る。
る。
【図２】従来のＦＥＴの断面図である。
【図３】本発明の原理を示すトンネリングの始状態分布
図である。
図である。
【図４】本発明の原理を示すイオン化不純物濃度分布図
である。
である。
【図５】本発明の原理を示すバンド図である。
【図６】本発明の実施例と従来例のバンド図である。
【図７】本発明の実施例と従来例の電子密度分布図であ
る。
る。
【図８】本発明の実施例のバンド図である。
【図９】本発明の実施例の電子密度分布図である。
【図１０】本発明の実施例の局所状態密度図である。
【図１１】本発明の実施例１の半導体装置の断面図であ
る。
る。
【図１２】本発明の実施例１の半導体装置の抵抗と開口
寸法の関係を示す図である。
寸法の関係を示す図である。
【図１３】本発明の実施例１の半導体装置のＣ−Ｖ測定
によるキャリア分布図である。
によるキャリア分布図である。
【図１４】本発明の実施例１の半導体装置のコンタクト
抵抗と半導体層５との関係を示す図である。
抵抗と半導体層５との関係を示す図である。
【図１５】本発明の実施例２の半導体装置の断面図であ
る。
る。
【図１６】本発明の実施例２の半導体装置のポーラロン
測定によるキャリア分布図である。
測定によるキャリア分布図である。
【図１７】本発明の実施例３のＦＥＴの断面図である。
【図１８】本発明の実施例４のＦＥＴの断面図である。
【図１９】本発明の実施例５のＦＥＴの断面図である。
【図２０】本発明の実施例６のＦＥＴの断面図である。
【図２１】本発明の実施例７のハイパワーＦＥＴの断面
図である。
図である。
【図２２】本発明の実施例８のＨＢＴの断面図である。
【図２３】本発明の実施例９のＲＨＥＴの断面図であ
る。
る。
【図２４】本発明の実施例１０の低雑音増幅器の回路図
である。
である。
【図２５】本発明の実施例１１のミキサの回路図であ
る。
る。
【図２６】本発明の実施例１２のゲートアレイの基本ゲ
ートである３入力ＮＯＲ回路図である。
ートである３入力ＮＯＲ回路図である。
【図２７】本発明の実施例１３のＳＲＡＭの基本メモリ
セル回路図である。
セル回路図である。
１…半絶縁性ＧａＡｓ基板、２…アンドープＧａＡｓバ
ッファ層、３…ｎ−ＧａＡｓチャネル層、４…アンドー
プＡｌＧａＡｓバリア層、５…ｎ−ＩｎＧａＡｓコンタ
クト抵抗低減層、６…ｎ−ＧａＡｓキャップ層、７…ｎ
−ＧａＡｓ高濃度ドープ層、８…ｕｎ−ＧａＡｓ／ｕｎ
−ＡｌＧａＡｓキャリア供給層、９…ｕｎ−ＩｎＧａＡ
ｓチャネル層、１０…ｕｎ−ＡｌＧａＡｓスペーサ層、
１１…ｎ−ＡｌＧａＡｓキャリア供給層、１２…ｕｎ−
ＡｌＧａＡｓ層、１３…低濃度ｎ−ＧａＡｓ層、１４…
ｕｎ−ＡｌＧａＡｓ層、１５…ｎ−ＡｌＧａＡｓキャリ
ア供給層、１６…ｕｎ−ＡｌＧａＡｓスペーサ層、１７
…高濃度ｎ−ＧａＡｓ層、１８…ｐ−ＧａＡｓベース
層、１９…アンドープＡｌＧａＡｓバリア層、２０…ア
ンドープＧａＡｓ量子井戸層、２１…アンドープＡｌＧ
ａＡｓバリア層、２２…半絶縁性ＩｎＰ基板、２３…ア
ンドープＩｎＡｌＡｓバッファ層、２４…アンドープＩ
ｎＧａＡｓチャネル層、２５…アンドープＩｎＡｌＡｓ
スペーサ層、２６…ｎ−ＩｎＡｌＡｓキャリア供給層、
２７…アンドープＩｎＡｌＡｓバリア層、２８…ｎ−Ｉ
ｎＡｌＡｓ抵抗低減層、２９…ｎ−ＩｎＧａＡｓキャッ
プ層、３０…ｎ−ＧａＡｓ高濃度選択成長層、３１…ｐ
−ＧａＡｓ高濃度選択成長層、１００…ＳｉＯ2膜、１
０１…ソース（カソード）電極、１０２…ドレイン（ア
ノード）電極、１０３…ゲート電極、１０４…エミッタ
電極、１０５…コレクタ電極、１０６…ベース電極、２
００…初段のＦＥＴ、２０１…次段のＦＥＴ、２０２…
入力端子、２０３…出力端子、２０４…初段のＦＥＴの
ゲート電圧端子、２０５…次段のＦＥＴのゲート電圧端
子、２０６…初段のＦＥＴのドレイン電圧端子、２０７
…次段のＦＥＴのドレイン電圧端子、２０８…アース、
２０９…マイクロストリップ線路、２１０…コンデン
サ、２１１…インダクタ、２１２…抵抗、２１３…ロー
カル信号入力端子、２１４…エンハンスメント型ＦＥＴ
１、２１５…エンハンスメント型ＦＥＴ２、２１６…エ
ンハンスメント型ＦＥＴ３、２１７…ディプレッション
型ＦＥＴ、２１８…電源端子、２１９…入力１端子、２
２０…入力２端子、２２１…入力３端子、２２２…ドラ
イバＦＥＴ１、２２３…ドライバＦＥＴ１、２２４…セ
ル負荷ＦＥＴ１、２２５…セル負荷ＦＥＴ２、２２６…
アクセスＦＥＴ１、２２７…アクセスＦＥＴ２、２２８
…ビット線プルアップＦＥＴ１、２２９…ビット線プル
アップＦＥＴ２、２３０…参照電位端子、２３１…ワー
ド線、２３２…ビット線、２０１…ＩｎＧａＡｓ層のみ
の局所状態密度、２０２…バリア層から３Ｌ／２までの
局所状態密度、２０３…バリア層から２Ｌまでの局所状
態密度、２０４…バリア層から４Ｌまでの局所状態密
度、２０５…バリア層から無限遠までの局所状態密度。
ッファ層、３…ｎ−ＧａＡｓチャネル層、４…アンドー
プＡｌＧａＡｓバリア層、５…ｎ−ＩｎＧａＡｓコンタ
クト抵抗低減層、６…ｎ−ＧａＡｓキャップ層、７…ｎ
−ＧａＡｓ高濃度ドープ層、８…ｕｎ−ＧａＡｓ／ｕｎ
−ＡｌＧａＡｓキャリア供給層、９…ｕｎ−ＩｎＧａＡ
ｓチャネル層、１０…ｕｎ−ＡｌＧａＡｓスペーサ層、
１１…ｎ−ＡｌＧａＡｓキャリア供給層、１２…ｕｎ−
ＡｌＧａＡｓ層、１３…低濃度ｎ−ＧａＡｓ層、１４…
ｕｎ−ＡｌＧａＡｓ層、１５…ｎ−ＡｌＧａＡｓキャリ
ア供給層、１６…ｕｎ−ＡｌＧａＡｓスペーサ層、１７
…高濃度ｎ−ＧａＡｓ層、１８…ｐ−ＧａＡｓベース
層、１９…アンドープＡｌＧａＡｓバリア層、２０…ア
ンドープＧａＡｓ量子井戸層、２１…アンドープＡｌＧ
ａＡｓバリア層、２２…半絶縁性ＩｎＰ基板、２３…ア
ンドープＩｎＡｌＡｓバッファ層、２４…アンドープＩ
ｎＧａＡｓチャネル層、２５…アンドープＩｎＡｌＡｓ
スペーサ層、２６…ｎ−ＩｎＡｌＡｓキャリア供給層、
２７…アンドープＩｎＡｌＡｓバリア層、２８…ｎ−Ｉ
ｎＡｌＡｓ抵抗低減層、２９…ｎ−ＩｎＧａＡｓキャッ
プ層、３０…ｎ−ＧａＡｓ高濃度選択成長層、３１…ｐ
−ＧａＡｓ高濃度選択成長層、１００…ＳｉＯ2膜、１
０１…ソース（カソード）電極、１０２…ドレイン（ア
ノード）電極、１０３…ゲート電極、１０４…エミッタ
電極、１０５…コレクタ電極、１０６…ベース電極、２
００…初段のＦＥＴ、２０１…次段のＦＥＴ、２０２…
入力端子、２０３…出力端子、２０４…初段のＦＥＴの
ゲート電圧端子、２０５…次段のＦＥＴのゲート電圧端
子、２０６…初段のＦＥＴのドレイン電圧端子、２０７
…次段のＦＥＴのドレイン電圧端子、２０８…アース、
２０９…マイクロストリップ線路、２１０…コンデン
サ、２１１…インダクタ、２１２…抵抗、２１３…ロー
カル信号入力端子、２１４…エンハンスメント型ＦＥＴ
１、２１５…エンハンスメント型ＦＥＴ２、２１６…エ
ンハンスメント型ＦＥＴ３、２１７…ディプレッション
型ＦＥＴ、２１８…電源端子、２１９…入力１端子、２
２０…入力２端子、２２１…入力３端子、２２２…ドラ
イバＦＥＴ１、２２３…ドライバＦＥＴ１、２２４…セ
ル負荷ＦＥＴ１、２２５…セル負荷ＦＥＴ２、２２６…
アクセスＦＥＴ１、２２７…アクセスＦＥＴ２、２２８
…ビット線プルアップＦＥＴ１、２２９…ビット線プル
アップＦＥＴ２、２３０…参照電位端子、２３１…ワー
ド線、２３２…ビット線、２０１…ＩｎＧａＡｓ層のみ
の局所状態密度、２０２…バリア層から３Ｌ／２までの
局所状態密度、２０３…バリア層から２Ｌまでの局所状
態密度、２０４…バリア層から４Ｌまでの局所状態密
度、２０５…バリア層から無限遠までの局所状態密度。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/68 7377−4Ｍ 21/331 29/73 (72)発明者 中島 秋重 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 森 光廣 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山根 正雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (31)
- 【請求項１】第１の半導体層と第２の半導体層の間に第
３の半導体層が介在した構造体を有し、上記第１の半導
体層と上記第２の半導体層の間を流れるキャリアのみる
ポテンシャルは、上記第１の半導体層および上記第２の
半導体層に比べて上記第３の半導体層の方が大きく、上
記第１の半導体層と上記第２の半導体層の間のキャリア
のトンネリングを伴う半導体装置において、上記第１の
半導体層および上記第２の半導体層の少なくとも一方の
厚さ方向のキャリア密度分布は、上記第３の半導体層近
傍で大きく、それから減少する領域を有することを特徴
とする半導体装置。 - 【請求項２】上記キャリア密度分布は連続的に変化して
いる請求項１記載の半導体装置。 - 【請求項３】上記キャリア密度分布を有する半導体層中
のイオン化不純物濃度は、上記第３の半導体層近傍で大
きく、それから減少する領域を有する請求項１記載の半
導体装置。 - 【請求項４】上記イオン化不純物濃度は連続的に変化し
ている請求項３記載の半導体装置。 - 【請求項５】上記キャリアは電子であり、上記キャリア
密度分布を有する半導体層はイオン化エネルギーの異な
る２つの層の積層体であり、イオン化エネルギーの大き
い方の層が上記第３の半導体層側に配されている請求項
１記載の半導体装置。 - 【請求項６】上記キャリアは正孔であり、上記キャリア
密度分布を有する半導体層はイオン化エネルギーとバン
ドギャップとの和の異なる２つの層の積層体であり、イ
オン化エネルギーとバンドギャップとの和の小さい方の
層が上記第３の半導体層側に配されている請求項１記載
の半導体装置。 - 【請求項７】第１の半導体層と第２の半導体層の間に第
３の半導体層が介在した構造体を有し、上記第１の半導
体層と上記第２の半導体層の間を流れるキャリアのみる
ポテンシャルは、上記第１の半導体層および上記第２の
半導体層に比べて上記第３の半導体層の方が大きく、上
記第１の半導体層と上記第２の半導体層の間のキャリア
のトンネリングを伴う半導体装置において、上記第１の
半導体層および上記第２の半導体層の少なくとも一方の
厚さ方向のキャリアの有効質量分布は、上記第３の半導
体層側近傍で小さく、それから増加する領域を有するこ
とを特徴とする半導体装置。 - 【請求項８】上記キャリアの有効質量分布密度分布は連
続的に変化している請求項７記載の半導体装置。 - 【請求項９】上記有効質量分布を有する半導体層は有効
質量の異なる２つの層の積層体であり、有効質量の小さ
い方の層が上記第３の半導体層側に配されている請求項
７記載の半導体装置。 - 【請求項１０】上記キャリア密度分布または有効質量分
布を有する半導体層の上記第３の半導体層近傍と上記第
３の半導体層との構成材料の組合せは、ＧａＡｓとＡｌ
ＧａＡｓ、ＩｎＧａＡｓとＡｌＧａＡｓ、ＩｎＧａＡｓ
とＩｎＡｌＡｓ、ＩｎＧａＡｓＳｂとＡｌＧａＡｓＳ
ｂ、ＩｎＰ／ＩｎＧａＰ、およびＧｅ／ＳｉＧｅからな
る群に中から選ばれた１種である請求項１乃至９のいず
れか一項に記載の半導体装置。 - 【請求項１１】上記キャリア密度分布または有効質量分
布を有する半導体層の上記第３の半導体層近傍の材料が
ＩｎＧａＡｓであり、上記キャリア密度分布または有効
質量分布を有する半導体層は上記ＩｎＧａＡｓの層に接
して形成されたＡｌＧａＡｓ層を有している請求項１０
記載の半導体装置。 - 【請求項１２】上記ＡｌＧａＡｓ層の厚さは５ｎｍ以下
である請求項１１記載の半導体装置。 - 【請求項１３】上記キャリア密度分布を有する半導体層
はＩｎＧａＡｓ、ＩｎＧａＡｓＳｂ、ＧａＡｓＳｂ、Ｉ
ｎＧａＰ、ＳｉＧｅからなる群から選ばれた１種で構成
された同一の構成元素からなる２つの層の積層体であ
り、上記第３の半導体層側に配された層の方がＩｎ、Ｓ
ｂ、或いはＧｅの組成が大きい請求項５又は６記載の半
導体装置。 - 【請求項１４】上記第３の半導体層側に配された層の厚
さおよび上記Ｉｎ、Ｓｂ、Ｇｅ組成は結晶に転位が入ら
ないように制御されている請求項１３記載の半導体装
置。 - 【請求項１５】上記第３の半導体層近傍は上記第３の半
導体層から２０ｎｍ以下の厚さであり、上記領域は上記
第３の半導体層から４０ｎｍ以下の厚さである請求項１
乃至１４のいずれか一項に記載の半導体装置。 - 【請求項１６】上記第１の半導体層と第２の半導体層の
間に第３の半導体層が介在した構造体はヘテロ接合バイ
ポーラトランジスタのエミッタ電極領域を構成している
請求項１乃至１５のいずれか一項に記載の半導体装置。 - 【請求項１７】上記第１の半導体層と第２の半導体層の
間に第３の半導体層が介在した構造体は電界効果トラン
ジスタのソース，ドレイン電極とチャネルとの接触部分
を構成している請求項１乃至１５のいずれか一項に記載
の半導体装置。 - 【請求項１８】上記電界効果トランジスタはチャネルが
意識的には不純物を含まず、バリア層中のイオン化不純
物から供給されるキャリアによりチャネルが形成される
構造を持つ請求項１７記載の半導体装置。 - 【請求項１９】上記電界効果トランジスタはチャネルに
イオン化不純物を含み、ゲートの耐圧を確保するために
バリア層を設けた構造を持つ請求項１７記載の半導体装
置。 - 【請求項２０】第４の半導体層と第２の半導体層の間に
第３の半導体層が介在した構造体を有し、上記第４の半
導体層と上記第２の半導体層の間を流れるキャリアのみ
るポテンシャルは、上記第４の半導体層および上記第２
の半導体層に比べて上記第３の半導体層の方が大きく、
上記第４の半導体層と上記第２の半導体層の間のキャリ
アのトンネリングを伴う半導体装置において、上記第３
の半導体層の厚さは上記第４の半導体層と接している領
域の厚さの方がその他の領域の厚さより薄いことを特徴
とする半導体装置。 - 【請求項２１】上記第４の半導体層と第２の半導体層の
間に第３の半導体層が介在した構造体は電界効果トラン
ジスタのソース，ドレイン電極とチャネルとの接触部分
を構成している請求項２０記載の半導体装置。 - 【請求項２２】上記第４の半導体層と第２の半導体層の
間に第３の半導体層が介在した構造体はヘテロ接合バイ
ポーラトランジスタのベース電極引出部分を構成してい
る請求項２０記載の半導体装置。 - 【請求項２３】上記第３の半導体層のその他の領域は、
請求項１４記載の構造体のごとく上記第１の半導体層と
上記第２の半導体層で挾まれた構造体からなり、ヘテロ
接合バイポーラトランジスタのエミッタ電極領域を構成
している請求項２２記載の半導体装置。 - 【請求項２４】第１の半導体層と第２の半導体層の間に
上記第１の半導体層側から第３の半導体層と第５の半導
体層が介在した構造体を有し、上記第１の半導体層と上
記第２の半導体層の間を流れるキャリアのみるポテンシ
ャルは、上記第１の半導体層、上記第２の半導体層およ
び上記第５の半導体層に比べて上記第３の半導体層の方
が大きく、上記第１の半導体層と上記第２の半導体層の
間を流れるキャリアのみる抵抗は、上記第１の半導体層
および上記第２の半導体層に比べて上記第５の半導体層
の方が大きく、上記第１の半導体層と上記第２の半導体
層の間のキャリアのトンネリングを伴う半導体装置にお
いて、上記第１の半導体層および上記第２の半導体層の
少なくとも一方の厚さ方向のキャリア密度分布は、上記
第３の半導体層近傍で大きく、それから減少する領域を
有することを特徴とする半導体装置。 - 【請求項２５】上記第１の半導体層と第２の半導体層の
間に第３の半導体層および第５の半導体層が介在した構
造体は電界効果トランジスタのソース，ドレイン電極と
チャネルとの接触部分を構成している請求項２４記載の
半導体装置。 - 【請求項２６】第１の半導体層と第２の半導体層の間に
上記第１の半導体層側から第３の半導体層と第５の半導
体層が介在した構造体を有し、上記第１の半導体層と上
記第２の半導体層の間を流れるキャリアのみるポテンシ
ャルは、上記第１の半導体層、上記第２の半導体層およ
び上記第５の半導体層に比べて上記第３の半導体層の方
が大きく、上記第１の半導体層と上記第２の半導体層の
間を流れるキャリアのみる抵抗は、上記第１の半導体層
および上記第２の半導体層に比べて上記第５の半導体層
の方が大きく、上記第１の半導体層と上記第２の半導体
層の間のキャリアのトンネリングを伴う半導体装置にお
いて、上記第１の半導体層および上記第２の半導体層の
少なくとも一方の厚さ方向のキャリアの有効質量分布
は、上記第３の半導体層側近傍で小さく、それから増加
する領域を有することを特徴とする半導体装置。 - 【請求項２７】上記第１の半導体層と第２の半導体層の
間に第３の半導体層および第５の半導体層が介在した構
造体は電界効果トランジスタのソース，ドレイン電極と
チャネルとの接触部分を構成している請求項２６記載の
半導体装置。 - 【請求項２８】請求項１７乃至１９，２１，２５および
２７のいずれか一項に記載の電界効果トランジスタを能
動素子として用いることを特徴とする低雑音増幅器。 - 【請求項２９】請求項１７乃至１９，２１，２５および
２７のいずれか一項に記載の電界効果トランジスタを能
動素子として用いることを特徴とするミキサ。 - 【請求項３０】請求項１７乃至１９，２１，２５および
２７のいずれか一項に記載の電界効果トランジスタを能
動素子として用いることを特徴とする論理回路。 - 【請求項３１】請求項１７乃至１９，２１，２５および
２７のいずれか一項に記載の電界効果トランジスタを能
動素子として用いることを特徴とするメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249185A JPH06104289A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびそれを用いた増幅回路 |
| KR1019930018405A KR940008140A (ko) | 1992-09-18 | 1993-09-14 | 터널 저항을 저감한 반도체 장치 및 그것을 사용한 회로 |
| US08/120,818 US5548138A (en) | 1992-09-18 | 1993-09-15 | Semiconductor device with reduced tunnel resistance and circuitry using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249185A JPH06104289A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびそれを用いた増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104289A true JPH06104289A (ja) | 1994-04-15 |
Family
ID=17189170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249185A Pending JPH06104289A (ja) | 1992-09-18 | 1992-09-18 | 半導体装置およびそれを用いた増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5548138A (ja) |
| JP (1) | JPH06104289A (ja) |
| KR (1) | KR940008140A (ja) |
Cited By (3)
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