JP3087370B2 - 高速論理回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【０００１】
【産業上の利用分野】本発明は論理回路に係わり、特に
ヘテロ接合バイポーラトランジスタの特徴を生かしたデ
バイス構造の半導体装置を用いた高速論理回路に関す
る。
ヘテロ接合バイポーラトランジスタの特徴を生かしたデ
バイス構造の半導体装置を用いた高速論理回路に関す
る。
【０００２】
【従来の技術】最近のＭＢＥ（分子線エピタキシ）およ
びＭＯＣＶＤ（有機金属熱分解法）技術の進歩により、
原子レベルでの制御性をもって結晶成長が可能になって
いる。上記技術により形成される半導体のヘテロ接合界
面の２次元状担体を利用した新構造のヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）が特開昭62−199079号に開
示されている。そこには、半導体のヘテロ接合界面に形
成される２次元状担体（または反転層、蓄積層）をベー
ス層として用いるバイポーラトランジスタ(ＢＪＴ)と能
動層として用いる電界効果トランジスタ（ＦＥＴ）を同
一基板内に形成できることが示されており、ＢＪＴとＦ
ＥＴを同時に使用した回路の実現を可能としている。
びＭＯＣＶＤ（有機金属熱分解法）技術の進歩により、
原子レベルでの制御性をもって結晶成長が可能になって
いる。上記技術により形成される半導体のヘテロ接合界
面の２次元状担体を利用した新構造のヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）が特開昭62−199079号に開
示されている。そこには、半導体のヘテロ接合界面に形
成される２次元状担体（または反転層、蓄積層）をベー
ス層として用いるバイポーラトランジスタ(ＢＪＴ)と能
動層として用いる電界効果トランジスタ（ＦＥＴ）を同
一基板内に形成できることが示されており、ＢＪＴとＦ
ＥＴを同時に使用した回路の実現を可能としている。
【０００３】ＢＪＴとＦＥＴを混在して使う技術として
は、例えばＳｉのＢＪＴとＣＭＯＳ（相補型金属酸化物
半導体）のＦＥＴを同時に作製するＢｉＣＭＯＳ技術が
よく知られている。従って、ヘテロ接合を利用するＢＪ
ＴとＦＥＴでも、ＢｉＣＭＯＳと同様の回路を実現する
ことは回路的には比較的容易である。しかしながら、上
記の原子レベルでの制御性をもった結晶成長技術とそれ
によるデバイス構造を最大限に生かしているとは言い難
く、ほとんど従来の基本回路の流用にとどまっている。
は、例えばＳｉのＢＪＴとＣＭＯＳ（相補型金属酸化物
半導体）のＦＥＴを同時に作製するＢｉＣＭＯＳ技術が
よく知られている。従って、ヘテロ接合を利用するＢＪ
ＴとＦＥＴでも、ＢｉＣＭＯＳと同様の回路を実現する
ことは回路的には比較的容易である。しかしながら、上
記の原子レベルでの制御性をもった結晶成長技術とそれ
によるデバイス構造を最大限に生かしているとは言い難
く、ほとんど従来の基本回路の流用にとどまっている。
【０００４】一方、ＳｉＢＪＴの回路として、高集積化
が可能で、製造プロセスの簡単なものとしてＩＩＬ（In
tegrated Injection Logic）回路がある。ＩＩＬ回路は
逆方向動作のｎｐｎトランジスタと横型ｐｎｐトランジ
スタを複合した構造により回路面積を小さくし、１ゲー
ト回路をほとんど１個のトランジスタで実現している。
図１０（ａ）に従来のＩＩＬ回路の基本的な断面構造
図、（ｂ）にその等価回路を示す。
が可能で、製造プロセスの簡単なものとしてＩＩＬ（In
tegrated Injection Logic）回路がある。ＩＩＬ回路は
逆方向動作のｎｐｎトランジスタと横型ｐｎｐトランジ
スタを複合した構造により回路面積を小さくし、１ゲー
ト回路をほとんど１個のトランジスタで実現している。
図１０（ａ）に従来のＩＩＬ回路の基本的な断面構造
図、（ｂ）にその等価回路を示す。
【０００５】ＩＩＬ回路は図１４（ａ）に示すように、
拡散あるいはイオン打ち込み技術を用いて、ｎ型基板１
０１にｐ型領域１０２、１０３を形成し、さらにｎ型領
域１０４を形成して構成され、図１４（ｂ）のような等
価回路で表現することができる。論理動作をするｎｐｎ
型トランジスタ１０６は、ｎ型領域１０１、ｐ型領域１
０２、ｎ型領域１０４を、それぞれエミッタ、ベース、
コレクタとする逆方向動作の縦型トランジスタで実現さ
れている。縦型トランジスタのエミッタ、すなわち基板
は接地されている。また、インジェクタとして動作する
ｐｎｐ型トランジスタ１０７は、コレクタをトランジス
タ１０６のベース領域と同じｐ型領域１０２で共有し、
さらにベースをトランジスタ１０６のエミッタと同じｎ
型基板１０１で共有している。エミッタはｐ型領域１０
３である。
拡散あるいはイオン打ち込み技術を用いて、ｎ型基板１
０１にｐ型領域１０２、１０３を形成し、さらにｎ型領
域１０４を形成して構成され、図１４（ｂ）のような等
価回路で表現することができる。論理動作をするｎｐｎ
型トランジスタ１０６は、ｎ型領域１０１、ｐ型領域１
０２、ｎ型領域１０４を、それぞれエミッタ、ベース、
コレクタとする逆方向動作の縦型トランジスタで実現さ
れている。縦型トランジスタのエミッタ、すなわち基板
は接地されている。また、インジェクタとして動作する
ｐｎｐ型トランジスタ１０７は、コレクタをトランジス
タ１０６のベース領域と同じｐ型領域１０２で共有し、
さらにベースをトランジスタ１０６のエミッタと同じｎ
型基板１０１で共有している。エミッタはｐ型領域１０
３である。
【０００６】この回路の動作は、ｐｎｐ型トランジスタ
１０７が、インジェクタ電流をトランジスタ１０６のベ
ースへ供給するか、または前段のゲート回路へ供給する
かの２つの状態により実現される。つまり、前段のゲー
ト回路が電流を流さない状態（以下ＯＦＦ状態という）
のとき、インジェクタ電流はトランジスタ１０６のベー
スに流れるため、トランジスタ１０６は電流が流れる状
態（以下ＯＮ状態という）になる。従って、出力端子Ｖ
ｏｕｔ１、Ｖｏｕｔ２は、次段のゲート回路から電流を
引き込み、電位的には接地電位に近いものになる。一
方、前段のゲート回路のトランジスタがＯＮ状態のと
き、インジェクタ電流は前段のコレクタに引き抜かれる
ため、トランジスタ１０６はＯＦＦ状態になり、出力端
子Ｖｏｕｔ１、Ｖｏｕｔ２は電位的には論理Ｈｉｇｈレ
ベル、つまり次段のトランジスタのベース−エミッタ電
圧だけ接地電位より高くなる。
１０７が、インジェクタ電流をトランジスタ１０６のベ
ースへ供給するか、または前段のゲート回路へ供給する
かの２つの状態により実現される。つまり、前段のゲー
ト回路が電流を流さない状態（以下ＯＦＦ状態という）
のとき、インジェクタ電流はトランジスタ１０６のベー
スに流れるため、トランジスタ１０６は電流が流れる状
態（以下ＯＮ状態という）になる。従って、出力端子Ｖ
ｏｕｔ１、Ｖｏｕｔ２は、次段のゲート回路から電流を
引き込み、電位的には接地電位に近いものになる。一
方、前段のゲート回路のトランジスタがＯＮ状態のと
き、インジェクタ電流は前段のコレクタに引き抜かれる
ため、トランジスタ１０６はＯＦＦ状態になり、出力端
子Ｖｏｕｔ１、Ｖｏｕｔ２は電位的には論理Ｈｉｇｈレ
ベル、つまり次段のトランジスタのベース−エミッタ電
圧だけ接地電位より高くなる。
【０００７】ＩＩＬ回路は、拡散あるいはイオン打ち込
み技術を用いて作製されるが、拡散あるいはイオン打ち
込み技術では、上の層に行くほど、つまり工程で言えば
後になるほど、濃い濃度で不純物を入れて不純物補償を
行いながらｎまたはｐ型の層を形成している。この結
果、最上層のエミッタ（ｎ型とする）とその下のベース
（ｐ型とする）で形成するｐｎ接合では、エミッタから
ベースへ注入される電子の方が、ベースからエミッタへ
注入される正孔よりもはるかに多くなる。このため、ベ
ース電流が少なく電流増幅率が大きくなる。同様に、ベ
ース・コレクタ接合では、ベースからコレクタへ注入さ
れる正孔の方が、コレクタからベースへ注入される電子
よりも多くなる。これは、コレクタをエミッタとして使
う逆方向動作では、電流増幅率が小さくなってしまうこ
とを意味する。また、通常の順方向動作では、飽和領
域、すなわちベース・コレクタ接合が順バイアスされる
動作領域ではコレクタに蓄積される正孔の量が多くなる
ことを意味する。
み技術を用いて作製されるが、拡散あるいはイオン打ち
込み技術では、上の層に行くほど、つまり工程で言えば
後になるほど、濃い濃度で不純物を入れて不純物補償を
行いながらｎまたはｐ型の層を形成している。この結
果、最上層のエミッタ（ｎ型とする）とその下のベース
（ｐ型とする）で形成するｐｎ接合では、エミッタから
ベースへ注入される電子の方が、ベースからエミッタへ
注入される正孔よりもはるかに多くなる。このため、ベ
ース電流が少なく電流増幅率が大きくなる。同様に、ベ
ース・コレクタ接合では、ベースからコレクタへ注入さ
れる正孔の方が、コレクタからベースへ注入される電子
よりも多くなる。これは、コレクタをエミッタとして使
う逆方向動作では、電流増幅率が小さくなってしまうこ
とを意味する。また、通常の順方向動作では、飽和領
域、すなわちベース・コレクタ接合が順バイアスされる
動作領域ではコレクタに蓄積される正孔の量が多くなる
ことを意味する。
【０００８】従って、コレクタを上にした逆方向動作の
トランジスタを用いるＩＩＬ回路は、遮断周波数が上が
らず、また電流増幅率も低いためエミッタとなる基板に
多量の少数キャリヤ（正孔）が蓄積し、動作速度が遅く
なるという欠点を有する。
トランジスタを用いるＩＩＬ回路は、遮断周波数が上が
らず、また電流増幅率も低いためエミッタとなる基板に
多量の少数キャリヤ（正孔）が蓄積し、動作速度が遅く
なるという欠点を有する。
【０００９】そこで、この点を改良した種々のＩＩＬ系
の回路が提案されている。図１５にその代表例としてＩ
ＳＬ(Integrated Schottky Logic）と呼ばれる回路を示
す。これは例えば、アイ・イー・イー・イー・ジャーナ
ル・オブ・ソリッド・ステート・サーキット、１９７９
年６月号、５８５ページに記載されている。論理動作を
するｎｐｎ型トランジスタ１１７は、エミッタ、ベー
ス、コレクタを、それぞれｎ型領域１１１、ｐ型領域１
１２、ｎ型領域１１３で実現した縦型構造である。出力
端子Ｖｏｕｔ１、Ｖｏｕｔ２には、ｎ型領域１１３ａ上
にショットキー電極１１６を形成することでショットキ
ーダイオード１１９を実現している。pnp型トランジス
タ１１８は、トランジスタ１１７と複合した構造になっ
ていて、エミッタ、ベース、コレクタは、それぞれｐ型
領域１１２、ｎ型領域１１３、ｐ型領域１１４または１
１５になる。インジェクタ１２０はこの断面図には示さ
れておらず、ＩＩＬ回路とは違って別途抵抗等で形成さ
れることになる。この回路が、ＩＩＬ回路に比較して改
良しようとする点は、（１）トランジスタの逆方向動作
をやめ、順方向で使用、（２）トランジスタがＯＮ時に
飽和領域に入り少数キャリヤが蓄積されることによる動
作速度の低下を回避することの２点である。第１の点を
実現するには、複数の出力端子を相互に分離する必要が
ある。このため上記のショットキー・ダイオード１１９
を形成する。第２の点を実現するには、トランジスタ１
１７のコレクタ電位が下がりすぎないようにクランプ手
段を付加する方法がある。これは、トランジスタ１１７
がＯＮ状態になったとき、コレクタに蓄積される少数キ
ャリヤである正孔をｐｎｐ型トランジスタ１１８の動作
により、領域１１３から１１４または１１５へ流し、少
数キャリアの蓄積を防止している。
の回路が提案されている。図１５にその代表例としてＩ
ＳＬ(Integrated Schottky Logic）と呼ばれる回路を示
す。これは例えば、アイ・イー・イー・イー・ジャーナ
ル・オブ・ソリッド・ステート・サーキット、１９７９
年６月号、５８５ページに記載されている。論理動作を
するｎｐｎ型トランジスタ１１７は、エミッタ、ベー
ス、コレクタを、それぞれｎ型領域１１１、ｐ型領域１
１２、ｎ型領域１１３で実現した縦型構造である。出力
端子Ｖｏｕｔ１、Ｖｏｕｔ２には、ｎ型領域１１３ａ上
にショットキー電極１１６を形成することでショットキ
ーダイオード１１９を実現している。pnp型トランジス
タ１１８は、トランジスタ１１７と複合した構造になっ
ていて、エミッタ、ベース、コレクタは、それぞれｐ型
領域１１２、ｎ型領域１１３、ｐ型領域１１４または１
１５になる。インジェクタ１２０はこの断面図には示さ
れておらず、ＩＩＬ回路とは違って別途抵抗等で形成さ
れることになる。この回路が、ＩＩＬ回路に比較して改
良しようとする点は、（１）トランジスタの逆方向動作
をやめ、順方向で使用、（２）トランジスタがＯＮ時に
飽和領域に入り少数キャリヤが蓄積されることによる動
作速度の低下を回避することの２点である。第１の点を
実現するには、複数の出力端子を相互に分離する必要が
ある。このため上記のショットキー・ダイオード１１９
を形成する。第２の点を実現するには、トランジスタ１
１７のコレクタ電位が下がりすぎないようにクランプ手
段を付加する方法がある。これは、トランジスタ１１７
がＯＮ状態になったとき、コレクタに蓄積される少数キ
ャリヤである正孔をｐｎｐ型トランジスタ１１８の動作
により、領域１１３から１１４または１１５へ流し、少
数キャリアの蓄積を防止している。
【００１０】
【発明が解決しようとする課題】上記ＩＳＬ回路等のＩ
ＩＬ回路の改良型の論理回路は、順方向動作の縦型トラ
ンジスタを使うため回路速度等でＩＩＬ回路に優るもの
であるが、本来のＩＩＬ回路が持っていた特長のいくつ
かを犠牲にしている。例えば、ＩＩＬ回路では逆方向動
作のトランジスタのエミッタがｎ型基板で他のトランジ
スタと共通にできるため、素子分離領域が不要となる
が、ＩＳＬ回路等では通常のＢＪＴを使う場合と同様に
素子分離領域が必要となり、集積度を上げることが難し
い。また、複数の出力を分離するためのショットキー・
ダイオードが必要となるうえ、トランジスタの飽和によ
る少数キャリヤの蓄積を防ぐために、クランプ手段が必
要となり構造が複雑となる。さらに、クランプ手段を設
けても完全には少数キャリヤの蓄積を防ぐことができな
いため、高速化には限界がある等の問題があった。
ＩＬ回路の改良型の論理回路は、順方向動作の縦型トラ
ンジスタを使うため回路速度等でＩＩＬ回路に優るもの
であるが、本来のＩＩＬ回路が持っていた特長のいくつ
かを犠牲にしている。例えば、ＩＩＬ回路では逆方向動
作のトランジスタのエミッタがｎ型基板で他のトランジ
スタと共通にできるため、素子分離領域が不要となる
が、ＩＳＬ回路等では通常のＢＪＴを使う場合と同様に
素子分離領域が必要となり、集積度を上げることが難し
い。また、複数の出力を分離するためのショットキー・
ダイオードが必要となるうえ、トランジスタの飽和によ
る少数キャリヤの蓄積を防ぐために、クランプ手段が必
要となり構造が複雑となる。さらに、クランプ手段を設
けても完全には少数キャリヤの蓄積を防ぐことができな
いため、高速化には限界がある等の問題があった。
【００１１】本発明の目的は、ヘテロ接合技術を最大限
に生かすとともに、上記ＩＩＬ型回路の問題点を解決し
て、高速動作が可能で、かつ集積度の向上が容易なＩＩ
Ｌ型の論理回路を提供することにある。
に生かすとともに、上記ＩＩＬ型回路の問題点を解決し
て、高速動作が可能で、かつ集積度の向上が容易なＩＩ
Ｌ型の論理回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的は、ヘテロ接合
界面の２次元状担体をベース層とするＢＪＴとしても、
またはチャネル層とするＦＥＴとしても動作するＨＢＴ
をＩＩＬ型回路の基本デバイスとすることにより達成さ
れる。具体的には、本発明による高速論理回路は、半導
体のヘテロ接合面に形成される２次元状担体をベース層
とし最上層をコレクタ層、最下層をエミッタ層とする縦
型のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を用
いた高速論理回路であって、コレクタ層の上のコレクタ
電極をはさんで横に２個のベース電極を設けてベース層
と接触をとり、この２個のベース電極は前記２次元状担
体を能動層として用いる電界効果トランジスタのそれぞ
れソースおよびドレイン電極を兼ね、前記バイポーラト
ランジスタの一方のベース電極を入力端子、他方を電源
に接続し、エミッタを接地し、コレクタを出力端子とし
て構成される。好ましくはこのＨＢＴは、ＩＩＬ型回路
に適用するため、コレクタを上にする逆方向動作の性能
が上がるように、適当なエピタキシャル成長を行なうこ
とにより形成される。また、好ましくは、このＨＢＴ
は、ベース・コレクタ間にもヘテロ接合が導入される。
界面の２次元状担体をベース層とするＢＪＴとしても、
またはチャネル層とするＦＥＴとしても動作するＨＢＴ
をＩＩＬ型回路の基本デバイスとすることにより達成さ
れる。具体的には、本発明による高速論理回路は、半導
体のヘテロ接合面に形成される２次元状担体をベース層
とし最上層をコレクタ層、最下層をエミッタ層とする縦
型のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を用
いた高速論理回路であって、コレクタ層の上のコレクタ
電極をはさんで横に２個のベース電極を設けてベース層
と接触をとり、この２個のベース電極は前記２次元状担
体を能動層として用いる電界効果トランジスタのそれぞ
れソースおよびドレイン電極を兼ね、前記バイポーラト
ランジスタの一方のベース電極を入力端子、他方を電源
に接続し、エミッタを接地し、コレクタを出力端子とし
て構成される。好ましくはこのＨＢＴは、ＩＩＬ型回路
に適用するため、コレクタを上にする逆方向動作の性能
が上がるように、適当なエピタキシャル成長を行なうこ
とにより形成される。また、好ましくは、このＨＢＴ
は、ベース・コレクタ間にもヘテロ接合が導入される。
【００１３】
【作用】ＩＩＬと同じく縦型ＢＪＴの最上層をコレク
タ、最下層をエミッタとする逆方向動作のＢＪＴを用い
ることにより、基板を接地電位にしてチップ上で共通に
でき、最下層のエミッタ（逆方向動作）の領域の分離を
不要にすることができる。また、このＢＪＴとしてベー
ス・エミッタ接合にヘテロ接合を導入したＨＢＴを用い
ることにより、最上層をエミッタとする順方向動作の縦
型ＢＪＴと同等の性能を実現することができる。さら
に、ベースとコレクタの間にもヘテロ接合を導入するこ
とによりＢＪＴの飽和動作時のコレクタにおける少数キ
ャリヤの蓄積を防ぐことができ、より高速な論理回路の
動作を実現することができる。また、高集積化を容易に
するためには、ゲート回路を構成する素子の数をできる
だけ少なくする必要があるが、本発明ではＩＩＬ回路で
インジェクタの働きをするｐｎｐ型トランジスタをなく
し、その代わりＨＢＴのＦＥＴとしての動作モードをイ
ンジェクタに利用し１個のＨＢＴでＢＪＴとしての動作
とＦＥＴとしての動作を同時に実現している。従って、
まさしく１個のＨＢＴで１個のゲート回路を構成でき、
集積度の向上が極めて容易になる。
タ、最下層をエミッタとする逆方向動作のＢＪＴを用い
ることにより、基板を接地電位にしてチップ上で共通に
でき、最下層のエミッタ（逆方向動作）の領域の分離を
不要にすることができる。また、このＢＪＴとしてベー
ス・エミッタ接合にヘテロ接合を導入したＨＢＴを用い
ることにより、最上層をエミッタとする順方向動作の縦
型ＢＪＴと同等の性能を実現することができる。さら
に、ベースとコレクタの間にもヘテロ接合を導入するこ
とによりＢＪＴの飽和動作時のコレクタにおける少数キ
ャリヤの蓄積を防ぐことができ、より高速な論理回路の
動作を実現することができる。また、高集積化を容易に
するためには、ゲート回路を構成する素子の数をできる
だけ少なくする必要があるが、本発明ではＩＩＬ回路で
インジェクタの働きをするｐｎｐ型トランジスタをなく
し、その代わりＨＢＴのＦＥＴとしての動作モードをイ
ンジェクタに利用し１個のＨＢＴでＢＪＴとしての動作
とＦＥＴとしての動作を同時に実現している。従って、
まさしく１個のＨＢＴで１個のゲート回路を構成でき、
集積度の向上が極めて容易になる。
【００１４】本発明の基本デバイスであるＨＢＴは、Ｍ
ＢＥやＭＯＣＶＤといった原子レベルでの制御性を持つ
結晶成長技術により作製される。従って、下層の不純物
レベルに関係なく、各層で所望の組成の結晶を所望の不
純物レベルで形成することが可能となる。この結果、上
述した従来のトランジスタとは違い、逆方向動作で性能
が上がるように、各層の不純物レベルを最適化できる。
さらに、ＧａＡｓとＡｌＧａＡｓのようにエネルギー・
ギャップの異なる半導体間のｐｎ接合、つまりヘテロ接
合が実現できる。通常のｐｎ接合、つまりホモ接合では
電子と正孔の注入量（の違い）がほとんど不純物レベル
でしか制御できないのに比較し、ヘテロ接合であればエ
ネルギー・バンドの不連続を利用して注入量を抑制する
ことも可能となる。従って、ヘテロ接合を利用すること
により、エミッタからコレクタへの電流やコレクタ耐圧
の設計のための濃度等の設計とは独立に、トランジスタ
の飽和を少なくする設計が可能となる。
ＢＥやＭＯＣＶＤといった原子レベルでの制御性を持つ
結晶成長技術により作製される。従って、下層の不純物
レベルに関係なく、各層で所望の組成の結晶を所望の不
純物レベルで形成することが可能となる。この結果、上
述した従来のトランジスタとは違い、逆方向動作で性能
が上がるように、各層の不純物レベルを最適化できる。
さらに、ＧａＡｓとＡｌＧａＡｓのようにエネルギー・
ギャップの異なる半導体間のｐｎ接合、つまりヘテロ接
合が実現できる。通常のｐｎ接合、つまりホモ接合では
電子と正孔の注入量（の違い）がほとんど不純物レベル
でしか制御できないのに比較し、ヘテロ接合であればエ
ネルギー・バンドの不連続を利用して注入量を抑制する
ことも可能となる。従って、ヘテロ接合を利用すること
により、エミッタからコレクタへの電流やコレクタ耐圧
の設計のための濃度等の設計とは独立に、トランジスタ
の飽和を少なくする設計が可能となる。
【００１５】２次元状担体として２次元電子ガスを利用
したＨＢＴ（２次元電子ガスベースＨＢＴという意味で
２ＤＥＧ−ＨＢＴと呼ぶ）のデバイス特性を詳細に解析
した結果 (IEEE Transactions on Electron Devices、
Vol.３８、 No.２、 １９９１pp.２２２−２３１に詳し
く議論されている。）、次のような事実を見出した。Ｇ
ａＡｓ／ＡｌＧａＡｓ系ヘテロ接合では、Ａｌ組成がよ
く使われる０.３ の時、伝導帯の不連続ΔＥｖは３００
ｍｅＶ、価電子の不連続ΔＥｃは５０ｍｅＶであり、Δ
Ｅｃは約６倍ΔＥｖより大きい。このため、同論文２２
５ページのセクションB.Frequency Performance Analys
isに詳しく論じられる様に、エミッタでの遅延時間τＥ
は０.０２−０.１ピコ秒と無視できる程小さい。これ
は、ＧaＡs／ＡlＧaＡs ｐｎｐ ＨＢＴの特徴であり、
同じＧaＡs／ＡlＧaＡs ｎｐｎＨＢＴでは、１.０ ピコ
秒弱のエミッタでの遅延時間τＥでありΔＥｖが小さい
ことに依っている。
したＨＢＴ（２次元電子ガスベースＨＢＴという意味で
２ＤＥＧ−ＨＢＴと呼ぶ）のデバイス特性を詳細に解析
した結果 (IEEE Transactions on Electron Devices、
Vol.３８、 No.２、 １９９１pp.２２２−２３１に詳し
く議論されている。）、次のような事実を見出した。Ｇ
ａＡｓ／ＡｌＧａＡｓ系ヘテロ接合では、Ａｌ組成がよ
く使われる０.３ の時、伝導帯の不連続ΔＥｖは３００
ｍｅＶ、価電子の不連続ΔＥｃは５０ｍｅＶであり、Δ
Ｅｃは約６倍ΔＥｖより大きい。このため、同論文２２
５ページのセクションB.Frequency Performance Analys
isに詳しく論じられる様に、エミッタでの遅延時間τＥ
は０.０２−０.１ピコ秒と無視できる程小さい。これ
は、ＧaＡs／ＡlＧaＡs ｐｎｐ ＨＢＴの特徴であり、
同じＧaＡs／ＡlＧaＡs ｎｐｎＨＢＴでは、１.０ ピコ
秒弱のエミッタでの遅延時間τＥでありΔＥｖが小さい
ことに依っている。
【００１６】本発明者らは、これにヒントを得て、コレ
クタのバンドギャップを大きくするベース・コレクタ接
合をヘテロ接合にするダブルヘテロ接合２ＤＥＧ−ＨＢ
Ｔで、ベース・コレクタ間を順バイアスにした時にコレ
クタ層内に蓄積する少数キャリヤ（今の場合電子）の様
子をシミュレーションした結果、大幅に少数キャリヤを
低減できることを見出した。そして、素子を試作評価し
たところ、実験的にもこの効果を確認した。
クタのバンドギャップを大きくするベース・コレクタ接
合をヘテロ接合にするダブルヘテロ接合２ＤＥＧ−ＨＢ
Ｔで、ベース・コレクタ間を順バイアスにした時にコレ
クタ層内に蓄積する少数キャリヤ（今の場合電子）の様
子をシミュレーションした結果、大幅に少数キャリヤを
低減できることを見出した。そして、素子を試作評価し
たところ、実験的にもこの効果を確認した。
【００１７】本発明は、ベースとコレクタをヘテロ接合
にすることで、ベースコレクタ間が順バイアスされる時
にコレクタ層内に蓄積する少数キャリヤを大幅に低減で
きるという現象をもちいて、従来飽和領域で使うと速度
が落ちると思われていたバイポーラトランジスタの回路
技術に新しい路を拓くものである。
にすることで、ベースコレクタ間が順バイアスされる時
にコレクタ層内に蓄積する少数キャリヤを大幅に低減で
きるという現象をもちいて、従来飽和領域で使うと速度
が落ちると思われていたバイポーラトランジスタの回路
技術に新しい路を拓くものである。
【００１８】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１９】図１は本発明による高速論理回路の一実施
例を示すもので、図１（ａ）はデバイス構造の断面を模
式的に示した断面図、図１（ｂ）は平面図である。ま
た、図１（ｃ）には等価回路を示す。
例を示すもので、図１（ａ）はデバイス構造の断面を模
式的に示した断面図、図１（ｂ）は平面図である。ま
た、図１（ｃ）には等価回路を示す。
【００２０】図１（ａ）、（ｂ）に示すように、本実施
例では半絶縁性ＧａＡｓ基板１１の上にｐ型領域１２、
ｎ型領域１３、ｐ型領域１４を形成する。ｎ型領域１３
には、入力Ｖｉｎおよび電源Ｖｓｓに接続される電極１
５、１６が形成され、ｐ型領域１４には、出力Ｖｏｕｔ
に接続される電極１７が形成される。また、ｐ型領域１
２は接地されている。ここで、ｐ型領域１４の下部を除
いてｎ型領域１３とｐ型領域１２の境界部分に形成され
る領域３００は、後に詳しく述べるように、ｐ型領域１
２とｎ型領域１３の接合面の一部を絶縁してリーク電流
を少なくするためのものである。
例では半絶縁性ＧａＡｓ基板１１の上にｐ型領域１２、
ｎ型領域１３、ｐ型領域１４を形成する。ｎ型領域１３
には、入力Ｖｉｎおよび電源Ｖｓｓに接続される電極１
５、１６が形成され、ｐ型領域１４には、出力Ｖｏｕｔ
に接続される電極１７が形成される。また、ｐ型領域１
２は接地されている。ここで、ｐ型領域１４の下部を除
いてｎ型領域１３とｐ型領域１２の境界部分に形成され
る領域３００は、後に詳しく述べるように、ｐ型領域１
２とｎ型領域１３の接合面の一部を絶縁してリーク電流
を少なくするためのものである。
【００２１】本実施例においては、ｐ型領域１２、ｎ型
領域１３、ｐ型領域１４で構成されるｐｎｐ型のＢＪＴ
を通常とは逆方向で動作させる。つまり、最上層のｐ型
領域１４を、コレクタとして動作させ、ｎ型領域１３を
ベース、ｐ型領域１２をエミッタとして使う。従って、
トランジスタ１８は、回路的にはエミッタが接地され、
ベースを入力、コレクタを出力として使用する。また、
図１（ｂ）にも示すようにＶｉｎに接続する電極とＶｓ
ｓに接続する電極をＶｏｕｔに接続する電極を挾むよう
にその両側に設け、ベース領域であるｎ型領域１３をチ
ャネルとするＦＥＴとしての機能を同時に持たせる。こ
のような構造の素子を等価回路で表わすと図１（ｃ）の
ように表わすことができる。
領域１３、ｐ型領域１４で構成されるｐｎｐ型のＢＪＴ
を通常とは逆方向で動作させる。つまり、最上層のｐ型
領域１４を、コレクタとして動作させ、ｎ型領域１３を
ベース、ｐ型領域１２をエミッタとして使う。従って、
トランジスタ１８は、回路的にはエミッタが接地され、
ベースを入力、コレクタを出力として使用する。また、
図１（ｂ）にも示すようにＶｉｎに接続する電極とＶｓ
ｓに接続する電極をＶｏｕｔに接続する電極を挾むよう
にその両側に設け、ベース領域であるｎ型領域１３をチ
ャネルとするＦＥＴとしての機能を同時に持たせる。こ
のような構造の素子を等価回路で表わすと図１（ｃ）の
ように表わすことができる。
【００２２】本実施例では、ｐ型領域１２とｎ型領域１
３の間のｐｎ接合にはヘテロ接合が用いられており、Ｂ
ＪＴのベースとしてこのｐｎ接合部のｎ型領域１３側に
形成される２次元電子ガス層を利用した２ＤＥＧ−ＨＢ
Ｔを用いている。トランジスタとして２ＤＥＧ−ＨＢＴ
を用いると、高性能のＢＪＴが実現できるだけでなく、
ＢＪＴを逆方向動作で用いる場合でも高性能化すること
が可能である。さらに、２ＤＥＧ−ＨＢＴが高速ＦＥＴ
としての動作モードを合わせ持つことから、図１（ａ）
に示すデバイス構造とすることで、以下に述べるような
ゲート回路としての動作が可能となる。図１（ｃ）には
このときの等価回路を示す。
３の間のｐｎ接合にはヘテロ接合が用いられており、Ｂ
ＪＴのベースとしてこのｐｎ接合部のｎ型領域１３側に
形成される２次元電子ガス層を利用した２ＤＥＧ−ＨＢ
Ｔを用いている。トランジスタとして２ＤＥＧ−ＨＢＴ
を用いると、高性能のＢＪＴが実現できるだけでなく、
ＢＪＴを逆方向動作で用いる場合でも高性能化すること
が可能である。さらに、２ＤＥＧ−ＨＢＴが高速ＦＥＴ
としての動作モードを合わせ持つことから、図１（ａ）
に示すデバイス構造とすることで、以下に述べるような
ゲート回路としての動作が可能となる。図１（ｃ）には
このときの等価回路を示す。
【００２３】以下に、図１に示したゲート回路の動作を
図２、図３を参照しつつ説明する。まず、図１（ａ）で
入力端子Ｖｉｎより電流が流れ込まない状態、つまり、
Ｖｉｎが論理的に低いレベル（以下これをＬｏｗレベ
ル、逆をＨｉｇｈレベルと記す）にあるとき、同様に構
成される前段のゲート回路の出力端子は、後述するよう
に高インピーダンス状態にあり、Ｖｉｎ端子は開放状態
となる。従って、ＢＪＴ１８は前段から切り離されて、
Ｖｓｓ端子のみをベース電極とする通常のＢＪＴとして
の動作をすることになる。この状態を表現したのが図２
である。負電極であるＶｓｓに接続されるｎ型領域１３
と、接地電位にあるｐ型領域１２は、順方向にバイアス
されているから、図２（ａ）に示すように、ｎ型領域１
３の電子とｐ型領域１２の正孔はそれぞれ矢印２１、２
２、２３で示すように少数キャリヤとして相手領域に注
入される。ｎ型領域１３はその厚さが薄いため、ここに
注入される正孔は大部分が矢印２３で示すようにｐ型領
域１４に到達し、通常のＢＪＴの動作を行なう。これを
等価回路で表現すると図２（ｂ）のようになる。ここで
抵抗２４は、図２（ａ）において片側のベース電極しか
使用されないことを誇張して代表させたものであり、実
際はほとんど無視し得る場合が多い。矢印２１、２２で
示す電子と正孔の流れは図２（ｂ）におけるベース電流
Ｉｂとなる。また、矢印２３で示したようにｐ型領域１
４に到達する電子の流れは図２（ｂ）におけるコレクタ
電流Ｉｏｎとなる。そして、Ｉｏｎは出力電流となっ
て、やはり同様に構成される次段のゲート回路に流れ、
その大きさは次段のゲート回路が引き込む電流で決ま
る。
図２、図３を参照しつつ説明する。まず、図１（ａ）で
入力端子Ｖｉｎより電流が流れ込まない状態、つまり、
Ｖｉｎが論理的に低いレベル（以下これをＬｏｗレベ
ル、逆をＨｉｇｈレベルと記す）にあるとき、同様に構
成される前段のゲート回路の出力端子は、後述するよう
に高インピーダンス状態にあり、Ｖｉｎ端子は開放状態
となる。従って、ＢＪＴ１８は前段から切り離されて、
Ｖｓｓ端子のみをベース電極とする通常のＢＪＴとして
の動作をすることになる。この状態を表現したのが図２
である。負電極であるＶｓｓに接続されるｎ型領域１３
と、接地電位にあるｐ型領域１２は、順方向にバイアス
されているから、図２（ａ）に示すように、ｎ型領域１
３の電子とｐ型領域１２の正孔はそれぞれ矢印２１、２
２、２３で示すように少数キャリヤとして相手領域に注
入される。ｎ型領域１３はその厚さが薄いため、ここに
注入される正孔は大部分が矢印２３で示すようにｐ型領
域１４に到達し、通常のＢＪＴの動作を行なう。これを
等価回路で表現すると図２（ｂ）のようになる。ここで
抵抗２４は、図２（ａ）において片側のベース電極しか
使用されないことを誇張して代表させたものであり、実
際はほとんど無視し得る場合が多い。矢印２１、２２で
示す電子と正孔の流れは図２（ｂ）におけるベース電流
Ｉｂとなる。また、矢印２３で示したようにｐ型領域１
４に到達する電子の流れは図２（ｂ）におけるコレクタ
電流Ｉｏｎとなる。そして、Ｉｏｎは出力電流となっ
て、やはり同様に構成される次段のゲート回路に流れ、
その大きさは次段のゲート回路が引き込む電流で決ま
る。
【００２４】一方、Ｖｉｎ端子に前段のゲート回路から
上記の電流Ｉｏｎに相当する電流Ｉｏｎ′が流れ込む状
態にあるときは、ＢＪＴ１８のＦＥＴとしての動作モー
ドによりＢＪＴ１８のベース領域（ｎ型領域１３）がＦ
ＥＴのｎ型のチャネルとして働き、図３（ａ）に矢印２
６で示すように、Ｖｓｓの電極からＶｉｎの電極に向か
う電子の流れが生じる。ただし、ＦＥＴのゲート電圧に
相当するＶｏｕｔとＶｓｓの電位差は、本ＦＥＴのしき
い値電圧Ｖｔｈより大きく、ＦＥＴはＯＮ状態にあるも
のとする。このとき、チャネルに沿った電圧降下により
ｐ型領域１２とｎ型領域１３（ＦＥＴのチャネル）の間
のｐｎ接合は、Ｖｓｓに近い側の方が大きく順バイアス
され、逆にＶｉｎに近い側はほとんどバイアスされない
ことになる。従って、ＢＪＴ１８は、Ｖｓｓに近い側で
矢印２５で示すように、ごくわずかな正孔の流れがある
程度になり、コレクタ電流Ｉｏｎはほとんど流れず、出
力Ｖｏｕｔは高インピーダンス状態となる。以上の動作
を等価回路で表現すると図３（ｂ）に示すように表わす
ことができる。ここで抵抗２７はＦＥＴのチャネル領域
となるｎ型領域１３の抵抗を表現したものであり、前段
からの電流Ｉｏｎ′が抵抗２７を通って電源Ｖｓｓに流
れる。この場合、図２（ｂ）に示す場合とは違って電流
Ｉｏｎ′が比較的大きいため、抵抗２７での電圧降下も
大きく、ＢＪＴ１８のベースの電位は負電源Ｖｓｓから
大きく上がることになり、ＢＪＴ１８がほとんどＯＦＦ
してしまう上記の動作をよく表現している。ところで、
アイソレーション領域３００は、このとき順方向バイア
スとなるｐ型領域１２とｎ型領域１３の間のｐｎ接合で
のリーク電流を少なくするためのものである。アイソレ
ーション領域３００がない場合には、ｐ型領域１２とｎ
型領域１３の間のｐｎ接合にＶｓｓの電位差が直接かか
る部分が存在し、その部分での接合電流がリーク電流と
なる。なお、アイソレーション領域３００の有無は本実
施例の基本的な動作には関係しない。
上記の電流Ｉｏｎに相当する電流Ｉｏｎ′が流れ込む状
態にあるときは、ＢＪＴ１８のＦＥＴとしての動作モー
ドによりＢＪＴ１８のベース領域（ｎ型領域１３）がＦ
ＥＴのｎ型のチャネルとして働き、図３（ａ）に矢印２
６で示すように、Ｖｓｓの電極からＶｉｎの電極に向か
う電子の流れが生じる。ただし、ＦＥＴのゲート電圧に
相当するＶｏｕｔとＶｓｓの電位差は、本ＦＥＴのしき
い値電圧Ｖｔｈより大きく、ＦＥＴはＯＮ状態にあるも
のとする。このとき、チャネルに沿った電圧降下により
ｐ型領域１２とｎ型領域１３（ＦＥＴのチャネル）の間
のｐｎ接合は、Ｖｓｓに近い側の方が大きく順バイアス
され、逆にＶｉｎに近い側はほとんどバイアスされない
ことになる。従って、ＢＪＴ１８は、Ｖｓｓに近い側で
矢印２５で示すように、ごくわずかな正孔の流れがある
程度になり、コレクタ電流Ｉｏｎはほとんど流れず、出
力Ｖｏｕｔは高インピーダンス状態となる。以上の動作
を等価回路で表現すると図３（ｂ）に示すように表わす
ことができる。ここで抵抗２７はＦＥＴのチャネル領域
となるｎ型領域１３の抵抗を表現したものであり、前段
からの電流Ｉｏｎ′が抵抗２７を通って電源Ｖｓｓに流
れる。この場合、図２（ｂ）に示す場合とは違って電流
Ｉｏｎ′が比較的大きいため、抵抗２７での電圧降下も
大きく、ＢＪＴ１８のベースの電位は負電源Ｖｓｓから
大きく上がることになり、ＢＪＴ１８がほとんどＯＦＦ
してしまう上記の動作をよく表現している。ところで、
アイソレーション領域３００は、このとき順方向バイア
スとなるｐ型領域１２とｎ型領域１３の間のｐｎ接合で
のリーク電流を少なくするためのものである。アイソレ
ーション領域３００がない場合には、ｐ型領域１２とｎ
型領域１３の間のｐｎ接合にＶｓｓの電位差が直接かか
る部分が存在し、その部分での接合電流がリーク電流と
なる。なお、アイソレーション領域３００の有無は本実
施例の基本的な動作には関係しない。
【００２５】以上説明した図２（ｂ）、図３（ｂ）の等
価回路と２ＤＥＧ−ＨＢＴの特性を考慮すると、図１
（ｃ）に示した等価回路の動作は次のとおり説明でき
る。ＢＪＴ１８がＯＮ状態では、Ｖｏｕｔ端子、つまり
図１（ｃ）のＦＥＴ１９のゲート端子はＨｉｇｈレベル
になるため、ＦＥＴ１９はＯＮ状態となり、ＯＮ抵抗２
４(図２(ｂ））は非常に小さい。一方、ＢＪＴがＯＦＦ
状態では、ＦＥＴ１９のゲート端子はＬｏｗレベルにな
るため、ＦＥＴ１９はＯＦＦ状態となり、ＯＮ抵抗２７
（図２（ｄ））は大きくなる。従って、前段からの電流
Ｉｏｎによる電圧降下によってＢＪＴ１８がＯＦＦにな
る動作をうまく表現していることになる。
価回路と２ＤＥＧ−ＨＢＴの特性を考慮すると、図１
（ｃ）に示した等価回路の動作は次のとおり説明でき
る。ＢＪＴ１８がＯＮ状態では、Ｖｏｕｔ端子、つまり
図１（ｃ）のＦＥＴ１９のゲート端子はＨｉｇｈレベル
になるため、ＦＥＴ１９はＯＮ状態となり、ＯＮ抵抗２
４(図２(ｂ））は非常に小さい。一方、ＢＪＴがＯＦＦ
状態では、ＦＥＴ１９のゲート端子はＬｏｗレベルにな
るため、ＦＥＴ１９はＯＦＦ状態となり、ＯＮ抵抗２７
（図２（ｄ））は大きくなる。従って、前段からの電流
Ｉｏｎによる電圧降下によってＢＪＴ１８がＯＦＦにな
る動作をうまく表現していることになる。
【００２６】次に、図４以下を用いて以上の実施例をさ
らに具体的に説明する。
らに具体的に説明する。
【００２７】図４に示すように、本発明の論理回路が形
成される半導体膜は、半絶縁性ＧａＡｓ基板１１上に、
ｐ型ＧａＡｓ層３１、ｐ型ＡｌＧａＡｓ層３２（ここで
組成比ｘ（Ａｌがｘ、Ｇａが１−ｘ）は約０.４５)、ｎ
型ＡｌＧａＡｓ層３３（ここで組成比ｙ（Ａｌがｙ、Ｇ
ａが１−ｙ）は約０.３)、アンドープ(高純度)のＡｌＧ
ａＡｓ層３４、アンドープＧａＡｓ層３５、ｐ型ＧａＡ
ｓ層３６を、ＭＢＥまたはＭＯＣＶＤなどを用いてエピ
タキシャル成長して形成される。各層の膜厚は、それぞ
れ１０００Å、２０００Å、２６０Å、４０Å、３００
０Å、４０００Å程度である。その後各電極を形成する
ため、反応性イオンエッチング（ＲＩＥ）により、アン
ドープＧａＡｓ層３５やｐ型ＧａＡｓ層３１に達するま
でエッチングを行ない、アンドープＧａＡｓ層３５ある
いはｐ型ＧａＡｓ層３１を露出させる。次に、通常のリ
ソグラフィ技術と電極形成技術を用いて、図５（ａ）に
示すように電極３７〜３９を形成する。なお、本実施例
のＦＥＴでは、デプリーション型ＦＥＴを用いている。
成される半導体膜は、半絶縁性ＧａＡｓ基板１１上に、
ｐ型ＧａＡｓ層３１、ｐ型ＡｌＧａＡｓ層３２（ここで
組成比ｘ（Ａｌがｘ、Ｇａが１−ｘ）は約０.４５)、ｎ
型ＡｌＧａＡｓ層３３（ここで組成比ｙ（Ａｌがｙ、Ｇ
ａが１−ｙ）は約０.３)、アンドープ(高純度)のＡｌＧ
ａＡｓ層３４、アンドープＧａＡｓ層３５、ｐ型ＧａＡ
ｓ層３６を、ＭＢＥまたはＭＯＣＶＤなどを用いてエピ
タキシャル成長して形成される。各層の膜厚は、それぞ
れ１０００Å、２０００Å、２６０Å、４０Å、３００
０Å、４０００Å程度である。その後各電極を形成する
ため、反応性イオンエッチング（ＲＩＥ）により、アン
ドープＧａＡｓ層３５やｐ型ＧａＡｓ層３１に達するま
でエッチングを行ない、アンドープＧａＡｓ層３５ある
いはｐ型ＧａＡｓ層３１を露出させる。次に、通常のリ
ソグラフィ技術と電極形成技術を用いて、図５（ａ）に
示すように電極３７〜３９を形成する。なお、本実施例
のＦＥＴでは、デプリーション型ＦＥＴを用いている。
【００２８】ソース・ドレイン（ベース）電極領域は、
図５（ａ）に示すようにアンドープＧａＡｓ層３５上に
直接形成するほかに、図５（ｂ）に示すように形成する
ことができる。すなわち、コレクタ層となるｐ型ＧａＡ
ｓ層３６に対して、ＷＳｉなどの高耐熱金属３８′を用
いてコレクタ領域を形成し、アンドープＧａＡｓ層３５
の途中までエッチングで取り去る。そして、側壁絶縁膜
９１をＣＶＤＳiＯ2により形成後、ＭＯＣＶＤにより濃
度の濃いｎ型ＧａＡｓ層９０を３０００Å選択成長さ
せ、ソース・ドレイン（ベース）電極３７′を形成す
る。この選択成長によるソース・ドレイン（ベース）電
極３７′形成は、ＢＪＴのベース抵抗あるいは、ＦＥＴ
としての動作モードにおけるソース・ゲート間抵抗の低
減に有効である。また、このようなソース・ドレイン
（ベース）電極３７′の形成方法は後に説明するダブル
ヘテロ接合の２ＤＥＧ−ＨＢＴにおいても有効である。
このようにソース・ドレイン（ベース）電極領域を形成
することにより、寄生抵抗を低減することができ、デバ
イスの高性能化に寄与する。
図５（ａ）に示すようにアンドープＧａＡｓ層３５上に
直接形成するほかに、図５（ｂ）に示すように形成する
ことができる。すなわち、コレクタ層となるｐ型ＧａＡ
ｓ層３６に対して、ＷＳｉなどの高耐熱金属３８′を用
いてコレクタ領域を形成し、アンドープＧａＡｓ層３５
の途中までエッチングで取り去る。そして、側壁絶縁膜
９１をＣＶＤＳiＯ2により形成後、ＭＯＣＶＤにより濃
度の濃いｎ型ＧａＡｓ層９０を３０００Å選択成長さ
せ、ソース・ドレイン（ベース）電極３７′を形成す
る。この選択成長によるソース・ドレイン（ベース）電
極３７′形成は、ＢＪＴのベース抵抗あるいは、ＦＥＴ
としての動作モードにおけるソース・ゲート間抵抗の低
減に有効である。また、このようなソース・ドレイン
（ベース）電極３７′の形成方法は後に説明するダブル
ヘテロ接合の２ＤＥＧ−ＨＢＴにおいても有効である。
このようにソース・ドレイン（ベース）電極領域を形成
することにより、寄生抵抗を低減することができ、デバ
イスの高性能化に寄与する。
【００２９】図５（ａ）において、図中Ａで示す部分が
図１に示した論理回路の断面構造を表わしている。図１
においてコレクタ領域となるｐ型領域１４は、図５では
電極３８が形成されるアンドープＧａＡｓ層３５、ｐ型
ＧａＡｓ層３６で実現される。図１においてベース領域
となるｎ型領域１３は、ｎ型ＡｌＧａＡｓ層３３および
アンドープＡｌＧａＡｓ層３４であるが、ＢＪＴの真性
ベース層、またはＦＥＴの能動層（チャネル）の働きを
するのは、ヘテロ接合界面に形成される２次元電子ガス
層４０である。この２次元電子ガス層は、アンドープＡ
ｌＧａＡｓ層３４とアンドープＧａＡｓ層３５とのヘテ
ロ接合界面のアンドープＧａＡｓ層３５側に形成され、
膜厚は１００Å程度である。ソース・ドレイン（ベー
ス）電極３７は２次元電子ガスに対してオーミック接触
をするもので、図１に示すＶｉｎやＶｓｓ用の電極とな
る。図１においてエミッタ領域となるｐ型領域１２は、
ｐ型ＡｌＧａＡｓ層３２で実現される。エミッタ電極３
９はこのｐ型ＡｌＧａＡｓ層３２に対してオーミック接
触をとる。そして、このエミッタ電極３９は電位的には
接地される。
図１に示した論理回路の断面構造を表わしている。図１
においてコレクタ領域となるｐ型領域１４は、図５では
電極３８が形成されるアンドープＧａＡｓ層３５、ｐ型
ＧａＡｓ層３６で実現される。図１においてベース領域
となるｎ型領域１３は、ｎ型ＡｌＧａＡｓ層３３および
アンドープＡｌＧａＡｓ層３４であるが、ＢＪＴの真性
ベース層、またはＦＥＴの能動層（チャネル）の働きを
するのは、ヘテロ接合界面に形成される２次元電子ガス
層４０である。この２次元電子ガス層は、アンドープＡ
ｌＧａＡｓ層３４とアンドープＧａＡｓ層３５とのヘテ
ロ接合界面のアンドープＧａＡｓ層３５側に形成され、
膜厚は１００Å程度である。ソース・ドレイン（ベー
ス）電極３７は２次元電子ガスに対してオーミック接触
をするもので、図１に示すＶｉｎやＶｓｓ用の電極とな
る。図１においてエミッタ領域となるｐ型領域１２は、
ｐ型ＡｌＧａＡｓ層３２で実現される。エミッタ電極３
９はこのｐ型ＡｌＧａＡｓ層３２に対してオーミック接
触をとる。そして、このエミッタ電極３９は電位的には
接地される。
【００３０】図６は図５のデバイス構造に対応するエネ
ルギーバンド図である。図中のＥｆは、ゼロバイアス状
態でのフェルミレベルである。２次元電子ガス層４０の
ヘテロ接合では、ＧａＡｓとＡｌＧａＡｓとの電子親和
力の差に由来する伝導帯の不連続ΔＥｃ（〜３００ｍ
Ｖ）４１と、価電子帯の不連続ΔＥｖ４２が形成され
る。このようなヘテロ接合系によれば、特開昭62−1990
49号に示されているように、２次元電子ガスにより非常
にベース抵抗の小さく、かつ膜厚の薄いベース層を実現
できる。それと同時に、２次元電子ガスをヘテロ接合界
面と平行に走行させ、ゲート電極によりその流れを制御
するＦＥＴとしても動作させることが可能である。
ルギーバンド図である。図中のＥｆは、ゼロバイアス状
態でのフェルミレベルである。２次元電子ガス層４０の
ヘテロ接合では、ＧａＡｓとＡｌＧａＡｓとの電子親和
力の差に由来する伝導帯の不連続ΔＥｃ（〜３００ｍ
Ｖ）４１と、価電子帯の不連続ΔＥｖ４２が形成され
る。このようなヘテロ接合系によれば、特開昭62−1990
49号に示されているように、２次元電子ガスにより非常
にベース抵抗の小さく、かつ膜厚の薄いベース層を実現
できる。それと同時に、２次元電子ガスをヘテロ接合界
面と平行に走行させ、ゲート電極によりその流れを制御
するＦＥＴとしても動作させることが可能である。
【００３１】図６に示すエネルギーバンド図より、ベー
スの多数キャリヤである電子にとっては、価電子帯の不
連続ΔＥｃ４１によりポテンシャル障壁が高くなりエミ
ッタ領域３２への注入が抑制され、ベース電流が減少し
て電流増幅率が上がることが判る。しかし、図５に示す
デバイス構造では、ヘテロ接合が適用されるのはエミッ
タ・ベース間のｐｎ接合部のみで、ベース・コレクタ間
接合にはヘテロ接合は用いられていないため、コレクタ
への電子の注入およびコレクタでの電子の蓄積は必ずし
も抑えられない。そこで、ベース・コレクタ接合にもヘ
テロ接合を採用して、コレクタへの電子の注入とコレク
タでの電子の蓄積を少なくすることが考えられる。図７
にこの考えを採用したデバイス構造例を示す。
スの多数キャリヤである電子にとっては、価電子帯の不
連続ΔＥｃ４１によりポテンシャル障壁が高くなりエミ
ッタ領域３２への注入が抑制され、ベース電流が減少し
て電流増幅率が上がることが判る。しかし、図５に示す
デバイス構造では、ヘテロ接合が適用されるのはエミッ
タ・ベース間のｐｎ接合部のみで、ベース・コレクタ間
接合にはヘテロ接合は用いられていないため、コレクタ
への電子の注入およびコレクタでの電子の蓄積は必ずし
も抑えられない。そこで、ベース・コレクタ接合にもヘ
テロ接合を採用して、コレクタへの電子の注入とコレク
タでの電子の蓄積を少なくすることが考えられる。図７
にこの考えを採用したデバイス構造例を示す。
【００３２】図７では、図５（ａ）に比較して、アンド
ープＧａＡｓ層３５とｐ型ＧａＡｓ層３６の間にアンド
ープＡｌＧａＡｓ層５１及びｐ型ＡｌＧａＡｓ層５１′
が追加されている。本実施例では、アンドープＡｌＧａ
Ａｓ層３４とアンドープＧａＡｓ層３５のヘテロ接合に
加え、ベース・コレクタ間のアンドープＧａＡｓ層３５
とアンドープＡｌＧａＡｓ層５１の接合部にもヘテロ接
合を形成し、論理回路を構成するＢＪＴをダブルヘテロ
接合２ＤＥＧ−ＨＢＴで構成した。アンドープＧａＡｓ
層３５の厚さは１５００Å、アンドープＡｌＧａＡｓ層
５１の厚さは１５００Å、ｐ型ＡｌＧａＡｓ層５１′の
厚さを２０００Åとしている。これらの層の設計は、応
用目的に応じて変えることは可能である。このような構
造とすることにより、ＢＪＴのＯＮ状態、つまり飽和領
域でコレクタに蓄積される少数キャリヤを少なくするこ
とができ、ＯＮ状態からＯＦＦ状態への遷移が極めて素
早く行われることになる。また、高耐圧化等のための膜
厚や不純物濃度の設計から、飽和の問題を切り離すこと
ができる。
ープＧａＡｓ層３５とｐ型ＧａＡｓ層３６の間にアンド
ープＡｌＧａＡｓ層５１及びｐ型ＡｌＧａＡｓ層５１′
が追加されている。本実施例では、アンドープＡｌＧａ
Ａｓ層３４とアンドープＧａＡｓ層３５のヘテロ接合に
加え、ベース・コレクタ間のアンドープＧａＡｓ層３５
とアンドープＡｌＧａＡｓ層５１の接合部にもヘテロ接
合を形成し、論理回路を構成するＢＪＴをダブルヘテロ
接合２ＤＥＧ−ＨＢＴで構成した。アンドープＧａＡｓ
層３５の厚さは１５００Å、アンドープＡｌＧａＡｓ層
５１の厚さは１５００Å、ｐ型ＡｌＧａＡｓ層５１′の
厚さを２０００Åとしている。これらの層の設計は、応
用目的に応じて変えることは可能である。このような構
造とすることにより、ＢＪＴのＯＮ状態、つまり飽和領
域でコレクタに蓄積される少数キャリヤを少なくするこ
とができ、ＯＮ状態からＯＦＦ状態への遷移が極めて素
早く行われることになる。また、高耐圧化等のための膜
厚や不純物濃度の設計から、飽和の問題を切り離すこと
ができる。
【００３３】図８には、図７に示した実施例のデバイス
構造におけるエネルギーバンド図を示す。
構造におけるエネルギーバンド図を示す。
【００３４】図５あるいは図７に示した本発明の高速論
理回路を更に高速化したものを図９、図１０として示
す。図９あるいは図１０に示すアイソレーション領域３
０１（主としてｐ型ＡｌＧａＡｓ層３２とｐ型ＧａＡｓ
層３１の一部分）は、自由キャリヤを酸素インプラなど
の方法で殺した部分である。このようにアイソレーショ
ン領域３０１を設けることによりエミッタ・ベース間の
寄生リーク電流や寄生容量を低減でき、更なる高速化を
達成することができる。なお、このアイソレーション領
域３０１は、図１に示したアイソレーション領域３００
に対応するものである。
理回路を更に高速化したものを図９、図１０として示
す。図９あるいは図１０に示すアイソレーション領域３
０１（主としてｐ型ＡｌＧａＡｓ層３２とｐ型ＧａＡｓ
層３１の一部分）は、自由キャリヤを酸素インプラなど
の方法で殺した部分である。このようにアイソレーショ
ン領域３０１を設けることによりエミッタ・ベース間の
寄生リーク電流や寄生容量を低減でき、更なる高速化を
達成することができる。なお、このアイソレーション領
域３０１は、図１に示したアイソレーション領域３００
に対応するものである。
【００３５】図１１には本発明のさらに他の実施例を示
す。これは、図１（ｃ）の等価回路を用いて２出力の論
理ゲートを構成したものである。この論理ゲート回路は
その平面図を図１２に示すように、ベース領域のＶｓｓ
電極を中心として、その両側のコレクタ領域にＶｏｕｔ
１電極、Ｖｏｕｔ２電極を形成し、さらにその外側のベ
ース領域にＶｉｎ電極を形成することで実現される。た
だし、ここでは簡単のために図１におけるアイソレーシ
ョン領域３００は省略して示している。また、図５
（ａ）にＢで示す部分が本実施例の断面構造であり、真
ん中の電極３７がＶｓｓ、両端の電極３７がＶｉｎ、そ
して電極３８がＶｏｕｔ１またはＶｏｕｔ２に接続され
る。本実施例の動作は、図１（ｃ）の等価回路の動作と
同様に説明することができる。入力ＶｉｎがＬｏｗレベ
ル（前段の論理回路の出力が高インピーダンス状態）の
ときはＢＪＴ７１はＯＮとなり、Ｖｏｕｔ１、Ｖｏｕｔ
２端子はともにＨＩｇｈレベルとなる。従って、ＦＥＴ
７２、７３はともにゲートがＨＩｇｈレベルとなりＯＮ
状態となる。一方、入力ＶｉｎがＨｉｇｈレベル（前段
の論理回路の出力がＯＮ状態）になると、ＦＥＴ７２、
７３を流れる電流が大きくなってＢＪＴ７１はベース電
位が上昇し、ＯＦＦする。従って、Ｖｏｕｔ１、Ｖｏｕ
ｔ２端子はともにＬｏｗレベルとなってＦＥＴ７２、７
３はともにゲートがＬｏｗレベルとなりＯＦＦ状態にな
る。
す。これは、図１（ｃ）の等価回路を用いて２出力の論
理ゲートを構成したものである。この論理ゲート回路は
その平面図を図１２に示すように、ベース領域のＶｓｓ
電極を中心として、その両側のコレクタ領域にＶｏｕｔ
１電極、Ｖｏｕｔ２電極を形成し、さらにその外側のベ
ース領域にＶｉｎ電極を形成することで実現される。た
だし、ここでは簡単のために図１におけるアイソレーシ
ョン領域３００は省略して示している。また、図５
（ａ）にＢで示す部分が本実施例の断面構造であり、真
ん中の電極３７がＶｓｓ、両端の電極３７がＶｉｎ、そ
して電極３８がＶｏｕｔ１またはＶｏｕｔ２に接続され
る。本実施例の動作は、図１（ｃ）の等価回路の動作と
同様に説明することができる。入力ＶｉｎがＬｏｗレベ
ル（前段の論理回路の出力が高インピーダンス状態）の
ときはＢＪＴ７１はＯＮとなり、Ｖｏｕｔ１、Ｖｏｕｔ
２端子はともにＨＩｇｈレベルとなる。従って、ＦＥＴ
７２、７３はともにゲートがＨＩｇｈレベルとなりＯＮ
状態となる。一方、入力ＶｉｎがＨｉｇｈレベル（前段
の論理回路の出力がＯＮ状態）になると、ＦＥＴ７２、
７３を流れる電流が大きくなってＢＪＴ７１はベース電
位が上昇し、ＯＦＦする。従って、Ｖｏｕｔ１、Ｖｏｕ
ｔ２端子はともにＬｏｗレベルとなってＦＥＴ７２、７
３はともにゲートがＬｏｗレベルとなりＯＦＦ状態にな
る。
【００３６】図１に示した１出力の論理ゲート回路と図
１１に示した２出力の論理ゲート回路を用いて簡単な論
理回路を構成したのが図１３である。ここで入力信号Ｘ
１、Ｘ２はそれぞれＢＪＴ１８′、７１′のベース電極
に入力される。ＢＪＴ１８′の出力と、ＢＪＴ７１′の
一つの出力は互いに接続されＸ３の信号となって、次段
のＢＪＴ９１のベースに入力される。ＢＪＴ９１のベー
スに電流が流れ込む（Ｘ３がＨｉｇｈレベルで、ＢＪＴ
９１がＯＦＦ状態になる）のは、ＢＪＴ１８とＢＪＴ７
１のどちらか一方または両方がＯＮ状態（入力がＬｏｗ
レベルで、出力がＨｉｇｈレベル）にあるときである。
従って、Ｘ３はＸ１とＸ２の反転信号のＯＲ論理、つま
りＸ１とＸ２のＮＡＮＤ論理となる。Ｘ３はさらにＢＪ
Ｔ９１で反転されるから、この論理回路の出力Ｘ４はＸ
１とＸ２のＡＮＤ論理となる。
１１に示した２出力の論理ゲート回路を用いて簡単な論
理回路を構成したのが図１３である。ここで入力信号Ｘ
１、Ｘ２はそれぞれＢＪＴ１８′、７１′のベース電極
に入力される。ＢＪＴ１８′の出力と、ＢＪＴ７１′の
一つの出力は互いに接続されＸ３の信号となって、次段
のＢＪＴ９１のベースに入力される。ＢＪＴ９１のベー
スに電流が流れ込む（Ｘ３がＨｉｇｈレベルで、ＢＪＴ
９１がＯＦＦ状態になる）のは、ＢＪＴ１８とＢＪＴ７
１のどちらか一方または両方がＯＮ状態（入力がＬｏｗ
レベルで、出力がＨｉｇｈレベル）にあるときである。
従って、Ｘ３はＸ１とＸ２の反転信号のＯＲ論理、つま
りＸ１とＸ２のＮＡＮＤ論理となる。Ｘ３はさらにＢＪ
Ｔ９１で反転されるから、この論理回路の出力Ｘ４はＸ
１とＸ２のＡＮＤ論理となる。
【００３７】同様の考え方により、本発明による論理回
路をいくつか用いて適当な回路を構成すれば、様々な種
類の論理装置を実現することが可能である。
路をいくつか用いて適当な回路を構成すれば、様々な種
類の論理装置を実現することが可能である。
【００３８】このように本発明による高速論理回路を用
いれば、従来Ｓｉや通常のＧａＡｓ等を念頭に考えら
れ、製品化されてきた論理回路、およびそれを用いた情
報処理装置への応用は極めて容易である。
いれば、従来Ｓｉや通常のＧａＡｓ等を念頭に考えら
れ、製品化されてきた論理回路、およびそれを用いた情
報処理装置への応用は極めて容易である。
【００３９】以上の実施例においては、２次元電子ガス
層を用いたＨＢＴを用いた論理回路について記したが、
各層の伝導極性を逆（ｐをｎに、ｎをｐに）にした２次
元正孔ガス層を用いて論理回路を構成してもよいことは
明らかである。また、材料の点からは、ＡｌＧａＡｓ／
ＧａＡｓヘテロ接合を用いたが、Ｓｉ／ＳｉＧｅ、Ａｌ
ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＩｎＡｓ／ＩｎＧａＡｓ
などのヘテロ接合を有する場合にも適用できることは、
明白である。
層を用いたＨＢＴを用いた論理回路について記したが、
各層の伝導極性を逆（ｐをｎに、ｎをｐに）にした２次
元正孔ガス層を用いて論理回路を構成してもよいことは
明らかである。また、材料の点からは、ＡｌＧａＡｓ／
ＧａＡｓヘテロ接合を用いたが、Ｓｉ／ＳｉＧｅ、Ａｌ
ＧａＡｓ／ＩｎＧａＡｓ、ＡｌＩｎＡｓ／ＩｎＧａＡｓ
などのヘテロ接合を有する場合にも適用できることは、
明白である。
【００４０】
【発明の効果】以上説明したように本発明による高速論
理回路は、ヘテロ接合界面に形成される２次元状担体を
ベース層として用いるヘテロ接合バイポーラトランジス
タと、その２次元状担体が同時に電界効果トランジスタ
の能動層を形成する特性を利用することにより、従来の
バイポーラトランジスタの複合構造を利用したＩＩＬ系
の回路や、通常のＦＥＴの回路、例えばＣＭＯＳやＮＭ
ＯＳの回路では実現できなかった１個のトランジスタで
１ゲート回路を構成することが可能となる。また、ＩＩ
Ｌ系の構造と比較し、バイポーラトランジスタに特有の
飽和領域における少数キャリヤの蓄積をなくした高速な
論理回路を実現することができる。
理回路は、ヘテロ接合界面に形成される２次元状担体を
ベース層として用いるヘテロ接合バイポーラトランジス
タと、その２次元状担体が同時に電界効果トランジスタ
の能動層を形成する特性を利用することにより、従来の
バイポーラトランジスタの複合構造を利用したＩＩＬ系
の回路や、通常のＦＥＴの回路、例えばＣＭＯＳやＮＭ
ＯＳの回路では実現できなかった１個のトランジスタで
１ゲート回路を構成することが可能となる。また、ＩＩ
Ｌ系の構造と比較し、バイポーラトランジスタに特有の
飽和領域における少数キャリヤの蓄積をなくした高速な
論理回路を実現することができる。
【図１】本発明による高速論理回路の一実施例を示す図
【図２】ＢＪＴのＯＮ時の論理動作を説明する図
【図３】ＢＪＴのＯＦＦ時の論理動作を説明する図
【図４】半導体膜の積層状態を示す図
【図５】本発明による論理回路のデバイス構造例を示す
断面図
断面図
【図６】図５のデバイス構造に対応するエネルギーバン
ド図
ド図
【図７】本発明による論理回路の他のデバイス構造例を
示す断面図
示す断面図
【図８】図７のデバイス構造に対応するエネルギーバン
ド図
ド図
【図９】図５の実施例の変形例を示す断面図
【図１０】図７の実施例の変形例を示す断面図
【図１１】２出力の論理ゲートを実現する実施例の等価
回路を示す図
回路を示す図
【図１２】２出力の論理ゲートを実現する実施例の平面
図
図
【図１３】本発明を応用した論理回路の構成例を示す図
【図１４】従来のＩＩＬ回路を示す図
【図１５】従来のＩＳＬ回路を示す図
１１…基板、１２、１４…ｐ型領域、１３…ｎ型領域、
１８…2DEG-HBT、１９…２ＤＥＧ−ＨＢＴのＦＥＴの動
作モードを表現するＦＥＴ、３１、３６…ｐ型ＧａＡｓ
層、３５…アンドープ(高純度)ＧａＡs層、３２、５１
…ｐ型ＡlＧaＡs層、３３…ｎ型ＡｌＧａＡｓ層、３４
…アンドープ(高純度)ＡｌＧａＡｓ層、４０…２次元電
子ガス層。
１８…2DEG-HBT、１９…２ＤＥＧ−ＨＢＴのＦＥＴの動
作モードを表現するＦＥＴ、３１、３６…ｐ型ＧａＡｓ
層、３５…アンドープ(高純度)ＧａＡs層、３２、５１
…ｐ型ＡlＧaＡs層、３３…ｎ型ＡｌＧａＡｓ層、３４
…アンドープ(高純度)ＡｌＧａＡｓ層、４０…２次元電
子ガス層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−120551（ＪＰ，Ａ) 特開 平３−50865（ＪＰ，Ａ) 特開 平１−149465（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｓ、Ｖｏｌ．38、Ｎｏ．２、1991 ｐ ｐ．222−231 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06
Claims (5)
- 【請求項１】半導体のヘテロ接合面に形成される２次元
状担体をベース層とし最上層をコレクタ層、最下層をエ
ミッタ層とする縦型のヘテロ接合バイポーラトランジス
タを用いた高速論理回路であって、前記コレクタ層の上
のコレクタ電極をはさんで横に２個のベース電極を設け
てベース層と接触をとり、前記ベース電極は前記２次元
状担体を能動層として用いる電界効果トランジスタのそ
れぞれソースおよびドレイン電極を兼ね、前記バイポー
ラトランジスタの一方のベース電極を入力端子、他方を
電源に接続し、エミッタを接地し、コレクタを出力端子
としたことを特徴とする高速論理回路。 - 【請求項２】前記バイポーラトランジスタはｐｎｐ型で
あり、前記他方のベース電極に接続する電源は負であっ
て、その絶対値は前記バイポーラトランジスタのベース
エミッタ間電圧より大きいことを特徴とする請求項１記
載の高速論理回路。 - 【請求項３】前記バイポーラトランジスタのベース・コ
レクタ接合がヘテロ接合で形成されることを特徴とする
請求項１または２記載の高速論理回路。 - 【請求項４】半導体のヘテロ接合面に形成される２次元
状担体をベース層とし最上層をコレクタ、最下層をエミ
ッタとする縦型ヘテロ接合バイポーラトランジスタを用
いた高速論理回路であって、前記バイポーラトランジス
タのコレクタ電極を挾んでその両側に前記ベース層に接
続するベース電極をそれぞれ設け、前記ベース電極の一
方をドレイン電極、他方をソース電極、前記コレクタ電
極をゲート電極とし前記２次元状担体を能動層とする電
界効果トランジスタを形成し、前記バイポーラトランジ
スタのエミッタを接地し、前記一方のベース電極を入力
として前記コレクタより出力を取り出し、前記電界効果
トランジスタのソース電極を兼ねる前記他方のベース電
極を電源に接続して前記電界効果トランジスタをインジ
ェクタとして用いることを特徴とする高速論理回路。 - 【請求項５】前記電界効果トランジスタのゲートは前記
バイポーラトランジスタのコレクタより取り出される出
力により制御されることを特徴とする請求項４記載の高
速論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230043A JP3087370B2 (ja) | 1991-09-10 | 1991-09-10 | 高速論理回路 |
| US07/942,181 US5293084A (en) | 1991-09-10 | 1992-09-09 | High speed logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03230043A JP3087370B2 (ja) | 1991-09-10 | 1991-09-10 | 高速論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567734A JPH0567734A (ja) | 1993-03-19 |
| JP3087370B2 true JP3087370B2 (ja) | 2000-09-11 |
Family
ID=16901671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03230043A Expired - Fee Related JP3087370B2 (ja) | 1991-09-10 | 1991-09-10 | 高速論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5293084A (ja) |
| JP (1) | JP3087370B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101820053B1 (ko) * | 2017-03-16 | 2018-01-18 | 주식회사 쉘파스페이스 | 고체 비료를 구비하는 식물 모종 포트 및 이를 포함하는 배송 패키지 |
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Family Cites Families (7)
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-
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-
1992
- 1992-09-09 US US07/942,181 patent/US5293084A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．３８、Ｎｏ．２、１９９１ ｐｐ．２２２−２３１ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101820053B1 (ko) * | 2017-03-16 | 2018-01-18 | 주식회사 쉘파스페이스 | 고체 비료를 구비하는 식물 모종 포트 및 이를 포함하는 배송 패키지 |
Also Published As
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|---|---|
| JPH0567734A (ja) | 1993-03-19 |
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