JP2553510B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2553510B2 JP2553510B2 JP61067834A JP6783486A JP2553510B2 JP 2553510 B2 JP2553510 B2 JP 2553510B2 JP 61067834 A JP61067834 A JP 61067834A JP 6783486 A JP6783486 A JP 6783486A JP 2553510 B2 JP2553510 B2 JP 2553510B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type
- semiconductor
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 120
- 238000004519 manufacturing process Methods 0.000 title description 11
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 46
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 46
- 229910005540 GaP Inorganic materials 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 86
- 238000002513 implantation Methods 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は半導体装置とその製造方法、特に、ヘテロ
接合を有するバイポーラトランジスタ等の半導体装置と
その製造方法に関する。
接合を有するバイポーラトランジスタ等の半導体装置と
その製造方法に関する。
＜従来の技術＞ 従来の半導体装置はpnホモ接合あるいはショットキ接
合等の接合を利用するか、MOS構造を利用したものであ
る。pnホモ接合を利用する半導体装置の代表的なものは
バイポーラトランジスタであり、他方、ユニポーラトラ
ンジスタである電界効果トランジスタ（以下、FETと略
記する）は、そのゲート構造としてpnホモ接合、ショッ
トキ接合あるいはMOS構造のいずれかを用いたものであ
る。
合等の接合を利用するか、MOS構造を利用したものであ
る。pnホモ接合を利用する半導体装置の代表的なものは
バイポーラトランジスタであり、他方、ユニポーラトラ
ンジスタである電界効果トランジスタ（以下、FETと略
記する）は、そのゲート構造としてpnホモ接合、ショッ
トキ接合あるいはMOS構造のいずれかを用いたものであ
る。
ユニポーラトランジスタはその高周波特性の改善は主
にゲートの微細化によってなされ、バイポーラトランジ
スタはベースを薄くすることによりなされるが、いずれ
の場合にも性能劣化の原因となる寄生抵抗、寄生容量を
低減することが重要である。特に、ユニポーラトランジ
スタではソース・ゲート間、ドレイン・ゲート間抵抗を
小さくすること、また、バイポーラトランジスタではベ
ース抵抗およびエミッタ・ベース間容量の低減を図るこ
とが大切である。
にゲートの微細化によってなされ、バイポーラトランジ
スタはベースを薄くすることによりなされるが、いずれ
の場合にも性能劣化の原因となる寄生抵抗、寄生容量を
低減することが重要である。特に、ユニポーラトランジ
スタではソース・ゲート間、ドレイン・ゲート間抵抗を
小さくすること、また、バイポーラトランジスタではベ
ース抵抗およびエミッタ・ベース間容量の低減を図るこ
とが大切である。
一方、これらのトランジスタを構成要素として集積化
した半導体装置いわゆる集積回路を高速化する場合、ユ
ニポーラトランジスタは消費電力が少い利点はあるもの
の負荷を駆動する力（ドライブ能力）がバイポーラトラ
ンジスタに劣るため、もっぱらバイポーラトランジスタ
が使用される。バイポーラトランジスタを作る半導体は
シリコン（以下、Siと略記する）が一般的であるが、そ
の高周波性能を表すカットオフ周波数（以下、Ｔと略
記する）は15〜20〔GHz〕が限界である。
した半導体装置いわゆる集積回路を高速化する場合、ユ
ニポーラトランジスタは消費電力が少い利点はあるもの
の負荷を駆動する力（ドライブ能力）がバイポーラトラ
ンジスタに劣るため、もっぱらバイポーラトランジスタ
が使用される。バイポーラトランジスタを作る半導体は
シリコン（以下、Siと略記する）が一般的であるが、そ
の高周波性能を表すカットオフ周波数（以下、Ｔと略
記する）は15〜20〔GHz〕が限界である。
＜発明が解決しようとする問題点＞ そこで近年、電子の移動度がSiのそれに比べて３〜５
倍も速いGaAs等の化合物半導体を用いた電界効果トラン
ジスタ（以下、GaAsFETと略記する）を構成要素とする
集積回路の研究が活発に行なわれている。
倍も速いGaAs等の化合物半導体を用いた電界効果トラン
ジスタ（以下、GaAsFETと略記する）を構成要素とする
集積回路の研究が活発に行なわれている。
GaAsFETは微細化することによりＴが向上する。し
かしながら、負荷の小さな集積度の低い集積回路では、
Ｔが高くなる利点はあるものの、集積度が高くなるに
つれ、FETの小さなドライブ能力のゆえに高速化が困難
になるのではないかと言われており、より駆動能力の大
きなトランジスタの開発が望まれるに至っている。従っ
て、本質的に駆動能力の大きなバイポーラトランジスタ
のＴの向上が図られなければならない。
かしながら、負荷の小さな集積度の低い集積回路では、
Ｔが高くなる利点はあるものの、集積度が高くなるに
つれ、FETの小さなドライブ能力のゆえに高速化が困難
になるのではないかと言われており、より駆動能力の大
きなトランジスタの開発が望まれるに至っている。従っ
て、本質的に駆動能力の大きなバイポーラトランジスタ
のＴの向上が図られなければならない。
本発明の目的は、Ｔが高くかつ集積化するに適した
バイポーラトランジスタの提供とともに、その製造方法
を提供することにある。
バイポーラトランジスタの提供とともに、その製造方法
を提供することにある。
＜問題点を解決するための手段＞ 本発明によれば、一導電型の第１の半導体層と、第１
の半導体層上に形成されて該第１の半導体層とヘテロ接
合を形成する他の導電型の第２の半導体層と、第２の半
導体層上に形成されて第２の半導体層とpn接合を形成す
る一導電型の第３の半導体層とを備え、不純物により第
２の半導体層と接する第１の半導体層の一部が半絶縁化
され第２の半導体層のうち第１の半導体層の一部と接す
る部分が一導電型に高導電化され第３の半導体層のうち
第２の半導体層の部分と接する部分が他の導電型の半導
体となっている半導体装置及びその製造方法が得られ
る。
の半導体層上に形成されて該第１の半導体層とヘテロ接
合を形成する他の導電型の第２の半導体層と、第２の半
導体層上に形成されて第２の半導体層とpn接合を形成す
る一導電型の第３の半導体層とを備え、不純物により第
２の半導体層と接する第１の半導体層の一部が半絶縁化
され第２の半導体層のうち第１の半導体層の一部と接す
る部分が一導電型に高導電化され第３の半導体層のうち
第２の半導体層の部分と接する部分が他の導電型の半導
体となっている半導体装置及びその製造方法が得られ
る。
＜実施例＞ 以下、この発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）はこの発明の第１実施例にかか
る半導体装置を製造工程順に示した断面図である。
る半導体装置を製造工程順に示した断面図である。
まず、製造方法を説明すると、第１図に示すように、
ｎ型砒化ガリウム（以下、GaAsと略記する）層（第１の
半導体層）（１）上に、ｐ型ゲルマニウム（以下、Geと
略記する）層（第２の半導体層）（２）とｎ型Ge層（第
３の半導体層）（３）とを分子線エピタキシャル技術等
で順次積層して形成する。
ｎ型砒化ガリウム（以下、GaAsと略記する）層（第１の
半導体層）（１）上に、ｐ型ゲルマニウム（以下、Geと
略記する）層（第２の半導体層）（２）とｎ型Ge層（第
３の半導体層）（３）とを分子線エピタキシャル技術等
で順次積層して形成する。
次に、第１図（ｂ）に示すように、Ge層（２）（３）
を台形形状に成形する。
を台形形状に成形する。
続いて、第１図（ｃ）に示すように、残されたｎ型Ge
層（３）の一部表面をイオン注入マスク（図示せず）で
覆った後、ｎ型Ge層（３）をｐ型に変え得る不純物例え
ばホウ素（以下、Ｂと略記する）をイオン注入法で選択
的に注入する。注入に際しては、Ge層（２）の下のGaAs
層（１）にもＢが到達するように注入エネルギを決定す
る。この結果、Ｂが注入されたｎ型GaAs層部分（６）、
Ｂが注入されたｐ型Ge層部分（５）、およびＢが注入さ
れたｎ型Ge層部分（４）が形成される。
層（３）の一部表面をイオン注入マスク（図示せず）で
覆った後、ｎ型Ge層（３）をｐ型に変え得る不純物例え
ばホウ素（以下、Ｂと略記する）をイオン注入法で選択
的に注入する。注入に際しては、Ge層（２）の下のGaAs
層（１）にもＢが到達するように注入エネルギを決定す
る。この結果、Ｂが注入されたｎ型GaAs層部分（６）、
Ｂが注入されたｐ型Ge層部分（５）、およびＢが注入さ
れたｎ型Ge層部分（４）が形成される。
次に、例えば400〜600〔℃〕のある温度で30〔min〕
間の熱処理を行うと、第１図（ｄ）に示すように、注入
されたＢが活性化し、Ｂ注入部分（４）はＰ型Ge層
（７）に変換され、また、Ｂ注入部分（５）はより高濃
度なｐ型Ge層（８）となる。一方、ｎ型GaAs層（６）に
注入されたＢは600〔℃〕以下の熱処理では活性化せ
ず、また、Ｂの注入に際してｎ型GaAs層（１）中に導入
された注入損傷がそのまま残るため、Ｂ注入部分（６）
は半絶縁性のGaAs（９）となる。したがって、ベース領
域であるｐ型Ge層（２）に接するｎ型GaAs層（１）の幅
すなわちエミッタ幅はこの半絶縁性となったGaAs（９）
によって決められる。
間の熱処理を行うと、第１図（ｄ）に示すように、注入
されたＢが活性化し、Ｂ注入部分（４）はＰ型Ge層
（７）に変換され、また、Ｂ注入部分（５）はより高濃
度なｐ型Ge層（８）となる。一方、ｎ型GaAs層（６）に
注入されたＢは600〔℃〕以下の熱処理では活性化せ
ず、また、Ｂの注入に際してｎ型GaAs層（１）中に導入
された注入損傷がそのまま残るため、Ｂ注入部分（６）
は半絶縁性のGaAs（９）となる。したがって、ベース領
域であるｐ型Ge層（２）に接するｎ型GaAs層（１）の幅
すなわちエミッタ幅はこの半絶縁性となったGaAs（９）
によって決められる。
この後、第１図（ｅ）に示すように、ｎ型Ge層（３）
上にコレクタ電極（10）を、ｐ型Ge層（７）上にベース
電極（11）を、そして、ｎ型GaAs層（１）の裏面にエミ
ッタ電極（12）をそれぞれ設け、ヘテロ接合のベース・
エミッタ接合を呈するバイポーラトランジスタを得る。
上にコレクタ電極（10）を、ｐ型Ge層（７）上にベース
電極（11）を、そして、ｎ型GaAs層（１）の裏面にエミ
ッタ電極（12）をそれぞれ設け、ヘテロ接合のベース・
エミッタ接合を呈するバイポーラトランジスタを得る。
このようにして製造されたバイポーラトランジスタ
は、エミッタ領域を形成するｎ型GaAs層（１）のバンド
ギャップがベース領域を形成するｐ型Ge層（２）のバン
ドギャップよりも広いため、伝導帯と価電子帯とにはそ
れぞれ接合面において不連続が生じている。したがっ
て、エミッタ領域（１）からベース領域（２）に注入さ
れる電子はこの伝導帯の不連続なエネルギにより加速さ
れ、ベース領域（２）の走行時間が短くなり高周波動作
が改善されてＴを高くすることができる。一方、ベー
ス領域（２）からエミッタ領域（１）に入るホールに対
しては、この価電子帯の不連続が障壁となってホールの
注入が阻止され、エミッタ領域での再結合が少くなくな
って高い注入効率が得られる。
は、エミッタ領域を形成するｎ型GaAs層（１）のバンド
ギャップがベース領域を形成するｐ型Ge層（２）のバン
ドギャップよりも広いため、伝導帯と価電子帯とにはそ
れぞれ接合面において不連続が生じている。したがっ
て、エミッタ領域（１）からベース領域（２）に注入さ
れる電子はこの伝導帯の不連続なエネルギにより加速さ
れ、ベース領域（２）の走行時間が短くなり高周波動作
が改善されてＴを高くすることができる。一方、ベー
ス領域（２）からエミッタ領域（１）に入るホールに対
しては、この価電子帯の不連続が障壁となってホールの
注入が阻止され、エミッタ領域での再結合が少くなくな
って高い注入効率が得られる。
また、注入されたＢはｐ型Ge層（２）をよりｐ型化
（ｐ＋）するとともにGaAs層（１）を半絶縁化するた
め、ベース導出抵抗が小さくなり、また、ベース・エミ
ッタ接合面積がきわめて小さくなってベース・エミッタ
間の寄生容量が小さくなり、より一層の高速化が可能と
なる。
（ｐ＋）するとともにGaAs層（１）を半絶縁化するた
め、ベース導出抵抗が小さくなり、また、ベース・エミ
ッタ接合面積がきわめて小さくなってベース・エミッタ
間の寄生容量が小さくなり、より一層の高速化が可能と
なる。
さらに、このバイポーラトランジスタは、エミッタ電
極（12）がGaAs層（１）の裏面に設けられているため、
エミッタ接地形式で用いる時のエミッタインダクタンス
が小さくなり、高周波特性の改善が図れる。
極（12）がGaAs層（１）の裏面に設けられているため、
エミッタ接地形式で用いる時のエミッタインダクタンス
が小さくなり、高周波特性の改善が図れる。
第２図（ａ）（ｂ）には、この発明の第２実施例にか
かる半導体装置を示す。なお、前述した第１実施例と同
一の部分には同一の番号を付して説明を省略する。
かる半導体装置を示す。なお、前述した第１実施例と同
一の部分には同一の番号を付して説明を省略する。
第２図（ａ）に示すように、Ge層（２）（３）を台形
形状に成形した後、ｎ型Ge層（３）の一部のみならずｎ
型GaAs層（１）の一部をもイオン注入マスクで覆ってＢ
を注入する。そして、この後、熱処理工程を経て、第２
図（ｂ）に示すように、Ｂが注入されなかったｎ型GaAs
層（１）の表面上にエミッタ電極（12′）を設ける。
形状に成形した後、ｎ型Ge層（３）の一部のみならずｎ
型GaAs層（１）の一部をもイオン注入マスクで覆ってＢ
を注入する。そして、この後、熱処理工程を経て、第２
図（ｂ）に示すように、Ｂが注入されなかったｎ型GaAs
層（１）の表面上にエミッタ電極（12′）を設ける。
この第２実施例にかかるバイポーラトランジスタは、
エミッタ領域として作用する１つのｎ型GaAs層（１）上
に複数のベースおよびエミッタ領域を形成できる。した
がって、エミッタ結合論理回路をエミッタ配線なしに形
成でき、その高集積化が可能である。
エミッタ領域として作用する１つのｎ型GaAs層（１）上
に複数のベースおよびエミッタ領域を形成できる。した
がって、エミッタ結合論理回路をエミッタ配線なしに形
成でき、その高集積化が可能である。
第３図（ａ）〜第３図（ｅ）には、この発明の第３実
施例を示す。この第３実施例は、エミッタ結合論理集積
回路に適用したものである。
施例を示す。この第３実施例は、エミッタ結合論理集積
回路に適用したものである。
第３図（ａ）において、（31）は半絶縁性GaAsから成
る基板であり、この基板（31）上に、例えばキャリア濃
度が２×1018〔cm-3）のｎ型GaAs層（第１の半導体層）
（32）を、次いで、例えばキャリア濃度が５×1017〔cm
-3〕で厚さが0.1〔μｍ〕のｐ型Ge層（第２の半導体
層）（33）を、さらに、例えばキャリア濃度が１×1016
〔cm-3〕で厚さが0.6〔μｍ〕のｎ型Ge層（第３の半導
体層）（34）を、分子線エピタキシャル技術等の手法を
用いて積層成長させる。ここで、ｎ型GaAs層（32）とｐ
型Ge層（33）との間にヘテロ接合が形成される。なお、
後に明らかとなるが、ｎ型GaAs層（32）はエミッタに、
ｐ型Ge層（33）はベースに、また、ｎ型Ge層（34）はコ
レクタに供せられる。
る基板であり、この基板（31）上に、例えばキャリア濃
度が２×1018〔cm-3）のｎ型GaAs層（第１の半導体層）
（32）を、次いで、例えばキャリア濃度が５×1017〔cm
-3〕で厚さが0.1〔μｍ〕のｐ型Ge層（第２の半導体
層）（33）を、さらに、例えばキャリア濃度が１×1016
〔cm-3〕で厚さが0.6〔μｍ〕のｎ型Ge層（第３の半導
体層）（34）を、分子線エピタキシャル技術等の手法を
用いて積層成長させる。ここで、ｎ型GaAs層（32）とｐ
型Ge層（33）との間にヘテロ接合が形成される。なお、
後に明らかとなるが、ｎ型GaAs層（32）はエミッタに、
ｐ型Ge層（33）はベースに、また、ｎ型Ge層（34）はコ
レクタに供せられる。
続いて、第３図（ｂ）に示すように、コレクタ電極を
形成すべき領域（35）をイオン注入マスクで覆って、Ｂ
をイオン注入法により、ｎ型Ge層（34）上からｐ型Ge層
（33）を通してｎ型GaAs層（32）の表層に達するように
注入エネルギを選択して注入し、ホウ素注入領域（36）
を形成する。後述するように、エミッタ領域の幅および
長さはコレクタ電極を形成すべき領域（35）の形状の幅
・長さにより決まるため、Ｂがｎ型GaAs層（32）にも注
入されることが特に重要である。
形成すべき領域（35）をイオン注入マスクで覆って、Ｂ
をイオン注入法により、ｎ型Ge層（34）上からｐ型Ge層
（33）を通してｎ型GaAs層（32）の表層に達するように
注入エネルギを選択して注入し、ホウ素注入領域（36）
を形成する。後述するように、エミッタ領域の幅および
長さはコレクタ電極を形成すべき領域（35）の形状の幅
・長さにより決まるため、Ｂがｎ型GaAs層（32）にも注
入されることが特に重要である。
次に、第３図（ｃ）に示すように、熱処理を施すこと
により注入されたＢは活性化し、Ｂの注入されたｎ型Ge
層（34）はｐ型に変えられ、また、Ｂの注入されたｐ型
Ge層（33）はより高濃度化されて、ホウ素注入層（36）
はベース引出し部領域（37）を形成する。一方、Ｂが注
入されたｎ型GaAs層（32）の部分は注入損傷により半絶
縁性化する。この半絶縁性化されたGaAs層（38）は、60
0〔℃〕以下の熱処理温度ならば定抵抗化することは無
く、エミッタ領域（32）とベース引出し部領域（37）と
を分離することになる。なお、Ge中に注入されたＢは40
0〜600〔℃〕の熱処理で活性化しうるので、熱処理温度
としては400〜600〔℃〕が選ばれる。
により注入されたＢは活性化し、Ｂの注入されたｎ型Ge
層（34）はｐ型に変えられ、また、Ｂの注入されたｐ型
Ge層（33）はより高濃度化されて、ホウ素注入層（36）
はベース引出し部領域（37）を形成する。一方、Ｂが注
入されたｎ型GaAs層（32）の部分は注入損傷により半絶
縁性化する。この半絶縁性化されたGaAs層（38）は、60
0〔℃〕以下の熱処理温度ならば定抵抗化することは無
く、エミッタ領域（32）とベース引出し部領域（37）と
を分離することになる。なお、Ge中に注入されたＢは40
0〜600〔℃〕の熱処理で活性化しうるので、熱処理温度
としては400〜600〔℃〕が選ばれる。
この後、第３図（ｄ）に示すように、コレクタ領域
（35）にはさまれたベース引出し部（37）の一部および
半絶縁性化されたGaAs層（38）の一部を除去し、ｎ型Ga
As層（32）が露出するように溝（39）を形成する。この
時、溝（39）の周囲には半絶縁性化されたGaAs層（38）
の一部を残し、エミッタ幅が溝（39）により影響を受け
ないように注意しなければならない。
（35）にはさまれたベース引出し部（37）の一部および
半絶縁性化されたGaAs層（38）の一部を除去し、ｎ型Ga
As層（32）が露出するように溝（39）を形成する。この
時、溝（39）の周囲には半絶縁性化されたGaAs層（38）
の一部を残し、エミッタ幅が溝（39）により影響を受け
ないように注意しなければならない。
次に、第３図（ｅ）に示すように、溝（39）の底に露
出されたｎ型GaAs層（32）上にエミッタ電極（40）を、
この溝（39）の両側にあるコレクタ領域（35）にコレク
タ電極（42）を、ベース引出し部領域（37）にベース電
極（41）を形成する。
出されたｎ型GaAs層（32）上にエミッタ電極（40）を、
この溝（39）の両側にあるコレクタ領域（35）にコレク
タ電極（42）を、ベース引出し部領域（37）にベース電
極（41）を形成する。
このようにして製造されたバイポーラトランジスタ
は、第５図に示すように、エミッタを共通とする２つの
バイポーラトランジスタとして表わされる。したがっ
て、エミッタ結合論理回路をエミッタ配線を必要とする
こと無く形成することができる。なお、その他について
は、前述した第１実施例と同様であり、詳細は省略す
る。
は、第５図に示すように、エミッタを共通とする２つの
バイポーラトランジスタとして表わされる。したがっ
て、エミッタ結合論理回路をエミッタ配線を必要とする
こと無く形成することができる。なお、その他について
は、前述した第１実施例と同様であり、詳細は省略す
る。
第４図（ａ）〜（ｄ）には、この発明の第４実施例を
示す。なお、前述した第３実施例と同一の部分には同一
の番号を付して説明を簡略する。
示す。なお、前述した第３実施例と同一の部分には同一
の番号を付して説明を簡略する。
まず、第４図（ａ）に示すように、半絶縁性のGaAsか
ら成る基板（31）上に、ｎ型GaAs層（32）とｐ型Ge層
（33）とｎ型Ge層（34）とを順次積層して成長させる。
そして、第４図（ｂ）に示すように、エミッタ電極を形
成すべき領域を含む領域（46）をはさんだ２つのコレク
タ電極を形成すべき領域（45）を除いた部分、すなわ
ち、ベース電極形成予定領域（47）にＢをイオン注入法
によりｎ型GaAs層（32）に達するように注入する。
ら成る基板（31）上に、ｎ型GaAs層（32）とｐ型Ge層
（33）とｎ型Ge層（34）とを順次積層して成長させる。
そして、第４図（ｂ）に示すように、エミッタ電極を形
成すべき領域を含む領域（46）をはさんだ２つのコレク
タ電極を形成すべき領域（45）を除いた部分、すなわ
ち、ベース電極形成予定領域（47）にＢをイオン注入法
によりｎ型GaAs層（32）に達するように注入する。
この後、第４図（ｃ）に示すように、エミッタ電極を
形成すべき領域を含む領域（46）とコレクタ電極を形成
すべき領域（45）とベース電極を形成すべき領域（47）
のコレクタ電極を形成すべき領域（45）に接した部分を
除いて、再度、基板（31）に達するようＢを注入する。
そして、Ｂを活性化するための熱処理を行い、ｎ型Ge層
（34）をｐ型に変えてベース引出し部（37）とする。一
方、Ｂの注入された部分のｎ型GaAs層（32）は半絶縁性
となり、熱処理後においても半絶縁性の性質が維持され
る。
形成すべき領域を含む領域（46）とコレクタ電極を形成
すべき領域（45）とベース電極を形成すべき領域（47）
のコレクタ電極を形成すべき領域（45）に接した部分を
除いて、再度、基板（31）に達するようＢを注入する。
そして、Ｂを活性化するための熱処理を行い、ｎ型Ge層
（34）をｐ型に変えてベース引出し部（37）とする。一
方、Ｂの注入された部分のｎ型GaAs層（32）は半絶縁性
となり、熱処理後においても半絶縁性の性質が維持され
る。
次に、エミッタ電極を形成すべき領域を含む領域（4
6）において、コレクタ電極を形成すべき領域（45）の
近傍のみを除いてベース引出し部（37）および半絶縁化
したGaAs層（38）を除去し、ｎ型GaAs層（32）が露出す
るように半絶縁性GaAs層（８）の一部によって画成され
る溝（39）を形成する。そして、それぞれ、第４図
（ｄ）に示すように、エミッタ電極（40）、ベース電極
（41）およびコレクタ電極（42）を設ける。
6）において、コレクタ電極を形成すべき領域（45）の
近傍のみを除いてベース引出し部（37）および半絶縁化
したGaAs層（38）を除去し、ｎ型GaAs層（32）が露出す
るように半絶縁性GaAs層（８）の一部によって画成され
る溝（39）を形成する。そして、それぞれ、第４図
（ｄ）に示すように、エミッタ電極（40）、ベース電極
（41）およびコレクタ電極（42）を設ける。
このように製造されるバイポーラトランジスタは、半
絶縁化されたGaAs層（38）が基板（31）に達するように
構成できるため、集積回路中のエミッタ結合論理回路を
他の回路素子から分離することができる。その他につい
ては、前述した第３実施例と同様であるため説明を省略
する。
絶縁化されたGaAs層（38）が基板（31）に達するように
構成できるため、集積回路中のエミッタ結合論理回路を
他の回路素子から分離することができる。その他につい
ては、前述した第３実施例と同様であるため説明を省略
する。
なお、GaAsの代りにリン化ガリウム等の化合物半導体
を、Geの代りにSiを用いることもできる。
を、Geの代りにSiを用いることもできる。
特に、上記第４実施例のようにＢの注入によりｎ型Ga
Asを半絶縁性化し集積回路中のエミッタ結合論理回路を
他の回路素子から分離するような場合には、GaAsとGeの
組合せを用いるよりもリン化ガリウム（以下GaPと略
記）とSiの組合せを用いる方が有利となる。すなわち、
第６図はｐ型Siとｎ型GaPとのヘテロ接合における順方
向電圧対電流密度特性曲線100とＢ注入よりｎ型GaPを半
絶縁化した場合の順方向電圧対電流特性曲線101とを示
しており、第７図はｐ型Geとｎ型GaAsとヘテロ接合にお
ける順方向電圧対電流密度曲線200とＢ注入よりｎ型GaA
sを半絶縁化した場合の特性曲線201とを示している。こ
の対比から明白なように、ｐ型Siとｎ型GaPの組合せの
方がＢの注入により４桁以上も電流を減じることが可能
であり素子間分離に対して有利となる。第８図はＢ注入
を行なわない場合と行なった場合の電流密度の比をSiと
GaPの組合せ（曲線300）およびGeとGaAsの組合せ（曲線
301）のそれぞれに対して示したものである。素子間分
離を図る場合にはSiとGaPの組合せの方がＢのイオン注
入により素子間分離に対して有利であることがこ図から
より明白となる。
Asを半絶縁性化し集積回路中のエミッタ結合論理回路を
他の回路素子から分離するような場合には、GaAsとGeの
組合せを用いるよりもリン化ガリウム（以下GaPと略
記）とSiの組合せを用いる方が有利となる。すなわち、
第６図はｐ型Siとｎ型GaPとのヘテロ接合における順方
向電圧対電流密度特性曲線100とＢ注入よりｎ型GaPを半
絶縁化した場合の順方向電圧対電流特性曲線101とを示
しており、第７図はｐ型Geとｎ型GaAsとヘテロ接合にお
ける順方向電圧対電流密度曲線200とＢ注入よりｎ型GaA
sを半絶縁化した場合の特性曲線201とを示している。こ
の対比から明白なように、ｐ型Siとｎ型GaPの組合せの
方がＢの注入により４桁以上も電流を減じることが可能
であり素子間分離に対して有利となる。第８図はＢ注入
を行なわない場合と行なった場合の電流密度の比をSiと
GaPの組合せ（曲線300）およびGeとGaAsの組合せ（曲線
301）のそれぞれに対して示したものである。素子間分
離を図る場合にはSiとGaPの組合せの方がＢのイオン注
入により素子間分離に対して有利であることがこ図から
より明白となる。
この発明は、対を成す２つのトランジスタを単位とし
て構成するものに限定されず、単一のトランジスタを単
位として構成するものにも適用できることは言うまでも
無い。
て構成するものに限定されず、単一のトランジスタを単
位として構成するものにも適用できることは言うまでも
無い。
＜発明の効果＞ 以上説明してきたように、この発明にかかる半導体装
置によれば、不純物の注入によってベースを構成する半
導体層が高濃度化されて低抵抗化するとともに、ベース
・エミッタ接合を形成する半導体層の一部が半絶縁性化
して寄生容量が低減するため、高周波性能の向上が図
れ、また、エミッタ幅をセルフアライン的にコレクタ領
域と同じ大きさで形成することができる。
置によれば、不純物の注入によってベースを構成する半
導体層が高濃度化されて低抵抗化するとともに、ベース
・エミッタ接合を形成する半導体層の一部が半絶縁性化
して寄生容量が低減するため、高周波性能の向上が図
れ、また、エミッタ幅をセルフアライン的にコレクタ領
域と同じ大きさで形成することができる。
さらに、上述した実施例では、エミッタ結合論理回路
を高集積度で集積回路化することも可能である。
を高集積度で集積回路化することも可能である。
第１図（ａ）〜（ｅ）はこの発明の第１実施例にかかる
半導体装置を製造工程順に示した断面図、第２図（ａ）
（ｂ）はこの発明の第２実施例にかかる半導体装置を製
造工程順に示した断面図、第３図（ａ）〜（ｅ）はこの
発明の第３実施例にかかる半導体装置を製造工程順に示
した断面図、第４図（ａ）〜（ｄ）はこの発明の第４実
施例にかかる半導体装置を製造工程順に示した断面図、
第５図は第３図および第４図におけるデバイスの等価回
路図、第６図はSiとGaPとのヘテロ接合に対しＢ注入を
行なう前と行なった後の順方向電圧対電流密度を示すグ
ラフ、第７図はGeとGaAsとのヘテロ接合に対しＢ注入を
行なう前と行なった後の順方向電圧対電流密度を示すグ
ラフ、第８図はＢ注入前後の電流比をSiとGaPの組合せ
およびGeとGaAsの組合せに対してそれぞれ示したグラフ
である。
半導体装置を製造工程順に示した断面図、第２図（ａ）
（ｂ）はこの発明の第２実施例にかかる半導体装置を製
造工程順に示した断面図、第３図（ａ）〜（ｅ）はこの
発明の第３実施例にかかる半導体装置を製造工程順に示
した断面図、第４図（ａ）〜（ｄ）はこの発明の第４実
施例にかかる半導体装置を製造工程順に示した断面図、
第５図は第３図および第４図におけるデバイスの等価回
路図、第６図はSiとGaPとのヘテロ接合に対しＢ注入を
行なう前と行なった後の順方向電圧対電流密度を示すグ
ラフ、第７図はGeとGaAsとのヘテロ接合に対しＢ注入を
行なう前と行なった後の順方向電圧対電流密度を示すグ
ラフ、第８図はＢ注入前後の電流比をSiとGaPの組合せ
およびGeとGaAsの組合せに対してそれぞれ示したグラフ
である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−210669（ＪＰ，Ａ) 特開 昭59−211265（ＪＰ，Ａ)
Claims (6)
- 【請求項１】ｎ型砒化ガリウムからなる第１の半導体層
と、前記第１の半導体層上に形成されて該第１の半導体
層とヘテロ接合を形成するｐ型ゲルマニウムからなる第
２の半導体層と、前記第２の半導体層上に形成されて該
第２の半導体層とpn接合を形成するｎ型ゲルマニウムか
らなる第３の半導体層とを備え、ホウ素からなる不純物
により前記第２の半導体層と接する前記第１の半導体層
の一部が半絶縁化され前記第２の半導体層のうち前記第
１の半導体層の前記一部と接する部分が前記ｐ型に高導
電化され前記第３の半導体層のうち前記第２の半導体層
の前記部分と接する部分が前記ｐ型の半導体となってい
ることを特徴とする半導体装置。 - 【請求項２】ｎ型リン化ガリウムからなる第１と半導体
層と、前記第１の半導体層上に形成されて該第１の半導
体層とヘテロ接合を形成するｐ型シリコンからなる第２
の半導体層と、前記第２の半導体層上に形成されて該第
２の半導体層とpn接合を形成するｎ型シリコンからなる
第３の半導体層とを備え、ホウ素からなる不純物により
前記第２の半導体層と接する前記第１の半導体層の一部
が半絶縁化され前記第２の半導体層のうち前記第１の半
導体層の前記一部と接する部分が前記ｐ型に高導電化さ
れ前記第３の半導体層のうち前記第２の半導体層の前記
部分と接する部分が前記ｐ型の半導体となっていること
を特徴とする半導体装置。 - 【請求項３】前記ヘテロ接合と前記pn接合とが前記各半
導体の積層方向に一直線方向に配置されていることを特
徴とする特許請求の範囲第１項または第２項記載の半導
体装置。 - 【請求項４】前記第１の半導体層の前記一部と前記第２
の半導体層の前記部分と前記第３の半導体層の前記部分
とを貫通し前記第１の半導体層を露出させる溝が形成さ
れ、前記溝内の前記第１の半導体層上にエミッタ電極
が、前記第２の半導体層上で前記溝の両側にベース電極
が形成され、前記ベース電極と前記エミッタ電極の間に
各々存在する前記第３の半導体層上にコレクタ電極が各
々設けられていることを特徴とする特許請求の範囲第１
項または第２項記載の半導体装置。 - 【請求項５】ｎ型砒化ガリウムからなる第１の半導体層
上に前記第１の半導体層とヘテロ接合を形成するｐ型ゲ
ルマニウムからなる第２の半導体層を形成する工程と、
前記第２の半導体層上に前記第２の半導体層とpn接合を
形成するｎ型グルマニウムからなる第３の半導体層を形
成する工程と、前記第３の半導体層の一部から前記第１
の半導体層まで達するようにホウ素からなる不純物を注
入することにより前記第３の半導体層の前記一部に前記
ｐ型の半導体部分が形成されるとともに前記第２の半導
体層のうち前記第３の半導体層の前記一部と接する部分
が前記ｐ型に高導電化されかつ前記第２の半導体層の前
記部分と接する前記第１の半導体層の一部が半絶縁化さ
れる工程と、前記第３の半導体層の前記一部でない部分
上にコレクタ電極を形成する工程と、前記第３の半導体
層の前記一部上にベース電極を形成する工程と、前記第
１の半導体層上にエミッタ電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項６】ｎ型リン化ガリウムからなる第１の半導体
層上に前記第１の半導体層とヘテロ接合を形成するｐ型
シリコンからなる第２の半導体層を形成する工程と、前
記第２の半導体層上に前記第２の半導体層とpn接合を形
成するｎ型シリコンからなる第３の半導体層を形成する
工程と、前記第３の半導体層の一部から前記第１の半導
体層まで達するようにホウ素からなる不純物を注入する
ことにより前記第３の半導体層の前記一部に前記ｐ型の
半導体部分が形成されるとともに前記第２の半導体層の
うち前記第３の半導体層の前記一部と接する部分が前記
ｐ型に高導電化されかつ前記第２の半導体層の前記部分
と接する前記第１の半導体層の一部が半絶縁化される工
程と、前記第３の半導体層の前記一部でない部分上にコ
レクタ電極を形成する工程と、前記第３の半導体層の前
記一部上にベース電極を形成する工程と、前記第１の半
導体層上にエミッタ電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-59958 | 1985-03-25 | ||
| JP5995785 | 1985-03-25 | ||
| JP60-59957 | 1985-03-25 | ||
| JP5995885 | 1985-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621270A JPS621270A (ja) | 1987-01-07 |
| JP2553510B2 true JP2553510B2 (ja) | 1996-11-13 |
Family
ID=26401021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067834A Expired - Fee Related JP2553510B2 (ja) | 1985-03-25 | 1986-03-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4823174A (ja) |
| EP (1) | EP0197424B1 (ja) |
| JP (1) | JP2553510B2 (ja) |
| DE (1) | DE3688516T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4872040A (en) * | 1987-04-23 | 1989-10-03 | International Business Machines Corporation | Self-aligned heterojunction transistor |
| US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| JP3086906B1 (ja) | 1999-05-28 | 2000-09-11 | 工業技術院長 | 電界効果トランジスタ及びその製造方法 |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| JP3425603B2 (ja) | 2000-01-28 | 2003-07-14 | 独立行政法人産業技術総合研究所 | 電界効果トランジスタの製造方法 |
| US7359888B2 (en) * | 2003-01-31 | 2008-04-15 | Hewlett-Packard Development Company, L.P. | Molecular-junction-nanowire-crossbar-based neural network |
| JP2009500959A (ja) * | 2005-07-08 | 2009-01-08 | ズィーモス テクノロジー，インコーポレイテッド | ソース・トランジスター構成及び制御方法 |
| US8894504B1 (en) * | 2013-01-16 | 2014-11-25 | Stacy Keisler | Golf putting training device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7731575A (en) * | 1974-01-18 | 1976-07-15 | Nat Patent Dev Corp | Heterojunction devices |
| US4380774A (en) * | 1980-12-19 | 1983-04-19 | The United States Of America As Represented By The Secretary Of The Navy | High-performance bipolar microwave transistor |
| US4611388A (en) * | 1983-04-14 | 1986-09-16 | Allied Corporation | Method of forming an indium phosphide-boron phosphide heterojunction bipolar transistor |
| JPS6010776A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
-
1986
- 1986-03-25 JP JP61067834A patent/JP2553510B2/ja not_active Expired - Fee Related
- 1986-03-25 EP EP86104067A patent/EP0197424B1/en not_active Expired - Lifetime
- 1986-03-25 DE DE86104067T patent/DE3688516T2/de not_active Expired - Lifetime
-
1988
- 1988-06-08 US US07/205,573 patent/US4823174A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621270A (ja) | 1987-01-07 |
| EP0197424A2 (en) | 1986-10-15 |
| EP0197424B1 (en) | 1993-06-02 |
| DE3688516D1 (de) | 1993-07-08 |
| US4823174A (en) | 1989-04-18 |
| EP0197424A3 (en) | 1988-05-25 |
| DE3688516T2 (de) | 1993-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422502A (en) | Lateral bipolar transistor | |
| JPH1197680A (ja) | 高耐圧半導体装置 | |
| US5012318A (en) | Hybrid semiconductor device implemented by combination of heterojunction bipolar transistor and field effect transistor | |
| JPH0687504B2 (ja) | 半導体装置 | |
| JPH043981A (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JPH0442968A (ja) | 半導体装置及びその製造方法 | |
| US5147775A (en) | Method of fabricating a high-frequency bipolar transistor | |
| JPH0458703B2 (ja) | ||
| JP2553510B2 (ja) | 半導体装置およびその製造方法 | |
| JP2635044B2 (ja) | 半導体デバイス | |
| JP3262056B2 (ja) | バイポーラトランジスタとその製造方法 | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| JP3083831B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| CN114023815A (zh) | 一种半垂直GaN基逆导型IGBT器件及其制备方法 | |
| JPS63244777A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPS6228586B2 (ja) | ||
| JPH0416443Y2 (ja) | ||
| JPH0763051B2 (ja) | 半導体装置 | |
| JPH02177476A (ja) | 半導体装置 | |
| JPS6254464A (ja) | バイポ−ラトランジスタ及びその製法 | |
| JP2969778B2 (ja) | 高電子移動度複合トランジスタ | |
| JP3006792B2 (ja) | ヘテロ構造電界効果トランジスタ | |
| JP2680821B2 (ja) | ヘテロ構造電界効果トランジスタ | |
| JP2500867B2 (ja) | ヘテロ接合バイポ―ラトランジスタおよびその集積方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |