JPH0458703B2 - - Google Patents
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- JPH0458703B2 JPH0458703B2 JP60039120A JP3912085A JPH0458703B2 JP H0458703 B2 JPH0458703 B2 JP H0458703B2 JP 60039120 A JP60039120 A JP 60039120A JP 3912085 A JP3912085 A JP 3912085A JP H0458703 B2 JPH0458703 B2 JP H0458703B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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Description
【発明の詳細な説明】
〔概要〕
エミツタ−ベース接合界面を半導体のバルク内
に形成し、エミツタ−ベース接合界面の空乏層で
発生する再結合電流を減少させ、エミツタ効率の
低下を防止する。
に形成し、エミツタ−ベース接合界面の空乏層で
発生する再結合電流を減少させ、エミツタ効率の
低下を防止する。
本発明は化合物半導体、アルミニウムガリウム
砒素(AlGaAs)−ガリウム砒素(GaAs)等のヘ
テロ接合バイポーラトランジスタ(HBT)のエ
ミツタ効率を向上させる構造、および製造方法に
関する。
砒素(AlGaAs)−ガリウム砒素(GaAs)等のヘ
テロ接合バイポーラトランジスタ(HBT)のエ
ミツタ効率を向上させる構造、および製造方法に
関する。
最近、高速化を目指してAlGaAs−GaAs等の
HBTの開発が盛んに行われている。
HBTの開発が盛んに行われている。
例えば、GaAsの電界効果トランジスタ
(FET)や、高易移動度トランジスタ(HEMT)
を用いた分周器は4〜5GHzまで動作するが、
HBTを用いた分周器では、室温で8GHz以上で動
作することが報告されている。
(FET)や、高易移動度トランジスタ(HEMT)
を用いた分周器は4〜5GHzまで動作するが、
HBTを用いた分周器では、室温で8GHz以上で動
作することが報告されている。
また、遮断周波数fTは珪素(Si)を使用したSi
デバイスでは最大でも20GHz程度であるが、
AlGaAs−GaAsのHBTでは40GHz以上が得られ
ている。
デバイスでは最大でも20GHz程度であるが、
AlGaAs−GaAsのHBTでは40GHz以上が得られ
ている。
このような高性能のHTBの問題点の1つとし
てエミツタ−ベース接合界面の空乏層で発生する
再結合電流によるエミツタ効率の低下がある。
てエミツタ−ベース接合界面の空乏層で発生する
再結合電流によるエミツタ効率の低下がある。
第4図は従来例によるAlGaAs−GaAs HBT
の模式的な断面図である。
の模式的な断面図である。
図において、半絶縁性GaAs(SI−GaAs)基板
1の上に、 コレクタコンタクト層2としてキヤリア濃度6
×1018cm-3のn+型のGaAs(n+−GaAs)層、 コレクタ層3としてキヤリア濃度1×1017cm-3
のn型のGaAs(n−GaAs)層、 ベース層4としてキヤリア濃度1×1019cm-3の
p+型のGaAs(p+−GaAs)層、 グレード層5としてキヤリア濃度5×1017cm-3
のn−AlxGa1-xAs層(x=0〜0.3)、 エミツタ層6としてキヤリア濃度5×1017cm-3
のn−Al0.3Ga0.7As層、 エミツタコンタクト層7としてキヤリア濃度6×
1018cm-3のn+−GaAs層 を順次成長する。
1の上に、 コレクタコンタクト層2としてキヤリア濃度6
×1018cm-3のn+型のGaAs(n+−GaAs)層、 コレクタ層3としてキヤリア濃度1×1017cm-3
のn型のGaAs(n−GaAs)層、 ベース層4としてキヤリア濃度1×1019cm-3の
p+型のGaAs(p+−GaAs)層、 グレード層5としてキヤリア濃度5×1017cm-3
のn−AlxGa1-xAs層(x=0〜0.3)、 エミツタ層6としてキヤリア濃度5×1017cm-3
のn−Al0.3Ga0.7As層、 エミツタコンタクト層7としてキヤリア濃度6×
1018cm-3のn+−GaAs層 を順次成長する。
つぎにエツチングによりメサを形成し、ベース
層4とコレクタコンタクト層2を露出して、それ
ぞれベース電極とコレクタ電極を形成する領域と
する。
層4とコレクタコンタクト層2を露出して、それ
ぞれベース電極とコレクタ電極を形成する領域と
する。
つぎにエツチングにより露出したベース層4に
ベリリウムイオン(Be+)、またはマグネシウム
イオン(Mg+)を注入し、アニールをして活性
化し、p+型のベースコンタクト層とし、その上
にベース電極9としチタン/白金/金(Ti/
Pt/Au)をこの順に蒸着して形成する。
ベリリウムイオン(Be+)、またはマグネシウム
イオン(Mg+)を注入し、アニールをして活性
化し、p+型のベースコンタクト層とし、その上
にベース電極9としチタン/白金/金(Ti/
Pt/Au)をこの順に蒸着して形成する。
メサ頂上にエミツタ電極8として、またエツチ
ングにより露出したコレクタコンタクト層2上に
コレクタ電極10として金ゲルマニウム/金
(AuGe/Au)をこの順に蒸着して形成する。
ングにより露出したコレクタコンタクト層2上に
コレクタ電極10として金ゲルマニウム/金
(AuGe/Au)をこの順に蒸着して形成する。
以上でHBTの主要部の構成を終わる。
HBTのエミツタ−ベース接合は、例えば第4
図のようにエミツタ領域は禁制帯幅(ギヤツプ)
の大きいAlGaAs、ベース領域は禁制帯幅の小さ
いGaAsで構成されるAlGaAs−GaAsヘテロ接合
を用いる。
図のようにエミツタ領域は禁制帯幅(ギヤツプ)
の大きいAlGaAs、ベース領域は禁制帯幅の小さ
いGaAsで構成されるAlGaAs−GaAsヘテロ接合
を用いる。
このように禁制帯幅がベース領域よりエミツタ
領域の方が広いワイドギヤツプエミツタを特徴と
するHBTでは在来のホモ接合のトランジスタに
比し、本来エミツタ効率を非常に高くすることが
できる。
領域の方が広いワイドギヤツプエミツタを特徴と
するHBTでは在来のホモ接合のトランジスタに
比し、本来エミツタ効率を非常に高くすることが
できる。
しかし、実際にはエミツタ−ベース空乏層で発
生する再結合電流のためにエミツタ効率が減少
し、HBTの電流増幅率hFEはこの再結合電流に支
配されてしまう。
生する再結合電流のためにエミツタ効率が減少
し、HBTの電流増幅率hFEはこの再結合電流に支
配されてしまう。
この再結合電流は、結晶の質や、GaAsからこ
れと格子整合されたAl0.3Ga0.7Asへの組織の移行
を滑らかにするために、両層の中間に介在するグ
レード層と呼ばれるAlXGa1-XAs層のx値や、厚
さに等によつて変わつてくる。
れと格子整合されたAl0.3Ga0.7Asへの組織の移行
を滑らかにするために、両層の中間に介在するグ
レード層と呼ばれるAlXGa1-XAs層のx値や、厚
さに等によつて変わつてくる。
しかし、エミツタ−ベース界面の周囲が露出し
ている第4図の従来例の構造では、界面周囲の近
傍では表面の汚染や、損傷等の影響を受け、再結
合中心の密度が高く、再結合電流のレベルが高く
なる。
ている第4図の従来例の構造では、界面周囲の近
傍では表面の汚染や、損傷等の影響を受け、再結
合中心の密度が高く、再結合電流のレベルが高く
なる。
第5図は従来例のデバイス構造に対する、エミ
ツタ−ベース接合の周囲長対面積比SとHBTの
m値との関係を示す図である。
ツタ−ベース接合の周囲長対面積比SとHBTの
m値との関係を示す図である。
ここで、m値はつぎのように定義された理想因
子である。
子である。
ベース電流IBは次式のように、ベース領域より
エミツタ領域に注入されるホール注入電流IPと表
面再結合電流ISの和であらわせる。
エミツタ領域に注入されるホール注入電流IPと表
面再結合電流ISの和であらわせる。
IB≒IP+IS.
それぞれの電流をエミツタベース電圧VBEであ
らわすと、 IB≒IPOexp(qVBE/kT) +ISOexp(qVBE/2kT). IBを仮に、 IB≡IOexp(qVBE/mkT). とおくと、mは1の2間の値をとり、2に近づく
ほど、再結合成分が多いことになる。
らわすと、 IB≒IPOexp(qVBE/kT) +ISOexp(qVBE/2kT). IBを仮に、 IB≡IOexp(qVBE/mkT). とおくと、mは1の2間の値をとり、2に近づく
ほど、再結合成分が多いことになる。
図より、mとSは大体直線関係にあることがわ
かる。すなわち周囲長の面積に対する割合が大き
いほど、再結合電流が増えることを示している。
かる。すなわち周囲長の面積に対する割合が大き
いほど、再結合電流が増えることを示している。
従来例のHBTにおいては、エミツタ−ベース
接合界面の空乏層で発生する再結合電流によりエ
ミツタ効率が低下する。
接合界面の空乏層で発生する再結合電流によりエ
ミツタ効率が低下する。
上記問題点の解決は、(1)一導電型コレクタ層3
と、反対導電型ベース層4と、該コレクタ層およ
び該ベース層よりバンドギヤツプの大きい一導電
型エミツタ層5,6とが順次積層された半導体層
構造であつて、該エミツタ層に厚さ方向にその一
部を残して形成されたメサと、該メサの周縁の該
エミツタ層、該ベース層、該コレクタ層に形成さ
れた反対導電型領域と、該ベース層とエミツタ層
との界面のpn接合が露出しないように、該メサ
の周縁より離れた領域の反対導電型の該エミツタ
層が除去された開口に表出する該エミツタよりバ
ンドキヤツプの小さい層からなる反対導電型の露
出部と、該露出部上に形成されたベース電極9
と、エミツタ層上に形成されたエミツタ電極8
と、コレクタ層上に形成されたコレクタ電極10
とを有するヘテロ接合バイポーラトランジスタ、
あるいは、(2)一導電型コレクタ層3と、反対導電
型ベース層4と、該コレクタ層および該ベース層
よりバンドギヤツプの大きい一導電型エミツタ層
5,6を順次成長する工程と、該エミツタ層を厚
さ方向にその一部を残してメサエツチングしてメ
サ部を形成する工程と、メサエツチングされない
で残つた該エミツタ層に反対導電型の不純物を導
入する工程と、該メサ部の周縁より離れた領域の
反対導電型のエミツタ層を開口して該エミツタ層
よりバンドギヤツプの小さい反対導電型層を露出
する工程と、露出された該反対導電型層上にベー
ス電極を形成する工程とを有するヘテロ接合バイ
ポーラトランジスタの製造方法により達成され
る。
と、反対導電型ベース層4と、該コレクタ層およ
び該ベース層よりバンドギヤツプの大きい一導電
型エミツタ層5,6とが順次積層された半導体層
構造であつて、該エミツタ層に厚さ方向にその一
部を残して形成されたメサと、該メサの周縁の該
エミツタ層、該ベース層、該コレクタ層に形成さ
れた反対導電型領域と、該ベース層とエミツタ層
との界面のpn接合が露出しないように、該メサ
の周縁より離れた領域の反対導電型の該エミツタ
層が除去された開口に表出する該エミツタよりバ
ンドキヤツプの小さい層からなる反対導電型の露
出部と、該露出部上に形成されたベース電極9
と、エミツタ層上に形成されたエミツタ電極8
と、コレクタ層上に形成されたコレクタ電極10
とを有するヘテロ接合バイポーラトランジスタ、
あるいは、(2)一導電型コレクタ層3と、反対導電
型ベース層4と、該コレクタ層および該ベース層
よりバンドギヤツプの大きい一導電型エミツタ層
5,6を順次成長する工程と、該エミツタ層を厚
さ方向にその一部を残してメサエツチングしてメ
サ部を形成する工程と、メサエツチングされない
で残つた該エミツタ層に反対導電型の不純物を導
入する工程と、該メサ部の周縁より離れた領域の
反対導電型のエミツタ層を開口して該エミツタ層
よりバンドギヤツプの小さい反対導電型層を露出
する工程と、露出された該反対導電型層上にベー
ス電極を形成する工程とを有するヘテロ接合バイ
ポーラトランジスタの製造方法により達成され
る。
本発明によれば、エミツタ−ベース接合界面の
結晶表面に露出する部分は、この部分の結晶の不
完全性、表面準位、汚染等によりキヤリアの表面
再結合が起こりやすいので、この界面を半動体の
バルク内に形成して再結合電流を低減し、エミツ
タ効率を上げることができる。
結晶表面に露出する部分は、この部分の結晶の不
完全性、表面準位、汚染等によりキヤリアの表面
再結合が起こりやすいので、この界面を半動体の
バルク内に形成して再結合電流を低減し、エミツ
タ効率を上げることができる。
第1図は本発明による実施例を示すAlGaAs−
GaAs HBTの模式的な断面図である。
GaAs HBTの模式的な断面図である。
図において、n+−GaAs基板1Aの上に、
コレクタコンタクト層2としてキヤリア濃度2
×1018cm-3、厚さ180nmのn+−GaAs層、 コレクタ層3としてキヤリア濃度1×1019cm
-3、厚さ365nmのn−GaAs層、 ベース層4としてキヤリア濃度1×1019cm-3、
厚さ46nmのp+−GaAs層、 グレード層5としてキヤリア濃度1×1017cm-3
のn−AlxGa1-xAs層(x=0〜0.3)、 エミツタ層6としてキヤリア濃度1×1017cm-3
のn−Al0.3Ga0.7As層、 エミツタコンタクト層7としてキヤリア濃度2
×1018cm-3、厚さ92nmのn+−GaAs層 を順次成長する。
×1018cm-3、厚さ180nmのn+−GaAs層、 コレクタ層3としてキヤリア濃度1×1019cm
-3、厚さ365nmのn−GaAs層、 ベース層4としてキヤリア濃度1×1019cm-3、
厚さ46nmのp+−GaAs層、 グレード層5としてキヤリア濃度1×1017cm-3
のn−AlxGa1-xAs層(x=0〜0.3)、 エミツタ層6としてキヤリア濃度1×1017cm-3
のn−Al0.3Ga0.7As層、 エミツタコンタクト層7としてキヤリア濃度2
×1018cm-3、厚さ92nmのn+−GaAs層 を順次成長する。
つぎにエツチングによりメサを形成し、グレー
ド層5を露出して、それぞれベース電極を形成す
る領域とする。
ド層5を露出して、それぞれベース電極を形成す
る領域とする。
つぎにエツチングにより露出したベース電極形
成領域に、グレード層5、ベース層4を貫通して
コレクタ層3の途中まで、ベリリウムイオン
(Be+)、またはマグネシウムイオン(Mg+)を注
入し、700℃で20分のアニールをして活性化し、
p+−AlGaAs層5A、p+−GaAs層4A、p+−
GaAs層3Aを形成し、このp+−GaAs層3Aを
露出してベースコンタクト層とし、その上にベー
ス電極9としてTi/Pt/Auをこの順に蒸着して
形成する。イオン注入の条件は、エネルギはBe+
で40KeV、Mg+で120KeV、ドーズ量はいずれも
1×1015cm-2である。
成領域に、グレード層5、ベース層4を貫通して
コレクタ層3の途中まで、ベリリウムイオン
(Be+)、またはマグネシウムイオン(Mg+)を注
入し、700℃で20分のアニールをして活性化し、
p+−AlGaAs層5A、p+−GaAs層4A、p+−
GaAs層3Aを形成し、このp+−GaAs層3Aを
露出してベースコンタクト層とし、その上にベー
ス電極9としてTi/Pt/Auをこの順に蒸着して
形成する。イオン注入の条件は、エネルギはBe+
で40KeV、Mg+で120KeV、ドーズ量はいずれも
1×1015cm-2である。
メサ頂上にエミツタ電極8として、また基板背
面にコレクタ電極10として、AuGe/Auを蒸
着して形成する。
面にコレクタ電極10として、AuGe/Auを蒸
着して形成する。
以上で本発明によりHBTの主要部の構成を終
わる。
わる。
このデバイスでは、エミツタ−ベース接合のう
ち、キヤリアの注入が行われるのは鎖線45Bで示
される領域に限られる。
ち、キヤリアの注入が行われるのは鎖線45Bで示
される領域に限られる。
この理由は、点線55Sで示されるエミツタ−ベ
ース接合はn−AlGaAs/p−AlGaAsよりなる
ワイドギヤツプ/ワイドギヤツプ接合となり、キ
ヤリアの注入は起こらないからである。
ース接合はn−AlGaAs/p−AlGaAsよりなる
ワイドギヤツプ/ワイドギヤツプ接合となり、キ
ヤリアの注入は起こらないからである。
鎖線45Bで示される領域は、半導体のバルク領
域にのみ制限されている。
域にのみ制限されている。
第2図は本発明のデバイス構造に対する、エミ
ツタ−ベース接合の周囲長対面積比SとHBTの
m値との関係を示す図である。
ツタ−ベース接合の周囲長対面積比SとHBTの
m値との関係を示す図である。
図より、m値はほとんどSに依存しないことが
分かる。
分かる。
第3図は本発明による他の実施例を示す
AlGaAs−GaAsHBTの模式的な断面図である。
AlGaAs−GaAsHBTの模式的な断面図である。
エミツタ−ベース接合を半導体中へ埋め込むた
めに、酸素イオン(02 +)注入により、絶縁体領
域11を形成して、表面接合部の不活性化をした
例を示す。
めに、酸素イオン(02 +)注入により、絶縁体領
域11を形成して、表面接合部の不活性化をした
例を示す。
以上詳細に説明したように本発明によれば、活
性なエミツタ−ベース接合界面を半導体内部に制
限することにより、HBTのhFE(同時にエミツタ
効率)を上げることができる。
性なエミツタ−ベース接合界面を半導体内部に制
限することにより、HBTのhFE(同時にエミツタ
効率)を上げることができる。
第1図は本発明による実施例を示すAlGaAs−
GaAs HBTの模式的な断面図、第2図は本発明
のデバイス構造に対する、エミツタ−ベース接合
の周囲長対面積比SとHBTのm値との関係を示
す図、第3図は本発明による他の実施例を示す
AlGaAs−GaAs HBTの模式的な断面図、第4
図は従来例によるAlGaAs−GaAs HBTの模式
的な断面図、第5図は従来例のデバイス構造に対
する、エミツタ−ベース接合の周囲長対面積比S
とHBTのm値との関係を示す図である。 図において、1は半絶縁性GaAs基板、1Aは
n+−GaAs基板、2はコレクタコンタクト層でn+
−GaAs層、3はコレクタ層でn−GaAs層、4
はベース層でp+−GaAs層、5はグレード層5で
n−AlxGa1-xAs層(x=0〜0.3)、3A,4A,
5Aはp+型のベースコンタクト層、6はエミツ
タコンタクト層、7はエミツタコンタクト層で
n+−GaAs層、8はエミツタ電極、9はベース電
極、10はコレクタ電極、11は絶縁体領域を示
す。
GaAs HBTの模式的な断面図、第2図は本発明
のデバイス構造に対する、エミツタ−ベース接合
の周囲長対面積比SとHBTのm値との関係を示
す図、第3図は本発明による他の実施例を示す
AlGaAs−GaAs HBTの模式的な断面図、第4
図は従来例によるAlGaAs−GaAs HBTの模式
的な断面図、第5図は従来例のデバイス構造に対
する、エミツタ−ベース接合の周囲長対面積比S
とHBTのm値との関係を示す図である。 図において、1は半絶縁性GaAs基板、1Aは
n+−GaAs基板、2はコレクタコンタクト層でn+
−GaAs層、3はコレクタ層でn−GaAs層、4
はベース層でp+−GaAs層、5はグレード層5で
n−AlxGa1-xAs層(x=0〜0.3)、3A,4A,
5Aはp+型のベースコンタクト層、6はエミツ
タコンタクト層、7はエミツタコンタクト層で
n+−GaAs層、8はエミツタ電極、9はベース電
極、10はコレクタ電極、11は絶縁体領域を示
す。
Claims (1)
- 【特許請求の範囲】 1 一導電型コレクタ層3と、反対導電型ベース
層4と、該コレクタ層および該ベース層よりバン
ドギヤツプの大きい一導電型エミツタ層5,6と
が順次積層された半導体層構造であつて、 該エミツタ層に厚さ方向にその一部を残して形
成されたメサと、 該メサの周縁の該エミツタ層、該ベース層、該
コレクタ層に形成された反対導電型領域と、 該ベース層とエミツタ層との界面のpn接合が
露出しないように、該メサの周縁より離れた領域
の反対導電型の該エミツタ層が除去された開口に
表出する該エミツタよりバンドキヤツプの小さい
層からなる反対導電型の露出部と、 該露出部上に形成されたベース電極9と、 エミツタ層上に形成されたエミツタ電極8と、 コレクタ層上に形成されたコレクタ電極10と
を有することを特徴とするヘテロ接合バイポーラ
トランジスタ。 2 一導電型コレクタ層3と、反対導電型ベース
層4と、該コレクタ層および該ベース層よりバン
ドギヤツプの大きい一導電型エミツタ層5,6を
順次成長する工程と、 該エミツタ層を厚さ方向にその一部を残してメ
サエツチングしてメサ部を形成する工程と、 メサエツチングされないで残つた該エミツタ層
に反対導電型の不純物を導入する工程と、 該メサ部の周縁より離れた領域の反対導電型の
エミツタ層を開口して該エミツタ層よりバンドギ
ヤツプの小さい反対導電型層を露出する工程と、 露出された該反対導電型層上にベース電極を形
成する工程とを有することを特徴とするヘテロ接
合バイポーラトランジスタの製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60039120A JPS61198776A (ja) | 1985-02-28 | 1985-02-28 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
EP86400418A EP0194197B1 (en) | 1985-02-28 | 1986-02-27 | Heterojunction bipolar transistor and process for fabricating same |
DE8686400418T DE3676099D1 (de) | 1985-02-28 | 1986-02-27 | Bipolartransistor mit heterouebergang und verfahren zur herstellung desselben. |
KR1019860001376A KR890004972B1 (ko) | 1985-02-28 | 1986-02-27 | 이질접합 바이폴라 트랜지스터 및 그의 제조방법 |
US07/262,241 US4924283A (en) | 1985-02-28 | 1988-10-20 | Heterojunction bipolar transistor and process for fabricating same |
US07/466,646 US4996166A (en) | 1985-02-28 | 1990-01-17 | Process for fabricating a heterojunction bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60039120A JPS61198776A (ja) | 1985-02-28 | 1985-02-28 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61198776A JPS61198776A (ja) | 1986-09-03 |
JPH0458703B2 true JPH0458703B2 (ja) | 1992-09-18 |
Family
ID=12544229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP60039120A Granted JPS61198776A (ja) | 1985-02-28 | 1985-02-28 | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
Country Status (5)
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---|---|
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EP (1) | EP0194197B1 (ja) |
JP (1) | JPS61198776A (ja) |
KR (1) | KR890004972B1 (ja) |
DE (1) | DE3676099D1 (ja) |
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JPH02297942A (ja) * | 1989-05-11 | 1990-12-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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JPS61137364A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (16)
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-
1985
- 1985-02-28 JP JP60039120A patent/JPS61198776A/ja active Granted
-
1986
- 1986-02-27 KR KR1019860001376A patent/KR890004972B1/ko not_active IP Right Cessation
- 1986-02-27 EP EP86400418A patent/EP0194197B1/en not_active Expired - Lifetime
- 1986-02-27 DE DE8686400418T patent/DE3676099D1/de not_active Expired - Lifetime
-
1988
- 1988-10-20 US US07/262,241 patent/US4924283A/en not_active Expired - Lifetime
-
1990
- 1990-01-17 US US07/466,646 patent/US4996166A/en not_active Expired - Lifetime
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EP0194197A1 (en) | 1986-09-10 |
US4996166A (en) | 1991-02-26 |
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