JPS61203675A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61203675A JPS61203675A JP4366185A JP4366185A JPS61203675A JP S61203675 A JPS61203675 A JP S61203675A JP 4366185 A JP4366185 A JP 4366185A JP 4366185 A JP4366185 A JP 4366185A JP S61203675 A JPS61203675 A JP S61203675A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000013078 crystal Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000000203 mixture Substances 0.000 abstract description 18
- 238000005530 etching Methods 0.000 abstract description 2
- 125000005842 heteroatom Chemical group 0.000 abstract 2
- 239000000956 alloy Substances 0.000 abstract 1
- 229910045601 alloy Inorganic materials 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高い再現性を有し高速動作が可能なヘテロ接
合バイポーラトランジスタ等の半導体装置に関するもの
である。
合バイポーラトランジスタ等の半導体装置に関するもの
である。
ヘテロ接合バイポーラトランジスタはホモ接合バイポー
ラトランジスタに比較し次のような長所を有する。すな
わち、ベース層を形成する半導体よりも大ぎな禁止帯幅
を有する半導体でエミッタ層を形成するので、ベース領
域のドーピング濃度を大きくしてもベース層からエミッ
タ層へのホールの注入が抑制され、このためエミッタ層
からベース層への電子の注入効率を損なうことなくベー
ス抵抗を小さくすることができる。また同様な理由によ
り、上記の電子の注入効率を損なうことなくエミッタ層
のドーピング濃度を下げることができるので、エミッタ
・ベース間の容量を小さくすることができる。これら２
つの改善によりヘテロ接合バイポーラトランジスタはホ
モ接合バイポーラトランジスタよりも高速の動作が可能
となる。
ラトランジスタに比較し次のような長所を有する。すな
わち、ベース層を形成する半導体よりも大ぎな禁止帯幅
を有する半導体でエミッタ層を形成するので、ベース領
域のドーピング濃度を大きくしてもベース層からエミッ
タ層へのホールの注入が抑制され、このためエミッタ層
からベース層への電子の注入効率を損なうことなくベー
ス抵抗を小さくすることができる。また同様な理由によ
り、上記の電子の注入効率を損なうことなくエミッタ層
のドーピング濃度を下げることができるので、エミッタ
・ベース間の容量を小さくすることができる。これら２
つの改善によりヘテロ接合バイポーラトランジスタはホ
モ接合バイポーラトランジスタよりも高速の動作が可能
となる。
しかし、ヘテロ接合バイポーラトランジスタは次のよう
な問題を有する。第３図は従来のＡＩＸＧ ａ（１−ｘ
） Ａ ｓとＧａＡｓを用いたベテロ接合バイポーラト
ランジスタの断面を模式的に示したものである。この図
において、■はドナー濃度が１×１０１８ＣＩ１１′３
程度のｎ型ＧａＡｓ基板、２はドナー濃度がＩＸ１０ｌ
Ｘ１０ｌ６のコレクタ層、３はアクセプタ濃度がＩ Ｘ
１０１９ｃｍ−３程度のベース層、４はドナー濃度が
５×１０１７０１１−３程度のエミッタ層、５はドナー
濃度が５ Ｘ １０Ｉ８ｃｍ″′３程度のキャップ層、
６はキャップ層５上に設けられたエミッタ電極、７はベ
ース電極、８はコレクタ電極である。
な問題を有する。第３図は従来のＡＩＸＧ ａ（１−ｘ
） Ａ ｓとＧａＡｓを用いたベテロ接合バイポーラト
ランジスタの断面を模式的に示したものである。この図
において、■はドナー濃度が１×１０１８ＣＩ１１′３
程度のｎ型ＧａＡｓ基板、２はドナー濃度がＩＸ１０ｌ
Ｘ１０ｌ６のコレクタ層、３はアクセプタ濃度がＩ Ｘ
１０１９ｃｍ−３程度のベース層、４はドナー濃度が
５×１０１７０１１−３程度のエミッタ層、５はドナー
濃度が５ Ｘ １０Ｉ８ｃｍ″′３程度のキャップ層、
６はキャップ層５上に設けられたエミッタ電極、７はベ
ース電極、８はコレクタ電極である。
各電極は各半導体層とオーミック接触している。
かかる構造を有するバイポーラトランジスタの問題点を
第４図に示されたバンド構造に基づいて説明する。第４
図において、前記と同様に２はコレクタ層、３はベース
層、４はエミッタ層である。
第４図に示されたバンド構造に基づいて説明する。第４
図において、前記と同様に２はコレクタ層、３はベース
層、４はエミッタ層である。
またＥｃは伝導帯下端を示すエネルギー準位、ＥＶは価
電子帯上端を示すエネルギー準位である。
電子帯上端を示すエネルギー準位である。
またＥＦはフェルミ準位、ＶＥＲはエミッタ・ベース間
の電圧、ＶａＣはベース・コレクタ間の電圧である。
Ａ ＩＩ ｘ Ｇ ａ（＋−ｘ） ”とＧａＡｓの界面
が急峻であるとベース層３とエミッタ層４との間に実線
で示すように伝導帯下端にΔＥｃのスパイク状の不連続
部９が発生する。従って、ＶＥＢを大きくしてエミッタ
層４からベース層３に電子を注入しようとすると、電子
は不連続部９が成すエネルギーバリアを越えなければな
らないので、注入キャリア数は約ｅｘｐ （−ΔＥｃ）
はど少なくなるという欠点を有していた。また、ベース
Ｍ３への電子の注入に際して電子はベース層３の伝導帯
下端ＥＣよりも約０．３ｅＶ大きい初速度を持つために
有効質量の大きな伝導帯の上側の谷に入ってしまい、却
って速度が小さくなるという欠点も有していた。
の電圧、ＶａＣはベース・コレクタ間の電圧である。
Ａ ＩＩ ｘ Ｇ ａ（＋−ｘ） ”とＧａＡｓの界面
が急峻であるとベース層３とエミッタ層４との間に実線
で示すように伝導帯下端にΔＥｃのスパイク状の不連続
部９が発生する。従って、ＶＥＢを大きくしてエミッタ
層４からベース層３に電子を注入しようとすると、電子
は不連続部９が成すエネルギーバリアを越えなければな
らないので、注入キャリア数は約ｅｘｐ （−ΔＥｃ）
はど少なくなるという欠点を有していた。また、ベース
Ｍ３への電子の注入に際して電子はベース層３の伝導帯
下端ＥＣよりも約０．３ｅＶ大きい初速度を持つために
有効質量の大きな伝導帯の上側の谷に入ってしまい、却
って速度が小さくなるという欠点も有していた。
そこで、Ａ Ｉ Ｘ Ｇ ａ（＋−ｘ） Ａ ｓ系で上
記のような欠点を解決するためには、通常、第４図中１
点鎖線で示すようにエミッタ層４とベース層３の間を組
成 で定まる傾斜した層１０ （以下グレーテツド層と
呼ぶ）を用いて清らかに連続的に接続する方法が用いら
れる〔例えば、エイチ・クローマー（Ｈ，Ｋｒｏｅｍｅ
ｒ） ；ジャーナル・オブ◆バキューム・サイエンス
・アンド・テクノロジー（Ｊ、 ｏｆ Ｖａｃ、 Ｓｃ
ｉ、 ＆ Ｔｅｃｈ、） 、第８１巻（１９８３年）、
１２６頁から１３０頁〕。ところが、かかるグレーテツ
ド層１０を形成すれば、上記不連続部９によるエミッタ
Ｍ４からの電子の注入効率の減少を抑制することができ
るが、一方で新たな問題を提起する。すなわち、エミッ
タ層４を構成するＡＩＸ Ｇ ａ （＋−ｘ）Ａ ｓの
組成Ｘは通常０．３程度にするが、このような組成では
ｎ型とするためにドーピングした不純物がＤＸセンタと
呼ばれる深い不純物準位を作る〔ディー・ブイ・ラング
（Ｄ、Ｖ、Ｌａｎｇ）ｌアール・ニー・ローガン（Ｒ，
Ａ、Ｌｏｇａｎ ） ：フィジカル・レビｓ−Ｂ （
Ｒｈｙ、 Ｒｅｖ、 Ｂ ） 、 １９巻（１９７９
年）、１０１５頁から１０３０頁〕。
記のような欠点を解決するためには、通常、第４図中１
点鎖線で示すようにエミッタ層４とベース層３の間を組
成 で定まる傾斜した層１０ （以下グレーテツド層と
呼ぶ）を用いて清らかに連続的に接続する方法が用いら
れる〔例えば、エイチ・クローマー（Ｈ，Ｋｒｏｅｍｅ
ｒ） ；ジャーナル・オブ◆バキューム・サイエンス
・アンド・テクノロジー（Ｊ、 ｏｆ Ｖａｃ、 Ｓｃ
ｉ、 ＆ Ｔｅｃｈ、） 、第８１巻（１９８３年）、
１２６頁から１３０頁〕。ところが、かかるグレーテツ
ド層１０を形成すれば、上記不連続部９によるエミッタ
Ｍ４からの電子の注入効率の減少を抑制することができ
るが、一方で新たな問題を提起する。すなわち、エミッ
タ層４を構成するＡＩＸ Ｇ ａ （＋−ｘ）Ａ ｓの
組成Ｘは通常０．３程度にするが、このような組成では
ｎ型とするためにドーピングした不純物がＤＸセンタと
呼ばれる深い不純物準位を作る〔ディー・ブイ・ラング
（Ｄ、Ｖ、Ｌａｎｇ）ｌアール・ニー・ローガン（Ｒ，
Ａ、Ｌｏｇａｎ ） ：フィジカル・レビｓ−Ｂ （
Ｒｈｙ、 Ｒｅｖ、 Ｂ ） 、 １９巻（１９７９
年）、１０１５頁から１０３０頁〕。
このような深い不純物準位の量は組成ｘ＝０．３付近で
はドーピングしたｎ型不純物の量に等しく、大きな雑音
の原因となる。また、組成ｘ−０，２５付近ではＤＸセ
ンタはほとんどな（なり浅いｎ型不純物準位を形成する
ので、雑音は少なくなるが、ベース層３からエミッタ層
４への正孔の注入に対するエネルギバリアの高さが低く
なり、（へ）−ス層３への電子注入効率が劣化すること
になる。
はドーピングしたｎ型不純物の量に等しく、大きな雑音
の原因となる。また、組成ｘ−０，２５付近ではＤＸセ
ンタはほとんどな（なり浅いｎ型不純物準位を形成する
ので、雑音は少なくなるが、ベース層３からエミッタ層
４への正孔の注入に対するエネルギバリアの高さが低く
なり、（へ）−ス層３への電子注入効率が劣化すること
になる。
従って、エミッタ層４の組成Ｘには最適値が存在し、こ
の値を厳密に制御しないかぎり、再現性よく高性能のへ
テロ接合バイポーラトランジスタを製造することは難し
い。
の値を厳密に制御しないかぎり、再現性よく高性能のへ
テロ接合バイポーラトランジスタを製造することは難し
い。
更に、前記グレーテツド層１０は通常数１００人に亘っ
て組成が傾斜した層であるが、このような層を自由に作
る能力のある成長法としては分子線エピタキシャル成長
法（以後ＭＢＥと呼ぶ）がある。ところがこのＭＢＨに
よってグレーテツド層を形成すると、アルミニウム分子
線源の応答の遅れによってしばしば所望の組成からのオ
ーバーシュートを起こし、グレーテツド層の終端近くで
組成Ｘの大きな層ができる欠点があった。アルミニウム
分子線源のオーバーシュートはすぐに減衰して所望の組
成ＸのＡ Ｉｔ Ｘ Ｇ ａ（＋−ｘ） Ａ Ｓとなる
が、雑音の発生に影響する領域に組成Ｘの大きな層が形
成されるため高性能のへテロ接合バイポーラトランジス
タの製造の再現性は必ずしも良いものではなかった。
て組成が傾斜した層であるが、このような層を自由に作
る能力のある成長法としては分子線エピタキシャル成長
法（以後ＭＢＥと呼ぶ）がある。ところがこのＭＢＨに
よってグレーテツド層を形成すると、アルミニウム分子
線源の応答の遅れによってしばしば所望の組成からのオ
ーバーシュートを起こし、グレーテツド層の終端近くで
組成Ｘの大きな層ができる欠点があった。アルミニウム
分子線源のオーバーシュートはすぐに減衰して所望の組
成ＸのＡ Ｉｔ Ｘ Ｇ ａ（＋−ｘ） Ａ Ｓとなる
が、雑音の発生に影響する領域に組成Ｘの大きな層が形
成されるため高性能のへテロ接合バイポーラトランジス
タの製造の再現性は必ずしも良いものではなかった。
また、前記Ａ Ｉ Ｘ Ｇ ａｃｔ−ｘ）Ａ ｓのかわ
りにＡｌｙ Ｉ ｎ＜＋−ｙ）Ａ ｓ 、前記ＧａＡｓ
のかわりにＧａｚＩ ｎ（１−２）Ａ ｓを用いる場合
には、Ａ ｊ！ ｙ Ｉ ｎ（１−ｙ）Ａｓ層にＤＸセ
ンタができないので高性能が期待されるが、この場合に
は組成ｙ１組成２の変動によって格子定数が大きく変化
するので更に厳密な組成制御が必要とされる。また、こ
の系でもΔＥＣの値は０．５ｅＶ程度と大きく、グレー
テツド層の形成は避けられないが、この場合には格子定
数を一定に保ちながら伝導帯下端を滑らかに接続しなけ
ればならず、その再現性が低くなるという欠点を有して
いた。
りにＡｌｙ Ｉ ｎ＜＋−ｙ）Ａ ｓ 、前記ＧａＡｓ
のかわりにＧａｚＩ ｎ（１−２）Ａ ｓを用いる場合
には、Ａ ｊ！ ｙ Ｉ ｎ（１−ｙ）Ａｓ層にＤＸセ
ンタができないので高性能が期待されるが、この場合に
は組成ｙ１組成２の変動によって格子定数が大きく変化
するので更に厳密な組成制御が必要とされる。また、こ
の系でもΔＥＣの値は０．５ｅＶ程度と大きく、グレー
テツド層の形成は避けられないが、この場合には格子定
数を一定に保ちながら伝導帯下端を滑らかに接続しなけ
ればならず、その再現性が低くなるという欠点を有して
いた。
本発明の目的は、上記のような従来のへテロ接合バイポ
ーラトランジスタの欠点を除去し、エミッタ層とベース
層の間にグレーテツド層を形成する必要がなく、雑音の
原因となる深い不純物準位を含まず、再現性が高く且つ
高速動作が可能なヘテロ接合バイポーラトランジスタ等
の半導体装置を提供することにある。
ーラトランジスタの欠点を除去し、エミッタ層とベース
層の間にグレーテツド層を形成する必要がなく、雑音の
原因となる深い不純物準位を含まず、再現性が高く且つ
高速動作が可能なヘテロ接合バイポーラトランジスタ等
の半導体装置を提供することにある。
本発明は、ＩｎＰ基板上に、ｎ型の（Ａ Ｉ Ｇ ａＩ
ｎ）Ａｓ混晶から成るコレクタ層、ｐ型の（ＡＩＱａ
Ｉｎ）Ａｓ混晶から成るベース層、ｎ型のＩｎＰから成
るエミッタ層を順次積層し、前記コレクタ層、ベース層
、エミッタ層のそれぞれにオーミック接触を形成する電
極を設けた構造を有し、前記混晶の電子親和力からＩｎ
Ｐの電子親和力を引いた値がＯであるかあるいは正とな
り且つ前記混晶の伝導帯における下端と高いエネルギー
位置にある谷とのエネルギー差よりも小さくなり、前記
混晶のＩｎＰに対する格子ミスマツチの絶対値が５Ｘ１
０’よりも小さいことを特徴としている。
ｎ）Ａｓ混晶から成るコレクタ層、ｐ型の（ＡＩＱａ
Ｉｎ）Ａｓ混晶から成るベース層、ｎ型のＩｎＰから成
るエミッタ層を順次積層し、前記コレクタ層、ベース層
、エミッタ層のそれぞれにオーミック接触を形成する電
極を設けた構造を有し、前記混晶の電子親和力からＩｎ
Ｐの電子親和力を引いた値がＯであるかあるいは正とな
り且つ前記混晶の伝導帯における下端と高いエネルギー
位置にある谷とのエネルギー差よりも小さくなり、前記
混晶のＩｎＰに対する格子ミスマツチの絶対値が５Ｘ１
０’よりも小さいことを特徴としている。
上記の如く、ＩｎＰをエミッタ層に、（Ａ ｆｉ Ｇａ
１ｎ）Ａｓ混晶をベース層及びコレクタ層にそれぞれ用
いたヘテロ接合の組合せは、格子のミスマツチの絶対値
が５Ｘ１０−３より小さければ、格子が変形してミスフ
ィツト転位を導入することなくエピタキシャル成長する
。この結果、格子のミスマツチがこの範囲にあれば、欠
陥がない、すなわち界面再結合のない理想的なヘテロ界
面を形成することができる。
１ｎ）Ａｓ混晶をベース層及びコレクタ層にそれぞれ用
いたヘテロ接合の組合せは、格子のミスマツチの絶対値
が５Ｘ１０−３より小さければ、格子が変形してミスフ
ィツト転位を導入することなくエピタキシャル成長する
。この結果、格子のミスマツチがこの範囲にあれば、欠
陥がない、すなわち界面再結合のない理想的なヘテロ界
面を形成することができる。
また上記条件を満足しながら、ＩｎＰと上記混晶の電子
親和力を等しくすると、ヘテロ界面における伝導帯下端
のエネルギー差がなくなり、ヘテロ界面においてグレー
テツド層を作る必要がなくなる。このため、再現性の悪
いグレーテツド層を成長させなくともよいので、成長の
再現性が改善される。
親和力を等しくすると、ヘテロ界面における伝導帯下端
のエネルギー差がなくなり、ヘテロ界面においてグレー
テツド層を作る必要がなくなる。このため、再現性の悪
いグレーテツド層を成長させなくともよいので、成長の
再現性が改善される。
ところで、ＩｎＰの電子親和力は、上記混晶の電子親和
力に完全に等しい必要はなく、上記混晶の電子親和力よ
り大きくてもよい、これによって、ＩｎＰのエミッタ層
から注入された電子は、大きな初速度を持つことになり
、より速い高速動作が期待される。ただし、混晶の電子
親和力は無制限に大きくすることはできず、注入された
電子が混晶の伝導帯における高いエネルギー位置にある
谷に捕えられない範囲で大きくすることが許容される。
力に完全に等しい必要はなく、上記混晶の電子親和力よ
り大きくてもよい、これによって、ＩｎＰのエミッタ層
から注入された電子は、大きな初速度を持つことになり
、より速い高速動作が期待される。ただし、混晶の電子
親和力は無制限に大きくすることはできず、注入された
電子が混晶の伝導帯における高いエネルギー位置にある
谷に捕えられない範囲で大きくすることが許容される。
仮に、電子が上記釜に捕えられるとすると、ベース層に
注入された電子は大きな有効質量を持つことになり、電
子速度が遅くなって高速動作が期待できない。
注入された電子は大きな有効質量を持つことになり、電
子速度が遅くなって高速動作が期待できない。
以上のことから、上記混晶の電子親和力からｌｎＰの電
子親和力を引いた値が０であるかあるいは正であって且
つ上記混晶の伝導帯における伝導帯下端と高いエネルギ
ー位置にある谷とのエネルギー差よりも小さいものであ
ることが条件となる。
子親和力を引いた値が０であるかあるいは正であって且
つ上記混晶の伝導帯における伝導帯下端と高いエネルギ
ー位置にある谷とのエネルギー差よりも小さいものであ
ることが条件となる。
以下に、図面に基づいて本発明の詳細な説明する。
第１図は本発明に係るヘテロ接合バイポーラトランジス
タの断面を模式的に示し、第２図はそのバンド構成を示
す。第１図において、ドナー濃度がＩ Ｘ １０ ｌ８
ｃ１３であるｎ”−ＩｎＰ基板Ｉｌりに、ドナー濃度が
５ Ｘ １０”ｃｍ’であるｎ型Ａ１０．１７ Ｇ ａ
Ｏ，３０Ｉ ｎ ０５３ Ａ Ｓのコレクタ層１２を
０゜５μｍの厚みで、アクセプタ濃度がｌＸｌ０Ｉ９ｃ
ｎ＋−３であるｐ型のＡ １０．１７ Ｇ ａｏ、３０
Ｉ ｎｏ、５３ Ａ ３のベース層１３を８００人の
厚みで、ドナー濃度が５ Ｘ １０Ｉ７ｃｍ’であるｎ
型ＩｎＰのエミッタ層１４を０．２μｍの厚みでそれぞ
れ順次に積層させている。また１５は、電極とのオーミ
ック接触を生じやすくするために形成されたドナー濃度
が５×１０１８ＣＩ１１−３であるｎ型Ｇ ａ Ｏ，４
７１ｎ Ｏ，５３Ａ Ｓのキャップ層である。
タの断面を模式的に示し、第２図はそのバンド構成を示
す。第１図において、ドナー濃度がＩ Ｘ １０ ｌ８
ｃ１３であるｎ”−ＩｎＰ基板Ｉｌりに、ドナー濃度が
５ Ｘ １０”ｃｍ’であるｎ型Ａ１０．１７ Ｇ ａ
Ｏ，３０Ｉ ｎ ０５３ Ａ Ｓのコレクタ層１２を
０゜５μｍの厚みで、アクセプタ濃度がｌＸｌ０Ｉ９ｃ
ｎ＋−３であるｐ型のＡ １０．１７ Ｇ ａｏ、３０
Ｉ ｎｏ、５３ Ａ ３のベース層１３を８００人の
厚みで、ドナー濃度が５ Ｘ １０Ｉ７ｃｍ’であるｎ
型ＩｎＰのエミッタ層１４を０．２μｍの厚みでそれぞ
れ順次に積層させている。また１５は、電極とのオーミ
ック接触を生じやすくするために形成されたドナー濃度
が５×１０１８ＣＩ１１−３であるｎ型Ｇ ａ Ｏ，４
７１ｎ Ｏ，５３Ａ Ｓのキャップ層である。
上記積層化においてはＭＢＥが用いられる。かかる積層
化を行った後にエミッタ電極１６としてＡ ｕ Ｇ ｅ
／ Ａ ｕを上面に蒸着し、その後においてエミッタ
になるべき部分を残してＡｕ Ｑ ｅ ／ Ａ ｕ層と
ｎ型Ｇ ａ Ｏ，４７１ｎ ０５３ Ａ ５キャンプ層
とｎ型ＩｎＰ層をエツチングで除去する。この除去によ
って露出したベース層１３を成すｐ型Ａｊ！Ｏ，ｌ７Ｇ
ａａ、ｓｏ Ｉ ｎｏｓｓ Ａ ｓにＡｕＺｎを蒸着し
てベース電極１７とした。更にコレクタ層１１の裏面に
Ｉｎを付けＨ２雰囲気で合金化してコレクタ電極１８を
形成する。以上の如くして第１図に示されるような構造
のへテロ接合バイポーラトランジスタが作られる。
化を行った後にエミッタ電極１６としてＡ ｕ Ｇ ｅ
／ Ａ ｕを上面に蒸着し、その後においてエミッタ
になるべき部分を残してＡｕ Ｑ ｅ ／ Ａ ｕ層と
ｎ型Ｇ ａ Ｏ，４７１ｎ ０５３ Ａ ５キャンプ層
とｎ型ＩｎＰ層をエツチングで除去する。この除去によ
って露出したベース層１３を成すｐ型Ａｊ！Ｏ，ｌ７Ｇ
ａａ、ｓｏ Ｉ ｎｏｓｓ Ａ ｓにＡｕＺｎを蒸着し
てベース電極１７とした。更にコレクタ層１１の裏面に
Ｉｎを付けＨ２雰囲気で合金化してコレクタ電極１８を
形成する。以上の如くして第１図に示されるような構造
のへテロ接合バイポーラトランジスタが作られる。
上記において、ＩｎＰとＡ ”０．１？ Ｇ ａｏ、３
０ Ｉ ｎＯ，５３Ａ３の電子親和力は等しいので、第
２図に示すようにエミッタ１ｉｉ１４とベース層１３の
間の境界領域においてスパイク状の不連続部は生ぜず、
伝導帯下端が滑らかに接続される。従って、再現性の悪
いグレーテツド層を成長させることなく、理想的なヘテ
ロ界面を得ることができる。
０ Ｉ ｎＯ，５３Ａ３の電子親和力は等しいので、第
２図に示すようにエミッタ１ｉｉ１４とベース層１３の
間の境界領域においてスパイク状の不連続部は生ぜず、
伝導帯下端が滑らかに接続される。従って、再現性の悪
いグレーテツド層を成長させることなく、理想的なヘテ
ロ界面を得ることができる。
上記実施例では、（ＡＡ！Ｇａ Ｉ ｎ）Ａｓ混晶とし
て、ＩｎＰとの伝導帯下＃Ａ差がない組成のものを使用
したが、注入された電子が（ＡρＧａ１ｎ）Ａｓの伝導
帯の高いエネルギーの谷に入らないようにすればよいか
ら、その谷のエネルギーとＩｎＰの電子親和力が等しく
なるまでの範囲で上記組成を変えることができる。
て、ＩｎＰとの伝導帯下＃Ａ差がない組成のものを使用
したが、注入された電子が（ＡρＧａ１ｎ）Ａｓの伝導
帯の高いエネルギーの谷に入らないようにすればよいか
ら、その谷のエネルギーとＩｎＰの電子親和力が等しく
なるまでの範囲で上記組成を変えることができる。
また（Ａｊ！Ｇａ Ｉｎ）Ａｓは、ＩｎＰに対する格子
ミスマツチの個数が±４Ｘ１０′３の範囲にあればミス
フィツト転位を導入することなくエピタキシャル成長す
るため、この範囲の組成についても本発明に係るヘテロ
接合バイポーラトランジスタに使えるのは勿論である。
ミスマツチの個数が±４Ｘ１０′３の範囲にあればミス
フィツト転位を導入することなくエピタキシャル成長す
るため、この範囲の組成についても本発明に係るヘテロ
接合バイポーラトランジスタに使えるのは勿論である。
なお、本発明のへテロ接合バイポーラトランジスタと従
来へテロ接合バイポーラトランジスタを、それぞれ１０
枚のウェハから作り、その再現性を調べたところ、本発
明は従来のものに比較して２倍の再現性が得られた。ま
た本発明のへテロ接合バイポーラトランジスタを使用し
てリングオシレータを作成し、一段あたりの遅延時間を
調べたところ２４ｐｓｅｃが得られ、動作の高速化が確
認された。
来へテロ接合バイポーラトランジスタを、それぞれ１０
枚のウェハから作り、その再現性を調べたところ、本発
明は従来のものに比較して２倍の再現性が得られた。ま
た本発明のへテロ接合バイポーラトランジスタを使用し
てリングオシレータを作成し、一段あたりの遅延時間を
調べたところ２４ｐｓｅｃが得られ、動作の高速化が確
認された。
以上の説明で明らかなように、本発明によれば、エミッ
タ層を形成するＩｎＰに対して所定の関係を満足する組
成を有した（Ａ＃Ｇａ Ｉ ｎ）Ａｓ混晶でコレクタ層
とベースを形成したため、雑音を小さくし、再現性を向
上し、且つ動作の高速化を達成することができる。
タ層を形成するＩｎＰに対して所定の関係を満足する組
成を有した（Ａ＃Ｇａ Ｉ ｎ）Ａｓ混晶でコレクタ層
とベースを形成したため、雑音を小さくし、再現性を向
上し、且つ動作の高速化を達成することができる。
第１図は本発明に係るヘテロ接合バイポーラトランジス
タの模式的断面図、 第２図は同へテロ接合バイポーラトランジスタのバンド
構成を示す図、 第３図は従来のへテロ接合バイポーラトランジスタの模
式的断面図、 第４図は同へテロ接合バイポーラトランジスタのバンド
構成を示す図である。 １１・・・ＩｎＰ基板 １２°°′ｎ型Ａ ” ０．１７ Ｇ ａ Ｏ，３０Ｉ
ｎ ０．５３ Ａ、Ｓコレクタ層 １３・・・ｐ型Ａ ｌｏ、Ｉ７Ｇ ａｏ、３ｏ Ｉ ｎ
ｏ、ｓａ Ａ Ｓベース層
タの模式的断面図、 第２図は同へテロ接合バイポーラトランジスタのバンド
構成を示す図、 第３図は従来のへテロ接合バイポーラトランジスタの模
式的断面図、 第４図は同へテロ接合バイポーラトランジスタのバンド
構成を示す図である。 １１・・・ＩｎＰ基板 １２°°′ｎ型Ａ ” ０．１７ Ｇ ａ Ｏ，３０Ｉ
ｎ ０．５３ Ａ、Ｓコレクタ層 １３・・・ｐ型Ａ ｌｏ、Ｉ７Ｇ ａｏ、３ｏ Ｉ ｎ
ｏ、ｓａ Ａ Ｓベース層
Claims (1)
- （１）ＩｎＰ基板上に、ｎ型の（ＡｌＧａＩｎ）Ａｓ混
晶から成るコレクタ層、ｐ型の（ＡｌＧａＩｎ）Ａｓ混
晶から成るベース層、ｎ型のＩｎＰから成るエミッタ層
を順次積層し、前記コレクタ層、ベース層、エミッタ層
のそれぞれにオーミック接触を形成する電極を設けた構
造を有し、前記混晶の電子親和力からＩｎＰの電子親和
力を引いた値が０であるかあるいは正となり且つ前記混
晶の伝導帯における下端と高いエネルギー位置にある谷
とのエネルギー差よりも小さくなり、前記混晶のＩｎＰ
に対する格子ミスマッチの絶対値が５×１０＾−＾３よ
りも小さいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4366185A JPS61203675A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4366185A JPS61203675A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61203675A true JPS61203675A (ja) | 1986-09-09 |
Family
ID=12670033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4366185A Pending JPS61203675A (ja) | 1985-03-07 | 1985-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318777A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPH01136368A (ja) * | 1987-10-30 | 1989-05-29 | Internatl Business Mach Corp <Ibm> | ヘテロ接合バイポーラ・トランジスタ |
| US5345097A (en) * | 1992-03-02 | 1994-09-06 | Matsushita Electric Industrial, Co., Ltd. | Heterojunction bipolar transistor including collector region of InP and method of fabricating the same |
-
1985
- 1985-03-07 JP JP4366185A patent/JPS61203675A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318777A (ja) * | 1987-06-22 | 1988-12-27 | Nec Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPH01136368A (ja) * | 1987-10-30 | 1989-05-29 | Internatl Business Mach Corp <Ibm> | ヘテロ接合バイポーラ・トランジスタ |
| US5345097A (en) * | 1992-03-02 | 1994-09-06 | Matsushita Electric Industrial, Co., Ltd. | Heterojunction bipolar transistor including collector region of InP and method of fabricating the same |
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