JPS6182474A - ヘテロ接合バイポ−ラトランジスタの製造方法 - Google Patents
ヘテロ接合バイポ−ラトランジスタの製造方法Info
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- JPS6182474A JPS6182474A JP20442484A JP20442484A JPS6182474A JP S6182474 A JPS6182474 A JP S6182474A JP 20442484 A JP20442484 A JP 20442484A JP 20442484 A JP20442484 A JP 20442484A JP S6182474 A JPS6182474 A JP S6182474A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、化合物半導体を用いたヘテロ接合バイポーラ
トランジスタの製造方法に関する。
トランジスタの製造方法に関する。
ヘテロ接合バイポーラトランジスタは通常のホモ接合バ
イポーラトランジスタに比べてベース濃度を高くするこ
とができるため、＾速動作可能な素子として注目されて
いる。バイポーラトランジスタの高速化と低消費電力化
を図るためには、エミッタ寸法を小さくすること、エミ
ッタ・コンタクト抵抗を小さくすることが有効である、
従来の３ｉプレーナバイポーラトランジスタ技術を基礎
としたホモ接合バイポーラトランジスタでは、例えばヒ
素ドープ多結晶シリコン膜を拡散源とした自己整合技術
によりこのエミッタに関する問題を解決する試みが行わ
れている。しかしながら、ヘテロ接合バイポーラトラン
ジスタで゛はその製造方法がＳｉホモ接合バイポーラト
ランジスタと大きく異なるため、エミッタ寸法の縮小等
の試みはなされておらず、その潜在能力を引出し得てい
ないのが現状である。このことを図面を用いて詳しく説
明する。
イポーラトランジスタに比べてベース濃度を高くするこ
とができるため、＾速動作可能な素子として注目されて
いる。バイポーラトランジスタの高速化と低消費電力化
を図るためには、エミッタ寸法を小さくすること、エミ
ッタ・コンタクト抵抗を小さくすることが有効である、
従来の３ｉプレーナバイポーラトランジスタ技術を基礎
としたホモ接合バイポーラトランジスタでは、例えばヒ
素ドープ多結晶シリコン膜を拡散源とした自己整合技術
によりこのエミッタに関する問題を解決する試みが行わ
れている。しかしながら、ヘテロ接合バイポーラトラン
ジスタで゛はその製造方法がＳｉホモ接合バイポーラト
ランジスタと大きく異なるため、エミッタ寸法の縮小等
の試みはなされておらず、その潜在能力を引出し得てい
ないのが現状である。このことを図面を用いて詳しく説
明する。
第２図は従来のＧａＡｓ−Ａｊ２ＧａＡｓヘテロ接合バ
イポーラトランジスタの概略的な製造工程を示す。第２
図（ａ）に示すように、半絶縁性ＧａＡｓ基板２１に、
分子線エピタキシー法（ＭＢＥ法）によって、コレクタ
となるｎ型ＧａＡｓ層２２．ベースとなるｎ型ＧａＡｓ
層２３、エミッタとなるｎ型Ａ２ＧａＡｓ層２４を順次
成長させる。このようなエピタキシャル・ウェーハに、
第２図（ｂ）に示すように例えばＭｇのイオン１人によ
り低抵抗の外部ベース領［２５を形成する。この後第２
図（Ｃ）に示すようにエミッタ電極２６．ベース電極２
７を形成してヘテロ接合バイポーラトランジスタが完成
する。コレクタ電極は図では示さなかったが、例えばメ
サ・エツチングを行ないｎ型ＧａＡｓ層２２を露出させ
てこれにコンタクトするように形成すればよい。
イポーラトランジスタの概略的な製造工程を示す。第２
図（ａ）に示すように、半絶縁性ＧａＡｓ基板２１に、
分子線エピタキシー法（ＭＢＥ法）によって、コレクタ
となるｎ型ＧａＡｓ層２２．ベースとなるｎ型ＧａＡｓ
層２３、エミッタとなるｎ型Ａ２ＧａＡｓ層２４を順次
成長させる。このようなエピタキシャル・ウェーハに、
第２図（ｂ）に示すように例えばＭｇのイオン１人によ
り低抵抗の外部ベース領［２５を形成する。この後第２
図（Ｃ）に示すようにエミッタ電極２６．ベース電極２
７を形成してヘテロ接合バイポーラトランジスタが完成
する。コレクタ電極は図では示さなかったが、例えばメ
サ・エツチングを行ないｎ型ＧａＡｓ層２２を露出させ
てこれにコンタクトするように形成すればよい。
このような方法において、エミッタ電極２６は当然外部
ベース領域２５に囲まれたエミッタ領域内に形成しなけ
ればならないが、その際、マスクあわせの余裕を考慮す
るとエミッタ領域幅はエミッタ電極幅より大きくするこ
とが必要となる。例えば電極加工の最小線幅を１μｍと
し、マスク合せ余裕を１μ乳とすると、最小ミッタ電極
は１μｍであり、エミッタ領域幅は３μｍとしなければ
ならない。従って、エミッタ面積の十分な低減が困難で
、またエミッタ電極のコンタクト面積がエミッタ領域よ
り小さくなるためそのコンタクト抵抗を十分に小さくす
ることが困難である。
ベース領域２５に囲まれたエミッタ領域内に形成しなけ
ればならないが、その際、マスクあわせの余裕を考慮す
るとエミッタ領域幅はエミッタ電極幅より大きくするこ
とが必要となる。例えば電極加工の最小線幅を１μｍと
し、マスク合せ余裕を１μ乳とすると、最小ミッタ電極
は１μｍであり、エミッタ領域幅は３μｍとしなければ
ならない。従って、エミッタ面積の十分な低減が困難で
、またエミッタ電極のコンタクト面積がエミッタ領域よ
り小さくなるためそのコンタクト抵抗を十分に小さくす
ることが困難である。
本発明は上記した点に鑑みなされたもので、微少なエミ
ッタ領域に自己整合的にエミッタ電極を形成して、エミ
ッタ面積の低減とエミッタ電極コンタクト抵抗の低減を
可能としたヘテロ接合バイポーラトランジスタの製造方
法を提供することを目的とする。
ッタ領域に自己整合的にエミッタ電極を形成して、エミ
ッタ面積の低減とエミッタ電極コンタクト抵抗の低減を
可能としたヘテロ接合バイポーラトランジスタの製造方
法を提供することを目的とする。
本発明の方法は、ヘテロ接合を含むｎｐｎまたはｐｎｐ
ウェーハを形成した後、エミッタ領域に耐エツチング用
マスクを設けてウェーハの一部をエツチング除去し、必
要なエミッタ領域を凸型に残す。そして前記マスクをそ
のまま耐イオン注入用マスクとして用いてイオン注入に
より外部ベース領域を形成し、この後全面に表面がほぼ
平坦になるように絶縁膜を形成し、これをエツチングし
て凸型をなすエミッタ領域表面のみを露出させてエミッ
タ電極を形成する。
ウェーハを形成した後、エミッタ領域に耐エツチング用
マスクを設けてウェーハの一部をエツチング除去し、必
要なエミッタ領域を凸型に残す。そして前記マスクをそ
のまま耐イオン注入用マスクとして用いてイオン注入に
より外部ベース領域を形成し、この後全面に表面がほぼ
平坦になるように絶縁膜を形成し、これをエツチングし
て凸型をなすエミッタ領域表面のみを露出させてエミッ
タ電極を形成する。
本発明によれば、エミッタ領域が周辺を絶縁膜で覆われ
た状態で形成されるため、エミッタ領域全面にエミッタ
電極をコンタクトさせることができる。従ってエミッタ
面積の低減が可能であり、また微少なエミッタ領域に小
さいコンタクト抵抗でエミッタ電極を形成することがで
き、ヘテロ接合バイポーラトランジスタの高速動作化、
低消−電力化が図られる。
た状態で形成されるため、エミッタ領域全面にエミッタ
電極をコンタクトさせることができる。従ってエミッタ
面積の低減が可能であり、また微少なエミッタ領域に小
さいコンタクト抵抗でエミッタ電極を形成することがで
き、ヘテロ接合バイポーラトランジスタの高速動作化、
低消−電力化が図られる。
以下本発明の詳細な説明する。第１図（ａ）〜（ｆ）は
ＧａＡｓ−ＡｆｆｉＧａＡｓヘテロ接合バイポーラトラ
ンジスタに適用した実施例の製造工程を示す。
ＧａＡｓ−ＡｆｆｉＧａＡｓヘテロ接合バイポーラトラ
ンジスタに適用した実施例の製造工程を示す。
第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１１
上に、ＭＢＥ法によりコレクタとなる第１の半導体層１
２．ベースとなる第２の半導体層１３、エミッタとなる
第３の半導体層１４を順次エピタキシャル成長させる。
上に、ＭＢＥ法によりコレクタとなる第１の半導体層１
２．ベースとなる第２の半導体層１３、エミッタとなる
第３の半導体層１４を順次エピタキシャル成長させる。
第１の半導体層１２は、コレクタ電極のオーミック・コ
ンタクトを良好にするための０．５μｍのｎ＋型ＧａＡ
ｓ層１２！と０．５μｍのｎ型ＧａＡｓ層１２２とから
なる。第２の半導体層１３は０．１μｍのｐ＋型ＧａＡ
ｓ層からなる。第３の半導体層１４は、０．２μ７７Ｌ
のｎ型ＡｆｆｉＧａＡｓ層１４１．０．３μｍのｎ型Ｇ
ａＡｓ層１４２および０．６μ７ＦＬのｎ＋型ＧａＡｓ
層１４３の三層からなる。第２の半導体層１３のｐ型Ｇ
ａＡｓ層と第３の半導体層１４の最下層、ｎ型Ａｊ２Ｇ
ａＡｓ層１４１の間がヘテロ接合をなすエミッタ・ベー
ス接合を構成している。ＡｆｆｉＧａＡｓ１４ｔのＡ℃
とＧａの混晶比は例えばＡｊ２／Ｇａ−３／７とする。
ンタクトを良好にするための０．５μｍのｎ＋型ＧａＡ
ｓ層１２！と０．５μｍのｎ型ＧａＡｓ層１２２とから
なる。第２の半導体層１３は０．１μｍのｐ＋型ＧａＡ
ｓ層からなる。第３の半導体層１４は、０．２μ７７Ｌ
のｎ型ＡｆｆｉＧａＡｓ層１４１．０．３μｍのｎ型Ｇ
ａＡｓ層１４２および０．６μ７ＦＬのｎ＋型ＧａＡｓ
層１４３の三層からなる。第２の半導体層１３のｐ型Ｇ
ａＡｓ層と第３の半導体層１４の最下層、ｎ型Ａｊ２Ｇ
ａＡｓ層１４１の間がヘテロ接合をなすエミッタ・ベー
ス接合を構成している。ＡｆｆｉＧａＡｓ１４ｔのＡ℃
とＧａの混晶比は例えばＡｊ２／Ｇａ−３／７とする。
このウェーハは、エミッタｌｔｊを取出すｎ＋型ＧａＡ
ｓ層１４３とその下のｎ型ＧａＡｓ層１４２の合計厚み
を０．９μｍと厚くしていることが特徴である。
ｓ層１４３とその下のｎ型ＧａＡｓ層１４２の合計厚み
を０．９μｍと厚くしていることが特徴である。
この後、第１図（ｂ）に示すように、ＣＶＤ法により０
．８μ亀の５ｉＯｚｌ［１１５を形成し、これをＣＦ４
ガスを用いた反応性イエンエッチング（ＲＩＥ）法によ
りエツチングしてエミッタ領域にのみ残し、これを耐エ
ツチング用マスクとして第１の半導体層１４の一部１例
えば０．８μｍをＣ，Ｑ２ガスを用いたＲＩＥ法により
エツチングし、エミッタ領域を凸型に残す。次いで５ｉ
Ｏｚ膜１５をそのまま耐イオン注入マスクとして用いて
ＭＯイオン注入を行ない、第１図（Ｃ）に示すようにｐ
４型外部ベース領域１６を形成する。Ｍ ’Ｑイオン注
入層は全面にＣＶＤ５ ｉ ０２膜（図では省略した）
を堆積し、赤外線ランプを用いて８００℃程度にアニー
ルすることにより、活性化される。
．８μ亀の５ｉＯｚｌ［１１５を形成し、これをＣＦ４
ガスを用いた反応性イエンエッチング（ＲＩＥ）法によ
りエツチングしてエミッタ領域にのみ残し、これを耐エ
ツチング用マスクとして第１の半導体層１４の一部１例
えば０．８μｍをＣ，Ｑ２ガスを用いたＲＩＥ法により
エツチングし、エミッタ領域を凸型に残す。次いで５ｉ
Ｏｚ膜１５をそのまま耐イオン注入マスクとして用いて
ＭＯイオン注入を行ない、第１図（Ｃ）に示すようにｐ
４型外部ベース領域１６を形成する。Ｍ ’Ｑイオン注
入層は全面にＣＶＤ５ ｉ ０２膜（図では省略した）
を堆積し、赤外線ランプを用いて８００℃程度にアニー
ルすることにより、活性化される。
次に図示しない５ｉＯｚ膜をリフトオフ加工用材料膜と
して、第１図（ｄ）に示すように厚さＱ−，３μｎのＡ
Ｕ／Ａｕｚｎ膜からなるベース電極１７を形成し、５ｉ
Ｏｚ膜を緩衝フッ酸により除去して、Ｃλ２ガスによる
ＲＩＥ法によりｐ＋型郊外部ベース領域１６０．１５μ
乳程度エツチング除去する。このエツチングは、外部ベ
ース領域１６側壁に存在するＧａＡｓ−ＧａＡｓホモ接
合（第１図（ｂ）参照）を除くためであり、エミッタ・
ベース間電流を全てヘテロ接合を流れるようにすること
で電流利得を高くする上で意味がある。
して、第１図（ｄ）に示すように厚さＱ−，３μｎのＡ
Ｕ／Ａｕｚｎ膜からなるベース電極１７を形成し、５ｉ
Ｏｚ膜を緩衝フッ酸により除去して、Ｃλ２ガスによる
ＲＩＥ法によりｐ＋型郊外部ベース領域１６０．１５μ
乳程度エツチング除去する。このエツチングは、外部ベ
ース領域１６側壁に存在するＧａＡｓ−ＧａＡｓホモ接
合（第１図（ｂ）参照）を除くためであり、エミッタ・
ベース間電流を全てヘテロ接合を流れるようにすること
で電流利得を高くする上で意味がある。
この後、第１図（ｅ）に示すように、シリカ液（例えば
東京応化製ＯＣＤ液）を回転数２００゜ｒｐｍでスピン
コードし、３００℃で熱処理して厚さ０．５μ扉程度の
Ｓ ｉ ０２膜１８を全面に形成する。これにより５ｉ
Ｏｚ膜１８は、凸部をなすエミッタ領域上では約０．１
μ扉と薄く、全体としてほぼ表面が平坦になるように形
成される。
東京応化製ＯＣＤ液）を回転数２００゜ｒｐｍでスピン
コードし、３００℃で熱処理して厚さ０．５μ扉程度の
Ｓ ｉ ０２膜１８を全面に形成する。これにより５ｉ
Ｏｚ膜１８は、凸部をなすエミッタ領域上では約０．１
μ扉と薄く、全体としてほぼ表面が平坦になるように形
成される。
そして第１図（ｆ）に示すように、ＣＦ４ガスを用いた
ＲＩＥ法により５ｉＯ２ｖＡ１８を全面エツチングして
エミッタ領域のｎ＋型ＧａＡｓ層１４３表面を露出させ
、ＡｕＧｅ膜の蒸着とりフトオフ加工によりエミッタ電
極１９を形成する。
ＲＩＥ法により５ｉＯ２ｖＡ１８を全面エツチングして
エミッタ領域のｎ＋型ＧａＡｓ層１４３表面を露出させ
、ＡｕＧｅ膜の蒸着とりフトオフ加工によりエミッタ電
極１９を形成する。
エミッタ電極１９は４００℃程度の熱処理によりＧａＡ
ｓと合金化させ良好なオーミック・コンタクトをとるよ
うにする。
ｓと合金化させ良好なオーミック・コンタクトをとるよ
うにする。
なおベース電極の取出しについては図示しなかったが、
ベース電極１７上のＳ！０２１１１８にコンタクト孔を
開け、例えばエミッタ電極１９の形成工程と同時に取出
し電極を形成することができる。またコレクタ電極につ
いては、所定箇所でメサ・エツチングにより０４″型Ｇ
ａＡｓ１１２１を露出させ、ここにＡｕＧｅ膜を用いて
形成すればよい。さらにこの様な素子が複数個集積され
る場合には、素子分離領域をプロトン照射により絶縁性
にすればよい。
ベース電極１７上のＳ！０２１１１８にコンタクト孔を
開け、例えばエミッタ電極１９の形成工程と同時に取出
し電極を形成することができる。またコレクタ電極につ
いては、所定箇所でメサ・エツチングにより０４″型Ｇ
ａＡｓ１１２１を露出させ、ここにＡｕＧｅ膜を用いて
形成すればよい。さらにこの様な素子が複数個集積され
る場合には、素子分離領域をプロトン照射により絶縁性
にすればよい。
以上のように本実施例によれば、エミッタ電極１９は、
エミッタ領域より大きいマスクパターンを用いて形成す
ることができ、エミッタ領域全面でコンタクトをとるこ
とができる。従って従来法に比べてエミッタ・コンタク
ト抵抗を小さくすることができる。またエミッタ領域の
寸法は第１図（ａ）のＲＩＥ工程で決定され、エミッタ
電極幅をエミッタ領域幅より大きくすることができるた
め、このエミッタ領域寸法を加工限界まで小さくして、
ペテロ接合バイポーラトランジスタの高性能化を図るこ
とができる。
エミッタ領域より大きいマスクパターンを用いて形成す
ることができ、エミッタ領域全面でコンタクトをとるこ
とができる。従って従来法に比べてエミッタ・コンタク
ト抵抗を小さくすることができる。またエミッタ領域の
寸法は第１図（ａ）のＲＩＥ工程で決定され、エミッタ
電極幅をエミッタ領域幅より大きくすることができるた
め、このエミッタ領域寸法を加工限界まで小さくして、
ペテロ接合バイポーラトランジスタの高性能化を図るこ
とができる。
なお本発明は上記実施例に限られない。例えば実施例で
は、エツチング工程に専らＲＩＥを用いたがζウェット
・エツチングを利用することもできる。ウェット・エツ
チング法でもエミツタ幅２μｍを得ることができる。ま
た実施例では表面平環化の絶縁膜としてスピンコード５
ｉｏｚ膜を用いたが、他の材料、方法を利用することが
できる。
は、エツチング工程に専らＲＩＥを用いたがζウェット
・エツチングを利用することもできる。ウェット・エツ
チング法でもエミツタ幅２μｍを得ることができる。ま
た実施例では表面平環化の絶縁膜としてスピンコード５
ｉｏｚ膜を用いたが、他の材料、方法を利用することが
できる。
例えば、ポリイミド躾の塗布、ＣＶＤ５ ！ ０２膜の
堆積とレジストを利用したその平坦化法等である。更に
半導体材料もＧａＡｓ−ＡｎＧａＡｓ系に限られず、例
えばＩ ｎＰ−Ｉ ｎＧａＰ系を用いたヘテロ接合バイ
ポーラトランジスタに同様に本発明を適用することがで
きる。
堆積とレジストを利用したその平坦化法等である。更に
半導体材料もＧａＡｓ−ＡｎＧａＡｓ系に限られず、例
えばＩ ｎＰ−Ｉ ｎＧａＰ系を用いたヘテロ接合バイ
ポーラトランジスタに同様に本発明を適用することがで
きる。
第１図（ａ）〜＜ｆ）は本発明の一実施例によるヘテロ
接合バイポーラトランジスタの製造工程を示す図、第２
図（ａ）〜（Ｃ）は従来のヘテロ接合バイポーラトラン
ジスタの製造工程例を示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・第１の半
導体層、１２１・ｎ”型ＧａＡｓ層、１２２−ｎ型Ｇａ
Ａｓ層、１３・・・第２の半導体層（ｐ型ＧａＡｓ層）
、１４・・・第３の半導体層、１４ ｔ −ｒｌ！Ａｆ
ｆｉＧａＡｓ層、１４２・ｎ型ＧａＡｓ層、１４３−ｎ
４″型ＧａＡｓ層、１５−８ｉＯ２膜（マスク）、１６
・・・ｐ３型外部ベース領域、１７・・・ベース電極、
１８・・・５ｉＯｚ躾、１９・・・エミッタ電極。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第 ＩＥ
接合バイポーラトランジスタの製造工程を示す図、第２
図（ａ）〜（Ｃ）は従来のヘテロ接合バイポーラトラン
ジスタの製造工程例を示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・第１の半
導体層、１２１・ｎ”型ＧａＡｓ層、１２２−ｎ型Ｇａ
Ａｓ層、１３・・・第２の半導体層（ｐ型ＧａＡｓ層）
、１４・・・第３の半導体層、１４ ｔ −ｒｌ！Ａｆ
ｆｉＧａＡｓ層、１４２・ｎ型ＧａＡｓ層、１４３−ｎ
４″型ＧａＡｓ層、１５−８ｉＯ２膜（マスク）、１６
・・・ｐ３型外部ベース領域、１７・・・ベース電極、
１８・・・５ｉＯｚ躾、１９・・・エミッタ電極。 出願人代理人 弁理士 鈴江武彦 第 １ 図 第 ＩＥ
Claims (2)
- （１）コレクタとなる第１の半導体層上にベースとなる
第２の半導体層、これとヘテロ接合を形成するエミッタ
となる第３の半導体層を順次形成する工程と、前記第３
の半導体層に耐エッチング用マスクを設け第３の半導体
層を一部選択的にエッチングして凸型をなすエミッタ領
域を形成する工程と、前記耐エッチング用マスクを耐イ
オン注入用マスクとして用いて不純物の選択イオン注入
を行ない外部ベース領域を形成する工程と、前記マスク
を除去し全面に表面がほぼ平坦になるように絶縁膜を形
成する工程と、この絶縁膜をエッチングして凸型をなす
エミッタ領域の表面を露出させる工程と、露出したエミ
ッタ領域表面にエミッタ電極を形成する工程とを備えた
ことを特徴とするヘテロ接合バイポーラトランジスタの
製造方法。 - （２）半絶縁性ＧａＡｓ基板に、第１の半導体層として
ｎ＾＋型ＧａＡｓ層とｎ型ＧａＡｓ層を順次成長させ、
この上に第２の半導体層としてｐ型ＧａＡｓ層を成長さ
せ、この上に第３の半導体層としてｎ型ＡｌＧａＡｓ層
、ｎ型ＧａＡｓ層およびｎ＾＋型ＧａＡｓ層を順次成長
させた特許請求の範囲第１項記載のヘテロ接合バイポー
ラトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442484A JPS6182474A (ja) | 1984-09-29 | 1984-09-29 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| EP85306769A EP0177246B1 (en) | 1984-09-29 | 1985-09-24 | Heterojunction bipolar transistor and method of manufacturing the same |
| DE8585306769T DE3564518D1 (en) | 1984-09-29 | 1985-09-24 | Heterojunction bipolar transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442484A JPS6182474A (ja) | 1984-09-29 | 1984-09-29 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182474A true JPS6182474A (ja) | 1986-04-26 |
Family
ID=16490307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20442484A Pending JPS6182474A (ja) | 1984-09-29 | 1984-09-29 | ヘテロ接合バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPH01248559A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-09-29 JP JP20442484A patent/JPS6182474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| JPH0458703B2 (ja) * | 1985-02-28 | 1992-09-18 | Fujitsu Ltd | |
| JPH01248559A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 半導体装置の製造方法 |
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