JP3206514B2

JP3206514B2 - 半導体装置及びその製造方法

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Publication number: JP3206514B2
Application number: JP25121797A
Authority: JP
Inventors: 文彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-09-17
Filing date: 1997-09-17
Publication date: 2001-09-10
Anticipated expiration: 2017-09-17
Also published as: JPH1197450A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特にバイポーラトランジスタ及びその
製造方法に関する。

【０００２】

【従来の技術】従来、バイポーラトランジスタにおいて
は、コレクタ、ベース、エミッタが全て同じ材質、例え
ばＧｅやＳｉで構成されている。すなわち、バイポーラ
トランジスタはホモ接合からなっているものがある。

【０００３】また、バイポーラトランジスタとしては、
異種材料の組合せ、すなわちヘテロ接合からなっている
ものがある。但し、この場合には異種材料間の格子定数
が合致させてある。

【０００４】上記のバイポーラトランジスタの例として
は、コレクタ及びベースがＧａＡｓ、エミッタがＡｌ_x
Ｇａ_1-xＡｓの場合、コレクタ及びエミッタがＧａＡ
ｓ、ベースがＧｅの場合等がある。

【０００５】さらに、バイポーラトランジスタとして
は、ヘテロ接合を構成する材料間の格子定数が異なるも
のがある。例えば、コレクタ及びベースがＳｉ、エミッ
タがＳｉＣの場合、コレクタ及びエミッタがＳｉ、ベー
スがＳｉ_1-xＧｅ_xの場合等がある。

【０００６】

【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタでは、バイポーラトランジスタを動作
させる場合、エミッタ／ベース間接合に順バイアスを印
加するが、その順バイアスの大きさはベース材料の禁制
帯幅程度の電圧を印加しなければならない。

【０００７】そのため、バイポーラトランジスタにおけ
る消費電力を下げる目的で電源電圧を下げていくと、コ
レクタ／ベース間接合が順バイアスになるという「飽
和」と呼ばれる現象が起きてしまう。

【０００８】また、禁制帯幅Ｅｇが小さい材料は真性キ
ャリア濃度ｎｉが大きく、結果として電流が流れやすく
なる。そのため、ベース材料を禁制帯幅の小さい材料と
した時、格子整合させるためにコレクタをベースと同じ
材料とすると、コレクタ／ベース間の逆バイアス印加時
のリーク電流が増加してしまう。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、飽和を招くことなく、消費電力を低減することが
できる半導体装置及びその製造方法を提供することにあ
る。

【００１０】また、本発明の他の目的は、接合間におけ
る逆バイアスを印加する際のリーク電流を低減させるこ
とができる半導体装置及びその製造方法を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明による半導体装置
は、導電型単結晶半導体基板に選択的に形成された開口
に対して選択的に形成されかつ前記導電型単結晶半導体
基板を構成する半導体材料とは異なる半導体材料からな
る前記導電型の第一の単結晶領域と、前記導電型単結晶
半導体基板を構成する半導体材料とは異なる半導体材料
で前記第一の単結晶領域上に形成されかつ前記導電型と
は反対の反対導電型の第二の単結晶領域とを備え、前記
導電型単結晶半導体基板及び前記第一の単結晶領域がバ
イポーラトランジスタのコレクタであり、前記第二の単
結晶領域が前記バイポーラトランジスタのベースである
ようにしている。

【００１２】本発明による半導体装置の製造方法は、導
電型単結晶半導体基板に開口を選択的に形成する工程
と、前記導電型単結晶半導体基板を構成する半導体材料
とは異なる半導体材料からなる前記導電型の第一の単結
晶領域を前記開口に対して選択的に形成する工程と、前
記導電型単結晶半導体基板を構成する半導体材料とは異
なる半導体材料からなりかつ前記導電型とは反対の反対
導電型の第二の単結晶領域を前記第一の単結晶領域上に
形成する工程とを備え、前記導電型単結晶半導体基板及
び前記第一の単結晶領域がバイポーラトランジスタのコ
レクタであり、前記第二の単結晶領域が前記バイポーラ
トランジスタのベースであるようにしている。

【００１３】本発明による他の半導体装置の製造方法
は、第一の半導体材料からなる半導体基板に開口を形成
する工程と、前記半導体基板の半導体材料とは異なる第
二の半導体材料からなる第二の半導体を数１００Åの厚
さでエピタキシャル成長させる工程と、前記第一の半導
体材料と前記第二の半導体材料との合金からなる極めて
薄い膜で前記第二の半導体を覆う工程と、これ以降のプ
ロセス工程で加える熱処理における最高の温度よりも少
なくとも低くない温度によって熱処理を加えて異種材料
間の格子歪を緩和させる工程と、前記第一及び第二の半
導体材料とは異なる第三の半導体材料で前記開口を埋設
する工程と、前記第二の半導体材料と同じ材料からなる
第四の半導体を前記第三の半導体材料の上に形成する工
程とを備えている。

【００１４】すなわち、本発明の半導体装置及びその製
造方法は、シリコン基板上に形成されるバイポーラ集積
回路に用いるトランジスタにおいて、コレクタ／ベース
接合による空乏層がコレクタ側に伸びる領域よりも厚い
厚さを有するＧｅ層を形成する。

【００１５】しかも、Ｇｅ／Ｓｉ界面領域近傍の数１０
０Åの領域に格子不整合に起因する結晶欠陥を局在させ
る。このＧｅコレクタ上に引き続きＧｅベース層を形成
させる。さらなる改善としては、Ｇｅと格子整合するＧ
ａＡｓをコレクタ／ベース接合の空乏層領域に一致させ
る手段によって接合耐圧を向上させる。

【００１６】これによって、本発明の縦型バイポーラト
ランジスタにおいては、トランジスタの動作電圧を下げ
ることができる。したがって、電源電圧の低減が可能と
なり、従来に比べて回路全体の消費電力が下がる。ま
た、コレクタ／ベース接合領域の逆バイアス印加時のリ
ーク電流を低減することが可能となる。

【００１７】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
半導体装置の縦断面図である。図において、本発明の第
１の実施例による半導体装置は抵抗率が１０〜２０Ω・
ｃｍ程度のＰ^-型シリコン基板１に対して、ｎ⁺型埋込
み層２ａ及びチャネルストッパ用Ｐ⁺型埋込み層２ｂを
有している。

【００１８】その上に実効的なエピタキシャル厚が約
０．７μｍであるｎ^-型コレクタ層３があり、また素子
領域以外はロコス（ＬＣＯＳ：ＬｏｃａｌＯｘｉｄａ
ｔｉｏｎｏｆＳｉｌｉｃｏｎ）酸化膜４によって素
子間を分離している。コレクタ電極が形成される直下の
ｎ^-型コレクタ層には、リンを高濃度に添加して低抵抗
化してあるｎ⁺型コレクタ引出し領域５がある。

【００１９】これら表面はシリコン酸化膜６で覆われて
いる。このシリコン酸化膜６はベース領域とコレクタ電
極領域とに夫々開口１０１，１０２がある。開口１０１
にせり出した形状でかつシリコン酸化膜６上にＰ⁺型ベ
ース電極用ポリシリコン膜７があり、開口１０２を埋設
する状態でｎ⁺型コレクタ電極用ポリシリコン膜８があ
る。これらのシリコン酸化膜６やＰ⁺型ベース電極用ポ
リシリコン膜７、及びｎ⁺型コレクタ電極用ポリシリコ
ン膜８はシリコン窒化膜９で覆われている。

【００２０】開口１０１の下の領域のｎ^-型コレクタ層
３にはｎ⁺型埋込み層２ａに達する溝があり、この溝の
側面及び底面にはｎ⁺型ゲルマニウム層１０があり、さ
らにその内部にはｎ^-型ゲルマニウム層１１が埋設され
ている。

【００２１】開口１０１内部でｎ⁺型ゲルマニウム層１
０及びｎ^-型ゲルマニウム層１１の表面に単結晶膜から
なるＰ型単結晶Ｇｅ真性ベース層１２がある。また、Ｐ
⁺型ベース電極用ポリシリコン膜７の下面とＰ型単結晶
Ｇｅ真性ベース層１２との間には、Ｐ型単結晶Ｇｅ真性
ベース層１２と同じ材質からなるＰ型多結晶Ｇｅ膜１３
がある。

【００２２】開口内部にはシリコン酸化膜からなる側壁
シリコン酸化膜１４がある。この側壁シリコン酸化膜１
４によって形成された開口に対してｎ⁺⁺型エミッタ電極
用ポリシリコン膜１５がある。このｎ⁺⁺型エミッタ電極
用ポリシリコン膜１５からの不純物拡散によってＰ型単
結晶Ｇｅ真性ベース層１２の表面の一部にｎ⁺型単結晶
Ｇｅエミッタ領域１６がある。

【００２３】さらに、ウェハ表面を絶縁膜、例えばシリ
コン酸化膜１７で被覆した後、金属電極を形成するため
に開口し、Ａｌ系電極としてエミッタ用Ａｌ合金電極１
８ａ、ベース用Ａｌ合金電極１８ｂ、コレクタ用Ａｌ合
金電極１８ｃがある。

【００２４】図２〜図７は本発明の一実施例による半導
体装置の作製工程を示す縦断面図である。これら図２〜
図７を参照して本発明の一実施例による半導体装置の主
要作製工程に関して詳細に説明する。

【００２５】抵抗率が１０〜２０Ω・ｃｍ程度のＰ^-型
シリコン基板１に対して基板表面に０．５μｍ程度の膜
厚を有するシリコン酸化膜（図示せず）を通常の酸化法
またはＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐ
ｏｓｉｔｉｏｎ：化学気相成長）法で形成する。

【００２６】次に、通常のフォトリソグラフィ法によっ
てフォトレジスト（図示せず）をパターニングし、この
フォトレジストをマスクとしてシリコン酸化膜の一部を
フッ酸系の溶液によって除去する。フォトレジスト除去
後、シリコン面が露出した領域を１００〜５００Å程度
酸化させる。この酸化は酸化膜が全て除去された後、表
面に凹凸が形成されてフォトリソグラフィ工程の位置合
せの基準として用いるためである。

【００２７】その後に、ヒ素やアンチモン等のｎ型不純
物を拡散させてＰ^-型シリコン基板１表面にｎ⁺型埋込
み層２ａを形成する。形成条件の一例は、上記の約０．
５μｍ厚のシリコン酸化膜をマスク材として、ヒ素を加
速エネルギ７０ｋｅＶ、ドーズ量１×１０¹⁶ｃｍ^-2の条
件でイオン注入する。続いて、結晶欠陥回復のための熱
処理を行う。

【００２８】表面のシリコン酸化膜をフッ酸系の液で除
去した後、表面に１００〜５００Å程度の膜厚のシリコ
ン酸化膜（図示せず）を通常の酸化法またはＣＶＤ法で
形成した後、通常のフォトリソグラフィ法によってトラ
ンジスタ間の分離領域にフォトレジスタがなくなるよう
にパターニングする。さらに、ボロンを加速エネルギ７
０ｋｅＶ、ドーズ量１×１０¹⁴ｃｍ^-2の条件でイオン注
入する。フォトレジストを除去した後、結晶欠陥回復の
熱処理を施すことで、チャネルストッパ用Ｐ⁺型埋込み
層２ｂが形成される。

【００２９】引き続き、シリコン酸化膜をフッ酸系の液
で全て除去した後、通常のシリコン・エピタキシャル成
長を行う。この場合、原料ガスとしてＳｉＨ₄やＳｉＨ
₂Ｃｌ₂等を用い、基板温度として１０００〜１２００
℃において熱分解反応させる。このようにして、添加さ
れているリン濃度が約０．７μｍにわたって約１×１０
¹⁶ｃｍ^-3となっているｎ^-型コレクタ層３が形成され
る。

【００３０】このｎ^-型コレクタ層３の表面に、熱酸化
法またはＣＶＤ法で１５０〜３００Åの膜厚を有するシ
リコン酸化膜（図示せず）を形成し、さらにその上に膜
厚が１０００〜１５００Åのシリコン窒化膜（図示せ
ず）を形成する。

【００３１】これに続いて、通常のフォトリソグラフィ
技術によって、ウェハ上にフォトレジストをパターニン
グする。このフォトレジストをマスクとしてシリコン窒
化膜やシリコン酸化膜をドライエッチングによって除去
する。また、ｎ^-型コレクタ層３を膜厚の半分程度（具
体的には約０．４μｍ）、ドライエッチングする。フォ
トレジストを除去した後、熱酸化する。その結果、シリ
コン窒化膜（図示せず）が除去された領域は酸化されて
ロコス酸化膜４が形成される。

【００３２】次に、通常のフォトリソグラフィ法によっ
てフォトレジストをパターニングし、このフォトレジス
トをマスクとして燐をイオン注入する。そのイオン注入
条件としては、例えば加速エネルギ１００ｋｅＶ、ドー
ズ量５×１０¹⁵ｃｍ^-2という条件である。続いて、結晶
欠陥回復のための熱処理を行う。

【００３３】フォトレジストを除去した後、イオン注入
時の結晶欠陥回復のために熱処理を行う。その結果、ｎ
⁺型コレクタ引出し領域５が形成される。

【００３４】さらに熱した燐酸でシリコン窒化膜を除去
し、ｎ^-型コレクタ層３及びｎ⁺型コレクタ引出し領域
５上のシリコン酸化膜をフッ酸系の液で除去する。上記
の各工程を経て図２（ａ）に示す状態が形成される。

【００３５】図２（ａ）に示す状態において、ＣＶＤ法
によってシリコン酸化膜６を形成する。その膜厚として
は５００〜２０００Åが適当である。ここでは、１００
０Åの場合を例として説明する。

【００３６】フォトリソグラフィ法とエッチングとによ
って、ｎ⁺型コレクタ引出し領域５上のシリコン酸化膜
６を除去し、開口１０２を形成する。開口１０２以外の
シリコン酸化膜６上には通常のＬＰＣＶＤ（ＬｏｗＰ
ｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ：低圧化学気相成長）法によって無添
加多結晶シリコン膜７ａを堆積させる。膜厚は１５００
〜３０００Åが適当であり、ここでは２０００Åの膜厚
とする。

【００３７】続いて、フォトリソグラフィ法によってフ
ォトレジストをパターニングし、このフォトレジストを
マスクとして、ベース電極として使用する領域、すなわ
ちＰ⁺型ベース電極用ポリシリコン膜７にボロンをイオ
ン注入する。そのイオン注入条件としては、例えば加速
エネルギ３０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2という
条件である。

【００３８】フォトレジストを除去した後、再びフォト
リソグラフィ法によってマスクとなるフォトレジストの
パターニングを行い、コレクタ領域のポリシリコン膜の
みに燐を添加する。例えば、その条件としては加速エネ
ルギ７０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2という条件
である。フォトレジストを除去した後、注入イオン種の
活性化のための熱処理を施すことで、Ｐ⁺型ベース電極
用ポリシリコン膜７とｎ⁺型コレクタ電極用ポリシリコ
ン膜８とが形成される。上記の各工程を経て図２（ｂ）
に示す状態が形成される。

【００３９】図２（ｂ）に示す状態において、フォトリ
ソグラフィ法によってマスクとなるフォトレジストのパ
ターニングを行い、ポリシリコンのドライエッチングに
よって無添加多結晶シリコン膜７ａを除去する。フォト
レジストを除去した後、ウェハ表面にシリコン窒化膜９
をＬＰＣＶＤ法で堆積させる。膜厚は２５００〜４００
０Åが適当であり、ここでは３０００Åの膜厚とする。

【００４０】引き続き、フォトリソグラフィ法によって
フォトレジストをパターニングし、このフォトレジスト
をマスクとしてドライエッチングしてシリコン窒化膜９
及びＰ⁺型ベース電極用ポリシリコン膜７に開口を形成
する。上記の各工程を経て図３（ａ）に示す状態が形成
される。

【００４１】図３（ａ）に示す状態において、ウェハ表
面にシリコン窒化膜をＬＰＣＶＤ法によって堆積させ
る。ここで、膜厚は８００Åとする。続いて、シリコン
窒化膜のドライエッチングによって開口の底のシリコン
窒化膜を除去し、シリコン酸化膜６を表出させる。この
シリコン窒化膜のドライエッチングに際してはシリコン
酸化膜６の膜厚も減少するが、図面上では膜厚が減少し
ていないように表示している。上記の各工程を経て図３
（ｂ）に示す状態が形成される。

【００４２】図３（ｂ）に示す状態において、絶縁膜の
異方性ドライエッチングを行う。その結果、ｎ^-型コレ
クタ層３が露出する。この工程を経て図４（ａ）に示す
状態が形成される。

【００４３】図４（ａ）に示す状態において、シリコン
の異方性ドライエッチングを行う。そのエッチングの深
さはコレクタ領域の深さと同程度が適当である。この工
程を経て図４（ｂ）に示す状態が形成される。

【００４４】図４（ｂ）に示す状態において、シリコン
の等方性エッチングを行う。そのエッチング量は数１０
００Åが適当である。ここで、エッチング量は３０００
Åとする。その際、シリコン表面にできた欠陥層を除去
するために約３００Åの熱酸化膜（図示せず）を形成
し、フッ酸系の溶液によってその熱酸化膜を除去する。
これらの工程を経て図５（ａ）に示す状態が形成され
る。

【００４５】図５（ａ）に示す状態において、Ｓｉ上に
極めて欠陥密度の少ないＧｅ層を形成する。このＧｅ層
の形成方法について以下説明する。

【００４６】まず、シリコン表面のクリーニングを行
う。例えば、「アンモニア＋過酸化水素水＋純水」の混
合液によってシリコン表面に保護膜となる極薄（１０〜
２０Å）のシリコン酸化膜を形成する。このウェハを超
高真空（ＵＨＶ）ＣＶＤ装置（図示せず）に導入する。
ウェハを温度約８５０℃で数分間、超高真空中におく
と、アンモニア系の溶液によって形成された極薄シリコ
ン酸化膜が蒸発して除去される。清浄なシリコン面を露
出させる上記のような方法はよく知られている。

【００４７】続いて、低温下でＧｅ成長を行う。例え
ば、基板温度３３０℃、ＧｅＨ₄流量２０ｓｃｃｍの条
件でかつ４０分間で２００ÅのＧｅ層が成長する。引き
続き同じく基板温度３３０℃、ＧｅＨ₄流量２０ｓｃｃ
ｍ、Ｓｉ₂Ｈ₆流量１ｓｃｃｍで５分間成長し、膜厚が
１０Å以下のＳｉＧｅ合金キャップ膜を形成する。

【００４８】ＳｉＧｅ合金キャップ膜が形成されたウェ
ハをＵＨＶ−ＣＶＤ装置内で歪緩和のために熱処理す
る。その熱処理温度としてはＧｅが島状に凝集せずに、
できるだけ高温が望ましい。ここでは温度６８０℃で１
０分間とする。この熱処理によって転移が界面のところ
だけに局在し、Ｇｅ内の貫通転移は少ない。

【００４９】さらに続けて、ｎ⁺型Ｇｅ層を成長させ
る。このＧｅ層の成長は最初のＧｅ成長よりも若干温度
を上げて成長させることが可能である。すなわち、最初
のＧｅ成長はＳｉ上であるので、島状の成長になること
を抑制するために低温成長させる必要がある。

【００５０】ｎ⁺型Ｇｅ層の成長条件は基板温度３８０
℃、ＰＨ₃をドーピングガスとして用いることで燐を添
加させる。ＧｅＨ₄流量２０ｓｃｃｍの時、成長速度は
約５Å／分である。このようにして、約１０００Åのｎ
⁺型ゲルマニウム層１０が形成される。これらの工程を
経て図５（ｂ）に示す状態が形成される。

【００５１】図５（ｂ）に示す状態において、燐を添加
した（約１×１０¹⁶ｃｍ^-3）ｎ^-型ゲルマニウム層１１
を成長させる。この時、膜厚はちょうどｎ^-型コレクタ
層３の表面とｎ^-型ゲルマニウム層１１との表面がほぼ
一致するように成長させることが望ましい。この工程を
経て図６（ａ）に示す状態が形成される。

【００５２】図６（ａ）に示す状態において、ウェハを
ＵＨＶ−ＣＶＤ装置から取出し、フッ酸系の溶液で、シ
リコン酸化膜６を少しエッチングする。ここでは、約２
０００Å横方向にシリコン酸化膜６を後退させてＰ⁺型
ベース電極用ポリシリコン膜７の下面を露出させる。こ
れによって、シリコン酸化膜６で形成された開口１０１
ができる。この工程を経て図６（ｂ）に示す状態が形成
される。

【００５３】図６（ｂ）に示す状態において、ウェハを
ＵＨＶ−ＣＶＤ装置内に戻し、チェンバ内部でＧｅ層表
面を清浄化するための熱処理を行う。Ｂ₂Ｈ₆をドーピ
ングガス、ＧｅＨ₄を原料ガスとしてＰ型Ｇｅを成長さ
せる。成長条件としては基板温度３８０℃、ＧｅＨ₄流
量２０ｓｃｃｍである。

【００５４】その結果、開口１０１内のｎ^-型ゲルマニ
ウム層１１上にボロン濃度約７×１０¹⁸ｃｍ^-3、厚さ約
７００ÅのＰ型単結晶Ｇｅ真性ベース層１２が形成され
る。このとき同時に、Ｐ⁺型ベース電極用ポリシリコン
膜７の下面にもＰ型多結晶Ｇｅ膜１３が成長する。Ｐ型
単結晶Ｇｅ真性ベース層１２はＰ型多結晶Ｇｅ膜１３を
介してＰ⁺型ベース電極用ポリシリコン膜７に接続され
る。この工程を経て図７（ａ）に示す状態が形成され
る。

【００５５】図７（ａ）に示す状態において、ウェハを
ＵＨＶ−ＣＶＤ装置から取出し、通常のＬＰＣＶＤ法で
シリコン酸化膜を堆積後、異方性ドライエッチングを行
い、側壁シリコン酸化膜１４を形成する。引き続き、無
添加多結晶シリコン膜を通常のＬＰＣＶＤ法で堆積さ
せ、燐や砒素等のｎ型不純物をイオン注入法を使って無
添加多結晶シリコン膜に添加する。これとは別の方法と
して、初めからｎ型不純物を含む多結晶シリコン膜を堆
積させてもよい。

【００５６】さらに、フォトリソグラフィ法と異方性ド
ライエッチングとを組合せることで、側壁シリコン酸化
膜１４よりも少し広い領域だけにｎ⁺⁺型エミッタ電極用
ポリシリコン膜１５が形成される。これらの工程を経て
図７（ｂ）に示す状態が形成される。

【００５７】図７（ｂ）に示す状態において、シリコン
酸化膜１７を堆積させ、フォトリソグラフィ法と異方性
ドライエッチングとによってエミッタ電極ポリシリコン
膜、ベース電極ポリシリコン膜、コレクタ電極ポリシリ
コン膜に対するコンタクト開口を形成する。

【００５８】ハロゲンランプ等を使用して急速な加熱が
可能なランプアニール装置（図示せず）を使用し、エミ
ッタ電極ポリシリコン膜からｎ型不純物を単結晶Ｇｅ真
性ベース１２に拡散させる。その条件としては、例えば
６８０℃である。このようにして、ｎ⁺型単結晶Ｇｅエ
ミッタ領域１６が形成される。

【００５９】また、その上に金属電極を形成する。すな
わち、Ａｌ系合金、例えば１％のＳｉを含有するＡｌを
約１μｍの厚さだけスパッタ法で形成し、フォトリソグ
ラフィ法とＡｌの異方性ドライエッチングとを行う。そ
の結果、エミッタ用Ａｌ合金電極１８ａ、ベース用Ａｌ
合金電極１８ｂ、コレクタ用Ａｌ合金電極１８ｃが形成
される。以上の各工程を経て図１に示す状態が形成され
る。

【００６０】次に、本発明の一実施例による半導体装置
の電気特性について説明する。ここでは、同一のエミッ
タ寸法、例えば１μｍ×１μｍのエミッタに対する電気
特性を通常のシリコンバイポーラトランジスタと比較す
る。

【００６１】回路を構成するトランジスタ各々は回路設
計上の電流が流れるために必要な印加電圧として、一定
の電圧Ｖｆをエミッタ・ベース間にかける。従来のＳｉ
ホモ接合からなるバイポーラトランジスタでは電流密度
が１ｍＡ／μｍ²である電圧Ｖｆは約０．９８Ｖであ
る。

【００６２】これに対し、本発明の一実施例による半導
体装置では約０．５７Ｖの電圧印加ですむ。したがっ
て、電圧を低減することによって、消費電力が低減され
る。この電圧Ｖｆの低下分（＝０．４１Ｖ）だけ、電源
電圧を低下することが可能となる。

【００６３】図８は本発明の他の実施例による半導体装
置の縦断面図である。図において、本発明の他の実施例
による半導体装置は開口１０１内のｎ^-型ゲルマニウム
層１１の代わりにコレクタ領域３１として砒化ガリウム
（ＧａＡｓ）単結晶を用いた以外は図１に示す本発明の
一実施例による半導体装置と同様の構成となっており、
同一構成要素には同一符号を付してある。

【００６４】コレクタ領域３１として砒化ガリウム（Ｇ
ａＡｓ）単結晶を用いることで、コレクタ・ベース接合
間耐圧を本発明の一実施例による半導体装置よりも向上
させることができる。

【００６５】ここでは、本発明の他の実施例による半導
体装置に特有の事項のみについて説明する。すなわち、
Ｇｅ上へのＧａＡｓ成長及びＧａＡｓ上へのＧｅ成長に
ついて説明する。

【００６６】これら２種の材料（Ｇｅ及びＧａＡｓ）は
格子定数がほぼ一致（Ｇｅの格子定数＝５．６４６１３
Å、ＧａＡｓの格子定数＝５．６５３３Å）しているの
で、このヘテロ接合の形成は比較的容易である。

【００６７】ＧａＡｓの選択的エピタキシャル成長法の
一例としてはガス・ソースＭＢＥ（Ｍｏｌｅｃｕｌａｒ
ＢｅａｍＥｐｉｔａｘｙ：分子線エピタキシ）やＭ
ＯＭＢＥ（ＭｅｔａｌｏｒｇａｎｉｃＭＢＥ）があ
る。ここでは、ＭＯＭＢＥ法に関して選択成長について
説明する。このＭＯＭＢＥ法については、“Ｉｎｓｉ
ｔｕｓｅｌｅｃｔｉｖｅａｒｅａｇｒｏｗｔｈ
ＧａＡｓ，ＡｌＡｓ，ａｎｄＡｌＧａＡｓｕｓｉｎ
ｇＭＯＭＢＥ”（Ｓ．Ｙｏｓｈｉｄａｅｔａｌ．，
Ｊ．ＣｒｙｓｔａｌＧｒｏｗｔｈ１６４巻，１９９
６年、ページ２９１−２９５）に記載されている。

【００６８】上記の方法において、原料としてトリメチ
ルガリウム（ｔｒｉｍｅｔｈｙｌｇａｌｌｉｕｍ：ＴＭ
Ｇ）と、ｔｒｉｓｄｉｍｅｔｈｙｌａｍｉｎｏａｒｓ
ｉｎｅ（ＴＤＭＡＡＳ，Ａｓ（Ｎ（ＣＨ₃）₂）₃）と
を用い、基板温度４００〜４５０℃とすることで、選択
成長が実現される。他方、ＧａＡｓ上へのＧｅ成長は本
発明の一実施例と同様にして実現される。

【００６９】次に、本発明の他の実施例のように、コレ
クタ・ベース間空乏層領域としてＧａＡｓを用いた効果
について述べる。尚、砒化ガリウム（ＧａＡｓ）の禁制
帯幅は室温で約１．４２ｅＶであり、Ｇｅの禁制帯幅
０．６６ｅＶやＳｉの禁制帯幅１．１２ｅＶに比べて大
きいことが知られている。

【００７０】回路動作時にＣ−Ｂ接合には逆バイアスが
印加されている。ここで、Ｃ−Ｂ間に２Ｖの逆バイアス
時の漏れ電流は、本発明の一実施例が１０^-7Ａ／μｍ²
のレベルであるのに対し、本発明の他の実施例では１０
^-14Ａ／μｍ²のレベルである。

【００７１】このように、シリコン基板上に形成される
トランジスタにおいて、無欠陥のゲルマニュウムを真性
ベースとすることで、トランジスタ動作に必要なベース
・エミッタ間電圧を下げることができ、結果として回路
上の電源電圧を下げることができるので、飽和を招くこ
となく、消費電力を低減することができる。

【００７２】また、シリコン基板上に形成されるトラン
ジスタにおいて、ベース・コレクタ間空乏層領域におけ
るコレクタ領域を砒化ガリウムとすることで、電圧印加
時の漏れ電流を低減することができるので、Ｃ−Ｂ接合
間の漏れ電流を低減することができる。

【００７３】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。

【００７４】（１）シリコン基板上に形成される半導体
装置であって、無欠陥のＧｅからなる真性ベースを有す
ることを特徴とする半導体装置。

【００７５】（２）シリコン基板上に形成される半導体
装置であって、Ｇａからなるベース・コレクタ間空乏層
領域におけるコレクタ領域を有することを特徴とする半
導体装置。

【００７６】（３）シリコン基板上に形成される半導体
装置の製造方法であって、無欠陥のＧｅからなる真性ベ
ースを有することを特徴とする半導体装置の製造方法。

【００７７】（４）シリコン基板上に形成される半導体
装置の製造方法であって、Ｇａからなるベース・コレク
タ間空乏層領域におけるコレクタ領域を有することを特
徴とする半導体装置の製造方法。

【００７８】

【発明の効果】以上説明したように本発明の半導体装置
によれば、シリコン基板上に形成されるトランジスタに
おいて、無欠陥のゲルマニュウムを真性ベースとするこ
とによって、飽和を招くことなく、消費電力を低減する
ことができるという効果がある。

【００７９】また、本発明の他の半導体装置によれば、
シリコン基板上に形成されるトランジスタにおいて、ベ
ース・コレクタ間空乏層領域におけるコレクタ領域を砒
化ガリウムとすることによって、接合間における逆バイ
アスを印加する際のリーク電流を低減させることができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の縦断面図
である。

【図２】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図３】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図４】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図５】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図６】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図７】（ａ）及び（ｂ）は本発明の一実施例による半
導体装置の作製工程を示す縦断面図である。

【図８】本発明の他の実施例による半導体装置の縦断面
図である。

【符号の説明】

１Ｐ^-型シリコン基板２ａｎ⁺型埋込み層２ｂチャネルストッパ用Ｐ⁺型埋込み層３ｎ^-型コレクタ層４ロコス酸化膜５ｎ⁺型コレクタ引出し領域６シリコン酸化膜７Ｐ⁺型ベース電極用ポリシリコン膜７ａ無添加多結晶シリコン膜８ｎ⁺型コレクタ電極用ポリシリコン膜９シリコン窒化膜１０ｎ⁺型ゲルマニウム層１１ｎ^-型ゲルマニウム層１２Ｐ型単結晶Ｇｅ真性ベース層１３Ｐ型多結晶Ｇｅ膜１４側壁シリコン酸化膜１５ｎ⁺⁺型エミッタ電極用ポリシリコン膜１６ｎ⁺型単結晶Ｇｅエミッタ領域１７シリコン酸化膜１８ａエミッタ用Ａｌ合金電極１８ｂベース用Ａｌ合金電極１８ｃコレクタ用Ａｌ合金電極３１コレクタ領域１０１，１０２開口

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/732 H01L 29/737 H01L 21/331

Claims

(57)【特許請求の範囲】

【請求項１】導電型単結晶半導体基板に選択的に形成
された開口に対して選択的に形成されかつ前記導電型単
結晶半導体基板を構成する半導体材料とは異なる半導体
材料からなる前記導電型の第一の単結晶領域と、前記導
電型単結晶半導体基板を構成する半導体材料とは異なる
半導体材料で前記第一の単結晶領域上に形成されかつ前
記導電型とは反対の反対導電型の第二の単結晶領域とを
有し、前記導電型単結晶半導体基板及び前記第一の単結
晶領域がバイポーラトランジスタのコレクタであり、前
記第二の単結晶領域が前記バイポーラトランジスタのベ
ースであることを特徴とする半導体装置。
【請求項２】前記導電型単結晶半導体基板及び前記第
一の単結晶領域各々の表面をほぼ平坦としたことを特徴
とする請求項１記載の半導体装置。
【請求項３】前記導電型単結晶半導体基板及び前記第
一の単結晶領域各々の格子定数が異なるよう構成したこ
とを特徴とする請求項１または請求項２記載の半導体装
置。
【請求項４】導電型単結晶半導体基板に開口を選択的
に形成する工程と、前記導電型単結晶半導体基板を構成
する半導体材料とは異なる半導体材料からなる前記導電
型の第一の単結晶領域を前記開口に対して選択的に形成
する工程と、前記導電型単結晶半導体基板を構成する半
導体材料とは異なる半導体材料からなりかつ前記導電型
とは反対の反対導電型の第二の単結晶領域を前記第一の
単結晶領域上に形成する工程とを有し、前記導電型単結
晶半導体基板及び前記第一の単結晶領域がバイポーラト
ランジスタのコレクタであり、前記第二の単結晶領域が
前記バイポーラトランジスタのベースであることを特徴
とする半導体装置の製造方法。
【請求項５】前記第一の単結晶領域を形成する工程に
おいて、前記導電型単結晶半導体基板及び前記第一の単
結晶領域各々の表面をほぼ平坦としたことを特徴とする
請求項４記載の半導体装置の製造方法。
【請求項６】前記導電型単結晶半導体基板及び前記第
一の単結晶領域各々の格子定数が異なるようにしたこと
を特徴とする請求項４または請求項５記載の半導体装置
の製造方法。
【請求項７】第一の半導体材料からなる半導体基板に
開口を形成する工程と、前記半導体基板の半導体材料とは異なる第二の半導体材
料からなる第二の半導体を数１００Åの厚さでエピタキ
シャル成長させる工程と、前記第一の半導体材料と前記第二の半導体材料との合金
からなる極めて薄い膜で前記第二の半導体を覆う工程
と、これ以降のプロセス工程で加える熱処理における最高の
温度よりも少なくとも低くない温度によって熱処理を加
えて異種材料間の格子歪を緩和させる工程と、前記第一及び第二の半導体材料とは異なる第三の半導体
材料で前記開口を埋設する工程と、前記第二の半導体材料と同じ材料からなる第四の半導体
を前記第三の半導体材料の上に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項８】前記第三及び第四の半導体材料各々の格
子定数がほぼ一致し、前記第三の半導体材料の禁制帯幅
が前記第四の半導体材料の禁制帯幅よりも大であること
を特徴とする請求項７記載の半導体装置の製造方法。