JP3255423B2

JP3255423B2 - ゲルマニウム層を形成する方法

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Publication number: JP3255423B2
Application number: JP40831190A
Authority: JP
Inventors: ピー．バーレットダグラス; イー．ビーンケネス
Original assignee: レイテオンカンパニー
Priority date: 1989-12-27
Filing date: 1990-12-27
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: JPH05243251A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、集積回路デバ
イスの形成方法に関し、特にゲルマニウム層の形成方法
及びこの方法から形成されるヘテロ接合バイポーラトラ
ンジスタに関する。

【０００２】

【従来の技術】ディジタル集積回路の製造において最小
寸法が縮小し続けるに従い、これに対応してトランジス
タの単位利得しきい周波数（ｆ_t）、最大発信周波数
（ｆ_max）、及び伝搬遅延（τ_pd）を実現することが益
々困難になりつつある。これは、一般に、トランジスタ
に関連する寄生因子が最小寸法の向上に比例して縮小し
ないからである。すなわち、二、三の寸法効果が優勢に
なり始める。

【０００３】バイポーラ接合トランジスタ（ＢＪＴ）の
場合、スイッチング速度を向上するために縮小されなけ
ればならないキー寄生因子は、ベース幅、ベース抵抗、
及びベース−コレクタキャパシタンスである。これらの
寄生因子の最小化は、残念ながら、共通エミッタ順電流
増幅率（ｈ_fe）及びコレクタ−エミッタ降伏電圧（ＢＶ
_CEO）に有害効果を与える傾向を持つ。例えば、ベース
幅がより狭くされるに従い、ベースドーピングはコレク
タ−エミッタ降伏電圧（ＢＶ_CEO）を維持するために増
大されねばならない。このことは、共通エミッタ順電流
増幅率（ｈ_fe）を低下させることはもちろん、このデバ
イスが後続処理中に高温に晒される時間を短縮する。し
たがって、実際のバイポーラ接合トランジスタは、基本
的に、約２０〜３０GHz の単位利得しきい周波数
（ｆ_t）に制限されている。この制限は、ベースドーピ
ングが１０¹⁸／cm³の濃度に到達するときにベース内の
捕獲助援トンネル現象が共通エミッタ順電流増幅率（ｈ
_fe）を甚だしく低下させる事実によって、設定される。
他方、実際のデバイスの場合、コレクタ−エミッタ降伏
電圧（ＢＶ_CEO）を約３〜５Ｖに維持するように要求さ
れる集積ベース電荷は、ベース幅が狭められるのを妨げ
る。

【０００４】速度の一層の向上を達成するために、ヘテ
ロ接合バイポーラトランジスタ（ＨＢＴ）が提案されて
いる。ヘテロ接合バイポーラトランジスタの共通エミッ
タ順電流増幅率（ｈ_fe）は、それぞれベース、エミッタ
ドーピングに強くは依存せず、むしろエミッタ−ベース
間の帯幅（禁止帯幅又はバンドギャップ）の相違に依存
する。最も一般的なヘテロ接合バイポーラトランジスタ
は、例えば、ＧａＡｓ及びＡｌＧａＡｓのような、III
−V 族半導体化合物を使用して製造される。他方、これ
らは、シリコン（Ｓｉ）デバイスの集積レベルを達成し
てはおらず、さらに、ウエハ直径、材料強度、基板費
用、及び比較的高レベルの固有欠陥によって制限され
る。

【０００５】最近、ヘテロ接合バイポーラトランジスタ
は、シリコンエミッタと仮晶ゲルマニウム−シリコン
（Ｇｅ_xＳｉ_1-x）ひずみ層ベースを使用して製造され
ている。ベース内のゲルマニウム（Ｇｅ）の存在は、存
在するゲルマニウムの量に比例し禁止帯幅を縮小する。
４０GHz の単位利得しきい周波数（ｆ_t）のデバイス
は、予測６０GHz の単位利得しきい周波数（ｆ_t）の能
力のあるデバイスを使用して製造される。ほとんどのヘ
テロ接合バイポーラトランジスタの電流増幅率は、原理
的に、高ベースドーピングで以て維持可能であり、した
がって、比較的小さいベース抵抗を有する。この小さい
抵抗は、最大発振周波数（ｆ_max）を向上しかつエミッ
タの逆バイアス開始（ｄｅ−ｂｉａｓｉｎｇ）を遅延す
る。さらに、エミッタ内の電流密集が減少されるゆえ
に、デバイスはベース導電率変調及びカーク効果（ｔｈ
ｅＫｉｒｋＥｆｆｅｃｔ）が出現する前に、高電流
を維持することができる。

【０００６】ゲルマニウム−シリコン（以下、Ｇｅ_xＳ
ｉ_1-x）ベースヘテロ接合バイポーラトランジスタは、
ゲルマニウム（以下、Ｇｅ）の共有結合半径がシリコン
（以下、Ｓｉ）のそれよりも大きいゆえに、物理的制限
を受ける。したがって、微小格子不整合が、各Ｓｉ層−
Ｇｅ_xＳｉ_1-x層界面においてこれらの２層間に存在す
る。Ｓｉ基板上のＧｅ_xＳｉ_1-xの充分に薄い層の場
合、この不整合はＧｅ_xＳｉ_1-x層内の圧縮応力によっ
て調節される。この層の厚さがその臨界厚さを超える
と、界面から表面へ拡がるら旋転位と一緒になってこの
界面に高密度のミスフィット転位が出現する。これらの
転位は、重金属汚染を受けると、特に接合漏れを起こ
す。いったんミスフィット転位が出現すると、Ｇｅ_xＳ
ｉ_1-x層はほとんどひずみが無いようになるが、これは
応力が界面における熱可塑性変形によつて除去されるか
らである。ミスフィット転位の開始に対する臨界厚さ
は、その層内のＧｅの濃度に逆比例する。純粋Ｇｅを使
用するときは、熱可塑性変形が起こる前のＳｉ基板上で
達成することのできる層の厚さは、１〜３nmの程度であ
る。したがって、Ｓｉコレクタ上の純粋Ｇｅベースの実
現は、過去においては不可能であつた。

【０００７】

【発明が解決しようとする課題】したがって、Ｓｉベー
スヘテロ接合バイポーラトランジスタ内に実質的に純粋
なかつ狭いエピタキシャルＧｅベースを製造する処理に
対する必要性が生じている。このような層は、バイポー
ラトランジスタのスイッチング速度を向上し続けるため
に必要とされる。

【０００８】

【課題を解決するための手段】本発明は、集積回路内に
連続Ｇｅ層を形成する方法を提供する。本発明の１つの
目的は、ヘテロ接合バイポーラトランジスタ内のベース
として使用されるべきＧｅ層を形成する方法にある。本
発明によれば、Ｇｅ層は、Ｇｅの連続層を形成する固相
エピタキシャル処理によって成長される。Ｎ形Ｇｅ_xＳ
ｉ_1-x層はＮ形Ｓｉ基板上に約１μｍの厚さに堆積され
る。これに続き、Ｐ形Ｇｅ_xＳｉ_1-x層がＮ形Ｇｅ_xＳ
ｉ_1-x層上に堆積される。

【０００９】基板は、その上に形成された層を有し、酸
化環境内で約１，０００℃に加熱され、この結果、Ｐ形
Ｇｅ_xＳｉ_1-x層を純粋Ｇｅ層に変態する。このことが
起こるのは、二酸化シリコン（以下、ＳｉＯ₂）の形成
が本質的にＧｅをこの層から追い出すからである。した
がって、Ｓｉは基板内でＧｅの背後に残っていると想定
される。残留Ｇｅは、周知のダイヤモンド結晶構造内に
残され、したがって、圧縮応力の状態においても、基板
に対してエピタキシャルである。この応力を緩和するた
めに、Ｎ形Ｓｉ基板がその上にＮ形Ｇｅ_xＳｉ_1-x層を
堆積される。同様に、Ｎ形Ｇｅ_xＳｉ_1-x層がその上に
Ｐ形Ｇｅ層を堆積され、その結果、異なる格子定数に関
連する転位及び界面格子応力を克服する。

【００１０】基本的な構想は、弾性限界を超える前に達
成することのできる臨界厚さが格子不整合の大きさに依
存するということである。さらにまた、格子不整合は、
２つの層内に存在するＧｅの相対量によって決定され
る。Ｎ形Ｇｅ_xＳｉ_1-x層は、目的上、Ｎ形Ｓｉ基板と
不釣合い量になるのに充分な厚さに成長させられる。Ｎ
形Ｇｅ_xＳｉ_1-x層は、したがって、ひずみが無いが、
しかしＳｉのそれよりもＧｅのそれに近い格子定数を有
する。この層の頂面上に形成されるＰ形Ｇｅ層は、もし
Ｓｉ基板の頂面上に成長させられたならばおそらくでき
ていたであろう厚さよりも厚くされることができる。し
たがって、Ｐ形Ｇｅ層は不釣合い量になる前に１〜３nm
より厚く成長することができる。Ｎ形Ｇｅ_xＳｉ_1-x層
はＰ形Ｇｅ層とＮ形Ｓｉ基板との間の緩衝層として働
く。本発明によれば、デバイスは、ヘテロ接合バイポー
ラトランジスタとしてＰ形Ｇｅベースを有するように形
成される。一実施例において、厚さ２，３００ÅのＰ形
Ｇｅ_xＳｉ_1-x層が厚さ約７５０Åの最終ベースを形成
するために堆積される。

【００１１】本発明は、分子エピタキシャル法（以下、
ＭＢＥ）及び有機金属分解化学気相成長法（以下、ＭＯ
ＣＶＤ）技術よりも遙かに費用対効果の大きい従来の化
学気相成長法（以下、ＣＶＤ）エピタキシャル成長技術
を使用可能とし、かつ比較的大きい直径のウエハを使用
可能とする。本発明のデバイス構造は、純粋Ｇｅベース
層を実用的仕方において製造することを可能とする。

【００１２】

【実施例】本発明の他の特徴及び利点は、付図に関連し
て行われる以下の詳細な説明を参照することを通して理
解されるであろう。

【００１３】本発明によれば、Ｇｅ層が形成され、この
層はヘテロ接合バイポーラトランジスタ内のベースとし
て働く。

【００１４】図１は、全体的に、符号１０によって指示
され被加工物の拡大横断面図である。被加工物１０は、
Ｎ形Ｓｉ基板１２を含む。さらに、被加工物１０は、Ｃ
ＶＤによって基板１２上に形成されたＮ形Ｇｅ_xＳｉ
_1-x層１４を含む。層１４上に形成されてＰ形Ｇｅ_xＳ
ｉ_1-x層１６がある。本発明によれば、層１４と１６
は、被加工物１０に対して提案された応用に応じて、所
望の厚さに堆積される。図２を参照すると、本発明の新
規な特徴が示されている。被加工物１０の温度が、酸化
環境内で約１，０００℃に上昇するならば、図１の層１
６はＰ形Ｇｅ層１８とＳｉＯ₂層２２に変態する。形成
されたＰ形Ｇｅ層１８の厚さは、被工作物１０が高温に
露出される時間に正比例する。Ｐ形Ｇｅ_xＳｉ_1-x層１
６が構造的に純粋Ｇｅ層１８に変態することが観察され
ている。Ｎ形Ｇｅ_xＳｉ_1-x層１４は、この層１４と基
板１２との間の界面において転位を起こさせるに充分な
厚さに成長させられる。

【００１５】Ｎ形Ｇｅ_xＳｉ_1-x層１４の成長後は基板
１２と層１４との間に高密度の転位が存在する。さら
に、少数のら旋転位が層１４と１６を通り表面まで上向
きに延びる。ヘテロ接合バイポーラトランジスタを有効
にするためには、層１４内とＰ形Ｇｅ層１８内に転位が
ほとんどない又は全くないようにしなければならない。
このことは、全ての転位を基板１２と層１４との間の界
面内に閉じ込めることができるならば、起こり得る。堆
積温度を適当に選択することによって、これを可能にす
る。

【００１６】Ｇｅ層とＧｅ_xＳｉ_1-x層との間の不整合
によって起こるひずみは、もしその変化が過剰であるな
らば、弾性変形を起こすことができる。もしこれらの転
位を前記界面に閉じ込められるならば、接合はこの面か
ら遠いゆえに、このデバイスは機能するであろう。

【００１７】図３を参照すると、グラフが温度変化過程
中の層１８と２２の成長速度を示している。曲線２４
は、被加工物１０の温度を上昇させている間の、酸化処
理中のＧｅ層１８の成長速度を示す。曲線２６は、酸化
処理中の層２２の成長速度を示す。これを見ると判るよ
うに、層２２と１８の成長速度は、酸化時間に比例して
いる。したがって、層２２と１８の厚さを、所望の被加
工物１０を生成するようになるように正確にかつ予測可
能に制御することができる。

【００１８】図４から９までを参照すると、本発明のヘ
テロ接合バイポーラトランジスタ１００に対するＧｅベ
ースを形成する処理ステップが示されている。図２のＧ
ｅ層１８は、図４のＮ形Ｇｅ_xＳｉ_1-x層１４をＮ形Ｓ
ｉ基板１２上に初期的に堆積することによって、約７５
０Åの厚さを有するように形成される。層１４は、ＣＶ
Ｄによって約１μｍの厚さに堆積され、デバイス１００
にとっての緩衝層として機能する。Ｐ形Ｇｅ_xＳｉ_1-x
層１６は、デバイス１００の将来のベースとして働くた
めにＣＶＤによって層１４上に堆積される。好適実施例
においては、Ｐ形Ｇｅ_xＳｉ_1-x層１６は、特に、約７
５０Åの厚さ有する図２のＰ形Ｇｅ層１８を形成するた
めに、約２，３００Åの厚さを有する。代替実施例にお
いては、Ｐ形Ｇｅ_xＳｉ_1-x層１６は、特に、約５００
Åの厚さ有する図２のＰ形Ｇｅ層１８を形成するために
約１，５００Åの厚さを有する。製造中、Ｇｅ_xＳｉ
_1-x層１６は、形成されたＧｅ層１８の多様な抵抗を生
じるために、ホウ素（以下、Ｂ）のようなドープ剤を層
１６内に堆積される。

【００１９】層１９は、従来の減圧化学気相成長法（Ｌ
ＰＣＶＤ）によって堆積される。酸化Ｓｉ層１９の堆積
法は、技術的に周知である。酸化Ｓｉ層１９の堆積の
際、その堆積温度は、約６５０〜８５０℃であろう。層
１９は、約１，０００Åの厚さに堆積される。

【００２０】フォトレジスト３０は、酸化Ｓｉ層１９を
露出するための開口３２を形成するように層１９上に選
択的に堆積される。Ｂイオン３４の群は、デバイス１０
０にイオン打ち込みされて、不純物ベース３６を形成す
る。不純物ベース３６は、その後、デバイス１００にと
ってのＰ⁺形領域として使用される。不純物ベース３６
が形成された後、フォトレジスト３０は、技術的に周知
の酸灰化法によって除去される。フォトレジスト３０
は、ノボラック（Ｎｏｖｏｌａｋ^TM）合成物質である。

【００２１】図５を参照すると、フォトレジスト３０が
除去された後、図４に示された処理に従い、第２フォト
レジスト３８がデバイス１００上に堆積される。フォト
レジスト３８は、酸化Ｓｉ層１９上に選択的に堆積さ
れ、好適にはオルソシランテトラエチル（ＴＥＯＳ；Ｓ
ｉ（ＯＣ₂Ｈ₅）₄）で作られ、その後の処理のための
開口４０を有するように露出される。本発明によれば、
リン（以下、Ｐ）のドープ剤が、Ｎ⁺形領域である分離
領域４４を形成するための分離剤イオン４２打ち込みを
実行するのに使用される。その後、フォトレジスト３８
が除去されかつフッ化水素（以下、ＨＦ）湿式化学エッ
チングが実行されて層１９をデバイス１００から完全に
除去する。もしプラズマエッチングが使用されるなら
ば、四フッ化炭素（ＣＦ₄）のようなフッ化エッチング
剤が使用される。

【００２２】ここで、図６を参照すると、本発明によ
り、デバイス１００は、温度を約１，０００℃に上昇す
る蒸気酸化処理に露出される。もしＰ形Ｇｅ_xＳｉ_1-x
層１６が約２，３００Åの厚さであるならば、この酸化
は層１６に、約７５０Åの厚さの結晶純粋Ｐ形Ｇｅ層５
０の形成を起こさせる。同様に、もしＰ形Ｇｅ_xＳｉ_1-
_x層１６が約１，５００Åの厚さであるならば、結果の
結晶純粋Ｐ形Ｇｅ層５０の厚さは約５００Åであろう。
結晶Ｐ形Ｇｅ層５０は、図２の層１８と同等であると理
解すべきである。

【００２３】酸化Ｓｉ層５２の成長過程において、Ｐ形
Ｇｅ_xＳｉ_1-x層１６は、純粋Ｐ形Ｇｅ層５０に変態す
る。本発明によれば、酸化Ｓｉ層５２は、Ｇｅ層５０の
頂面上に熱的に成長する。打ち込みイオン４２及び３４
は、層５２の成長中に活性化され分離領域４４及び不純
物ベース３６を、それぞれ、形成する。

【００２４】図７を参照すると、フォトレジスト（図に
は示されていない）が堆積されかつ層５２内に領域５８
を露出するように現像される。層５２の領域５８は、次
いで、従来の酸化物エッチング技術によつてエツチング
されて酸化物を除去される結果、ベース領域である層５
０の部分を露出する。このフォトレジストが除去された
後、厚さ２，５００ÅのＮ形現場ドープ多結晶Ｓｉ層
が、層５２上に堆積される。代替的に、Ｎ形炭化Ｓｉ
（ＳｉＣ）を使用してもよい。この層は、次いで、パタ
ーン化されかつ真性ベースである層５２に付着するエミ
ッタ電極７０として働く構造を残してエッチングされ
る。

【００２５】図８を参照すると、他のフォトレジスト
が、堆積され、かつ層５２の不純物ベース３６の上側の
領域６９を露出するように、露出され、現像される。こ
の露出領域内の酸化物は、エッチングにより除去されて
不純物ベース３６を露出する。このフォトレジストが除
去され、次いで白金（以下、Ｐｔ）層がスパッタ堆積さ
れ、かつ窒素（以下、Ｎ）などのような不活性環境内で
４５０℃において焼結される。ＰｔがＳｉ又は多結晶Ｓ
ｉに触れるいずれの箇所でも、これを白金−シリコン
（以下、ＰｔＳｉ）に変態する。ウエハは、次いで、王
水に露出され、この結果、全てのＰｔが、ＰｔＳｉが形
成された箇所を除き、除去される。このことは、不純物
ベース及びエミッタへの良好なオーム性接触を保証す
る。

【００２６】図９を参照すると、アルミニュウム（以
下、Ａｌ）又はその合金層７１が堆積され、かつエミッ
タ及びベース領域への電気的接触を作るようにパターン
化され、エッチングされる。コレクタは、本実施例にお
いては、ウエハの背面を通して接触を作る。図９は、不
純物ベース３６に相互接続されるＡｌ又はその合金層７
１を示す。エミッタ電極７０は、この図の面以外にある
領域内でこの相互接続と接触をする。

【００２７】注意すべきは、コレクタ領域は、Ｐ⁺形領
域である不純物ベース３６への開口が設けられると同時
に分離領域４４の上側の酸化Ｓｉ層５２の部分を開口す
ることによって頂面側から電気的に接触することもでき
る、ということである。続いて、この接触がエミッタ及
び不純物ベースと、共に同時にＳｉ化される。その後、
１つの接触がエミッタ及び不純物ベースへの接触が作ら
れるのと同時に領域４４に作られる。代替的に、もし誘
電体又はトレンチ分離のような他の型式の分離が使用さ
れるならば、頂面側からのコレクタ接触は、この目的の
ために特別の箇所に置かれたかつ先に説明された領域４
４と同じ仕方で形成されたＮ⁺形領域によって、なされ
る。

【００２８】本発明によって、Ｇｅベースヘテロ接合バ
イポーラトランジスタが、形成された。本発明の部分と
して、Ｇｅ層を利用する他のデバイスも形成可能であ
る。先行技術においては、III −V 族化合物、化合物半
導体のヘテロ接合バイポーラトランジスタ及びある種の
Ｇｅ_xＳｉ_1-xトランジスタの製造に対して選択される
方法は、ＭＢＥ又はＭＯＣＶＤのいずれかによってい
た。これらの処理は、普通、直径７５mm以下のウエハに
適用を限定されており、かつ処理能力が非常に低く、普
通、２，３ウエハ個数毎時間である。Ｇｅ_xＳｉ_1-xト
ランジスタ製造への多くの従来解決においては、ベース
幅がエミッタ拡散とベース拡散との間の拡散深さの相違
によつて決定される。１００nm未満のベース幅の場合、
どんな精度でもこの相違を制御することは非常に困難で
ある。したがって、１つのウエハ内、又はウエハからウ
エハの間で、又は一括処理から一括処理の間で、ベース
幅の変動性は、普通、極めて大きい。本発明の方法にお
いては、ベース幅を非常に精確に制御することができ
る。図３を参照すると、酸化物層厚さを２０nmの範囲に
渡り制御するとき、Ｇｅ層ベースは約２〜３nmの範囲内
で制御される。このことは、高歩留及び低費用を可能に
する。

【００２９】本発明の他の利点は、実質的に純粋のＧｅ
層を、このＧｅ層とその下の層との間に高密度の転位を
形成することなく、数１００Åの厚さに製造することが
できる、ということである。このことは、Ｇｅ層が純粋
なＳｉ基板からではなく、Ｇｅ_xＳｉ_1-x基板上で成長
するゆえに、起こる。したがって、熱可塑性変態（転
位）の開始に対する臨界厚さは大きい。

【００３０】

【発明の効果】要約すると、本発明は、高製造能力、ベ
ース幅の高正確制御を可能とし、及び実用デバイス内で
純粋Ｇｅベースを使用する方法を提供する。

【００３１】好適実施例が上の説明において詳細に説明
されたけれども、本発明は、これに限定されるわけでは
なく、前掲の特許請求の範囲の精神及び範囲によっての
み限定される。

【００３２】以上の説明に関して更に以下の項を開始す
る。 (1) 第５シリコン層に第１Ｎ形ゲルマニウム−シリコ
ン層を堆積するステップと、第１Ｎ形ゲルマニウム−シ
リコン層にＰ形ゲルマニウム−シリコン層を堆積するス
テップと、前記Ｐ形ゲルマニウム−シリコン層が形成二
酸化シリコン層下でＰ形ゲルマニウム層に変態するまで
ウエハを酸化環境内で加熱するステップと、を包含する
ことを特徴とするシリコン層上Ｐ形ゲルマニウム層形成
方法。

【００３３】(2) 第１項記載の形成方法において、前
記第１Ｎ形ゲルマニウム−シリコン層の堆積は化学気層
成長法によることを特徴とする前記形成方法。

【００３４】(3) 第１項記載の形成方法において、前
記Ｐ形ゲルマニウム−シリコン層の堆積は化学気層成長
法によることを特徴とする前記形成方法。

【００３５】(4) 第１項記載の形成方法において、前
記第１Ｎ形ゲルマニウム−シリコン層の堆積は、シリコ
ン基板に対してエピタキシャルであることを特徴とする
前記形成方法。

【００３６】(5) 第１項記載の形成方法において、前
記Ｐ形ゲルマニウム−シリコン層の堆積は前記第１Ｎ形
ゲルマニウム−シリコン層に対してエピタキシャルであ
ることを特徴とする前記形成方法。

【００３７】(6) 第１項記載の形成方法において、前
記第１Ｎ形ゲルマニウム−シリコン層の厚さは格子が前
記第１Ｎ形ゲルマニウム−シリコン層と前記シリコン基
板との界面における転位の形成に起因する応力から緩和
されかつ自由であるようなことを特徴とする前記形成方
法。

【００３８】(7) 第１項記載の形成方法において、前
記Ｐ形ゲルマニウム−シリコン層は圧縮応力内にありか
つ前記第１Ｎ形ゲルマニウム−シリコン層と釣合い量で
あることを特徴とする前記形成方法。

【００３９】(8) 第１項記載の形成方法において、前
記加熱するステップはウエハを約摂氏１，０００度に蒸
気酸化するステップを含むことを特徴とする前記形成方
法。

【００４０】(9) 第１項記載の形成方法から製造され
ることを特徴とするデバイス。

【００４１】(10) ウエハ上ゲルマニウム層形成方法で
あって、第１Ｎ形ゲルマニウム−シリコン層上に第２Ｐ
形ゲルマニウム−シリコン層を堆積するステップと、前
記第１Ｐ形ゲルマニウム−シリコン層が分離Ｐ形ゲルマ
ニウム層と第２Ｎ形ゲルマニウム−シリコン層を形成す
るまで前記ウエハを酸化するステップと、を包含するこ
とを特徴とする前記形成方法。

【００４２】(11) 第１０項記載の形成方法であって、
更に、酸化物層を形成するために前記Ｐ形ゲルマニウム
−シリコン層にオルソシランテトラエチル（ＴＥＯＳ）
層を堆積するステップを包含することを特徴とする前記
形成方法。

【００４３】(12) 第１０項記載の形成方法において、
前記第２Ｐ形ゲルマニウム−シリコン層を堆積するステ
ップは約２，３００オングストロームの厚さを有するＰ
形ゲルマニウム−シリコン層を堆積する処理を含むこと
を特徴とする前記形成方法。

【００４４】(13) 第１２項記載の形成方法において、
前記Ｐ形ゲルマニウム層の形成は約７５０オングストロ
ームの厚さを有する層を生成することを特徴とする前記
形成方法。

【００４５】(14) 第１０項記載の形成方法であって、
更に、前記Ｐ形ゲルマニウム−シリコン層を前記ウエハ
に堆積する前にＮ形ゲルマニウム−シリコン層を約１マ
イクロメートルの厚さに前記ウエハ上に成長させるステ
ップを包含することを特徴とする前記形成方法。

【００４６】(15) 第１１項記載の形成方法であって、
更に、前記酸化物層上にフォトレジストパターンを形成
するステップを包含することを特徴とする前記形成方
法。

【００４７】(16) 第１５項記載の形成方法であって、
更に、前記ウエハ内へのホウ素イオン打ち込みのステッ
プを包含することを特徴とする前記形成方法。

【００４８】(17) 第１６項記載の形成方法であって、
更に、前記ウエハから前記フォトレジストを選択的に除
去するステップを包含することを特徴とする前記形成方
法。

【００４９】(18) 第１７項記載の形成方法であって、
更に、Ｎ⁺形領域を形成するためにリンのドープ剤を打
ち込むステップを包含することを特徴とする前記形成方
法。

【００５０】(19) 第１８項記載の形成方法であって、
更に、前記オルソシランテトラエチル（ＴＥＯＳ）層を
除去するステップを包含することを特徴とする前記形成
方法。

【００５１】(20) 第１９項記載の形成方法であって、
更に、前記Ｐ形ゲルマニウム−シリコン層上に酸化物層
を成長させるステップを包含することを特徴とする前記
形成方法。

【００５２】(21) 第２０項記載の形成方法であって、
更に、前記Ｐ形ゲルマニウムを露出させるステップを包
含することを特徴とする前記形成方法。

【００５３】(22) 第２１項記載の形成方法であって、
更に、前記露出領域に第１導電層を堆積するステップを
包含することを特徴とする前記形成方法。

【００５４】(23) 第２２項記載の形成方法であって、
更に、ホウ素イオンを打ち込みされた前記ウエハを露出
させるステップを包含することを特徴とする前記形成方
法。

【００５５】(24) 第２３項記載の形成方法であって、
更に、前記露出されたウエハに第２導電層を堆積するス
テップを包含することを特徴とする前記形成方法。

【００５６】(25) 第１０項記載の形成方法から製造さ
れることを特徴とするデバイス。

【００５７】(26) ウエハ上のヘテロ接合バイポーラト
ランジスタ内に使用されるＰ形ゲルマニウム形成方法で
あって、Ｎ形シリコン基板上にＮ形ゲルマニウム−シリ
コン緩衝層を形成するステップと、前記緩衝層上に第１
Ｐ形ゲルマニウム−シリコン層を堆積するステップと、
前記Ｐ形ゲルマニウム−シリコン層上に酸化物層を堆積
するステップと、前記酸化物層上にフォトレジスト層を
堆積するステップと、Ｐ⁺形領域を形成するために前記
堆積された第１Ｐ形ゲルマニウム−シリコン層内と前記
堆積された酸化物層内と前記堆積されたフォトレジスト
層内とへホウ素イオンを選択的に打ち込むステップと、
第２フォトレジスト層を堆積するステップと、Ｎ⁺形領
域を形成するためにリンを打ち込むステップと、前記Ｐ
形ゲルマニウム−シリコン層から前記第２フォトレジス
ト層と前記酸化物層とを選択的に除去するステップと、
前記Ｎ形ゲルマニウム−シリコン層から選択的に分離さ
れたＰ形ゲルマニウム層の形成を前記Ｐ形ゲルマニウム
−シリコン層に起こさせるために蒸気酸化によって前記
ウエハを約摂氏約１，０００度に加熱するステップであ
って前記加熱は前記Ｐ形ゲルマニウム層上に二酸化シリ
コン層を形成する前記加熱するステップと、第３フォト
レジストを選択的に堆積するステップと、露出領域を形
成するために前記ウエハをエッチングするステップと、
前記露出領域内に導電層を堆積するステップと、前記Ｐ
⁺形領域を露出するために前記ウエハを選択的にエッチ
ングするステップと、前記トランジスタを形成するため
に前記Ｐ⁺領域上にアルミニウムを堆積するステップ
と、を包含することを特徴とする前記形成方法。

【００５８】(27) 第２６項記載の形成方法から製造さ
れることを特徴とするテバイス。

【図面の簡単な説明】

【図１】本発明による集積構造を形成するのに使用され
る被加工物の拡大横断面図、

【図２】本発明による連続ゲルマニウム層を形成するた
めに使用される蒸気酸化ステップ後の被加工物の拡大横
断面図、

【図３】本発明によるＮ形ゲルマニウム−シリコン層上
に成長したＳｉＯ₂層の厚さと形成純粋ゲルマニウム層
の厚さとの間の関係を示すグラフ図、

【図４】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図、

【図５】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図、

【図６】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図、

【図７】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図、

【図８】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図、

【図９】本発明によるゲルマニウムベースを有するヘテ
ロ接合バイポーラトランジスタの製造の逐次ステップを
示す集積回路構造の、それぞれ、概略拡大横断面図。

【符号の説明】

１２Ｎ形Ｓｉ基板１４Ｎ形Ｇｅ_xＳｉ_1-x層１６Ｐ形Ｇｅ_xＳｉ_1-x層１８結晶純粋Ｐ形Ｇｅ層１９酸化Ｓｉ層２２ＳｉＯ₂層３０フォトレジスト層３４Ｂイオン３６不純物ベース（Ｐ⁺形領域）３８第２フォトレジスト層４２分離剤イオン（Ｐイオン）４４分離領域（Ｎ⁺領域）５０結晶純粋Ｐ形Ｇｅ層５２酸化Ｓｉ層７０エミッタ電極７１Ａｌ又はＡｌ合金層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/324 H01L 29/205 H01L 29/737

Claims

(57)【特許請求の範囲】

【請求項１】シリコン層上にＰ形ゲルマニウム層を形
成する方法であって、前記シリコン層に第１Ｎ形ゲルマニウム−シリコン層を
堆積するステップと、前記第１Ｎ形ゲルマニウム−シリコン層にＰ形ゲルマニ
ウム−シリコン層を堆積するステップと、このウエハを酸化環境内で加熱するステップと、を有
し、前記加熱するステップは、前記Ｐ形ゲルマニウム−シリ
コン層が変化して、二酸化シリコン層の下にＰ形ゲルマ
ニウム層が形成されるようになるまで続けられる、ことを特徴とする前記シリコン層上にＰ形ゲルマニウム
層を形成する方法。
【請求項２】ウエハ上にゲルマニウム層を形成する方
法であって、前記ウエハ上にＮ形ゲルマニウム−シリコンの第１層を
堆積するステップと、前記Ｎ形ゲルマニウム−シリコン
の第１層上にＰ形ゲルマニウム−シリコンの第２層を堆
積するステップと、このウエハを加熱するステップと、を有し、前記加熱するステップは、前記Ｐ形ゲルマニウム−シリ
コンの第２層が変化して、二酸化シリコン層の下にＰ形
ゲルマニウム層を形成するようになるまで続けられる、ことを特徴とする前記ウエハ上にゲルマニウム層を形成
する方法。
【請求項３】ウエハ上のヘテロ接合バイポーラトラン
ジスタ内に使用されるＰ形ゲルマニウムベースの形成方
法であって、Ｎ形シリコン基板上にＮ形ゲルマニウム−シリコン緩衝
層を形成するステップと、前記緩衝層上に第１Ｐ形ゲルマニウム−シリコン層を堆
積するステップと、前記Ｐ形ゲルマニウム−シリコン層上に酸化物層を堆積
するステップと、前記酸化物層上にフォトレジスト層を堆積するステップ
と、Ｐ⁺形領域を形成するために前記堆積された第１Ｐ形ゲ
ルマニウム−シリコン層内と前記堆積された酸化物層内
と前記堆積されたフォトレジスト層内とへホウ素イオン
を選択的に打ち込むステップと、第２フォトレジスト層を堆積するステップと、Ｎ⁺形領域を形成するためにリンを打ち込むステップ
と、前記Ｐ形ゲルマニウム−シリコン層から前記第２フォト
レジスト層と前記酸化物層とを選択的に除去するステッ
プと、前記Ｎ形ゲルマニウム−シリコン層から選択的に分離さ
れたＰ形ゲルマニウム層を形成するために蒸気酸化によ
って前記ウエハを約摂氏約１，０００度に加熱するステ
ップと、を有し、ここで前記加熱は前記Ｐ形ゲルマニウ
ム層上に二酸化シリコン層を形成するものであり、更に
第３フォトレジストを選択的に堆積するステップと、露出領域を形成するために前記ウエハをエッチングする
ステップと、前記露出領域内に導電層を堆積するステップと、前記Ｐ⁺形領域を露出するために前記ウエハを選択的に
エッチングするステップと、前記トランジスタを形成するために前記Ｐ⁺領域上にア
ルミニウムを堆積するステップと、を有することを特徴とする前記形成方法。