JP3024584B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にシリコン基板上にゲルマニウム若しくはシリ
コンゲルマニウム混晶の半導体結晶をエピタキシャル成
長させる方法に関する。さらには、０．９８μｍ、１．
３μｍ等の波長に感度がある受光素子をシリコンのＬＳ
Ｉ上に一体形成する、ＳｉＯＥＩＣ、ゲルマニウム及び
シリコンゲルマニウム混晶を用いたバイポーラトランジ
スタの製造方法に関する。
方法、特にシリコン基板上にゲルマニウム若しくはシリ
コンゲルマニウム混晶の半導体結晶をエピタキシャル成
長させる方法に関する。さらには、０．９８μｍ、１．
３μｍ等の波長に感度がある受光素子をシリコンのＬＳ
Ｉ上に一体形成する、ＳｉＯＥＩＣ、ゲルマニウム及び
シリコンゲルマニウム混晶を用いたバイポーラトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】シリコンとゲルマニウムの、若しくはシ
リコンとシリコンゲルマニウム混晶のヘテロエピタキシ
ャル構造は、ヘテロバイボーラトランジスタや光学素子
の特性を飛躍的に向上させる材料として注目されてい
る。そこで、ＣＶＤ、ＭＢＥといった気相成長法によっ
て、結晶性の良いヘテロ構造を形成することが試みられ
ている。
リコンとシリコンゲルマニウム混晶のヘテロエピタキシ
ャル構造は、ヘテロバイボーラトランジスタや光学素子
の特性を飛躍的に向上させる材料として注目されてい
る。そこで、ＣＶＤ、ＭＢＥといった気相成長法によっ
て、結晶性の良いヘテロ構造を形成することが試みられ
ている。
【０００３】シリコン基板上のゲルマニウムは、約４％
の格子不整合性（ミスフィット）を持ち、ストランスキ
ー・クラスタノフ（Stranski-Krastanov）型の成長様式
を持つことが知られている。成長の初期では、層状にエ
ピタキシャル成長してその膜の表面は平坦であるが、そ
の膜厚が約３原子層を超えてしまうと表面にゲルマニウ
ムのアイランド構造が形成されるようになり、その膜表
面の平坦性が著しく損なわれる。さらには、ゲルマニウ
ムアイランドの端から、ミスフィット転位が導入され、
特に膜中にはその厚さ方向に貫いた転位（貫通転位と呼
ばれる）が形成される。こうしたゲルマニウムのアイラ
ンド化および貫通転位を極力除去するために、J.M.Bari
beauらは論文J.Vac Sci.Technol.A5(4),1898(1987)にお
いて、高温成長およびその後の高温熱処理によって貫通
転位を膜中から除去させる方法を試みている。また、ア
イランド化や貫通転位導入はゲルマニウム層中にシリコ
ンを混入させてシリコンゲルマニウム混晶にすることに
よって抑制することもできるので、A.Kastalskyらはそ
の論文Symposium of the 1st International Symposium
on silicon Molecular Beam Epitaxy,edited by J.C.B
ean(ElectrochemicalSociety,Pennington,NJ,1985),P.4
06において、III−Ｖ基板の直上にその混晶比を変化さ
せたバッファ層と超格子層を挿入して上部に貫通転位の
少ないゲルマニウム層を形成している。
の格子不整合性（ミスフィット）を持ち、ストランスキ
ー・クラスタノフ（Stranski-Krastanov）型の成長様式
を持つことが知られている。成長の初期では、層状にエ
ピタキシャル成長してその膜の表面は平坦であるが、そ
の膜厚が約３原子層を超えてしまうと表面にゲルマニウ
ムのアイランド構造が形成されるようになり、その膜表
面の平坦性が著しく損なわれる。さらには、ゲルマニウ
ムアイランドの端から、ミスフィット転位が導入され、
特に膜中にはその厚さ方向に貫いた転位（貫通転位と呼
ばれる）が形成される。こうしたゲルマニウムのアイラ
ンド化および貫通転位を極力除去するために、J.M.Bari
beauらは論文J.Vac Sci.Technol.A5(4),1898(1987)にお
いて、高温成長およびその後の高温熱処理によって貫通
転位を膜中から除去させる方法を試みている。また、ア
イランド化や貫通転位導入はゲルマニウム層中にシリコ
ンを混入させてシリコンゲルマニウム混晶にすることに
よって抑制することもできるので、A.Kastalskyらはそ
の論文Symposium of the 1st International Symposium
on silicon Molecular Beam Epitaxy,edited by J.C.B
ean(ElectrochemicalSociety,Pennington,NJ,1985),P.4
06において、III−Ｖ基板の直上にその混晶比を変化さ
せたバッファ層と超格子層を挿入して上部に貫通転位の
少ないゲルマニウム層を形成している。
【０００４】また、五十嵐等は、第５６回応用物理学会
学術講演会講演予稿集第一分冊第１７４ページに記載さ
れているように、平坦な界面を有するＳｉ／ＳｉＧｅ超
格子層の形成方法として、まず、Ｓｉ基板上にＳｉＧｅ
層をラフニングの起きる臨界膜厚以下で形成し、続いて
このＳｉＧｅ表面上にＳｉの被覆層を形成する方法を提
案している。しかし、この方法はＳｉ基板に格子整合し
たＳｉ／ＳｉＧｅ歪み超格子層を形成する方法であり、
Ｓｉ基板上に、格子緩和したＧｅあるいはＳｉＧｅの貫
通転位の無い薄膜を形成する方法ではない。
学術講演会講演予稿集第一分冊第１７４ページに記載さ
れているように、平坦な界面を有するＳｉ／ＳｉＧｅ超
格子層の形成方法として、まず、Ｓｉ基板上にＳｉＧｅ
層をラフニングの起きる臨界膜厚以下で形成し、続いて
このＳｉＧｅ表面上にＳｉの被覆層を形成する方法を提
案している。しかし、この方法はＳｉ基板に格子整合し
たＳｉ／ＳｉＧｅ歪み超格子層を形成する方法であり、
Ｓｉ基板上に、格子緩和したＧｅあるいはＳｉＧｅの貫
通転位の無い薄膜を形成する方法ではない。
【０００５】
【発明が解決しようとする課題】上記いずれの方法をも
ってしても、ゲルマニウム膜やシリコンゲルマニウム混
晶膜中の貫通転位を完全に除去することはできず、ま
た、膜表面を原子的レベルで平坦にすることはできず、
さらには、形成させたゲルマニウム膜やシリコンゲルマ
ニウム混晶膜中に存在する、シリコン基板とのミスフィ
ットに起因する歪みを完全に緩和させることはできなか
った。こうした膜構造の不均一性は、リーク電流の増加
などにつながり、それを適用して作製したデバイスの特
性向上のうえで有害である。
ってしても、ゲルマニウム膜やシリコンゲルマニウム混
晶膜中の貫通転位を完全に除去することはできず、ま
た、膜表面を原子的レベルで平坦にすることはできず、
さらには、形成させたゲルマニウム膜やシリコンゲルマ
ニウム混晶膜中に存在する、シリコン基板とのミスフィ
ットに起因する歪みを完全に緩和させることはできなか
った。こうした膜構造の不均一性は、リーク電流の増加
などにつながり、それを適用して作製したデバイスの特
性向上のうえで有害である。
【０００６】そこで本発明の目的は、このような従来の
欠点を除去し、膜中に貫通転位が無く、表面が平坦な、
完全に格子緩和したゲルマニウム膜もしくはシリコンゲ
ルマニウム混晶膜をシリコン基板上に成長させる方法を
提供することにある。
欠点を除去し、膜中に貫通転位が無く、表面が平坦な、
完全に格子緩和したゲルマニウム膜もしくはシリコンゲ
ルマニウム混晶膜をシリコン基板上に成長させる方法を
提供することにある。
【０００７】
【課題を解決するための手段】本発明者らは、上記の目
的を達成するために種々の検討を重ねた結果、本発明を
完成した。
的を達成するために種々の検討を重ねた結果、本発明を
完成した。
【０００８】第１の発明は、シリコン基板上にゲルマニ
ウム膜を層状にエピタキシャル成長させる工程と、該ゲ
ルマニウム膜の上部にシリコン若しくはシリコンゲルマ
ニウム混晶からなる被覆層を形成する工程と、熱処理工
程を有することを特徴とする半導体装置の製造方法に関
する。
ウム膜を層状にエピタキシャル成長させる工程と、該ゲ
ルマニウム膜の上部にシリコン若しくはシリコンゲルマ
ニウム混晶からなる被覆層を形成する工程と、熱処理工
程を有することを特徴とする半導体装置の製造方法に関
する。
【０００９】第２の発明は、シリコン基板上に第１のゲ
ルマニウム膜を層状にエピタキシャル成長させる工程
と、該第１のゲルマニウム膜の上部にシリコン若しくは
シリコンゲルマニウム混晶からなる被覆層を形成する工
程と、熱処理工程と、該被覆層の上部に第２のゲルマニ
ウム膜を層状にエピタキシャル成長させる工程を有する
ことを特徴とする半導体装置の製造方法に関する。
ルマニウム膜を層状にエピタキシャル成長させる工程
と、該第１のゲルマニウム膜の上部にシリコン若しくは
シリコンゲルマニウム混晶からなる被覆層を形成する工
程と、熱処理工程と、該被覆層の上部に第２のゲルマニ
ウム膜を層状にエピタキシャル成長させる工程を有する
ことを特徴とする半導体装置の製造方法に関する。
【００１０】第３の発明は、シリコン基板上に第１のゲ
ルマニウム膜を層状にエピタキシャル成長させる工程
と、該第１のゲルマニウム膜の上部にシリコン若しくは
シリコンゲルマニウム混晶からなる第１の被覆層を形成
する工程と、第１の熱処理工程と、該第１の被覆層の上
部に第２のゲルマニウム膜を層状にエピタキシャル成長
させる工程と、該第２のゲルマニウム膜の上部にシリコ
ン若しくはシリコンゲルマニウム混晶からなる第２の被
覆層を形成する工程と、第２の熱処理工程を有すること
を特徴とする半導体装置の製造方法に関する。
ルマニウム膜を層状にエピタキシャル成長させる工程
と、該第１のゲルマニウム膜の上部にシリコン若しくは
シリコンゲルマニウム混晶からなる第１の被覆層を形成
する工程と、第１の熱処理工程と、該第１の被覆層の上
部に第２のゲルマニウム膜を層状にエピタキシャル成長
させる工程と、該第２のゲルマニウム膜の上部にシリコ
ン若しくはシリコンゲルマニウム混晶からなる第２の被
覆層を形成する工程と、第２の熱処理工程を有すること
を特徴とする半導体装置の製造方法に関する。
【００１１】第４の発明は、シリコン基板上に成長する
層状の前記ゲルマニウム膜がシリコンゲルマニウム混晶
膜であり、その上に形成される前記被覆層がシリコン
膜、または前記シリコンゲルマニウム混晶膜よりもゲル
マニウム組成の小さいシリコンゲルマニウム混晶膜であ
ることを特徴とする第１、第２又は第３の発明の半導体
装置の製造方法に関する。
層状の前記ゲルマニウム膜がシリコンゲルマニウム混晶
膜であり、その上に形成される前記被覆層がシリコン
膜、または前記シリコンゲルマニウム混晶膜よりもゲル
マニウム組成の小さいシリコンゲルマニウム混晶膜であ
ることを特徴とする第１、第２又は第３の発明の半導体
装置の製造方法に関する。
【００１２】第５の発明は、最上層ゲルマニウム膜もし
くは最上層被覆膜上にシリコン層を形成することを特徴
とする第１〜第４のいずれかの発明の半導体装置の製造
方法に関する。
くは最上層被覆膜上にシリコン層を形成することを特徴
とする第１〜第４のいずれかの発明の半導体装置の製造
方法に関する。
【００１３】第６の発明は、最上層シリコン層中にホウ
素もしくはリンあるいは砒素をドーピングすることによ
って電極を形成することを特徴とする第５の発明の半導
体装置の製造方法に関する。
素もしくはリンあるいは砒素をドーピングすることによ
って電極を形成することを特徴とする第５の発明の半導
体装置の製造方法に関する。
【００１４】第７の発明は、ドライバーもしくはアンプ
となるＳｉデバイスを配したＳｉ基板の表面よりＳｉを
エッチングして溝を形成する工程と、溝底面以外の部分
をシリコン酸化膜もしくはシリコン窒化膜によって覆っ
た後、ＧｅＨ4とＣｌ2とを交互に或いはＳｉ2Ｈ6及びＧ
ｅＨ4とＣｌ2とを交互に供給する工程１によって、受光
部となるＧｅ層あるいはＳｉ1-XＧｅX層を溝中に選択的
に形成し、Ｓｉ2Ｈ6とＣｌ2とを交互に供給する工程２
によってＳｉ層を溝中に選択的に形成し、熱処理を行
い、あるいは、さらに工程１、工程２及び熱処理を繰り
返すことによって、Ｓｉ層とＧｅ層あるいはＳｉ1-XＧ
ｅX層との複数層からなる受光部を溝中に選択的に形成
する工程と、その後、Ｓｉ2Ｈ6及びＢ2Ｈ6とＣｌ2とを
交互に或いはＳｉ2Ｈ6及びＰＨ3とＣｌ2とを交互に或い
はＳｉ2Ｈ6及び砒素とＣｌ2とを交互に供給することに
よって電極層を溝中に選択的に形成する工程を有するこ
とを特徴とする半導体装置の製造方法に関する。第８の
発明は、シリコン基板上にゲルマニウム膜が形成され、
該ゲルマニウム膜上にシリコン若しくはシリコンゲルマ
ニウム混晶からなる被覆膜が形成され、該シリコン基板
と該ゲルマニウム膜との界面付近に転位がほぼ局在して
いる膜構成を有することを特徴とする半導体装置に関す
る。 第９の発明は、シリコン基板上にシリコンゲルマニ
ウム混晶膜が形成され、該シリコンゲルマニウム混晶膜
上に該シリコンゲルマニウム混晶膜よりもゲルマニウム
組成の小さいシリコンゲルマニウム混晶またはシリコン
からなる被覆膜が形成され、該シリコン基板と該シリコ
ンゲルマニウム混晶膜との界面付近に転位がほぼ局在し
ている膜構成を有することを特徴とする半導体装置に関
する。
となるＳｉデバイスを配したＳｉ基板の表面よりＳｉを
エッチングして溝を形成する工程と、溝底面以外の部分
をシリコン酸化膜もしくはシリコン窒化膜によって覆っ
た後、ＧｅＨ4とＣｌ2とを交互に或いはＳｉ2Ｈ6及びＧ
ｅＨ4とＣｌ2とを交互に供給する工程１によって、受光
部となるＧｅ層あるいはＳｉ1-XＧｅX層を溝中に選択的
に形成し、Ｓｉ2Ｈ6とＣｌ2とを交互に供給する工程２
によってＳｉ層を溝中に選択的に形成し、熱処理を行
い、あるいは、さらに工程１、工程２及び熱処理を繰り
返すことによって、Ｓｉ層とＧｅ層あるいはＳｉ1-XＧ
ｅX層との複数層からなる受光部を溝中に選択的に形成
する工程と、その後、Ｓｉ2Ｈ6及びＢ2Ｈ6とＣｌ2とを
交互に或いはＳｉ2Ｈ6及びＰＨ3とＣｌ2とを交互に或い
はＳｉ2Ｈ6及び砒素とＣｌ2とを交互に供給することに
よって電極層を溝中に選択的に形成する工程を有するこ
とを特徴とする半導体装置の製造方法に関する。第８の
発明は、シリコン基板上にゲルマニウム膜が形成され、
該ゲルマニウム膜上にシリコン若しくはシリコンゲルマ
ニウム混晶からなる被覆膜が形成され、該シリコン基板
と該ゲルマニウム膜との界面付近に転位がほぼ局在して
いる膜構成を有することを特徴とする半導体装置に関す
る。 第９の発明は、シリコン基板上にシリコンゲルマニ
ウム混晶膜が形成され、該シリコンゲルマニウム混晶膜
上に該シリコンゲルマニウム混晶膜よりもゲルマニウム
組成の小さいシリコンゲルマニウム混晶またはシリコン
からなる被覆膜が形成され、該シリコン基板と該シリコ
ンゲルマニウム混晶膜との界面付近に転位がほぼ局在し
ている膜構成を有することを特徴とする半導体装置に関
する。
【００１５】
【発明の実施の形態】本発明の原理について、シリコン
基板上にゲルマニウム膜を成長させる場合を例にとって
説明する。シリコン基板上のゲルマニウムの成長は、先
にも述べたように、層状成長の後、その上部にアイラン
ド構造を形成するStranski-Krastanov型の成長様式を持
つ。この現象は、成長中のシリコン基板表面上のゲルマ
ニウム原子の拡散距離に依存するため、例えば、成長表
面に水素を同時吸着させてゲルマニウムの拡散距離を短
くすると、シリコン基板上にエピタキシャル成長した層
状のゲルマニウム膜を得ることができる。このような膜
は、ミスフィット歪の緩和が完全になされておらず且つ
貫通転位が存在するため、その後の熱処理が必要である
が、熱処理に伴って層状のゲルマニウム膜は再びアイラ
ンド構造へと変化してしまう。これは、層状ゲルマニウ
ム膜中に圧縮歪が残存しているためである。
基板上にゲルマニウム膜を成長させる場合を例にとって
説明する。シリコン基板上のゲルマニウムの成長は、先
にも述べたように、層状成長の後、その上部にアイラン
ド構造を形成するStranski-Krastanov型の成長様式を持
つ。この現象は、成長中のシリコン基板表面上のゲルマ
ニウム原子の拡散距離に依存するため、例えば、成長表
面に水素を同時吸着させてゲルマニウムの拡散距離を短
くすると、シリコン基板上にエピタキシャル成長した層
状のゲルマニウム膜を得ることができる。このような膜
は、ミスフィット歪の緩和が完全になされておらず且つ
貫通転位が存在するため、その後の熱処理が必要である
が、熱処理に伴って層状のゲルマニウム膜は再びアイラ
ンド構造へと変化してしまう。これは、層状ゲルマニウ
ム膜中に圧縮歪が残存しているためである。
【００１６】これに対して、本発明者は、このようにし
て形成した層状のゲルマニウム膜の表面を、シリコン若
しくはシリコンゲルマニウム混晶で被覆し且つ熱処理を
すると、ゲルマニウム膜がアイランド構造にならず、す
なわち表面の平坦性が保持され、しかもミスフィット歪
みを緩和するための転位は界面に局在し、膜中に貫通転
位が残存しないことを見い出した。
て形成した層状のゲルマニウム膜の表面を、シリコン若
しくはシリコンゲルマニウム混晶で被覆し且つ熱処理を
すると、ゲルマニウム膜がアイランド構造にならず、す
なわち表面の平坦性が保持され、しかもミスフィット歪
みを緩和するための転位は界面に局在し、膜中に貫通転
位が残存しないことを見い出した。
【００１７】このような構造の形成は、以下の原理に基
づいている。図１（ａ）に、シリコン基板１２上に層状
ゲルマニウム膜１３を形成し、その表面にシリコン若し
くはシリコンゲルマニウム混晶からなる被覆層１１を形
成したときの構造断面図を示す。その際、シリコン基板
と層状ゲルマニウム膜の界面には、成長中のゲルマニウ
ム原子の拡散距離が短いことに起因する付着型の成長に
よって形成された欠陥すなわちグロウン−イン欠陥１４
が多数存在し、一部は貫通転位１５となっている。図１
（ｂ）には、こうした積層構造の熱処理後の構造を示し
ている。熱処理によって、シリコン基板１２と層状ゲル
マニウム膜１３の界面に存在していたグロウン−イン欠
陥１４を核として、刃状転位（転位の滑り量と方向を表
すバーガースベクトルが転位線の走る方向に対して垂直
な転位）１６が形成される。その際、それらは界面に局
在し、シリコンとゲルマニウムのミスフィット歪みを完
全に緩和する間隔を持ってクロスハッチ状に配列し、そ
の貫通成分は結晶外へと除去される。さらに、圧縮歪が
残存していた層状ゲルマニウム膜の表面には、その格子
定数がゲルマニウムに比べて小さい被覆層が形成されて
いるため、引張り応力が加わり、熱処理中のゲルマニウ
ム膜のアイランド化が抑制される。
づいている。図１（ａ）に、シリコン基板１２上に層状
ゲルマニウム膜１３を形成し、その表面にシリコン若し
くはシリコンゲルマニウム混晶からなる被覆層１１を形
成したときの構造断面図を示す。その際、シリコン基板
と層状ゲルマニウム膜の界面には、成長中のゲルマニウ
ム原子の拡散距離が短いことに起因する付着型の成長に
よって形成された欠陥すなわちグロウン−イン欠陥１４
が多数存在し、一部は貫通転位１５となっている。図１
（ｂ）には、こうした積層構造の熱処理後の構造を示し
ている。熱処理によって、シリコン基板１２と層状ゲル
マニウム膜１３の界面に存在していたグロウン−イン欠
陥１４を核として、刃状転位（転位の滑り量と方向を表
すバーガースベクトルが転位線の走る方向に対して垂直
な転位）１６が形成される。その際、それらは界面に局
在し、シリコンとゲルマニウムのミスフィット歪みを完
全に緩和する間隔を持ってクロスハッチ状に配列し、そ
の貫通成分は結晶外へと除去される。さらに、圧縮歪が
残存していた層状ゲルマニウム膜の表面には、その格子
定数がゲルマニウムに比べて小さい被覆層が形成されて
いるため、引張り応力が加わり、熱処理中のゲルマニウ
ム膜のアイランド化が抑制される。
【００１８】以上の原理に従えば、膜中に貫通転位が無
く、表面が平坦な、完全に格子緩和したゲルマニウム膜
をシリコン基板上に成長させることが可能となる。
く、表面が平坦な、完全に格子緩和したゲルマニウム膜
をシリコン基板上に成長させることが可能となる。
【００１９】
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。
が、本発明はこれらに限定するものではない。
【００２０】ここでは、到達真空度１×１０-10Torrの
超高真空気相成長（ＵＨＶ−ＣＶＤ）装置を用いた。試
料ウエハーは、６インチのｐ型シリコン（１００）基板
を用いた。シリコンの原料ガスは１００％ジシラン（Ｓ
ｉ2Ｈ6）を用い、ゲルマニウムは１００％ゲルマン（Ｇ
ｅＨ4）を用いた。初期基板表面クリーニングは、洗浄
液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０）中で１
０分間洗浄の後、ＨＦ処理（ＨＦ：Ｈ2Ｏ＝１：３０、
処理時間４０秒、水洗２分）によって、自然酸化膜を除
去した。さらに、成長前に、ＵＨＶ−ＣＶＤ装置内で、
真空中８００℃、３分の清浄化アニールを行った。
超高真空気相成長（ＵＨＶ−ＣＶＤ）装置を用いた。試
料ウエハーは、６インチのｐ型シリコン（１００）基板
を用いた。シリコンの原料ガスは１００％ジシラン（Ｓ
ｉ2Ｈ6）を用い、ゲルマニウムは１００％ゲルマン（Ｇ
ｅＨ4）を用いた。初期基板表面クリーニングは、洗浄
液（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：４：２０）中で１
０分間洗浄の後、ＨＦ処理（ＨＦ：Ｈ2Ｏ＝１：３０、
処理時間４０秒、水洗２分）によって、自然酸化膜を除
去した。さらに、成長前に、ＵＨＶ−ＣＶＤ装置内で、
真空中８００℃、３分の清浄化アニールを行った。
【００２１】実施例１ 基板温度３３０℃、ＧｅＨ4流量２０sccm、成長時間４
０分で、膜厚が２００ÅのＧｅ層を成長し、基板温度３
３０℃、ＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、
成長時間５分で膜厚が１０Å以下のＳｉＧｅ層（キャッ
プ層（被覆層））を形成した。その後、歪みの緩和のた
めに、ＵＨＶ−ＣＶＤ装置内で基板温度６８０℃の範囲
の熱処理（アニール）を行った。熱処理は、４３０〜７
３０℃の範囲で行うことが好ましい。
０分で、膜厚が２００ÅのＧｅ層を成長し、基板温度３
３０℃、ＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、
成長時間５分で膜厚が１０Å以下のＳｉＧｅ層（キャッ
プ層（被覆層））を形成した。その後、歪みの緩和のた
めに、ＵＨＶ−ＣＶＤ装置内で基板温度６８０℃の範囲
の熱処理（アニール）を行った。熱処理は、４３０〜７
３０℃の範囲で行うことが好ましい。
【００２２】図２に、歪み緩和のためのアニール後のＧ
ｅ膜の状態をＳｉＧｅキャップ層の有無で比較したＳＥ
Ｍ写真を示す（６８０℃で１０分熱処理）。（ａ）はキ
ャップ層が無い場合、（ｂ）はキャップ層を形成した場
合であり、明らかに表面モホロジーの違いがわかる。Ｇ
ｅ膜の表面にＳｉＧｅキャップ層を設けてアニールする
ことにより、表面モホロジーが良く、平坦な膜が形成さ
れた。
ｅ膜の状態をＳｉＧｅキャップ層の有無で比較したＳＥ
Ｍ写真を示す（６８０℃で１０分熱処理）。（ａ）はキ
ャップ層が無い場合、（ｂ）はキャップ層を形成した場
合であり、明らかに表面モホロジーの違いがわかる。Ｇ
ｅ膜の表面にＳｉＧｅキャップ層を設けてアニールする
ことにより、表面モホロジーが良く、平坦な膜が形成さ
れた。
【００２３】次に、アイランド化とＧｅ膜厚・アニール
温度との関係について述べる。図３は、これらの関係を
示すグラフである。Ｇｅ層（緩和層）の成長条件は基板
温度３３０℃、ＧｅＨ4流量２０sccm、ＳｉＧｅキャッ
プ層の成長条件はＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量
１sccm、成長時間５分である。Ｇｅ膜厚が１００Åで
は、アニール温度５８０℃でアイランド化してしまう
が、４００Åではアニール温度７３０℃で表面はアイラ
ンド化せず平坦である。この結果より、Ｇｅ膜を厚く積
んだ場合では、アニール温度を高くしてもアイランド化
せず表面は平坦であることがわかり、Ｇｅ膜厚とアニー
ル温度は、アイランド化しない範囲で、そのデバイスに
許容される温度と厚さの範囲で選ぶことができる。
温度との関係について述べる。図３は、これらの関係を
示すグラフである。Ｇｅ層（緩和層）の成長条件は基板
温度３３０℃、ＧｅＨ4流量２０sccm、ＳｉＧｅキャッ
プ層の成長条件はＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量
１sccm、成長時間５分である。Ｇｅ膜厚が１００Åで
は、アニール温度５８０℃でアイランド化してしまう
が、４００Åではアニール温度７３０℃で表面はアイラ
ンド化せず平坦である。この結果より、Ｇｅ膜を厚く積
んだ場合では、アニール温度を高くしてもアイランド化
せず表面は平坦であることがわかり、Ｇｅ膜厚とアニー
ル温度は、アイランド化しない範囲で、そのデバイスに
許容される温度と厚さの範囲で選ぶことができる。
【００２４】また、キャップ層の厚さを厚くすれば、よ
り薄い膜で高温までアイランド化しないが、この膜上に
さらにＧｅを厚く形成する場合には、転位の発生源とな
るので、その場合はキャップ層の厚さは５〜２０Åが適
当である。
り薄い膜で高温までアイランド化しないが、この膜上に
さらにＧｅを厚く形成する場合には、転位の発生源とな
るので、その場合はキャップ層の厚さは５〜２０Åが適
当である。
【００２５】次に、低温で成長したＧｅ膜にキャップ層
を形成し、その後のアニール条件を変化させた時のＧｅ
膜の結晶性についてＴＥＭにより観察した結果について
述べる。図４（ａ）〜（ｃ）はそれぞれ、アニール前、
４３０℃−１０分、６８０℃−１０分のアニールを行っ
た試料の断面のＴＥＭ写真である。アニール前の試料
（ａ）は、膜厚が約２１０Åで表面にはアイランドが形
成されず、比較的平坦な膜である。これは、成長中、表
面に吸着した水素がＧｅ原子の表面拡散を抑え、アイラ
ンド化を抑制したためである。しかし、結晶性は悪く、
貫通転位が多いことがわかる。図４（ｂ）は、図４
（ａ）の試料を４３０℃で１０分間アニールした試料で
膜厚は約２５０Åである。（ａ）と比較すると、界面の
ミスフィット転位が増え、貫通転位が減少していること
がわかる。図４（ｃ）は、図４（ａ）の試料をを６８０
℃で１０分間アニールした試料で、膜厚は約１９０Åで
ある。図４（ａ）や（ｂ）の試料と比べて、転位が界面
のところだけに局在しており、結晶性の良い膜が得られ
たことがわかる。図４（ａ）〜（ｃ）より、アニールす
ることによってミスフィット転位が生じ、貫通転位が減
少することがわかる。さらに、アニール温度はアイラン
ド化しない範囲で、高いほど良いことがわかる。
を形成し、その後のアニール条件を変化させた時のＧｅ
膜の結晶性についてＴＥＭにより観察した結果について
述べる。図４（ａ）〜（ｃ）はそれぞれ、アニール前、
４３０℃−１０分、６８０℃−１０分のアニールを行っ
た試料の断面のＴＥＭ写真である。アニール前の試料
（ａ）は、膜厚が約２１０Åで表面にはアイランドが形
成されず、比較的平坦な膜である。これは、成長中、表
面に吸着した水素がＧｅ原子の表面拡散を抑え、アイラ
ンド化を抑制したためである。しかし、結晶性は悪く、
貫通転位が多いことがわかる。図４（ｂ）は、図４
（ａ）の試料を４３０℃で１０分間アニールした試料で
膜厚は約２５０Åである。（ａ）と比較すると、界面の
ミスフィット転位が増え、貫通転位が減少していること
がわかる。図４（ｃ）は、図４（ａ）の試料をを６８０
℃で１０分間アニールした試料で、膜厚は約１９０Åで
ある。図４（ａ）や（ｂ）の試料と比べて、転位が界面
のところだけに局在しており、結晶性の良い膜が得られ
たことがわかる。図４（ａ）〜（ｃ）より、アニールす
ることによってミスフィット転位が生じ、貫通転位が減
少することがわかる。さらに、アニール温度はアイラン
ド化しない範囲で、高いほど良いことがわかる。
【００２６】図５は、アニール前後のＸ線回折スペクト
ルである。アニール前の試料のピークは、Ｇｅ（４０
０）より低角側にあり、Ｇｅ膜が歪んでいることを示し
ている。アニールするとピークはＧｅ（４００）に近づ
き、６８０℃でアニールした試料ではＧｅ（４００）の
回折位置と一致している。この結果より、６８０℃での
アニールでは歪みが完全に緩和していることがいえる。
ルである。アニール前の試料のピークは、Ｇｅ（４０
０）より低角側にあり、Ｇｅ膜が歪んでいることを示し
ている。アニールするとピークはＧｅ（４００）に近づ
き、６８０℃でアニールした試料ではＧｅ（４００）の
回折位置と一致している。この結果より、６８０℃での
アニールでは歪みが完全に緩和していることがいえる。
【００２７】以上に述べたように、ＵＨＶ−ＣＶＤ装置
を用い、水素サーファタタントによる平坦な成長後にキ
ャップ層を形成し、さらに高温アニール処理を行うこと
で、表面が平坦な、結晶性の良い膜を成長することがで
きた。
を用い、水素サーファタタントによる平坦な成長後にキ
ャップ層を形成し、さらに高温アニール処理を行うこと
で、表面が平坦な、結晶性の良い膜を成長することがで
きた。
【００２８】実施例２ 以上のようにして形成したＧｅ膜は、格子緩和してお
り、しかもＧｅ膜中を貫通する転位が非常に少ないた
め、この上に、Ｇｅ膜をさらに厚く形成しても新たに欠
陥が発生することはない。これは、Ｇｅ基板上のＧｅの
成長と変わらない。そこで、次のようにして第１のＧｅ
膜および第２のＧｅ膜を形成した。
り、しかもＧｅ膜中を貫通する転位が非常に少ないた
め、この上に、Ｇｅ膜をさらに厚く形成しても新たに欠
陥が発生することはない。これは、Ｇｅ基板上のＧｅの
成長と変わらない。そこで、次のようにして第１のＧｅ
膜および第２のＧｅ膜を形成した。
【００２９】第１段階として、基板温度３３０℃、Ｇｅ
Ｈ4流量２０sccm、成長時間４０分で、膜厚が２００Å
の第１のＧｅ膜を成長し、次いで基板温度３３０℃、Ｇ
ｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５
分で、膜厚が１０Å以下のＳｉＧｅキャップ層を形成し
た。その後、歪みの緩和のために、ＵＨＶ−ＣＶＤ装置
内で基板温度６８０℃で１０分間アニールした。次に第
２段階として、基板温度３８０℃、ＧｅＨ4流量２０scc
m、成長時間１００分で、膜厚が５０００Åの第２のＧ
ｅ膜を成長した。
Ｈ4流量２０sccm、成長時間４０分で、膜厚が２００Å
の第１のＧｅ膜を成長し、次いで基板温度３３０℃、Ｇ
ｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５
分で、膜厚が１０Å以下のＳｉＧｅキャップ層を形成し
た。その後、歪みの緩和のために、ＵＨＶ−ＣＶＤ装置
内で基板温度６８０℃で１０分間アニールした。次に第
２段階として、基板温度３８０℃、ＧｅＨ4流量２０scc
m、成長時間１００分で、膜厚が５０００Åの第２のＧ
ｅ膜を成長した。
【００３０】図６及び図７に、Ｓｉ基板上に成長したＧ
ｅ膜の断面のＴＥＭ写真を示す。図６からわかるよう
に、転位数は少なく、結晶性は良好である。図７は、図
６における界面の拡大ＴＥＭ写真であるが、転位が界面
に局在していることがわかる。また、ミスフィット転位
は多く存在しているが、貫通転位は少ない。
ｅ膜の断面のＴＥＭ写真を示す。図６からわかるよう
に、転位数は少なく、結晶性は良好である。図７は、図
６における界面の拡大ＴＥＭ写真であるが、転位が界面
に局在していることがわかる。また、ミスフィット転位
は多く存在しているが、貫通転位は少ない。
【００３１】実施例３ 格子緩和させた第１のＧｅ膜の上に第２のＧｅの厚い膜
を成長後、最後に再びアニール（第２のアニール）を行
うと、結晶性はさらに良くなる。これは、残っている少
数の貫通転位が第２のアニールによってアニールアウト
されるからである。そこで、厚さ３０００Åの第２のＧ
ｅ膜を成長し、次いでキャップ層を設け、その後８５０
℃で３０分の第２のアニールを行い、この第２のアニー
ルの有無による効果を検討した。
を成長後、最後に再びアニール（第２のアニール）を行
うと、結晶性はさらに良くなる。これは、残っている少
数の貫通転位が第２のアニールによってアニールアウト
されるからである。そこで、厚さ３０００Åの第２のＧ
ｅ膜を成長し、次いでキャップ層を設け、その後８５０
℃で３０分の第２のアニールを行い、この第２のアニー
ルの有無による効果を検討した。
【００３２】第１段階として、基板温度３３０℃、Ｇｅ
Ｈ4流量２０sccm、成長時間４０分で、膜厚が２００Å
の第１のＧｅ層を成長し、基板温度３３０℃、ＧｅＨ4
流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、
膜厚が１０Å以下のＳｉＧｅキャップ層を形成した。そ
の後、歪みの緩和のために、ＵＨＶ−ＣＶＤ装置内で基
板温度６８０℃で１０分間アニール（第１のアニール）
を行った。
Ｈ4流量２０sccm、成長時間４０分で、膜厚が２００Å
の第１のＧｅ層を成長し、基板温度３３０℃、ＧｅＨ4
流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、
膜厚が１０Å以下のＳｉＧｅキャップ層を形成した。そ
の後、歪みの緩和のために、ＵＨＶ−ＣＶＤ装置内で基
板温度６８０℃で１０分間アニール（第１のアニール）
を行った。
【００３３】次に第２段階として、基板温度３８０℃、
ＧｅＨ4流量２０sccm、成長時間１００分で、膜厚が５
０００Åの第２のＧｅ膜を成長し、次いで基板温度３８
０℃、ＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成
長時間５分で、膜厚が１０Å以下のＳｉＧｅキャップ層
を形成した。その後、結晶性改善のためにＵＨＶ−ＣＶ
Ｄ装置内で基板温度６８０℃で３０分間、第２のアニー
ルを行った。
ＧｅＨ4流量２０sccm、成長時間１００分で、膜厚が５
０００Åの第２のＧｅ膜を成長し、次いで基板温度３８
０℃、ＧｅＨ4流量２０sccm、Ｓｉ2Ｈ6流量１sccm、成
長時間５分で、膜厚が１０Å以下のＳｉＧｅキャップ層
を形成した。その後、結晶性改善のためにＵＨＶ−ＣＶ
Ｄ装置内で基板温度６８０℃で３０分間、第２のアニー
ルを行った。
【００３４】図８は、第２のアニールの効果を示す４結
晶のＸ線回折のスペクトルである。第２のアニールを行
った場合の方が半値幅が狭くなり、ピーク位置がＧｅ
（４００）位置に近づいていることがわかる。このよう
に第２のアニールをすることによって、結晶性は改善さ
れる。
晶のＸ線回折のスペクトルである。第２のアニールを行
った場合の方が半値幅が狭くなり、ピーク位置がＧｅ
（４００）位置に近づいていることがわかる。このよう
に第２のアニールをすることによって、結晶性は改善さ
れる。
【００３５】図９に断面のＴＥＭ写真を示す。図９
（ａ）は第２のアニールを行わなかった場合、図９
（ｂ）は第２のアニールを行った場合を示し、膜厚はど
ちらも約２９００Åである。図９（ａ）と（ｂ）を比較
すると、明らかに図９（ｂ）の第２のアニールを行った
方が転位数が少ないことがわかる。
（ａ）は第２のアニールを行わなかった場合、図９
（ｂ）は第２のアニールを行った場合を示し、膜厚はど
ちらも約２９００Åである。図９（ａ）と（ｂ）を比較
すると、明らかに図９（ｂ）の第２のアニールを行った
方が転位数が少ないことがわかる。
【００３６】実施例４ 以上に述べた結晶性の良いＧｅ膜上には、Ｓｉ層を平坦
に形成することができる。そこで本実施例では、次のよ
うにしてＳｉ層の形成を行った。
に形成することができる。そこで本実施例では、次のよ
うにしてＳｉ層の形成を行った。
【００３７】まず、基板温度３３０℃、ＧｅＨ4流量２
０sccm、成長時間７０分で、膜厚４００Åの第１のＧｅ
膜を成長し、次いで基板温度３３０℃、ＧｅＨ4流量２
０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜厚１
０Å以下のＳｉＧｅキャップ層を形成した。その後、歪
みの緩和のために、ＵＨＶ−ＣＶＤ装置内で基板温度７
２０℃で１０分間、第１のアニールを行った。
０sccm、成長時間７０分で、膜厚４００Åの第１のＧｅ
膜を成長し、次いで基板温度３３０℃、ＧｅＨ4流量２
０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜厚１
０Å以下のＳｉＧｅキャップ層を形成した。その後、歪
みの緩和のために、ＵＨＶ−ＣＶＤ装置内で基板温度７
２０℃で１０分間、第１のアニールを行った。
【００３８】次に、基板温度３５５℃、ＧｅＨ4流量２
０sccm、成長時間１００分で、膜厚３０００Åの第２の
Ｇｅ膜を成長し、次いで基板温度３５５℃、ＧｅＨ4流
量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜
厚１０Å以下のＳｉＧｅキャップ層を形成した。その
後、結晶性改善のために、ＵＨＶ−ＣＶＤ装置内で基板
温度７３０℃で３０分間、第２のアニールを行った。
０sccm、成長時間１００分で、膜厚３０００Åの第２の
Ｇｅ膜を成長し、次いで基板温度３５５℃、ＧｅＨ4流
量２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜
厚１０Å以下のＳｉＧｅキャップ層を形成した。その
後、結晶性改善のために、ＵＨＶ−ＣＶＤ装置内で基板
温度７３０℃で３０分間、第２のアニールを行った。
【００３９】最後に、基板温度６６０℃、Ｓｉ2Ｈ6流量
２０sccm、成長時間１０分で、膜厚２０００ÅのＳｉ膜
を成長した。
２０sccm、成長時間１０分で、膜厚２０００ÅのＳｉ膜
を成長した。
【００４０】図１０及び図１１に、それぞれ、Ｓｉ層を
成長していないものと成長したものの断面のＴＥＭ写真
を示す。図１０は、厚さ３０００Åの第２のＧｅ膜を成
長後に第２のアニールを行ったもののＴＥＭ写真であ
る。実際の膜厚は約２９００Åであり、Ｇｅ膜上の表面
は平坦で、膜中の転位は少ない。図１１は、厚さ３００
０Åの第２のＧｅ膜の成長後に第２のアニールを行い、
その上にＳｉ層を成長したもののＴＥＭ写真である。Ｇ
ｅ膜の膜厚は約３２００Åで、Ｓｉ層の膜厚は約２４０
０Åである。図１０と図１１を比較すると、Ｇｅ膜上に
Ｓｉを成長しても、Ｇｅ膜中の転位は増加しないことが
わかる。また、Ｓｉ層中には多くの転位が見られるが、
Ｓｉ層中の転位はＧｅ膜側には抜けていない。従って、
Ｓｉ層の成長によってＧｅ膜の結晶性はくずれない。
成長していないものと成長したものの断面のＴＥＭ写真
を示す。図１０は、厚さ３０００Åの第２のＧｅ膜を成
長後に第２のアニールを行ったもののＴＥＭ写真であ
る。実際の膜厚は約２９００Åであり、Ｇｅ膜上の表面
は平坦で、膜中の転位は少ない。図１１は、厚さ３００
０Åの第２のＧｅ膜の成長後に第２のアニールを行い、
その上にＳｉ層を成長したもののＴＥＭ写真である。Ｇ
ｅ膜の膜厚は約３２００Åで、Ｓｉ層の膜厚は約２４０
０Åである。図１０と図１１を比較すると、Ｇｅ膜上に
Ｓｉを成長しても、Ｇｅ膜中の転位は増加しないことが
わかる。また、Ｓｉ層中には多くの転位が見られるが、
Ｓｉ層中の転位はＧｅ膜側には抜けていない。従って、
Ｓｉ層の成長によってＧｅ膜の結晶性はくずれない。
【００４１】図１２は、Ｇｅ膜上のＳｉ成長の有無を比
較した４結晶のＸ線回析のスペクトルである。この図よ
り、Ｇｅ膜上にＳｉを成長した方が、ピーク値が下がっ
ている。これは上にＳｉを成長した結果である。しか
し、半値幅に関しては、両者ともほとんど変わりはない
ため、Ｇｅ膜上にＳｉを成長しても、Ｇｅ膜中の結晶性
は変わらないことがわかる。
較した４結晶のＸ線回析のスペクトルである。この図よ
り、Ｇｅ膜上にＳｉを成長した方が、ピーク値が下がっ
ている。これは上にＳｉを成長した結果である。しか
し、半値幅に関しては、両者ともほとんど変わりはない
ため、Ｇｅ膜上にＳｉを成長しても、Ｇｅ膜中の結晶性
は変わらないことがわかる。
【００４２】以上のような構造を形成することにより、
Ｇｅが表面に露出しないようにでき、工業的にＳｉプロ
セスを使ってこのような構造を形成する場合、Ｇｅが表
面から溶けだし、プロセスラインを汚染することを防ぐ
ことができる。
Ｇｅが表面に露出しないようにでき、工業的にＳｉプロ
セスを使ってこのような構造を形成する場合、Ｇｅが表
面から溶けだし、プロセスラインを汚染することを防ぐ
ことができる。
【００４３】実施例５ 図１３は、本発明によるデバイス（ＳｉＯＥＩＣ：Ｓｉ
Ｏｐｔ−Ｅｌｅｃｔｒｉｃ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）の製造プロセスを模式的に示したも
のである。まず、Ｓｉ（１００）基板上に通常のシリコ
ンプロセスによって、プリアンプ、識別回路等のドライ
ブ用素子部（ドライバー用シリコンデバイス）を形成
し、全面を酸化膜によって覆う（図１３（Ａ））。次
に、ドライブ用素子部をレジストによってマスクし、ド
ライエッチングによって、深さ１μｍ、幅３０μｍ、長
さ５００μｍの溝をシリコン基板に設ける（図１３
（Ｂ））。熱酸化後、エッチバックによって、前述の溝
側面に酸化膜のサイドウォールを形成する。この時、溝
底面にはシリコンが露出する。さらに、この底面にイオ
ン注入によって砒素を注入し、２×１０19ｃｍ-3程度の
ｎ型層を作る。
Ｏｐｔ−Ｅｌｅｃｔｒｉｃ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）の製造プロセスを模式的に示したも
のである。まず、Ｓｉ（１００）基板上に通常のシリコ
ンプロセスによって、プリアンプ、識別回路等のドライ
ブ用素子部（ドライバー用シリコンデバイス）を形成
し、全面を酸化膜によって覆う（図１３（Ａ））。次
に、ドライブ用素子部をレジストによってマスクし、ド
ライエッチングによって、深さ１μｍ、幅３０μｍ、長
さ５００μｍの溝をシリコン基板に設ける（図１３
（Ｂ））。熱酸化後、エッチバックによって、前述の溝
側面に酸化膜のサイドウォールを形成する。この時、溝
底面にはシリコンが露出する。さらに、この底面にイオ
ン注入によって砒素を注入し、２×１０19ｃｍ-3程度の
ｎ型層を作る。
【００４４】化学洗浄によって溝底面の汚染を除去した
後、受光素子であるＰＩＮダイオードを前述の溝内に選
択エピタキシャル成長によって形成する（図１３
（Ｃ））。成長にはシリコンのＵＨＶ−ＣＶＤ装置を用
いた。基板温度３３０℃、ＧｅＨ4流量２０sccm、成長
時間７０分で、膜厚４００Åの第１のＧｅ層を成長し、
次いで基板温度３３０℃、ＧｅＨ4流量２０sccm、Ｓｉ2
Ｈ6流量１sccm、成長時間５分で、膜厚１０Å以下のＳ
ｉＧｅキャップ層を形成した。このとき、選択性を確保
するために、Ｇｅの成長の２０分に１度、Ｃｌ2を３０
秒供給する。その後、歪みの緩和のために、ＵＨＶ−Ｃ
ＶＤ装置内で基板温度７２０℃で１０分間、第１のアニ
ールを行った。
後、受光素子であるＰＩＮダイオードを前述の溝内に選
択エピタキシャル成長によって形成する（図１３
（Ｃ））。成長にはシリコンのＵＨＶ−ＣＶＤ装置を用
いた。基板温度３３０℃、ＧｅＨ4流量２０sccm、成長
時間７０分で、膜厚４００Åの第１のＧｅ層を成長し、
次いで基板温度３３０℃、ＧｅＨ4流量２０sccm、Ｓｉ2
Ｈ6流量１sccm、成長時間５分で、膜厚１０Å以下のＳ
ｉＧｅキャップ層を形成した。このとき、選択性を確保
するために、Ｇｅの成長の２０分に１度、Ｃｌ2を３０
秒供給する。その後、歪みの緩和のために、ＵＨＶ−Ｃ
ＶＤ装置内で基板温度７２０℃で１０分間、第１のアニ
ールを行った。
【００４５】次に、基板温度３５５℃、ＧｅＨ4流量２
０sccm、成長時間３００分で、膜厚９０００Åの第２の
Ｇｅ層を成長し、再び基板温度３５５℃、ＧｅＨ4流量
２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜厚
１０Å以下のＳｉＧｅキャップ層を形成した。このと
き、選択性を確保するために、Ｇｅの成長２０分に１
度、Ｃｌ2を３０秒供給する。その後、結晶性改善のた
めに、ＵＨＶ−ＣＶＤ装置内で基板温度７３０℃で３０
分間、第２のアニールを行った。
０sccm、成長時間３００分で、膜厚９０００Åの第２の
Ｇｅ層を成長し、再び基板温度３５５℃、ＧｅＨ4流量
２０sccm、Ｓｉ2Ｈ6流量１sccm、成長時間５分で、膜厚
１０Å以下のＳｉＧｅキャップ層を形成した。このと
き、選択性を確保するために、Ｇｅの成長２０分に１
度、Ｃｌ2を３０秒供給する。その後、結晶性改善のた
めに、ＵＨＶ−ＣＶＤ装置内で基板温度７３０℃で３０
分間、第２のアニールを行った。
【００４６】最後に、基板温度６６０℃でＳｉ2Ｈ6を流
量１sccm、Ｂ2Ｈ6を流量１０sccm（１％Ｈ2希釈）を１
００秒供給し、Ｃｌ2を３０秒供給する。これを８回繰
り返すことによって厚さ２０００Åの２×１０19ｃｍ-3
Ｂドープシリコン層を形成した。
量１sccm、Ｂ2Ｈ6を流量１０sccm（１％Ｈ2希釈）を１
００秒供給し、Ｃｌ2を３０秒供給する。これを８回繰
り返すことによって厚さ２０００Åの２×１０19ｃｍ-3
Ｂドープシリコン層を形成した。
【００４７】次に、光ファイバーを固定する部分のシリ
コン基板を深さ６３μｍ、幅１２５μｍに渡ってエッチ
ングし、光ファイバーをそのコア部が受光部と同一の高
さとなるように固定し、光を表面に沿って平行に導入す
るような構造を形成した（図１３（Ｄ））。
コン基板を深さ６３μｍ、幅１２５μｍに渡ってエッチ
ングし、光ファイバーをそのコア部が受光部と同一の高
さとなるように固定し、光を表面に沿って平行に導入す
るような構造を形成した（図１３（Ｄ））。
【００４８】各部電極を形成すると、表面には段差が無
いために、配線の段差による切断が無く、受光部とドラ
イバーとなるＳｉデバイス間を繋ぐことができ、これら
を同一チップ内に形成することができる。また、Ｇｅ膜
中には欠陥が少ないため、欠陥に起因するリーク電流が
少ない。さらに、受光部のＧｅ膜をデバイス工程の最後
に成長できるので、ドライバーとなるシリコンデバイス
部形成工程における高温熱処理により欠陥が生じて暗電
流発生の原因となることもない。さらに、ＰＮ接合は選
択エピタキシャル成長の過程で側壁酸化膜によって完全
に覆われてしまうために接合リークに起因する暗電流の
発生も少ない。この時のアバランシェフォトダイオード
の容量は、１０Ｖ印可時０．３ｐＦ／μ2であった。図
１４は、本ＰＩＮフォトダイオードの逆バイアスと暗電
流との関係を示したものである。Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．４９巻、８０９ページ（１９８６年）に示さ
れているようなメサ型のものを比較のために併せて示
す。図１４から明らかなように、選択成長によって埋め
込んだアバランシェフォトダイオードの暗電流は少な
く、従って感度が高い。また、受光部には貫通する転位
が少ないために、暗電流はＧｅ基板に作ったＰＩＮダイ
オードと同様に少ない。１．３μｍ波長のＮｄ：ＹＡＧ
レーザーの１４０ｐｓのパルスを送ったときの本受光素
子の受信感度は、−３６ｄＢｍと良好であり、Ｇｅ基板
に作ったＰＩＮダイオードと同様であった。さらに、受
光部周辺に作ったドライバー、アンプと接続し、一体と
して受光回路が作動することを確かめた。
いために、配線の段差による切断が無く、受光部とドラ
イバーとなるＳｉデバイス間を繋ぐことができ、これら
を同一チップ内に形成することができる。また、Ｇｅ膜
中には欠陥が少ないため、欠陥に起因するリーク電流が
少ない。さらに、受光部のＧｅ膜をデバイス工程の最後
に成長できるので、ドライバーとなるシリコンデバイス
部形成工程における高温熱処理により欠陥が生じて暗電
流発生の原因となることもない。さらに、ＰＮ接合は選
択エピタキシャル成長の過程で側壁酸化膜によって完全
に覆われてしまうために接合リークに起因する暗電流の
発生も少ない。この時のアバランシェフォトダイオード
の容量は、１０Ｖ印可時０．３ｐＦ／μ2であった。図
１４は、本ＰＩＮフォトダイオードの逆バイアスと暗電
流との関係を示したものである。Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．４９巻、８０９ページ（１９８６年）に示さ
れているようなメサ型のものを比較のために併せて示
す。図１４から明らかなように、選択成長によって埋め
込んだアバランシェフォトダイオードの暗電流は少な
く、従って感度が高い。また、受光部には貫通する転位
が少ないために、暗電流はＧｅ基板に作ったＰＩＮダイ
オードと同様に少ない。１．３μｍ波長のＮｄ：ＹＡＧ
レーザーの１４０ｐｓのパルスを送ったときの本受光素
子の受信感度は、−３６ｄＢｍと良好であり、Ｇｅ基板
に作ったＰＩＮダイオードと同様であった。さらに、受
光部周辺に作ったドライバー、アンプと接続し、一体と
して受光回路が作動することを確かめた。
【００４９】以上の実施例では、受光部にＰＩＮダイオ
ードをもちいた場合について述べたが、アバランシェフ
ォトダイオードをもちいても同様の効果がえられること
を確かめた。
ードをもちいた場合について述べたが、アバランシェフ
ォトダイオードをもちいても同様の効果がえられること
を確かめた。
【００５０】以上、Ｓｉ上のＧｅの成長の場合について
述べたが、Ｓｉ上のＳｉ1-XＧｅX混晶の成長においても
同様であることを確かめた。ただし、キャップ層に用い
るＳｉ1-xＧｅxの混晶比ｘは、層状に厚膜成長するＳｉ
1-yＧｅyの混晶比ｙに比べてｙ＞ｘの関係にすることが
肝要である。このような関係にないと、表面に引っ張り
歪みがかからないためにアイランド化が起こる。さら
に、本実施例では、シリコン基板上について述べたが、
基板表面に単結晶Ｓｉがあれば良く、ＳＯＩ基板でも当
然可能である。
述べたが、Ｓｉ上のＳｉ1-XＧｅX混晶の成長においても
同様であることを確かめた。ただし、キャップ層に用い
るＳｉ1-xＧｅxの混晶比ｘは、層状に厚膜成長するＳｉ
1-yＧｅyの混晶比ｙに比べてｙ＞ｘの関係にすることが
肝要である。このような関係にないと、表面に引っ張り
歪みがかからないためにアイランド化が起こる。さら
に、本実施例では、シリコン基板上について述べたが、
基板表面に単結晶Ｓｉがあれば良く、ＳＯＩ基板でも当
然可能である。
【００５１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、膜中に貫通転位が無く、表面が平坦な、完全に
格子緩和したゲルマニウム膜もしくはシリコンゲルマニ
ウム混晶膜をシリコン基板上に成長させることができ
る。さらに本発明は、膜構造の均一性を高めることが可
能であり、デバイスの特性を向上させることができる。
よれば、膜中に貫通転位が無く、表面が平坦な、完全に
格子緩和したゲルマニウム膜もしくはシリコンゲルマニ
ウム混晶膜をシリコン基板上に成長させることができ
る。さらに本発明は、膜構造の均一性を高めることが可
能であり、デバイスの特性を向上させることができる。
【図１】本発明の原理を説明するための概念図であっ
て、シリコン基板上に層状ゲルマニウム膜を形成し、そ
の表面にシリコン若しくはシリコンゲルマニウム混晶か
らなる被覆層を形成した場合の断面構造図である。
て、シリコン基板上に層状ゲルマニウム膜を形成し、そ
の表面にシリコン若しくはシリコンゲルマニウム混晶か
らなる被覆層を形成した場合の断面構造図である。
【図２】アニール後のＧｅ膜の状態をＳｉＧｅキャップ
層の有無で比較したＳＥＭ写真（図面代用写真）である
（（ａ）はキャップ層が無い場合、（ｂ）はキャップ層
を形成した場合）。
層の有無で比較したＳＥＭ写真（図面代用写真）である
（（ａ）はキャップ層が無い場合、（ｂ）はキャップ層
を形成した場合）。
【図３】アイランド化とＧｅ膜厚・アニール温度との関
係を示すグラフである。
係を示すグラフである。
【図４】アニール前後の試料の断面のＴＥＭ写真（図面
代用写真）である（（ａ）アニール前、（ｂ）４３０℃
−１０分、（ｃ）６８０℃−１０分）。
代用写真）である（（ａ）アニール前、（ｂ）４３０℃
−１０分、（ｃ）６８０℃−１０分）。
【図５】アニール前後の試料のＸ線回折スペクトルであ
る。
る。
【図６】Ｓｉ基板上に成長したＧｅ膜の断面のＴＥＭ写
真（図面代用写真）である。
真（図面代用写真）である。
【図７】図６における界面の拡大ＴＥＭ写真（図面代用
写真）である。
写真）である。
【図８】第２のアニールの有無を比較した４結晶のＸ線
回折のスペクトルである。
回折のスペクトルである。
【図９】第２のアニールの効果を示す断面のＴＥＭ写真
（図面代用写真）である（（ａ）最後のアニールを行っ
ていない場合、（ｂ）最後のアニールを行った場合）。
（図面代用写真）である（（ａ）最後のアニールを行っ
ていない場合、（ｂ）最後のアニールを行った場合）。
【図１０】Ｇｅ膜上にＳｉ層を成長していないものの断
面のＴＥＭ写真（図面代用写真）である。
面のＴＥＭ写真（図面代用写真）である。
【図１１】Ｇｅ膜上にＳｉを成長したものの断面のＴＥ
Ｍ写真（図面代用写真）である。
Ｍ写真（図面代用写真）である。
【図１２】Ｇｅ膜上のＳｉ成長の有無を比較した４結晶
のＸ線回析のスペクトルである。
のＸ線回析のスペクトルである。
【図１３】本発明によるデバイスの製造プロセスの模式
図である。
図である。
【図１４】ＰＩＮフォトダイオードの逆バイアスと暗電
流との関係を示す図である。
流との関係を示す図である。
１１ シリコン若しくはシリコンゲルマニウム混晶か
らなる被覆層 １２ シリコン基板 １３ 層状ゲルマニウム膜 １４ グロウン−イン欠陥 １５ 貫通転位 １６ 刃状転位
らなる被覆層 １２ シリコン基板 １３ 層状ゲルマニウム膜 １４ グロウン−イン欠陥 １５ 貫通転位 １６ 刃状転位
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 H01L 21/20 H01L 21/324 H01L 27/15 H01L 31/02
Claims (16)
- 【請求項１】 シリコン基板上にゲルマニウム膜を層状
にエピタキシャル成長させる工程と、該ゲルマニウム膜
の上部にシリコン若しくはシリコンゲルマニウム混晶か
らなる被覆層を形成する工程と、熱処理工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上に第１のゲルマニウム膜
を層状にエピタキシャル成長させる工程と、該第１のゲ
ルマニウム膜の上部にシリコン若しくはシリコンゲルマ
ニウム混晶からなる被覆層を形成する工程と、熱処理工
程と、該被覆層の上部に第２のゲルマニウム膜を層状に
エピタキシャル成長させる工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 シリコン基板上に第１のゲルマニウム膜
を層状にエピタキシャル成長させる工程と、該第１のゲ
ルマニウム膜の上部にシリコン若しくはシリコンゲルマ
ニウム混晶からなる第１の被覆層を形成する工程と、第
１の熱処理工程と、該第１の被覆層の上部に第２のゲル
マニウム膜を層状にエピタキシャル成長させる工程と、
該第２のゲルマニウム膜の上部にシリコン若しくはシリ
コンゲルマニウム混晶からなる第２の被覆層を形成する
工程と、第２の熱処理工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 シリコン基板上に成長する層状の前記ゲ
ルマニウム膜がシリコンゲルマニウム混晶膜であり、そ
の上に形成される前記被覆層がシリコン膜、または前記
シリコンゲルマニウム混晶膜よりもゲルマニウム組成の
小さいシリコンゲルマニウム混晶膜であることを特徴と
する請求項１、２又は３記載の半導体装置の製造方法。 - 【請求項５】 最上層ゲルマニウム膜もしくは最上層被
覆膜上にシリコン層を形成することを特徴とする請求項
１〜４のいずれか１項に記載の半導体装置の製造方法。 - 【請求項６】 最上層シリコン層中にホウ素もしくはリ
ンあるいは砒素をドーピングすることによって電極を形
成することを特徴とする請求項５記載の半導体装置の製
造方法。 - 【請求項７】 ドライバーもしくはアンプとなるＳｉデ
バイスを配したＳｉ基板の表面よりＳｉをエッチングし
て溝を形成する工程と、溝底面以外の部分をシリコン酸
化膜もしくはシリコン窒化膜によって覆った後、ＧｅＨ
4とＣｌ2とを交互に或いはＳｉ2Ｈ6及びＧｅＨ4とＣｌ2
とを交互に供給する工程１によって、受光部となるＧｅ
層あるいはＳｉ1-XＧｅX層を溝中に選択的に形成し、Ｓ
ｉ2Ｈ6とＣｌ2とを交互に供給する工程２によってＳｉ
層を溝中に選択的に形成し、熱処理を行い、あるいは、
さらに工程１、工程２及び熱処理を繰り返すことによっ
て、Ｓｉ層とＧｅ層あるいはＳｉ1-XＧｅX層との複数層
からなる受光部を溝中に選択的に形成する工程と、その
後、Ｓｉ2Ｈ6及びＢ2Ｈ6とＣｌ2とを交互に或いはＳｉ2
Ｈ6及びＰＨ3とＣｌ2とを交互に或いはＳｉ2Ｈ6及び砒
素とＣｌ2とを交互に供給することによって電極層を溝
中に選択的に形成する工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項８】 シリコン基板上にゲルマニウム膜が形成
され、該ゲルマニウム膜上にシリコン若しくはシリコン
ゲルマニウム混晶からなる被覆膜が形成され、該シリコ
ン基板と該ゲルマニウム膜との界面付近に転位がほぼ局
在している膜構成を有することを特徴とする半導体装
置。 - 【請求項９】 シリコン基板上にシリコンゲルマニウム
混晶膜が形成され、該シリコンゲルマニウム混晶膜上に
該シリコンゲルマニウム混晶膜よりもゲルマニウム組成
の小さいシリコンゲルマニウム混晶またはシリコンから
なる被覆膜が形成され、該シリコン基板と該シリコンゲ
ルマニウム混晶膜との界面付近に転位がほぼ局在してい
る膜構成を有することを特徴とする半導体装置。 - 【請求項１０】 界面付近にほぼ局在している転位が刃
状転位である請求項８又は９記載の半導体装置。 - 【請求項１１】 前記被覆膜の厚さが５〜２０Åである
請求項８、９又は１０記載の半導体装置。 - 【請求項１２】 前記被覆膜上にゲルマニウム膜が形成
されている請求項８〜１１のいずれか１項に記載の半導
体装置。 - 【請求項１３】 前記ゲルマニウム膜上にシリコン膜が
形成されている請求項１２記載の半導体装置。 - 【請求項１４】 前記被覆膜上にシリコン膜が形成され
ている請求項８〜１ １のいずれか１項に記載の半導体装
置。 - 【請求項１５】 前記シリコン膜中に、ホウ素もしくは
リンあるいは砒素がドーピングされている請求項１３又
は１４記載の半導体装置。 - 【請求項１６】 シリコン基板に溝が形成され、該溝の
底面以外の部分がシリコン酸化膜またはシリコン窒化膜
に覆われ、該溝内が、請求項１３、１４又は１５記載の
膜構成となり且つ表面に段差がないように埋め込まれて
いる構成を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070933A JP3024584B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9070933A JP3024584B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256169A JPH10256169A (ja) | 1998-09-25 |
| JP3024584B2 true JP3024584B2 (ja) | 2000-03-21 |
Family
ID=13445818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070933A Expired - Lifetime JP3024584B2 (ja) | 1997-03-10 | 1997-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3024584B2 (ja) |
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| DE10014287A1 (de) * | 2000-03-26 | 2001-09-27 | Guenther Vogg | Schichtförmige Germaniumpolymere, Verfahren zu ihrer Herstellung und ihre Verwendung in optoelektronischen Bauelementen |
| JP3970011B2 (ja) | 2001-12-11 | 2007-09-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
| EP1604395A2 (en) * | 2003-03-13 | 2005-12-14 | ASM America, Inc. | Epitaxial semiconductor deposition methods and structures |
| US7682947B2 (en) | 2003-03-13 | 2010-03-23 | Asm America, Inc. | Epitaxial semiconductor deposition methods and structures |
| JP4557505B2 (ja) * | 2003-05-19 | 2010-10-06 | コバレントマテリアル株式会社 | 半導体基板の製造方法 |
| US7153763B2 (en) * | 2003-06-26 | 2006-12-26 | Rj Mears, Llc | Method for making a semiconductor device including band-engineered superlattice using intermediate annealing |
| US7495313B2 (en) | 2004-07-22 | 2009-02-24 | Board Of Trustees Of The Leland Stanford Junior University | Germanium substrate-type materials and approach therefor |
| US7585792B2 (en) * | 2005-02-09 | 2009-09-08 | S.O.I.Tec Silicon On Insulator Technologies | Relaxation of a strained layer using a molten layer |
| WO2007066811A1 (ja) * | 2005-12-08 | 2007-06-14 | National University Corporation Nagoya University | 歪み緩和ゲルマニウム膜及びその製造方法並びに多層膜構造体 |
| JP5553135B2 (ja) * | 2008-05-09 | 2014-07-16 | 国立大学法人名古屋大学 | 多層膜構造体の形成方法 |
| ATE555494T1 (de) * | 2009-02-19 | 2012-05-15 | S O I Tec Silicon | Relaxation und übertragung von verspannten materialschichten |
| JP5462024B2 (ja) * | 2010-02-19 | 2014-04-02 | 日本電信電話株式会社 | 半導体装置の製造方法 |
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| US9171715B2 (en) | 2012-09-05 | 2015-10-27 | Asm Ip Holding B.V. | Atomic layer deposition of GeO2 |
| JP2014194962A (ja) * | 2013-03-28 | 2014-10-09 | Tokyo Electron Ltd | 照射制御方法及び照射制御装置 |
| US9218963B2 (en) | 2013-12-19 | 2015-12-22 | Asm Ip Holding B.V. | Cyclical deposition of germanium |
| GB2541146B (en) * | 2014-05-23 | 2020-04-01 | Massachusetts Inst Technology | Method of manufacturing a germanium-on-insulator substrate |
-
1997
- 1997-03-10 JP JP9070933A patent/JP3024584B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH10256169A (ja) | 1998-09-25 |
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