JP5639248B2 - 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法 - Google Patents
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Description
本出願は、2002年8月23日に出願された米国仮出願第60/405,484の利益および優先権を主張する。
マイクロ電子デバイスの増加する動作速度および演算能力は、最近これらのマイクロ電子デバイスにおいてスタート基板として用いられる半導体構造の複雑性および機能性における増加に対する必要性を招いた。シリコンおよびゲルマニウムに基づくこれらの「仮想基板」は、バルクSi基板の上に製造されるデバイスと比較されたとき、高められた性能を示す超大規模集積回路「VLSI」デバイスの新たな生成に対するプラットフォームを提供する。詳細には、新たな技術的進歩は、シリコン−ゲルマニウム合金(以下、「SiGe」または「Si1−XGEX」と称す)を用いるヘテロ構造の形成が、電子および正孔移動度を増加するSiの原子構造を変更することによって半導体デバイスの性能をさらに高めることを可能にする。
Devices with Strained Semiconductor Layers」は、歪んだSiデバイス構造を製造する1つのこうような方法を記載する。
(項目1)
第1の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第1の半導体層と、
該第1の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
を含む、半導体構造。
(項目2)
前記組成的に均一なキャップ層の格子定数は、前記第1の層の格子定数とは異なる、項目1に記載の半導体構造。
(項目3)
前記組成的に均一なキャップ層の上に位置する歪んだ半導体層をさらに含む、項目1に記載の半導体構造。
(項目4)
前記歪んだ半導体層は、引張られ歪んでいる、項目3に記載の半導体構造。
(項目5)
前記歪んだ半導体層は、引張られ歪んだシリコンまたは引張られ歪んだシリコン―ゲルマニウム合金を含む、項目4に記載の半導体構造。
(項目6)
前記歪んだ半導体層は、圧縮され歪んでいる、項目3に記載の半導体構造。
(項目7)
前記歪んだ半導体層は、圧縮され歪んだゲルマニウムまたは圧縮され歪んだシリコン―ゲルマニウム合金を含む、項目6に記載の半導体構造。
(項目8)
前記組成的に均一なキャップ層は、II族要素、III族要素、IV族要素、V族要素およびVI族要素の少なくとも1つを含む、項目1に記載の半導体構造。
(項目9)
前記組成的に均一なキャップ層は、シリコンおよびゲルマニウムの少なくとも1つを含む、項目8に記載の半導体構造。
(項目10)
前記組成的に均一なキャップ層は、およそ10%より大きいゲルマニウムを含む、項目9に記載の半導体構造。
(項目11)
前記組成的に均一なキャップ層の厚さは、およそ0.5μm〜およそ3.0μmの範囲にわたる、項目1に記載の半導体構造。
(項目12)
前記組成的に均一なキャップ層は、平坦化される、項目1に記載の半導体構造。
(項目13)
前記組成的に均一なキャップ層と前記第1の層との間に位置する組成的に勾配した層をさらに含む、項目1に記載の半導体構造。
(項目14)
前記勾配した層は、II族要素、III族要素、IV族要素、V族要素およびVI族要素の少なくとも1つを含む、項目13に記載の半導体構造。
(項目15)
前記勾配した層は、シリコンおよびゲルマニウムの少なくとも1つを含む、項目14に記載の半導体構造。
(項目16)
前記勾配した層は、およそ5%Ge/μmより大きい勾配率を有する、項目15に記載の半導体構造。
(項目17)
前記勾配した層は、およそ50%Ge/μmより小さい勾配率を有する、項目16に記載の半導体構造。
(項目18)
前記勾配した層は、およそ10%より大きい濃度に勾配される、項目13に記載の半導体構造。
(項目19)
前記勾配した層の厚さは、およそ0.5μm〜およそ10.0μmの範囲にわたる、項目13に記載の半導体構造。
(項目20)
前記第1の層は、前記勾配した層の初期部分を含み、該初期部分は、該勾配した層の少なくとも1つのその後に続く部分より低い局部勾配率を有し、前記スレッディング転位は、該初期部分において均一に分布する、項目13に記載の半導体構造。
(項目21)
前記勾配した層は、シリコンおよびゲルマニウムの少なくとも1つを含む、項目20に記載の半導体構造。
(項目22)
局部勾配率における差異は、およそ5%Ge/μmより大きい、項目21に記載の半導体構造。
(項目23)
局部勾配率における差異は、およそ20%Ge/μmより大きい、項目22に記載の半導体構造。
(項目24)
前記緩和し勾配したバッファ層の前記初期部分の前記勾配率は、およそ10%Ge/μmを超えない、項目21に記載の半導体構造。
(項目25)
前記初期部分と前記緩和し勾配した層の少なくとも1つのその後に続く部分との間の界面でのGe含量における不連続性は、およそ10%Geを超えない、項目21に記載の半導体構造。
(項目26)
前記初期部分と前記緩和し勾配したバッファ配層の少なくとも1つのその後に続く部分との間の界面でのGe含量における不連続性は、およそ5%Geを超えない、項目25に記載の半導体構造。
(項目27)
前記第1の層は、該第1の層の前記表面に近接して位置するシード層を含み、前記スレッディング転位は、該シード層において均一に分布する、項目1に記載の半導体構造。
(項目28)
前記シード層は、少なくとも部分的に緩和している、項目27に記載の半導体構造。
(項目29)
前記シード層は、組成的に均一である、項目27に記載の半導体構造。
(項目30)
前記シード層は、組成的に勾配している、項目27に記載の半導体構造。
(項目31)
前記シード層の厚さは、その平衡臨界厚さの2倍より大きい、項目27に記載の半導体構造。
(項目32)
前記シード層の厚さは、その平衡臨界厚さの5倍より小さい、項目31に記載の半導体構造。
(項目33)
前記シード層の少なくとも一部分は、およそ850℃の成長温度での成長によって形成される、項目27に記載の半導体構造。
(項目34)
前記シード層の少なくとも一部分は、1000℃より大きい成長温度での成長によって形成される、項目27に記載の半導体構造。
(項目35)
前記シード層は、およそ10nm〜およそ1000nmの範囲にわたる厚さを有する、項目27に記載の半導体構造。
(項目36)
前記シード層は、およそ30nm〜およそ300nmの範囲にわたる厚さを有する、項目35に記載の半導体構造。
(項目37)
前記キャップ層は、およそ1/cmより小さい転位パイルアップの密度を有する、項目27に記載の半導体構造。
(項目38)
前記キャップ層は、0.01/cmより小さい転位パイルアップの密度を有する、項目27に記載の半導体構造。
(項目39)
前記キャップ層は、およそ5×105/cm2より小さいスレッディング転位密度を有する、項目27に記載の半導体構造。
(項目40)
前記組成的に均一なキャップ層と前記シード層との間に位置する組成的に均一なバッファ層をさらに含む、項目27に記載の半導体構造。
(項目41)
前記バッファ層は、シリコンを含む、項目40に記載の半導体構造。
(項目42)
前記バッファ層と前記シード層の少なくとも1つは、シリコンおよびゲルマニウムの少なくとも1つを含む、項目40に記載の半導体構造。
(項目43)
前記バッファ層におけるゲルマニウムの濃度は、前記シード層と該バッファ層との間の界面での該シード層におけるゲルマニウムの濃度とは異なる、項目42に記載の半導体構造。
(項目44)
前記シード層と前記バッファ層との界面でのGe濃度における不連続性は、およそ2%〜50%Geの範囲にわたる、項目43に記載の半導体構造。
(項目45)
前記シード層と前記バッファ層との界面でのGe濃度における不連続性は、およそ5%〜15%Geの範囲にわたる、項目44に記載の半導体構造。
(項目46)
前記シード層と前記バッファ層との界面でのGe濃度における不連続性は、およそ10%Geを含む、項目45に記載の半導体構造。
(項目47)
前記組成的に均一なキャップ層と前記シード層との間に位置する組成的に勾配した層をさらに含む、項目27に記載の半導体構造。
(項目48)
前記勾配した層と前記シード層の少なくとも1つは、シリコンおよびゲルマニウムの少なくとも1つを含む、項目47に記載の半導体構造。
(項目49)
前記勾配した層におけるゲルマニウムの濃度は、前記シード層と該勾配した層との間の界面での該シード層におけるゲルマニウムの濃度とは異なる、項目47に記載の半導体構造。
(項目50)
前記シード層と前記勾配した層との界面でのGe濃度における不連続性は、およそ2%〜50%Geの範囲にわたる、項目49に記載の半導体構造。
(項目51)
前記シード層と前記勾配した層との界面でのGe濃度における不連続性は、およそ5%〜15%Geの範囲にわたる、項目50に記載の半導体構造。
(項目52)
前記シード層と前記勾配した層との界面でのGe濃度における不連続性は、およそ10%Geを含む、項目51に記載の半導体構造。
(項目53)
前記勾配した層内に位置する少なくとも1つの中間シード層をさらに含む、項目47に記載の半導体構造。
(項目54)
前記第1の層は、silicon―on―insulator基板を含む、項目1に記載の半導体構造。
(項目55)
減少したスレッディング転位パイルアップを有する半導体構造を製造する方法であって、該方法は、
第1の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第1の半導体層を提供することと、
該第1の半導体層の該表面の上に組成的に均一なキャップ層を形成することであって、該キャップ層は、実質的に緩和しており、該第1の半導体層は、少なくとも該キャップ層における転位パイルアップの形成を抑制する、ことと
を包含する、方法。
(項目56)
前記組成的に均一なキャップ層の格子定数は、前記第1の層の格子定数とは異なる、項目55に記載の方法。
(項目57)
前記キャップ層の形成の前に、前記第1の層の上に組成的に均一なバッファ層を形成することをさらに包含する、項目55に記載の方法。
(項目58)
第1の半導体層を提供するステップは、半導体基板の上に少なくとも部分的に緩和したシード層を包含する、項目55に記載の方法。
(項目59)
前記少なくとも部分的に緩和したシード層を形成するステップは、該シード層を、該シード層の平衡臨界厚さの2倍〜5倍の範囲にわたる厚さに成長させることを包含する、項目58に記載の方法。
(項目60)
前記少なくとも部分的に緩和したシード層を形成するステップは、該シード層を、該シード層の堆積温度より大きい温度で該シード層をアニールすることを包含する、項目58に記載の方法。
(項目61)
第1の半導体層を提供するステップは、該第1の半導体層に種を埋め込むことを包含する、項目55に記載の方法。
(項目62)
前記第1の半導体層は、シリコンを包含し、前記種は、シリコンを包含する、項目61に記載の方法。
(項目63)
第1の半導体層を提供するステップは、semiconductor―on―insulator基板を提供することを包含する、項目55に記載の方法。
(項目64)
前記第1の半導体層を提供するステップは、スレッディング転位の実質的に均一な分布を有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目65)
前記第1の半導体層を提供するステップは、およそ102/cm2を超えるスレッディ
ング転位の密度を有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目66)
前記第1の半導体層を提供するステップは、およそ103/cm2を超えるスレッディ
ング転位の密度を有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目67)
前記第1の半導体層を提供するステップは、およそ104/cm2を超えるスレッディ
ング転位の密度を有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目68)
前記第1の半導体層を提供するステップは、1Åより大きい平均表面粗さを有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目69)
前記第1の半導体層を提供するステップは、5Åより大きい平均表面粗さを有するシリコン基板を提供することを包含する、項目55に記載の方法。
(項目70)
前記キャップ層は、1/cmより小さい転位パイルアップの密度を有する、項目55に記載の方法。
(項目71)
前記キャップ層は、0.01/cmより小さい転位パイルアップの密度を有する、項目55に記載の方法。
(項目72)
前記キャップ層は、およそ5×105/cm2より小さいスレッディング転位密度を有する、項目55に記載の方法。
(項目73)
前記キャップ層を形成する前に、組成的に勾配した層を形成することをさらに包含する、項目55に記載の方法。
(項目74)
前記組成的に勾配したバッファ層内に少なくとも1つのシード層を形成することをさらに包含する、項目73の方法。
(項目75)
基板の上に緩和し勾配した半導体層を形成する方法であって、
該方法は、
第1の半導体層を提供することと、
前記第1の半導体層上にシリコンおよびゲルマニウムの少なくとも1つを含む緩和し勾配した層をエピタキシャル的に成長させることであって、0%より大きく100%までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ25%Ge/μmを超える勾配でゲルマニウム含量を増加させる、こと
を包含し、該緩和し勾配した半導体層は、107/cm2を超えないスレッディング転位密度を有する、方法。
(項目76)
前記勾配した層は、およそ20/cmを超えない転位パイルアップ密度を有する、項目75の方法。
(項目77)
前記勾配した層は、およそ1/cmを超えない転位パイルアップ密度を有する、項目75の方法。
(項目78)
前記勾配した層は、およそ0.01/cmを超えない転位パイルアップ密度を有する、項目75の方法。
(項目79)
前記勾配した層は、少なくとも30%Ge/μmである、項目75に記載の方法。
(項目80)
前記勾配した層は、少なくとも40%Ge/μmである、項目75に記載の方法。
(項目81)
前記エピタキシャル成長は、900℃〜1200℃に範囲のわたる温度で起こる、項目75に記載の方法。
(項目82)
前記エピタキシャル成長は、およそ1nm/sより大きい速度で起こる、項目81に記載の方法。
(項目83)
前記緩和し勾配した層は、0.1μm〜4.0μmの範囲にわたる厚さを有する、項目75に記載の方法。
(項目84)
前記第1の半導体は、該第1の半導体の表面にわたり実質的に均一に分布する複数のスレッディング転位を有し、前記第1の層の前記表面の上に組成的に均一なキャップ層を提供するステップをさらに包含し、該キャップ層は、実質的に緩和しており、前記緩和し勾配した層が該キャップ層の上に成長する、項目75に記載の方法。
(項目85)
前記組成的に均一なキャップ層の格子定数は、前記第1の層の格子定数とは異なる、項目84に記載の方法。
(項目86)
第1の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、0%より大きく100%までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ25%Ge/μmを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含み、107/cm2を超えないスレッディング転位密度を有する、半導体構造。
(項目87)
前記転位パイルアップ密度は、1/cmを超えない、項目86に記載の構造。
(項目88)
前記転位パイルアップ密度は、0.01/cmを超えない、項目86に記載の構造。
(項目89)
前記緩和し勾配した層は、少なくとも30%Ge/μmの速度で勾配される、項目86に記載の構造。
(項目90)
前記緩和し勾配した層は、少なくとも40%Ge/μmの速度で勾配される、項目86に記載の構造。
(項目91)
前記緩和し勾配した層は、0.1μm〜0.4μmの範囲にわたる厚さを有する、項目86に記載の構造。
(項目92)
前記第1の半導体は、該第1の半導体の表面にわたり実質的に均一に分布する複数のスレッディング転位を有し、前記第1の層の表面の上に組成的に均一なキャップ層を提供するステップをさらに包含し、該キャップ層は、実質的に緩和しており、該第1の層の格子定数とは異なる格子定数を有し、前記緩和し勾配した層が該キャップ層の上に位置する、項目86に記載の構造。
(項目93)
半導体基板と、
該基板の上に位置する組成的に勾配した層と、
該組成的に勾配した層の上に位置する実質的に緩和した組成的に均一なキャップ層であって、1/cmより小さい転位パイルアップの密度を有する、実質的に緩和した組成的に均一なキャップ層と
を含む、半導体構造。
(項目94)
前記キャップ層は、0.01/cmより小さい転位パイルアップの密度を有する、項目93に記載の半導体構造。
(項目95)
第1の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第1の半導体層と、
該第1の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
該緩和したキャップ層の上に位置するp型金属酸化膜半導体(PMOS)トランジスタと
を含む半導体層であって
該PMOSトランジスタは、
該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
該ゲート誘電体部分に近接して位置するソースおよびドレインであって、p型ドーパントを含むソースおよび第1のドレインと
を含む、半導体構造。
(項目96)
第1の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第1の半導体層と、
該第1の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
該緩和したキャップ層の上に位置するn型金属酸化膜半導体(NMOS)トランジスタと
を含む半導体層であって、
該NMOSトランジスタは、
該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
該ゲート誘電体部分に近接して位置するソースおよびドレインであって、n型ドーパントを含むソースおよびドレインと
を含む、半導体構造。
(項目97)
第1の半導体層の表面にわたり実質的に均一に分布する複数のスレッディング転位を有する第1の半導体層と、
該第1の該表面の上に位置する組成的に均一なキャップ層であって、実質的に緩和した組成的に均一なキャップ層と
該緩和したキャップ層の上に位置するp型金属酸化膜半導体(PMOS)トランジスタと
を含む半導体層であって、
該PMOSトランジスタは、
該緩和したキャップ層の第1の一部分の上に位置する第1のゲート誘電体部分と、
該第1のゲート誘電体部分の上に位置する第1のゲートであって、第1の伝導層を含む、第1のゲートと、
該第1のゲート誘電体部分に近接して位置する第1のソースおよび第1のドレインであって、p型ドーパントを含む第1のソースおよび第1のドレインと
を含み、
該半導体構造は、さらに、
該緩和したキャップ層の上に位置するn型金属酸化膜半導体(NMOS)トランジスタと
を含み、
該NMOSトランジスタは、
該緩和キャップ層の第2の一部分の上に位置する第2のゲート誘電体部分と、
該第2のゲート誘電体部分の上に位置する第2のゲートであって、第2の伝導層を含む、第2のゲートと、
該第2のゲート誘電体部分に近接して位置する第2のソースおよび第2のドレインであって、n型ドーパントを含む第2のソースおよび第2のドレインと
を含む、半導体構造。
(項目98)
第1の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、0%より大きく100%までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ25%Ge/μmを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、107/cm2を超えないスレッディング転位密度を有し、
該半導体層は、
該勾配した層の上に位置する緩和された組成的なキャップ層と、
該緩和したキャップ層の上に位置するp型金属酸化膜半導体(PMOS)トランジスタと
をさらに含み、
該PMOSトランジスタは、
該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
該ゲート誘電体部分に近接して位置するソースおよびドレインであって、p型ドーパントを含むソースおよび第1のドレインと
を含む、半導体構造。
(項目99)
第1の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、0%より大きく100%までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ25%Ge/μmを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、107/cm2を超えないスレッディング転位密度を有し、
該半導体層は、
該勾配層の上に位置する緩和された組成的なキャップ層と、
該緩和したキャップ層の上に位置するn型金属酸化膜半導体(NMOS)トランジスタと
をさらに含み、
該NMOSトランジスタは、
該緩和したキャップ層の一部分の上に位置するゲート誘電体部分と、
該ゲート誘電体部分の上に位置するゲートであって、伝導層を含む、ゲートと、
該ゲート誘電体部分に近接して位置するソースおよびドレインであって、n型ドーパントを含むソースおよびドレインと
を含む、半導体構造。
(項目100)
第1の半導体層と、さらにシリコンおよびゲルマニウムを含む緩和し勾配したエピタキシャル層であって、0%より大きく100%までの範囲にわたるゲルマニウム含量を有する最終的な組成に対して、およそ25%Ge/μmを超える勾配でゲルマニウム含量を増加するように勾配される緩和し勾配したエピタキシャル層とを含む半導体層であって、該半導体層は、107/cm2を超えないスレッディング転位密度を有し、
該半導体層は、
該勾配層の上に位置する緩和した組成的なキャップ層と、
該緩和したキャップ層の上に位置するp型金属酸化膜半導体(PMOS)トランジスタと
をさらに含み、
該PMOSトランジスタは、
該緩和したキャップ層の第1の一部分の上に位置する第1のゲート誘電体部分と、
該第1のゲート誘電体部分の上に位置するゲートであって、第1の伝導層を含む、第1のゲートと、
該第1のゲート誘電体部分に近接して位置する第1のソースおよび第1のドレインであって、p型ドーパントを含む第1のソースおよび第1のドレインと
を含み、
該半導体構造は、
該緩和したキャップ層の上に位置するn型金属酸化膜半導体(NMOS)トランジスタと
をさらに含み、
該NMOSトランジスタは、
該緩和キャップ層の第2の一部分の上に位置するゲート第2の誘電体部分と、
該第2のゲート誘電体部分の上に位置するゲートであって、第2の伝導層を含む、第2のゲートと、
該第2のゲート誘電体部分に近接して位置する第2のソースおよび第2のドレインであって、n型ドーパントを含む第2のソースおよび第2のドレインと
を含む、半導体構造。
(項目101)
前記組成的に均一なキャップ層は、1nmより小さい平均表面粗さを有する、項目1に記載の半導体構造。
Electrochemical Society」126:479(1979)に概要されるような標準クロム酸ベースのSchimmelエッチングおよび微分干渉コントラスト(Nomarski)モードで動作する光学顕微鏡を用いて測定される。スレッディング転位密度は、転位パイルアップから離れて位置する1領域につきエッチピットの数を数えることによって計算され、(cm−2)の単位の結果になる。転位パイルアップ密度は、1領域につき転位パイルアップの全体的な長さを測定することによって計算され、(cm−1)の単位の結果になる。欠陥密度はまた、好ましくは平面送信電子顕微鏡とい
った補完特性技術を用いて確認され得る。
ここで、Tcritの単位は、ナノメートル(nm)である。
Claims (2)
- Si、SiO 2 上のSi、Si−Ge合金からなる群から選択された半導体基板であって、該半導体基板は、a%の一定のGe濃度を含んでいる、半導体基板と、
該半導体基板の上方にステップ的な勾配を介して成長させられたSiGeの組成的に勾配した層であって、該SiGeの組成的に勾配した層は、第1の副層と、該第1の副層の上方の第2の副層とを含み、該第1の副層は、b%の一定のGe濃度を含み、該第2の副層は、c%の一定のGe濃度を含む、SiGeの組成的に勾配した層と、
該SiGeの組成的に勾配した層の上方のSiGeのキャップ層であって、該キャップ層は、緩和しており、該キャップ層は、d%の一定のGe濃度を含んでいる、SiGeのキャップ層と、
該半導体基板と該第1の副層との間に配置されている第1のシード層であって、該第1のシード層は、e%の一定のGe濃度を含んでいる、第1のシード層と、
該第1の副層と該第2の副層との間に配置されている第2のシード層であって、該第2のシード層は、f%の一定のGe濃度を含んでいる、第2のシード層と
を含み、
数値a、b、c、d、e、fは、0≦a<b<c<e<f<d≦100を満たす、半導体構造。 - 前記第2の副層の上方のg%の一定のGe濃度を含む第3のシード層をさらに含み、
前記SiGeの組成的に勾配した層は、該第3のシード層の上方のh%の一定のGe濃度を含む第3の副層をさらに含み、
数値a、b、c、d、e、f、g、hは、0≦a<b<c<h<e<f<g<d≦100を満たす、請求項1に記載の半導体構造。
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