JP5243256B2 - モノリシックに集積化された半導体材料およびデバイス - Google Patents

モノリシックに集積化された半導体材料およびデバイス Download PDF

Info

Publication number
JP5243256B2
JP5243256B2 JP2008538998A JP2008538998A JP5243256B2 JP 5243256 B2 JP5243256 B2 JP 5243256B2 JP 2008538998 A JP2008538998 A JP 2008538998A JP 2008538998 A JP2008538998 A JP 2008538998A JP 5243256 B2 JP5243256 B2 JP 5243256B2
Authority
JP
Japan
Prior art keywords
silicon
single crystal
layer
semiconductor layer
crystal semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008538998A
Other languages
English (en)
Other versions
JP2009514252A (ja
JP2009514252A5 (ja
Inventor
ユージン エー. フィッツジェラルド,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Massachusetts Institute of Technology
Original Assignee
Massachusetts Institute of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Massachusetts Institute of Technology filed Critical Massachusetts Institute of Technology
Publication of JP2009514252A publication Critical patent/JP2009514252A/ja
Publication of JP2009514252A5 publication Critical patent/JP2009514252A5/ja
Application granted granted Critical
Publication of JP5243256B2 publication Critical patent/JP5243256B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • B32B9/04Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00 comprising such particular substance as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/1446Devices controlled by radiation in a repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14683Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264Inorganic materials
    • H01L31/0328Inorganic materials including, apart from doping materials or other impurities, semiconductor materials provided for in two or more of groups H01L31/0272 - H01L31/032
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/112Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor
    • H01L31/113Devices sensitive to infrared, visible or ultraviolet radiation characterised by field-effect operation, e.g. junction field-effect phototransistor being of the conductor-insulator-semiconductor type, e.g. metal-insulator-semiconductor field-effect transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H01L31/14Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the light source or sources being controlled by the semiconductor device sensitive to radiation, e.g. image converters, image amplifiers or image storage devices
    • H01L31/141Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the light source or sources being controlled by the semiconductor device sensitive to radiation, e.g. image converters, image amplifiers or image storage devices the semiconductor device sensitive to radiation being without a potential-jump barrier or surface barrier
    • H01L31/143Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the light source or sources being controlled by the semiconductor device sensitive to radiation, e.g. image converters, image amplifiers or image storage devices the semiconductor device sensitive to radiation being without a potential-jump barrier or surface barrier the light source being a semiconductor device with at least one potential-jump barrier or surface barrier, e.g. light emitting diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H01L31/16Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the semiconductor device sensitive to radiation being controlled by the light source or sources
    • H01L31/161Semiconductor device sensitive to radiation without a potential-jump or surface barrier, e.g. photoresistors
    • H01L31/162Semiconductor device sensitive to radiation without a potential-jump or surface barrier, e.g. photoresistors the light source being a semiconductor device with at least one potential-jump barrier or surface barrier, e.g. a light emitting diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/933Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

(関連出願)
本出願は、2005年11月1日に出願された、発明名称が「INTEGRATED LIGHT ARRAYS」である米国仮特許出願第60/732,442号、および2006年4月7日に出願された、発明名称が「INTEGRATED LIGHT ARRAYS」である米国特許出願第60/790204号に基づく米国特許法第119条第(e)項の優先権の利益を主張するものであり、これらの全体は参考として本明細書に援用される。
(発明の分野)
本発明は、概して半導体構造の製造に関する。より具体的には、本発明は、シリコンおよび他の単結晶半導体材料、および/またはデバイスのモノリシックな集積化に関する。
III−V族の材料とシリコンとを組み合わせるという概念は1980年代に生まれた。当時、シリコン技術の進展の程度は予測できず、よって多くの潜在的な用途を詳述することはできなかったが、このような技術は基本的原理に基づいて探求された。基本的な考え方は、光を放射および検出する能力(III−V族の材料)とデジタルロジック(シリコンデジタル回路)を組み合わせることによって、新たな市場がもたらされ、古い市場が崩壊するというものであった。しかし、実際には、実用的な方法でこの目的を達成するには、当初の認識よりも大きな課題のあることが立証されている。
本明細書では、単結晶シリコンおよび単結晶非シリコン材料と、デバイスとをモノリシックに集積化するための方法および構造が提供される。
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された絶縁層と、第1の領域内の絶縁層を覆って配置された単結晶シリコン層と、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層とを含む。
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第1の単結晶半導体層を配置するステップであって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第1の領域内の第1の単結晶半導体層を覆って絶縁層を配置するステップと、第1の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って第2の単結晶半導体層を配置するステップであって、第2の単結晶半導体層が第1の領域には存在せず、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップとを含む。
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された単結晶シリコン層と、第2の領域内の第1の単結晶半導体層の少なくとも一部の上に配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層とを含む。
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された絶縁層と、第1の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも1つのシリコンベースの電子デバイスと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも1つのIII−V族の発光デバイスとを含む。
別の側面では、半導体構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第1の単結晶半導体層を配置するステップであって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有するステップと、第1の領域内の第1の単結晶半導体層を覆って絶縁層を配置するステップと、第1の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って、第2の単結晶半導体層を配置するステップであって、第2の単結晶半導体層が第1の領域には存在せず、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップとを含む。
一側面では、半導体構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された単結晶シリコン層と、第2の領域内の第1の単結晶半導体層の少なくとも一部の上に配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層とを含む。
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された絶縁層と、第1の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも1つのシリコンベースの光検出器と、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも1つの非シリコン光検出器とを含む。
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第1の単結晶半導体層を配置するステップであって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第1の領域内の第1の単結晶半導体層を覆って絶縁層を配置するステップと、第1の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つのシリコンベースの光検出器を形成するステップと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って、第1の領域には存在しない第2の単結晶半導体層を配置するステップであって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも1つの非シリコンベースの光検出器を形成するステップとを含む。
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む少なくとも1つのシリコンベースの光検出器と、第2の領域内の第1の単結晶半導体層の少なくとも一部の上に配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、記第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む少なくとも1つの非シリコン光検出器とを含む。
一側面では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された絶縁層と、第1の領域内の絶縁層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも1つのシリコンベースの電子デバイスと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って配置され、第1の領域には存在しない第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、第2の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも1つのIII−V族の電子デバイスとを含む。
別の側面では、モノリシックに集積化した半導体デバイス構造を形成する方法が提供される。本方法は、シリコン基板を提供するステップと、シリコン基板を覆って第1の単結晶半導体層を配置するステップであって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第1の領域内の第1の単結晶半導体層を覆って絶縁層を配置するステップと、第1の領域内の絶縁層を覆って単結晶シリコン層を配置するステップと、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも1つのシリコンベースの電子デバイスを形成するステップと、第2の領域内の第1の単結晶半導体層の少なくとも一部を覆って、第1の領域には存在しない第2の単結晶半導体層を配置するステップであって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ステップと、第2の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも1つのIII−V族の電子デバイスを形成するステップとを含む。
別の方法では、モノリシックに集積化した半導体デバイス構造は、シリコン基板と、シリコン基板を覆って配置された第1の単結晶半導体層であって、第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、第1の領域内の第1の単結晶半導体層を覆って配置された単結晶シリコン層と、単結晶シリコン層の少なくとも一部を含む素子を含む少なくとも1つのシリコンベースの電子デバイスと、第2の領域内の第1の単結晶半導体層の少なくとも一部の上に配置され、第1の領域には存在しない、第2の単結晶半導体層であって、第2の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、第2の単結晶半導体層の少なくとも一部を含む素子を含む少なくとも1つのIII−V族の電子デバイスとを含む。
添付の図面は、原寸に比例して描画することを意図したものではない。図面中、種々の形態で示される同一またはほぼ同一の各構成要素は、同様の参照符号で表される。明確にするために、全ての図面において全ての構成要素に参照符号が付されていない場合がある。
本明細書に示される実施形態は、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する1つ以上の単結晶半導体層とのモノリシックな集積化を容易にする方法および構造の実装例を提供する。いくつかの実施形態では、シリコンベースのデバイスは、緩和シリコンの格子定数とは異なる格子定数を有する1つ以上の単結晶半導体層で形成されたアクティブ領域を有するデバイスとモノリシックに集積化される。シリコンベースのデバイスには(これに限定されないが)、n型金属酸化膜半導体(NMOS)およびp型金属酸化膜半導体(PMOS)電界効果トランジスタ(FET)、相補型金属酸化膜半導体(CMOS)デバイス、およびバイポーラトランジスタのような、シリコンベースの電子部品が挙げられる。シリコンベースのデバイスには、同様に、シリコンベースの光検出器のような光電子デバイスも挙げられる。非シリコン半導体デバイスには(これに限定されないが)、III−V族の発光デバイス(例、発光ダイオード(LED)およびレーザダイオード)、III−V族の光検出器、およびIII−V族の高電子移動度トランジスタ(HEMT)、ヘテロ接合バイポーラトランジスタ(HBT)、および金属半導体FET(MESFET)のようなIII−V族の電子デバイスが挙げられる。
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンとは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、発光デバイスと、CMOS回路のようなシリコンベースのデバイスとの集積化を容易にする。発光デバイスは、可視光、赤外線光および/または紫外線光を放射することができるが、本明細書に示された技術はこれに限定されるものではない。これらのデバイスをモノリシックに集積化する能力によって、発光デバイスを、発光デバイスを制御および/または駆動するシリコンCMOS回路とモノリシックに集積化することができる。シリコンCMOS回路は、計算機能を実行することもできる。発光デバイスは、一次元アレイまたは二次元アレイのような発光デバイスのアレイの形態をとることができる。したがって、発光デバイスは、線および/または領域(例、矩形の領域)を覆って配列することができ、モノリシックに集積化したシリコンCMOS回路によって、発光を制御、または選択的に駆動することが可能である。光検出器は、発光デバイスの有無にかかわらず、シリコンCMOSとモノリシックに集積化することもできる。光検出器は、必要に応じてシリコンベースの光検出器とすることが可能であり、発光デバイスによって放射された光を検出するように、発光デバイスに隣接して集積化することが可能である。光検出器からの出力は、シリコンCMOS回路に提供することができ、この回路では、光検出器の出力に少なくとも部分的に基づいて、発光デバイスの駆動を変化させることができる。このような機能を使用して、発光デバイスに提供される駆動電力を調整、および/または所与の発光デバイスが不適切に機能していることを検出したとき(例えば、発光デバイスの出力が停止または低下したとき)に、余剰の発光デバイスを作動させることができる。
CMOSのような、発光デバイスとシリコンベースの電子部品とのモノリシックな集積化を用いて、マイクロディスプレイ、高解像度プリンタバーおよび/または領域、撮像バーおよび/または領域、集積化されたマイクロディスプレイを有するコンピュータオンチップ、およびシリコンベースの電子部品用の光相互接続を形成することができる。
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、ゲルマニウムおよび/またはIII−V族の光検出器のような、シリコン光検出器と非シリコン光検出器との集積化を容易にすることができる。シリコンおよび非シリコン光検出器の集積化によって、シリコンおよび非シリコン光検出器のアレイを有する高解像度の撮像チップを、CMOSのようなシリコンベースの電子部品とさらに集積化することができる。
いくつかの実施形態では、シリコンベースの単結晶層と、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層とのモノリシックな集積化は、シリコンMOSFETおよびバイポーラトランジスタのようなシリコンベースの電子デバイスと、III−V族のHEMT、HBT、および/またはMESFETのような非シリコンベースの半導体電子デバイスとの集積化も容易にする。このような集積化によって、シリコンCMOSによって形成されたデジタル回路と、III−V族の材料で形成されたアナログ/RF回路との集積化が可能となる。
示されたいくつかの実施形態は、シリコンと非シリコン材料とのモノリシックな集積化、および緩和シリコンの格子定数とは異なる格子定数を有する1つ以上の単結晶半導体層を備えたシリコンベースの単結晶層を含む、多層出発ウエハを使用したデバイスを達成する。さらに、本明細書に示されるいくつかの技術によって、非シリコン材料を単結晶の非シリコン半導体層の上にエピタキシャル蒸着することができる。エピタキシャルに成長される非シリコン材料には、III−V族の発光デバイス(例、LEDおよびレーザダイオード)のような非シリコン半導体デバイス、III−V族の光検出器、およびIII−V族のHEMT、HBT、およびMESFETのようなIII−V族の電子デバイスのための、デバイスヘテロ構造が挙げられる。多層出発ウエハによって、エピタキシャルに成長した非シリコンデバイス材料の表面を、シリコンベースの単結晶層と実質的に同一平面にすることができ、それによって、シリコンと非シリコンデバイス構造との共処理(例、フォトリソグラフィ、相互接続形成、および他のバックエンド処理)を容易にする。
図1は、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの一実施形態の図である。多層ウエハ100は、シリコン基板110と、シリコン基板110を覆って配置された単結晶半導体層120と、単結晶半導体層120を覆って配置された絶縁層130と、絶縁層130を覆って配置された単結晶シリコン層140とを含む。
単結晶半導体層120は、1つ以上の半導体層を含むことが可能である。単結晶半導体層120の層のうちの少なくとも1つは、緩和シリコンの格子定数とは異なる格子定数を有することができる。単結晶半導体層120は、1つ以上のゲルマニウム層、1つ以上のシリコン−ゲルマニウム層、および/または1つ以上のIII−V族の半導体層を含むことが可能である。単結晶半導体層120は、シリコン−ゲルマニウム傾斜層を含むことが可能である。シリコン−ゲルマニウム傾斜層は、第1のゲルマニウム含有量(例、0%のゲルマニウム)である底部インターフェースを有することが可能であり、第2のゲルマニウム含有量(例、100%のゲルマニウム)である上部インターフェースまで、ゲルマニウム含有量が増加するように傾斜させることが可能である。ゲルマニウム層は、層120の一部として、このようなシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
いくつかの実施形態では、単結晶半導体層120は、1つ以上のIII−V族の半導体層を含むことが可能である。III−V族の半導体層の例には、砒化ガリウム、窒化ガリウム、リン化インジウム、砒化インジウムガリウム、窒化インジウムガリウム、砒化アルミニウムガリウム、窒化アルミニウムガリウム、および/または当業者が既知のIII−V族の半導体層が挙げられる。いくつかの実施形態では、III−V族の半導体層は、ゲルマニウム層を覆って配置することが可能である。さらに、上述のように、ゲルマニウム層は、シリコン−ゲルマニウム傾斜層を覆って配置することが可能である。いくつかの実施形態では、III−V族の半導体層は、シリコン−ゲルマニウム層および/またはシリコン−ゲルマニウム傾斜層を覆って配置することが可能である。
いくつかの実施形態では、単結晶半導体層120は、一方が他方を覆って配置され、互いに異なる格子定数を有し、緩和シリコンの格子定数とは異なる格子定数を有する2つ以上の単結晶半導体層を含むことが可能である。この2つ以上の単結晶半導体層には、例えば、ゲルマニウム層とリン化インジウム層、ゲルマニウム層と窒化ガリウム層、砒化ガリウム層とリン化インジウム層、および/または砒化ガリウム層と窒化ガリウム層を挙げることができる。単結晶半導体のうちの1つは、発光デバイス内のアクティブ層に好適なものとすることが可能であり、他の単結晶半導体層は、アナログおよび/またはRFデバイス内のチャネル層として好適なものとすることが可能である。
絶縁層130には、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、当業者が既知の他の絶縁材料、および/またはそれらのあらゆる組み合わせなどの、あらゆる絶縁材料層が挙げられる。いくつかの実施形態では、層130は、半導体および/または金属層のような非絶縁層である。他の実施形態では、層130を存在させないことも可能である。このような実施形態では、単結晶シリコン層140は、単結晶半導体層120上に(例えば接触させて)配置することが可能である。
単結晶シリコン層140は、緩和シリコン層および/または歪みシリコン層を含むことが可能である。歪みシリコン層は、あらゆる所望の歪みを有することが可能であり、例えば、歪みシリコン層は、約1%〜2%の引張歪みを有することが可能である。あるいは、または加えて、シリコン−ゲルマニウム層は、絶縁層130を覆って配置することが可能である。
多層ウエハ100は、あらゆる所望の直径を有することができるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、多層ウエハは、少なくとも150mm、少なくとも200mm、またはシリコン基板に使用可能な他の好適な直径を有する。
図2A〜2Cは、いくつかの実施形態による、多層ウエハの例を概略的に示す図である。図2A〜2Cは、絶縁層130を覆って配置された単結晶シリコン層140を有する、多層ウエハ201を示す図である。絶縁層130は、シリコン−ゲルマニウム傾斜層121を覆って配置された1つ以上のゲルマニウム、シリコン−ゲルマニウム、および/またはIII−V族の層120を覆って配置される。シリコン−ゲルマニウム傾斜層121は、シリコン基板110を覆って配置される。
図2Bは、絶縁層130を覆って配置された単結晶シリコン層140を含む、多層ウエハ202を示す図である。絶縁層130は、シリコン基板110を覆って配置された1つ以上のゲルマニウム、シリコン−ゲルマニウム、および/またはIII−V族の層120を覆って配置される。
図2Cは、絶縁層130を覆って配置された単結晶シリコン層140を含む、多層ウエハ203を示す図である。絶縁層130は、1つ以上のゲルマニウム、シリコン−ゲルマニウム、および/またはIII−V族の層120を覆って配置される。層120は、シリコン基板110を覆って配置された絶縁層135を覆って配置される。いくつかの実施形態では、絶縁層130および/または135は、半導体および/または金属のような非絶縁層に置き換えることが可能である。
いくつかの実施形態では、本明細書に示された多層ウエハの単結晶半導体層120は、シリコン基板110の実質的に全てをオーバーレイすることができる。単結晶半導体層120は、シリコン基板110の全てまたは実質的に全てを覆って配置することが可能である。絶縁体130および/または単結晶シリコン層140は、シリコン基板110の実質的に全てを覆って配置することも可能である。このような多層ウエハは、下述するようなウエハ接合技術を使用して作製することが可能である。
図3A〜3Dは、図2Aに示された多層ウエハ201のような多層ウエハを作製する方法の一例を示す図である。図3Aに示されるように、本方法は、シリコン基板110を含むことができるハンドルウエハを提供するステップを含むことが可能である。格子不整合シリコン−ゲルマニウム傾斜層121は、当業者が既知の技術を使用して、シリコン基板110上にエピタキシャルに成長させることが可能である。例えば、シリコン−ゲルマニウム傾斜層121は、化学蒸着(CVD)を使用して成長させることが可能である。シリコン−ゲルマニウム傾斜層121は、シリコン−ゲルマニウム傾斜層121の表面において、低ゲルマニウム含有量から高ゲルマニウム含有量に増加させた、傾斜ゲルマニウム含有量を有することが可能である。シリコン−ゲルマニウム傾斜層121の低インターフェースでの低ゲルマニウム含有量は、0%ゲルマニウム(例、純シリコン)とすることが可能であり、シリコン−ゲルマニウム傾斜層121の上面において、所望の最終的なゲルマニウム含有量まで段階的に、連続的に、または他の様態で増加させることが可能である。いくつかの実施形態では、シリコン−ゲルマニウム傾斜層の上面のゲルマニウム含有量は、100%のゲルマニウムであるか、または他の好適な含有量(例、90%を超えるゲルマニウム、75%を超えるゲルマニウム、50%を超えるゲルマニウム)である。シリコン−ゲルマニウム傾斜層は、シリコン基板上への格子不整合シリコン−ゲルマニウムの蒸着中のあらゆるクロスハッチの粗さを削減するように、化学的機械的研磨(CMP)を行うことが可能である。シリコン−ゲルマニウム層121は、エピタキシャル成長中に形成されるあらゆるクロスハッチの粗さを削減し、また最終的な貫通転位密度を低減するように、成長プロセスの中断を経て、段階的にCMPを行うことも可能である。
ゲルマニウムおよび/またはシリコン−ゲルマニウム層120は、シリコン−ゲルマニウム傾斜層121を覆って配置することが可能である。いくつかの実施形態では、ゲルマニウム層は、成長プロセスの後に、化学的機械的に研磨することが可能である。いくつかの実施形態では、1つ以上の層を、1つ以上のIII−V族の層を含む、ゲルマニウム層および/またはシリコン−ゲルマニウム層120を覆って配置することが可能である。あるいは、1つ以上のIII−V族の層を、シリコン−ゲルマニウム傾斜層121上に直接配置することが可能である。1つ以上のIII−V族の層は、複数のIII−V族の材料(例、砒化ガリウム、リン化インジウム、窒化ガリウム、あらゆる三元のIII−V族、および/またはそれらの任意の組み合わせ)を含むことが可能である。さらに、1つ以上のIII−V族の層は、砒化インジウムガリウム傾斜層、またはIII−V族の半導体を含む他の傾斜層構造を含むことが可能である。
絶縁層130は、ゲルマニウムおよび/またはシリコン−ゲルマニウム層120を覆って配置することが可能である。絶縁層130は、酸化物(例、二酸化ケイ素)、窒化シリコン、シリコンオキシナイトライド、または他の好適な絶縁体材料のような、あらゆるタイプの絶縁体を含むことが可能である。あるいは、または加えて、非絶縁層は、ゲルマニウムおよび/またはシリコン−ゲルマニウム層120を覆って蒸着することが可能である。絶縁層130は、例えば化学機械研磨を使用してさらに研磨することが可能である。
図3Bは、図3Aに示されたハンドルウエハにウエハ接合することが可能なドナーウエハを示す図である。ドナーウエハは、シリコン基板190とすることが可能である。シリコン基板190は、イオン切断プロシージャを使用して、ウエハ接合および層転写に備えることが可能である。あるいは、または加えて、当業者に既知であるように、接着およびエッチバック層転写を使用することが可能である。イオン切断プロセスでは、シリコン基板の表面から所望の深さにおいて、注入イオンピーク192を形成するように、イオン(例、水素イオン、ヘリウムイオン)がシリコン基板190の表面に注入(矢印191で示す)される。イオンピーク192(本明細書では、シリコン層140と称する)は、ウエハ接合プロセスのための転写層として機能することができる。
図3Cは、ウエハ接合プロセスを示す図であり、図3Bのドナーウエハは、図3Aのハンドルウエハに接合される。図に示されるように、ハンドルウエハのシリコン層140は、ドナーウエハの絶縁層130に接合される。あるいは、絶縁層(例、酸化物層)は、ウエハ接合の前に、図3Bに示されるドナーウエハのシリコン層140を覆って配置することが可能である。当該の一実施形態では、ウエハ接合プロセスは、酸化物層を酸化物層に接合するステップを含むことができる。ウエハ接合の後に、接合されたウエハの対は、層140のクラック形成および層間剥離を開始するように、所望の温度でアニールすることが可能である。アニーリングは、転写層のハンドルウエハへの接合を増強することも可能である。得られた多層半導体ウエハ構造を図3Dに示すが、シリコン層140は、図3Aに示されるハンドルウエハを覆って配置される。剥離層140の表面が粗くなる場合があるので、ウエハ表面をその後に、例えば化学機械研磨によって研磨することが可能である。
図4は、非シリコンドナー基板を使用して、図2に示される多層ウエハ202を作製する方法を示す図である。非シリコンドナー基板には、砒化ガリウム、窒化ガリウム、リン化インジウムまたはガリウムリン化物のような、ゲルマニウム基板またはIII−V族の基板が挙げられる。図4Aは、非シリコン材料で形成されるドナー基板180を示す図である。ドナー基板180は、イオン切断プロセスにおいて使用されるイオンによって注入される(矢印181で示す)。このイオンは、非シリコンドナー基板180の表面から所望の深さ182において、ピーク濃度を形成するような注入エネルギで注入される。材料層120は、注入ピーク182より上に位置する。
図4Bは、図4Cに示されるように、ドナー基板180をウエハ接合することが可能な、シリコンハンドル基板110を示す図である。ウエハ接合の後に、ウエハ接合された対は、ドナー基板の注入ピーク182においてクラック形成を開始するようにアニールすることが可能であり、それによって、図4Dに示されるように、非シリコン層120のシリコンハンドル基板110への層転写がもたらされる。アニーリングは、層120とシリコンハンドル基板110との間の接合を増強することも可能である。絶縁層130は、次いで、図4Eに示されるように、非シリコン層120に蒸着することが可能である。
シリコン基板190を含む第2のドナーウエハを用意することが可能である。状況に応じて、シリコン基板190は、それ自体(図示せず)を覆って配置された絶縁層を有することが可能である。例えば、このような絶縁層は、酸化シリコンで形成することが可能であり、蒸着する、および/または熱的に成長させることが可能である。シリコン基板190は、次いで、注入イオンが第2のイオン切断プロセスに使用されるように、イオン注入(矢印191で示す)を受けることが可能である。シリコン基板に注入されるイオンは、シリコン基板190の表面から所望の深さにおいてイオン注入ピーク192を形成するように、好適な注入エネルギを備える。このようなプロセスは、その後、シリコン基板190のシリコン層140を画定し、シリコン基板110を含むハンドルウエハへ転写される層となる。図4Gは、シリコン基板190の表面がハンドルウエハの層130に接合される、ウエハ接合プロセスを示す図である。ウエハ接合の後に、ウエハ接合された対は、シリコン基板190のイオン注入ピーク192においてクラック形成を開始するようにアニールすることが可能であり、それによって、図4Hに示されるように、ハンドルウエハの層130上にシリコン層140が層転写される。得られる多層半導体ウエハは、図2Bの多層ウエハ202の層を含む。
図5A〜5Hは、シリコン基板上のシリコン−ゲルマニウム傾斜層を覆って配置された、ゲルマニウム、シリコン−ゲルマニウム、および/またはIII−V族の半導体のような、非シリコン材料を含むドナーウエハによって開始する、多層ウエハ212を作製する別の方法を示す図である。図5Aは、シリコン傾斜層121がその上に配置されるシリコン基板110aを含む、当該のドナーウエハを示す図である。ゲルマニウム、シリコン−ゲルマニウム、および/またはIII−V族の層120aは、シリコン−ゲルマニウム傾斜層121を覆って配置される。イオンは、層120a内の所望の深さにおいてイオン注入ピーク182を形成するように、ドナーウエハの表面を介して注入することができる。図5Aでは、イオン注入ピークより上の材料を層120として示す。図5の方法の残りのステップは、非シリコンドナー基板180が図5Aに示されるウエハに置き換えられている以外は、図4の方法に対する説明に類似する。
図6A〜6Hは、ゲルマニウムまたはIII−V族の基板のような非シリコン基板180によって開始し、図4の方法に類似した方法を使用して、図2Cの多層ウエハ203を作製する方法を示す図である。本方法のステップは、絶縁層135が図6Aの非シリコンドナー基板180および/または図6Bのハンドルウエハ110を覆って配置される以外は、図4の方法に対する説明に類似する。
図7A〜図7Hは、シリコン基板110a上に配置されたシリコン−ゲルマニウム傾斜層121上に配置された、ゲルマニウム、シリコン−ゲルマニウムおよび/またはIII−V族の層120aのような、非シリコン層を含む出発ウエハを使用して多層ウエハ203を作製する別の方法を示す図である。絶縁層135は、非シリコン層184上に、および/またはハンドルシリコン基板110上に蒸着することができる。図7のプロセスの残りのステップは、図6のものに類似する。
図1に示される多層ウエハ100のような多層ウエハは、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層120を含む。このような多層ウエハは、シリコンおよび非シリコンデバイスをモノリシックに集積化するための出発ウエハとして使用することが可能である。シリコンデバイスは、単結晶シリコン層140内に、および/またはこの上に形成することが可能であり、非シリコンデバイスは、単結晶半導体層120を露光させるようにシリコン層140および絶縁層130を除去した領域内に形成することが可能である。露光した単結晶半導体層120上でエピタキシャルに再成長した高品質半導体材料層は、III−V族の、シリコン−ゲルマニウム、および/またはゲルマニウム電子部品、および/または光電子デバイスのような、非シリコンデバイスのための材料層として機能することが可能である。
図8は、一実施形態による、出発材料として多層ウエハ100を使用して形成することが可能な、半導体構造800を示す図である。半導体構造800は、第1の領域810および第2の領域820をモノリシックに集積化する。第1の領域810は、単結晶半導体層120を覆ってさらに配置された絶縁層131を覆って配置された単結晶シリコン層141を含むことができ、単結晶半導体層120は、緩和シリコンの格子定数とは異なる格子定数を有する。単結晶半導体層120は、シリコン基板110を覆って配置される。
半導体構造800は、第2の単結晶半導体層(例、図示した実施形態では層220および222)が、単結晶半導体層120の少なくとも一部を覆って配置される、第2の領域820をさらに含む。第2の単結晶半導体層(例、層220および222)は、半導体構造の第1の領域には存在しない。第2の単結晶半導体層(220および222)は、緩和シリコンの格子定数とは異なる格子定数を有し、単結晶半導体層120の組成とは異なる組成を有することが可能である。
単結晶半導体層220は、第1の単結晶半導体層120の少なくとも一部に接触して配置することが可能である。以下に詳述するように、このような構造は、単結晶半導体層120の露光領域上でエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、単結晶半導体層220は、単結晶半導体層120の組成と類似した組成を有するか、あるいは、単結晶半導体層220の一部または全てが、単結晶半導体層120とは異なる組成を有することが可能である。さらに、層220は、対象とするデバイスの用途に望まれるように、部分的に、または全体をドープすることが可能である。
単結晶半導体層222は、半導体層220を覆って配置することが可能であり、半導体層222は、対象とするデバイスの領域820内での形成に好適なヘテロ構造を構成することが可能である。いくつかの実施形態では、半導体層222は、III−V族の半導体材料層、シリコン−ゲルマニウム、および/またはゲルマニウム層のうちの1つまたは複数を含むことが可能である。いくつかの実施形態では、層222は、III−V族の、シリコン−ゲルマニウム、および/またはゲルマニウム材料層上で接触して配置することが可能な、シリコンキャップ層を含むことが可能である。このシリコンキャップ層は、III−V族のおよび/またはゲルマニウムが、このような構造へのデバイスの作製に使用されるあらゆるプロセス環境に晒されないようにする、封入層として機能することが可能である(例、シリコンファウンドリ)。
出願人らは、実質的に同一平面上にシリコンデバイス領域および非シリコンデバイス領域を有することの利点を認識している。シリコン領域と非シリコン領域との表面間の共平面性は、フォトリソグラフィプロセスステップを容易にすることが可能であるが、これは、シリコン領域と非シリコン領域の両方が、実質的に同じ高さ(例えば、シリコンおよび非シリコン表面が、実質的に同じ高さである)になり得ることによるものである。このように、ウエハの表面上の大きな高さ変動に影響され得るフォトリソグラフィステップを、容易にすることが可能である。シリコン領域および非シリコン領域内のデバイス間の相互接続の作製も、領域間の実質的な共平面性の結果として容易にすることが可能である。本明細書で使用する場合、共平面性は、用いられるリソグラフィの特徴スケールに依存する場合がある。いくつかの実施形態では、同一平面上の半導体表面は、100ナノメートル未満、200ナノメートル未満、または400ナノメートル未満の間隔である。例えば、70ナノメートルゲート長のCMOSに用いられるフォトリソグラフィを使用する場合、実質的に同一平面上にある表面は、200ナノメートル未満の間隔(例、100ナノメートル未満、50ナノメートル未満)となり得る。
半導体構造800内には、多数の他の層を導入することが可能であると理解されたい。例えば、単結晶半導体層220および222を含む非シリコン領域820は、絶縁層230によって単結晶シリコン領域141から絶縁することが可能である。図8は、単結晶シリコン層141と、単結晶半導体層222および220との間の全体の間隙を充填するように配置された層230を示すが、本明細書に示された技術はこれに限定されるものではない。
単結晶シリコン領域と単結晶非シリコン領域とを組み合わせた、本明細書に示されるモノリシックに集積化した構造は、出発材料として、多層ウエハ100のような多層ウエハを使用する作製プロセスを使用して形成される。このような方法の一例のフローチャートを図9に示す。本方法は、出発ウエハとして、多層ウエハ(例、多層ウエハ100)を提供するステップを含むことが可能である(ステップ310)。ステップ320で、単結晶シリコン層140の第1の領域内にシリコンデバイスのフロントエンドを形成するように、フロントエンドシリコンデバイスプロセスを行うことが可能である。当該のシリコンデバイスは、シリコントランジスタ(例、CMOS、バイポーラ)、および/または光電子デバイス(例、シリコン光検出器)のような、電子部品および/または光電子デバイスを含むことが可能である。状況に応じて、第1の領域内に作製されたシリコンデバイスのフロントエンドは、これに限定されないが、窒化物、酸化物、オキシナイトライド、それらの組み合わせ、または当業者に既知の他の好適な材料を含む、保護材料の蒸着を経てコーティングすることが可能である。
第2の領域内のシリコン単結晶層140では、単結晶半導体層120を露光させるように、シリコン単結晶層140および絶縁層130を除去する(例、エッチングする)ことが可能である(ステップ330)。シリコンおよび/または絶縁体の除去に用いられるエッチングには、化学的または物理的エッチング、および乾式または湿式エッチングが挙げられるが、本明細書に示された技術はこれに限定されるものではない。第2の領域内の単結晶半導体層120が露光すると、エピタキシャル成長プロセスのためのシード層として機能する露光領域上に、あらゆる所望の半導体材料層をエピタキシャルに成長させることが可能である(ステップ340)。このように、単結晶半導体層120に格子整合された半導体材料を成長させることが可能である。単結晶半導体層120上で成長させる半導体層には、ゲルマニウム層、シリコン−ゲルマニウム層、III−V族の層、および/またはあらゆるそれらの組み合わせが挙げられる。このような層のうちの少なくとも1つは、緩和シリコンの格子定数とは異なる格子定数を有する。
状況に応じて、露光した半導体層120上でのエピタキシャル成長の前に、(例えば、半導体構造800に示されるように)第2の領域内のエッチングによって露光させた単結晶シリコン層141の側壁を囲むように、絶縁(例、誘電体)材料を蒸着することが可能である。このようなプロセスは、図8に示されるような絶縁層230を形成させることが可能である。このようなプロセスは、領域820内に単結晶半導体層を露光させ、一方で、領域820の側壁上に完全な絶縁体を残すように、ウエハ表面全体を覆ってブランケット絶縁層を蒸着するステップと、蒸着下ブランケット絶縁層の一部をエッチングするステップとを含むことが可能である。このような絶縁側壁230は、酸化物、窒化物、オキシナイトライドのような誘電体材料、および/またはあらゆるそれらの組み合わせで形成するか、または他の好適な材料で形成することが可能であると理解されたい。半導体120上の半導体220および222がエピタキシャルに成長すると、側壁230は、選択的なエピタキシャル成長を容易にし、露光した単結晶半導体層120は、以降のエピタキシャル成長のためのシード層として機能する。絶縁体230上での成長は、当業者に既知であるように、適切な成長の化学反応、温度、および/または圧力を使用することによって抑制することが可能である。ブランケット絶縁保護層が、シリコン領域810を覆って存在する場合、半導体の成長は、選択的な成長を使用することによってこれらの領域内で抑制することも可能である。あるいは、選択的な成長を用いない場合、半導体の成長は、シリコン領域810を覆って生じさせることが可能であり、成長後エッチングをおこなって、これらの領域内に蒸着したあらゆる半導体材料を除去することが可能である。
ステップ340の半導体のエピタキシャル成長によって、III−V族の層、ゲルマニウム層、および/またはシリコン−ゲルマニウム層を含む所望のデバイス層の成長が可能となる。エピタキシャル成長は、デバイス構造に望まれる、P型、N型、および真性ドーピングを組み込むことも可能である。さらに、シリコンキャッピング層は、単結晶半導体層120上に再成長させたIII−V族の層、ゲルマニウム層、および/またはシリコン−ゲルマニウム層をカプセル化するように、成長プロセスの終わりに蒸着することが可能である(ステップ350)。シリコンキャッピング層を組み込むことで、エピタキシャル成長の後のシリコン作製施設への再導入を容易にすることができる。いくつかの実施形態では、第2の領域内のエピタキシャルに成長した半導体層の表面(例、層222またはシリコンキャッピング層の表面)は、上述のように、第1の領域(例、層141)内のシリコン表面と実質的に同一平面とすることができる。
ステップ360では、非シリコンデバイスのフロントエンド処理、および第1の領域内のシリコンデバイスおよびエピタキシャルに成長した第2の領域内の非シリコンデバイスのバックエンド処理を行うことが可能である。バックエンド処理は、ウエハ上のデバイス間に相互接続を形成するステップを含むことが可能である。相互接続は、第1の領域内のシリコンデバイス間に、第2の領域内の非シリコンデバイス間に、およびシリコンデバイス間および非シリコンデバイス間の両方に形成することが可能である。このようなプロセスは、標準的なシリコン作製施設のものと互換であり、さらに、シリコンおよび非シリコン領域が、実質的に同一平面である半導体表面を有する実施形態では、バックエンド処理における相互接続プロセスを大幅に容易にすることが可能である。また、このようなプロセスによって、プロセス全体をシリコンCMOS作製施設内で行うことができる。このプロセスは、バックエンド処理技術がCMOS作製施設に対してより高度であるので、好都合となり得る。
記述した作製プロセスは、シリコンCMOSのフロントエンド処理温度が、一般的に、III−V族のデバイス内のドーパント拡散を最小限に抑える温度よりも高いので、シリコンおよび非シリコン(例、III−V族)デバイスのモノリシックな集積化を容易にすることが可能である。したがって、いくつかの実施形態では、III−V族のデバイス層は、シリコンフロントエンド処理が行われたときに、ウエハ内に存在することができない。なお、III−V族層の、ゲルマニウムおよび/またはシリコン−ゲルマニウムを埋設した単結晶半導体層の溶融温度は、これらの層がシリコンのフロントエンド処理を免れ得るために十分に高いものとすることが可能である。また、バックエンド処理(例、相互接続の形成)は、全般的に、熱蓄積がシリコンフロントエンド処理よりも低いので、いかなるIII−V族のデバイス層も、シリコンバックエンド処理を容易に免れることが可能である。
このようなモノリシックに集積化した半導体構造、およびこのような構造を形成するための関連する方法を使用して、シリコンデバイス(電子または光電子)、およびIII−V族の、および/またはゲルマニウムデバイス(電子および/または光電子)をモノリシックに集積化することが可能である。
図10は、集積デバイス構造1000を示す図であり、一実施形態によれば、シリコン電子部品は、III−V族の発光デバイス(例、LEDまたはレーザダイオード)とモノリシックに集積化される。シリコンデバイス510(例、シリコンCMOS、バイポーラトランジスタ、および/またはシリコン光検出器)は、多層ウエハの第1の領域810内に存在するように作製することが可能であり、III−V族の発光デバイス520は、第2の領域820内の単結晶半導体層120上に成長させることが可能である。領域820内に形成される発光デバイスは、p−nまたはp−i−n構造を形成するようにドープされたIII−V族の層の垂直スタックを含むことが可能である。層222は、アクティブ層(例、1つ以上の量子ウェル)、およびアクティブ層の上下に配置された閉じ込め層を含むことも可能である。層222の表面は、上述のように、シリコンキャッピング層を含むことが可能である。発光デバイス520の層222の上部は、相互接続410を経て、シリコンデバイス510と電気的に接触して相互接続することが可能である。垂直発光デバイス構造の他の側部は、金属重点バイア420を通じて接触することが可能であり、シリコンデバイス510と相互接続することも可能である(図示せず)。これは、接触スキームの1つのタイプに過ぎず、他のものを用いることが可能であるが、本明細書に示された技術はこれに限定されるものではないと理解されたい。
図11は、一実施形態による、発光デバイス構造520’の断面図である。発光デバイス構造520’は、集積デバイス構造1000の発光デバイス520の一具体例である。発光デバイス520’は、ゲルマニウム層とすることが可能な単結晶半導体層220を含む。層220は、p+ドープすることが可能であり、発光デバイスのp側として機能することができる。半導体層220を覆って配置された半導体層222は、発光デバイス閉じ込め層と、クラッド層と、アクティブ層と、キャッピング層(例、シリコンキャッピング層)とを含むことが可能である。層222は、p+ドープした砒化ガリウム層1102を含むことが可能である。底部p型AlInGaP閉じ込め層1104は、層1102を覆って配置することが可能である。量子ウェルアクティブ層1106は、底部閉じ込め層1104を覆って配置することが可能である。量子ウェル1106は、非ドープとすることが可能であり、バンドギャップおよび/または周囲の閉じ込め層とのバンドギャップオフセットによるバンドギャップ閉じ込めを生じさせるように、InGaPで形成することが可能である。上部n型AlInGaP閉じ込め層1108は、アクティブ層1106を覆って配置することが可能である。n+ドープした砒化ガリウム層1110は、閉じ込め層1108を覆って配置することが可能である。n+ドープしたシリコンキャッピング層1112は、層1110を覆って配置することが可能である。
砒化ガリウム層1102およびクラッド層1104および1108は、約5×1017ドーパント/cmでドープすることが可能である。クラッド層1104および1108は、厚さを約200nmとすることが可能であり、アクティブ領域1106は、厚さを約22nmとすることができる。砒化ガリウム層1110は、電流拡散層として機能することが可能であり、また、厚さを約50nmとし、約1×1019ドーパント/cmでドープすることが可能である。シリコンカプセル化層1112は、厚さを約80nmとし、約1×1021ドーパント/cmでドープすることが可能である。あるいは、ドーピング順序は、底部層がnドープされ、表面層がpドープされるn−pドープへテロ構造を形成するように逆にすることが可能である。
発光デバイス520’は、シリコンキャッピング層1112の上に接触金属層1116を蒸着することによって形成される犠牲層1114を含むことができる。接触金属層1116は、相互接続410と接触して配置することが可能である。接触金属層1116は、発光デバイスの表面の一部だけを覆うことが可能であり、したがって、その領域を通る放射された光を覆わないようにすることができる。例えば、接触金属層1116は、上から見たときにループ形状を成すことが可能である。発光デバイス520’は、ゲルマニウム層220の上への接触金属層1120の蒸着によって形成されるゲルマニサイド(germanicide)層1118を含むことができる。
いくつかの実施形態では、III−V族のヘテロ構造およびシリコンキャッピング層は、III−V族およびIV族材料を蒸着することができる、1つのリアクタシステム(例、MOCVDリアクタ)にインシトゥで蒸着される。例えば、発光デバイス520’のIII−V族のヘテロ構造およびキャッピングシリコン層は、低圧MOCVD(例、Thomas Swan社のclose−coupled showerhead reactor)を使用して成長させることが可能である。原料物質には、トリメチルガリウム(TMGa)、トリメチルアルミニウム(TMAl)、III族素子用のトリメチルインジウム(TMIn)、V族素子用のPHおよびAsH、およびシリコン用のSiHが挙げられる。ジメチル亜鉛(DMZn)およびBはp型ドーパントソースとして用いることができ、Siはn型ドーパントソースとして用いることが可能である。キャリアガスとしては、窒素が挙げられる。蒸着は、ウエハの温度を650℃、圧力を約100Torrにして行うことが可能である。V族/III族の比率は、発光デバイス層の蒸着に対して約83に設定することができる。
発光デバイス520’は、発光デバイスのための導体層構造の一例に過ぎないことを理解されたい。いくつかの実施形態では、発光デバイスはヘテロ構造を含むことが可能であるが、他の実施形態では、発光デバイスはホモ構造を含むことが可能である。他のIII−V族の材料を使用して、異なる波長の光を放射する発光デバイス構造を形成することが可能であるが、本明細書に示された技術はこれに限定されるものではない。発光デバイス520’では、AlInGaP層は、GaAs層に格子整合された(AlGa1−x0.5In0.5P層(例、x=0.3)とすることが可能であり、可視光スペクトラムの赤色乃至緑色領域における高輝度可視光発光デバイスとして機能することが可能である。
図12は、一実施形態による、多層ウエハ100のような多層ウエハ上にモノリシックに集積化された発光デバイスの上面1200を示す図である。例えば、モノリシックに集積化したデバイス構造1000の発光デバイス520は、上面1200を有するように作製することができる。発光デバイスは、絶縁領域230(例、絶縁トレンチ)を含むことができ、これは、酸化物(例、酸化シリコン)、窒化シリコン、またはその組み合わせのような、あらゆる好適な電気的絶縁材料で形成することが可能である。発光デバイスは、その中で発光デバイスのヘテロ構造(またはホモ構造)を、多層出発ウエハ(例、多層ウエハ100)の単結晶半導体層(例、層220および222)上にエピタキシャルに成長させることが可能な、成長ウェル1210を含むことができる。発光デバイスは、発光デバイス内で生成された光を少なくとも部分的にそこから放射することが可能な、放射領域1220を有することができる。発光デバイスは、あらゆる好適な様態で接触させることが可能である。上面1200に示されるように、第1の金属接点1230は、接触バイア1240を介して、発光デバイスの半導体構造の上部と接触させることが可能であり、第2の金属接点420は、接触バイア1250を通じて、発光デバイスの半導体構造の底部と接触させることが可能である。
発光デバイスの放射領域は、あらゆる好適な寸法および形状を有することが可能である。図12に示される上面図では、発光デバイスの放射領域は矩形または正方形であるが、他の形状を使用することも可能であり、本明細書に示された技術はこれに限定されるものではない。発光デバイスの半導体領域の寸法は、成長ウェルの寸法によって画定され得る。上述のように、成長ウェルは、多層ウエハ100から開始して、発光デバイス(または、他の非シリコンデバイスまたは材料)を、エピタキシャル成長を経て、露光した単結晶半導体層120上に形成することが可能な領域内の、単結晶半導体層140および絶縁層130を除去する(例、エッチングする)ことによって形成することが可能である。したがって、発光デバイス放射領域の寸法は、成長ウェルの形成に使用したリソグラフィプロセスによって画定することが可能である。一実施形態では、発光デバイスの放射領域は、約100×100μm未満である。放射領域は、成長ウェルの画定に用いたリソグラフィプロセスの分解能によって制限(例、CMOS機能長さのリソグラフィ制限)されうるので、いくつかの実施形態では、発光デバイスの放射領域は、約1×1μm未満に画定され得る。
複数の成長ウェルおよび、したがって別個の発光デバイスを画定することが可能であり、1つ以上の発光デバイスは、絶縁層230によって形成されるような、絶縁トレンチによって絶縁することが可能である。絶縁トレンチは、あらゆる好適な寸法を有することが可能であるが、本明細書に示された技術はこれに限定されるものではない。いくつかの実施形態では、絶縁トレンチおよび接点層を含む発光デバイスユニットそれぞれのピッチは、約100μm未満である。
いくつかの実施形態では、発光デバイスの半導体構造の選択的なエピタキシャル蒸着が用いられない場合、成長ウェルの側壁(例、誘電体側壁のような、絶縁側壁)近くの材料の成長は多結晶となり得る。このような実施形態では、成長ウェル内のエピタキシャル成長の後に、エッチングプロセスを用いて、所望の放射領域(例、領域1220)以外の領域内で成長した単結晶半導体を除去することが可能である。
発光デバイスのアレイが形成された場合、アレイ内の発光デバイスは、同じ底部接点(例、接点420)を共有することができるものと理解されたい。また、図12に示されるように、上部接点(例、p接点)および/または上部接点バイアは、電流拡散を促進し、一方で、発光デバイスのソースからの光の放射を促進するように、環状の構成とすることが可能である。いくつかの実施形態では、アレイ内の発光デバイスのピッチが小さい(例、放射領域が約20×20μm未満である)場合、指形の上部接点および/または接合パッドへのファンアウト(fan−out)を、発光デバイスのアレイに組み込むことが可能である。
図13は、一実施形態による、多層ウエハ100のような多層ウエハ上にモノリシックに集積化された、発光でビアス構造を製造する方法の一例を示す図である。潜在的に異なるヘテロ構造および/または接触スキームを有するこのようなプロセスを用いて、多層ウエハ上に、他の非シリコン材料のヘテロ構造および/またはデバイスを形成することが可能である。
本プロセスは、多層ウエハ100のような多層ウエハを提供するステップを含む。フロントエンドのシリコンデバイスの処理は、多層出発ウエハ100の単結晶シリコン層140上の多層ウエハの第1の領域(領域141)内で行うことが可能である。多層ウエハは、フォトレジストをスピンコーティングし、90℃で30分間、予備焼成することが可能である。次いで、リソグラフィマスクを使用して、発光デバイスを形成する多層ウエハの領域が露光するように、フォトレジストを現像およびパターン化することが可能である。
次に、多層ウエハの単結晶シリコン層140および絶縁層130をエッチングして、発光デバイスのアレイの作製に指定された領域内の下層の単結晶半導体層120を露光させることが可能である。エッチマスクとしてのポジ型フォトレジストとともに、電子サイクロトロン共鳴−反応性イオンエッチング(Electron Cyclotron Resonance Reactive Ion Etching:ECR−RIE)を使用して、単結晶シリコン層140を乾式エッチングすることが可能である。プロセスの条件には、SF:O(30:5とされる)のエッチング反応、30mTorrの合計圧力、400Wのソース電力、および30Wのバイアス電力が挙げられる。同じエッチマスクを使用して、緩衝酸化物エッチング(BOE)溶液を用いて、絶縁層130をエッチングすることが可能である。
次いで、露光した単結晶半導体層120は、エッチマスクとしてのポジ型フォトレジストとともに、上述したものと同様にECR−RIEの手法を使用して絶縁することが可能である。時限エッチングを使用して、絶縁トレンチ1320を画定(例えば、約1μmの深さ)することが可能である。発光デバイスの下に挿入した逆バイアスのp−n接合とともに、トレンチは、一次元内の発光デバイス間の電気的な絶縁を提供するので、発光デバイスの二次元パッシブマトリクスの動作が可能となる。次いで、共形のPECVD酸化物(例、厚さ1.2μm)の層をウエハ上に蒸着することが可能である。酸化物層は、テンプレートをエピタキシに提供することが可能であり、および/または絶縁トレンチ1320を酸化物層1330で満たすことが可能である。エッチマスクとしてポジ型フォトレジストを有するBOE溶液を使用して、エピタキシャル成長のための下層の単結晶半導体層120が露光するように、酸化物層内の成長ウェルをエッチングすることが可能である。
次いで、成長させる(例、MOCVD)前に全てのフォトレジストの残留物が無くなるように、ウエハを洗浄することが可能である。1時間の酸素プラズマアッシュプロセスに加えて、市販のフォトレジストストリッパ(例、富士フィルム社のMicrostrip 2001(登録商標))を使用して、発光体デバイスの半導体構造の成長のためのウエハを調製することが可能である。図13Aは、MOCVD成長の直前のパターン化ウエハの概略断面図である。図13Aに示されるように、フロントエンドのシリコンデバイスが作製されたシリコン領域141は、保護層1310で保護することが可能であり、この層は、窒化物、オキシナイトライド、および/または酸化物のようなあらゆる好適な材料層で形成することが可能である。
単結晶半導体層120は、緩和シリコンの格子定数とは異なる格子定数を有するあらゆる半導体を含むことが可能である。いくつかの実施形態では、単結晶半導体層120は、非シリコンへテロ構造の成長に使用することが可能な、ゲルマニウム層を含むことが可能である。このような実施形態では、ゲルマニウムの成長前洗浄を使用することが可能であり、10:1のDI:HFで15秒間洗浄し、その後Hで15秒間洗浄し、次いで、10:1のDI:HFで15秒間洗浄する。単結晶半導体層120が成長層として使用することを意図した他の材料を含む他の実施形態では、当業者に既知であるように、他の好適な成長前洗浄を用いることが可能である。前洗浄の後、パターン化ウエハは、リアクタ(例、MOCVDリアクタ)に装填して成長させることが可能である。
選択的なエピタキシャル成長を促進するように成長条件が選択される実施形態では、単結晶層は、露光した単結晶半導体層120上で選択的に成長させることが可能であり、成長ウェルの側壁のような誘電体表面上ではいかなる有意な成長も行われない。非選択的な成長が行われた場合は、多結晶材料が任意の絶縁層(例、誘電層)上に蒸着され、一方で、絶縁(例、誘電体)側壁近くの成長ウェルでは、図13Bに示されるように、成長ウェルの中央領域でエピタキシャルに成長し得る。図13Bは、下層の単結晶層120上での特定のヘテロ構造の成長を示す図であるが、他の材料および/またはヘテロ構造も成長させることが可能であり、本明細書に示された技術はこれに限定されるものではない。
成長の後、成長ウェル内の単結晶エピタキシャル材料は、酸化物ハードマスク(例、厚さ3000ÅのPECVD酸化物)を使用して保護することが可能であり、あらゆる多結晶材料をエッチングすることが可能である。成長層がシリコンキャッピング層を含む実施形態では、シリコンキャッピング層は、SF/Oプラズマを使用して乾式エッチングすることが可能である。図13Bに示されるヘテロ構造の場合、上部GaAsの電流拡散および底部GaAsのバッファ層は、HPO:H:HO(3:1:50)溶液を使用して湿式化学エッチングすることが可能である。HCl:HPO:HO(1:1:1)溶液を使用して、AlGaInP/InGaP/AlGaInPスタックにエッチングすることが可能である。エッチングの完了後、酸化物ハードマスクは、BOE溶液を使用して剥離させることが可能である。
図13Cに示されるように、次いで、共形の酸化物層1340(例、厚さ3000ÅのPECVD酸化物)を蒸着して、発光デバイスのメサ側壁を絶縁することが可能である。側壁絶縁部は、上部接点金属が、メサ側壁において発光デバイスのp−n接合を短絡させないようにすることができ、また、以降の処理ステップ中に、発光デバイスにおいてIII−V族の材料が露光しないようにする。上部および底部の接触バイアは、次いで、(例えば、BOE溶液を使用して)酸化物中でエッチングして、以降のオーミック接触形成のために、シリコンキャッピング層および単結晶半導体層120を露光させることが可能である。金属接点層(例、500ÅのTi/1μmのAl)をウエハ上にスパッタ蒸着して、(例えば、DI:BOE(1000:15)溶液およびPAN(ポリアクリロニトル)でのエッチング(77%のリン酸、20%の酢酸、3%の硝酸)を使用して)発光デバイスの上部1350および底部1360にパターン化することが可能である。
プロセスは、次いで、非シリコンデバイス(例、発光デバイス)の成長および作製中に、シリコンのフロントエンドを保護するために使用される保護層1310を除去するステップを含むことが可能である。次いで、シリコンのバックエンド処理を行い、シリコンデバイスの領域141内への作製を完了することが可能である。バックエンド処理は、シリコンと非シリコンデバイスとの間に金属相互接続を形成するステップを含むことが可能である。種々の改良を上述のプロセスに適用することが可能であり、これに限定されないが、下述するように、非シリコン電子デバイス(例、HEMT、HBT、MESFET)および/または光電子デバイス(光検出器、レーザダイオード)のためのヘテロ構造のような、他の非シリコンデバイスのためのヘテロ構造を形成するステップが挙げられる。また、このような方法を使用して多数の非シリコンデバイスを形成することが可能であり、また、モノリシックに集積化されたシリコンおよび非シリコンデバイスの形成に望まれるように相互接続することが可能である。
図14は、一実施形態による、発光デバイス1452およびシリコン光検出器1450をモノリシックに集積化した、シリコン電子部品1410を含む集積デバイス構造の上面図である。このような集積デバイス構造は、多層ウエハ100のような多層ウエハを使用して形成することが可能である。集積化された構造は、図10の領域810のような多層ウエハの第1の領域上に形成された、シリコン電子部品と、光電子デバイス(例、シリコン光検出器1450)とを有することが可能である。シリコン電子部品1410およびシリコン光検出器1450は、単結晶シリコン層(例、図10の層141)上に形成することが可能である。発光デバイス1452は、多層ウエハの領域内に形成することが可能であり、この領域では、出発多層ウエハのシリコン単結晶層が除去され、それによって、単結晶シリコン層の下に配置された単結晶半導体層120が露光し、緩和シリコンの格子定数とは異なる格子定数を有する。デバイス層、例えば、発光デバイス1452のヘテロ構造層は、上述のように、緩和シリコンの格子定数とは異なる格子定数を有する、露光した単結晶半導体層(例、図10の層120)上にエピタキシャルに成長させることが可能である。
発光デバイス1452は、好適なIII−V族の材料のような所望の波長または波長範囲の光を放射することができる材料を有するアクティブ領域を含む、LEDとすることが可能である。発光デバイス1452の半導体構造層は、図9の方法にて説明したように、エピタキシャルに成長させることが可能である。図14に示される上面図は、発光デバイス1452の上部接触半導体層1422を示す。上述のように、上部接触半導体層1422は、シリコンキャッピング層とすることが可能であり、エピタキシャル成長を経て蒸着することが可能である。発光デバイス1452の上面図は、絶縁領域1423も示し、この領域は、発光デバイスの半導体材料を囲むことが可能であり、シリコン電子部品および/またはオプトエレクトロニクスを形成することが可能なシリコン層から発光デバイスを絶縁することが可能である。発光デバイス1452は、リング状のジオメトリを有することが可能な上部金属接点1402をさらに含むことが可能である。上部金属接点1402は、標準的なシリコン相互接続金属を含むことが可能な相互接続1401に接続することが可能である。相互接続1401は、シリコン電子部品1410との接続を提供することが可能である。発光デバイス1452の底部は、相互接続1403によって接触させることが可能であり、この相互接続は、(図10の断面図に示されるように)絶縁層1423を通って延在する金属充填バイアと接触して配置し、発光デバイス1452の底部半導体層と接触させることが可能である。
集積デバイス構造1400は、あらゆる好適な光検出器デバイス構成を有することが可能なシリコン光検出器1450を含むことが可能である。一実施形態では、シリコン光検出器は、外側p−n接合および/またはp−i−n接合である。このような構造は、p型およびn型ドーパントの注入を経て、選択された領域内に形成することが可能である。別の実施形態では、シリコン光検出器1450は、p型および/またはn型ドーパントの注入を経て、および/または選択的なエピタキシャル成長を経て形成される垂直シリコン光検出器である。シリコン光検出器1450のpおよびn領域(図示せず)は、相互接続1404および1405と接触させることが可能であり、シリコン光検出器1450とシリコン電子部品1410との間に相互接続を提供することが可能である。
シリコン電子部品1410は、シリコンCMOS、シリコンバイポーラトランジスタ、シリコン−ゲルマニウムHBT、および/またはダイオード、抵抗、コンデンサ、および/またはインダクタのような、関連する回路素子を含むことが可能である。シリコン電子部品1410は、種々の機能を行うことが可能である。シリコン電子部品は、発光デバイス1452に駆動電力を提供することが可能である。シリコン電子部品1410は、表示信号を提供している外部回路のような他の回路(図示せず)によって提供される信号に応えて、発光デバイスによって提供される駆動電力を制御することも可能である。シリコン電子部品1410は、発光デバイス1452の制御を調整することが可能な信号を、光検出器1450から受信することができる。あるいは、または加えて、シリコン光検出器1450からの信号は、シリコン電子部品内のデジタル回路で処理し、発光デバイス1452の制御の調整以外のために使用することが可能である。
シリコン光検出器1450を使用して、種々の機能を達成することが可能である。一実施形態では、シリコン光検出器1450を使用して発光デバイス1452が動作可能であるかどうかを監視することが可能であり、シリコン光検出器によって提供された信号を、その信号に対応することができるシリコン電子部品1410に提供する(例えば、発光デバイス1410が故障した場合、および/または発光デバイス1452に供給される駆動電力が変動した場合に、バックアップの発光デバイスをオンにする)。別の実施形態では、シリコン光検出器は、下述するように、光相互接続スキームに使用すること、および/または撮像目的に使用することが可能である。
図15Aおよび15Bは、一実施形態による、モノリシックに集積化した光相互接続バスを示す図である。集積デバイスシステム1500は、図1に示される多層ウエハ100のような多層ウエハの別個の領域に位置する、モノリシックに集積化したシリコン電子部品1510および1512を含むことが可能である。シリコン電子部品1510は、図15Aに示されるように、光相互接続バスを経て、シリコン電子部品1512と通信することが可能であり、逆もまた同様である。光相互接続バス1580は、シリコン電子部品1510と電気通信する光トランシーバ1582と、シリコン電子部品1512と電気通信する光トランシーバ1584とを含むことが可能である。光相互接続バスは、光トランシーバ1582と1584との間の光通信を可能にする、1つ以上の導波路を含むことが可能である。光トランシーバ1582は、金属相互接続を経て、シリコン電子部品1510によって制御することが可能な、発光デバイス1552を含むことが可能である。光トランシーバ1582は、シリコン電子部品1510と電気的に相互接続することが可能な、シリコン光検出器1550をさらに含むことが可能である。光トランシーバ1584は、シリコン電子部品1512との相互接続を経て電気通信する、発光デバイス1554を含むことが可能である。光トランシーバ1584は、金属相互接続を経てシリコン電子部品1512と電気通信する、シリコン光検出器1556を含むことも可能である。
1つ以上の導波路1583は、光トランシーバ1582と1584との間の光通信を提供することが可能である。1つ以上の導波路1583は、発光デバイス1554からシリコン光検出器1550への光通信チャネルを提供するように配列された、光導波路1570を含むことが可能である。光導波路1572は、発光デバイス1552からシリコン光検出器1556への光通信チャネルを提供することが可能である。
光相互接続バス1580によって、シリコン電子部品1510と1512との間の光通信が可能となる。動作中に、シリコン電子部品1510が、シリコン電子部品1512に情報を通信すべきであると判断したときには、少なくとも部分的に導波路1572を通って移動することが可能であり、シリコン光検出器1556で検出することが可能な光を生成するように、変調された駆動電力(例えば、通信すべき所望の情報で符号化される)を発光デバイス1552に提供することが可能である。電気出力信号は、シリコン光検出器1556によってシリコン電子部品1552に提供することが可能であり、その後、この信号は、アナログからデジタルドメインに処理することが可能である。このように、符合化された(例、デジタル的に符合化された)情報を有する信号は、多層ウエハ100のような多層ウエハの異なる領域内のシリコン電子部品間で、電気的に通信することが可能である。同様に、シリコン電子部品1512は、信号を符号化するように、発光デバイス1554に提供された駆動電力を変調することが可能である。発光デバイス1554は、少なくとも部分的に導波路1570に沿って移動することが可能であり、シリコン光検出器1550で検出することが可能な光を放射することが可能である。シリコン検出器1550は、電気出力信号をシリコン電子部品1510に提供することができ、更なる処理のために、シリコン光検出器1550によって提供されたアナログ電気信号を、デジタル信号に変換することが可能である。
このような光バスの相互接続は、シリコン電子部品とモノリシックに集積化したときに、チップ上で広く間隔の開いたシリコンデバイス間(例、シリコンデジタルCMOS電子部品間)の通信を容易にすることが可能である。図15Aに示される実施形態では、それぞれのシリコン電子部品領域(例、1510および1512)ごとに1つの発光デバイスおよび1つの光検出器が示されているが、複数の発光デバイスおよび/または複数のシリコン光検出器を、1つのシリコン電気部品(例、シリコン電子部品1510または1512)のモジュールに電気的に結合することが可能であると理解されたい。さらに、異なる発光デバイスは、アクティブ領域に対して異なるバンドギャップを有する異なる材料を使用すること、および/またはアクティブ領域内の異なるサイズの量子ウェルに起因し得るので(例えば、それによって、量子の閉じ込めが変化し、よって放射波長が変化する)、異なる放射波長を有することが可能である。あるいは、または加えて、当業者には理解されるように、光バス1580を経た通信のために情報を符号化するように、時分割および/または周波数分割多重化スキームを使用することが可能である。
図15Aの実施形態に示される光バスは、図1に示される多層ウエハ100のような多層ウエハ上に作製することが可能である。図15Bは、このような実施形態の断面図であり、発光デバイス1552は、横方向に放射する発光デバイスとして作製することが可能であり、それによって、少なくとも一部の光が横方向に放射され、その後導波路1572によってシリコン光検出器1556に導くことが可能である。
光導波路1572(および/または1570)は、導波路コア1575を含むことが可能である。光導波路は、導波路クラッド層1574および1576を含むことも可能である。導波路コア1575は、導波路クラッド層1574および1576よりも大きな屈折率を有することが可能であり、それによって、発光デバイス1552によって放射された光に対して光閉じ込めを提供する。導波路コア1575は、窒化シリコンおよび/またはシリコンオキシナイトライドを含むことが可能であり、導波路クラッド層1574および/または1576は、酸化シリコンを含むことが可能である。あるいは、導波路コア1575は、シリコン層を含むことが可能であり、クラッド層1574および/または1576は、導波路コアの屈折率よりも小さい屈折率を有するあらゆる材料(例、酸化シリコン、およびシリコンオキシナイトライド、および/または窒化シリコン)を含むことが可能である。いくつかの実施形態では、導波路コア1575は、多層ウエハ100の単結晶シリコン層140の一部または全体のように、単結晶シリコン層で形成される。クラッド層1574および/または1576は、当業者に既知であるように、(例えば、単結晶シリコン層140の熱酸化を経て)蒸着する、および/または成長させることが可能である。
図16は、一実施形態による、シリコン電子部品をモノリシックに集積化した発光デバイスのアレイの上面図である。モノリシックに集積化したデバイスシステム1600は、発光デバイス1652、1654、・・・、1656のアレイを含むことが可能である。発光デバイス1652、1654、・・・、1656は、相互接続1601、1604、・・・、1606によってそれぞれシリコン電子部品1610に電気的に接続された上部接点を有することが可能である。発光デバイス1652、1654、・・・、1656の底部接点は、相互接続1603に電気的に結合することが可能であり、また、シリコン電子部品、供給電圧ソース、またはグラウンドに結合することが可能であるが、本明細書に示された技術はこれに限定されるものではない。シリコン電子部品1610を使用して、発光デバイス1652、1654、・・・、1656に供給される駆動電流を制御することが可能であり、発光デバイス1652、1654、・・・、1656は、少なくとも一部の光を垂直に放射することが可能である。
このような発光デバイス(例、LED)のアレイは、リソグラフィを使用して発光デバイス間の間隔を画定することができるので、高解像度のプリンタバーとして使用することが可能であり、したがって、発光デバイスのサイズ、および/または発光デバイス間の間隔は、用いるリソグラフィプロセスの解像限度まで小さくすることが可能である(例、20ミクロン未満、10ミクロン未満、1ミクロン未満、0.5ミクロン未満、0.25ミクロン未満、0.1ミクロン未満)。シリコン電子部品をモノリシックに集積化した発光デバイスのアレイは、図1の多層ウエハ100のような多層出発ウエハを使用して製造することが可能である。発光デバイスおよびシリコン電子部品は、図9および10に関連して記述されたプロセスを使用して集積化することが可能である。
図17は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン電子部品とを含む、モノリシックに集積化したシステム1700の上面図である。集積化システム1700は、多層ウエハ100のような出発ウエハを使用して作製することが可能であり、図14に示された実施形態に類似した構造を有するが、発光デバイスは、シリコン光検出器およびシリコン電子部品と集積化される。モノリシックに集積化したシステム1700は、発光デバイス1752、1754、・・・、1756を含むことが可能である。発光デバイスの上部接点は、相互接続1701、1704、・・・、1706を経て、シリコン電子部品1710に電気的に接触させることが可能である。発光デバイスの底部接点は、相互接続1703に結合することが可能であり、次いで、供給電圧ソース、またはグラウンドに電気的に接続するか、または代替的にシリコン電子部品1710に結合することが可能である。モノリシックに集積化したシステム1700は、シリコン光検出器1750、1753、・・・、1755を含むことが可能である。シリコン光検出器は、相互接続1702、1705、・・・、1707によってシリコン電子部品1710に電気的に結合された1つの端子を有することが可能である。シリコン光検出器の別の端子は、相互接続1708に電気的に接続することが可能であり、供給電圧ソース、グラウンド、またはシリコン電子部品1710に電気的に結合することが可能である。
モノリシックに集積化したシステム1700は、画像スキャナとして機能することが可能であり、発光デバイスのアレイ1752は、相互接続1701、1704、・・・、1706を経て、シリコン電子部品1710によって供給された駆動電力の制御を通じて光を放射することが可能である。発光デバイスのアレイによって放射される光は、走査および/または撮像された画像上に当てることが可能であり、反射光は、光検出器1750、1753、・・・、1755のアレイによって検出することが可能である。光検出器は、検出された光の結果として電気信号を放射することが可能であり、この信号は、相互接続1702、1705、・・・、1707を経て、シリコン電子部品1710に伝送することが可能であり、検出器は、当業者に既知であるように、この電気信号を処理して画像の走査を行うことが可能である。したがって、発光デバイスのアレイ内にモノリシックに集積化した発光デバイスは、シリコン光検出器(および/またはIII−V族の光検出器)のアレイによって光反射を検出することが可能な領域を照明するための、局部的な光源として使用することができる。集積化されたアレイを移動することによって、1つのモノリシックに集積化した構成要素だけを使用して、表面を走査(例、撮像)することが可能である。
モノリシックに集積化したシステム700は、光検出器のフィードバック制御を含むことが可能な、プリンタバー(例、印刷エンジン)として機能することもできる。プリンタバーは、発光デバイスからの光反射を使用して、紙上に存在する電荷を放電することが可能であり、したがって、トナーを紙の特定の領域内に選択的に配置することができる。プリンタバーは、光検出器1750、1753、・・・、1755が、発光デバイス1752、1754、・・・、1756によってそれぞれ放射された光の少なくとも一部を検出できることを除いて、図16のシステム1600と同様な様態で動作することができる。光検出器は、シリコン電子部品1710に伝送することができる光の検出に応えて、電気信号を提供することができ、この信号は、その後、光の検出に応えて1つ以上の発光デバイスに提供された駆動電力を変更することができる。このようなフィードバック制御システムによって、発光デバイスを適切に機能させるように、また、所望の光量を放射するようにし、そうでない場合は、シリコン電子部品1710が、発光デバイスへの駆動電力を変更する、および/または故障した発光デバイスを交換するように、余剰のバックアップの発光デバイスを作動および制御することが可能である。したがって、発光デバイスとモノリシックに集積化されたシリコン光検出器(および/またはIII−V族の光検出器)によって、プリンタエンジン内のそれぞれの発光デバイスからの光の出力を制御することができる。非モノリシックなデザインでは光束の制御が難しく、よってそれぞれのプリンタのドットが異なる暗さレベルを有する場合があるので、このような制御は好都合となり得る。モノリシックに集積化したシリコンCMOS制御回路および光検出器を使用することで、それぞれの発光デバイスを、所望の光量子束を放出するように正確に制御することができる。
図17は、発光デバイスおよび光検出器の1つの例示的な機構を示すが、他の構成も可能である。また、複数の金属化相互接続層を使用した場合、CMOSプロセスに対して可能であるように、金属相互接続層1702、1705、・・・、1707は、それぞれ発光デバイス1752、1754、・・・、1756を覆って配置することが可能である。このような構成によって、記録密度を高めることが可能となり、したがって、発光デバイスのアレイおよび/または光検出器のアレイの分解能を高めることができる。
発光デバイスの一次元アレイを有する実施形態は、発光デバイスの領域(例、二次元アレイ)、および/または光検出器の領域(例、二次元アレイの光検出器)を含むように変更することが可能であると理解されたい。このようなシステムは、プリンタ領域および/またはスキャナ領域として機能することが可能であるが、本明細書に示された技術はこれに限定されるものではない。
図18は、一実施形態による、シリコン電子部品をモノリシックに集積化した二次元アレイの発光デバイスを含む、モノリシックに集積化したシステム1800の上面図である。モノリシック集積化システム1800は、多層ウエハ100のような多層出発ウエハを使用して作製することが可能であり、発光デバイスの半導体構造は、多層ウエハ100の単結晶半導体層120上にエピタキシャルに成長させることが可能である。モノリシックに集積化したシステム1800は、それぞれの横列が複数の発光デバイスを含む、複数の発光デバイスの横列を含むことが可能である。図18に示される実施形態では、第1の横列は、発光デバイス1852、1854、・・・、1856を含む。第2の横列は、発光デバイス1862、1864、・・・、1866を含む。発光デバイスの更なる横列は、連続的に配列することができ、発光デバイスの最後の横列は、発光デバイス1872、1874、・・・、1876を含む。
モノリシックに集積化したシステム1800は、発光デバイスのアレイに電気的に結合することが可能な、シリコン電子部品1810および/または1811を含むことが可能である。シリコン電子部品1810および/または1811は、発光デバイスの二次元アレイのためのドライバ回路および/または多重化アドレス回路として機能することが可能である。一実施形態では、横列相互接続1803、1804、・・・、1805は、発光デバイスの底部接点に電気的に結合する横列相互接続として機能することが可能である。相互接続1806、1807、・・・、1808は、発光デバイスの上部接点に電気的に結合された縦列相互接続として機能することが可能である。横列および縦列相互接続は、横列および縦列相互接続が接触しないように、絶縁層によって分離することが可能であると理解されたい。このような相互接続構造は、二次元アレイ内の発光デバイスの横列および縦列のアドレス指定を提供することが可能である。
シリコン制御および/または多重化回路(例、シリコン電子部品1810および/または1811)とモノリシックに集積化した発光デバイスの二次元アレイは、プリンタ領域および/または超小型ディスプレイとして機能することが可能である。それぞれの発光デバイスの二次元アレイのそれぞれの発光デバイスは、超小型ディスプレイおよび/またはプリンタ領域内のピクセルとして機能することが可能である。あるいは、複数の発光デバイスを1つのピクセルと関連付けることが可能である。いくつかの実施形態では、1つのピクセルに関連付けられた複数の発光デバイスは、異なる波長の光(例、赤色、緑色、青色)を放射することが可能である。超小型ディスプレイを人間の目に見えるサイズに拡大するように、光学部品を超小型ディスプレイと関連付けて、発光デバイスを覆って配置することが可能である。シリコンリソグラフィプロセスによって非常に小さな発光デバイスを作製することができるので、この方法で、超低コストのディスプレイを作成することができる。小型化はコストに関連し得るので、単位面積当たりのプロセスおよび材料コストを比較的に固定することが可能であることから、ディスプレイを縮小することで、大幅にコストを低減することが可能である。投影式ディスプレイのような超高輝度の用途の場合、発光デバイスは、面発光レーザ(例、垂直共振器型面発光レーザ)を含むことが可能である。
更なる実施形態では、1つの領域に対応する(例えば、二次元アレイを形成する)光検出器のアレイは、1つの領域に対応する(例えば、二次元アレイを形成する)発光デバイスによって内部分散させることが可能である。したがって、このようなモノリシックに集積化したシステムを使用することで、領域の印刷および走査を行うことができる。領域全体は、可動部品を用いずに走査することができ、印刷の露光を領域またはページ全体に行うことができる(例えば、発光デバイスのアレイが十分な大きさで構築されているか、または光学部品を使用して拡大できる場合)。
他の実施形態では、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムは、プログラム可能なリソグラフィシステムのための露光ソースとして使用することができる。このようなシステムでは、処理されるウエハは、フォトレジストでコーティングすることが可能であり、また、高解像度の発光デバイスのアレイを含むモノリシックに集積化したシステムを使用して露光することが可能である。発光デバイスは、少なくとも部分的にプログラム可能なコマンドに基づいて発光デバイスを作動させることができる、集積化されたシリコン電子部品によって駆動することが可能である。プログラム可能なコマンドは、露光すべき領域を画定するマスクファイルに基づいて形成することが可能であり、それによって、作動すべき発光デバイスを指定する。したがって、このようなモノリシックシステムは、発光デバイスのアレイ(例、二次元アレイ)のピッチによってのみ制限される、大型電子部品用のプログラム可能な「リソグラフィ」システムとして機能することが可能である。例えば、0.25ミクロンの発光デバイスで形成された発光デバイスのアレイを使用して、約0.5ミクロン以上のゲート長を有するシリコン回路のフォトリソグラフィの露光を行うことが可能である。
他の実施形態では、シリコン電子部品を発光デバイスの二次元アレイとモノリシックに集積化する能力によって、複数の発光デバイスを含む超小型ディスプレイとモノリシックに集積化したシリコンマイクロプロセッサを作製することができる。それぞれの発光デバイスは、基本的に用いたリソグラフィプロセスの最小サイズによって制限されたサイズを有し得るので、超小型ディスプレイは高解像度を有することが可能である。このようなシステムは、集積化された超小型ディスプレイを有するコンピュータオンチップとして機能することが可能である。
図19は、モノリシックに集積化したシステム1800の断面図である。断面1900は、モノリシックに集積化したシステム1800の2つの発光デバイス1872および1874の断面を示す。矢印は、発光デバイスからの光の放射を示す。さらに、この断面は、絶縁層1885によって電気的に分離された、横列相互接続1805および縦列相互接続(1806および1807)を示す。絶縁層1885は、これに限定されないが、酸化シリコン、窒化シリコン、および/またはシリコンオキシナイトライドを含む、あらゆる好適な絶縁材料で構成することが可能である。さらに、この断面は、金属層1805とシリコン層141との間に配置された絶縁層1850を示す。本明細書に示される他の実施形態のように、相互接続は、1つ以上の金属層を含むことが可能であるが、本明細書に示された技術はこれに限定されるものではない。
図20は、一実施形態による、発光デバイスのアレイと、光検出器のアレイと、シリコン半導体とを含む、モノリシックに集積化したシステム2000の上面図である。モノリシックに集積化したシステム2000は、多層ウエハ100のような多層出発ウエハを使用して作製することが可能であり、シリコン電子部品および光検出器は、多層ウエハ100の単結晶シリコン層140の上に作製することが可能である。発光デバイスのアレイは、上述のように、単結晶半導体層120の上のヘテロ構造のエピタキシャルな成長を経て作製することが可能である。
モノリシックに集積化したシステム2000は、ピクセルのアレイ(例、二次元アレイ)を含むことが可能であり、それぞれのピクセルは、1つ以上の発光デバイスおよび1つ以上の光検出器を含むことが可能である。明確にするため、図20には、1つのピクセルに対する発光デバイスおよび相互接続だけを示すが、複数のピクセルを配列してピクセルのアレイを形成することが可能であると理解されたい。図20の例示的実施形態では、ピクセル2090は、発光デバイス2052〜2059を含むことが可能であるが、複数の発光デバイスを1つのピクセル内に含めることが可能であると理解されたい。いくつかの実施形態では、それぞれのピクセルは、赤色、緑色、および青色の放射波長のような異なる放射波長を有する発光デバイスを含むことが可能である。ピクセル2090は、光検出器2063のような1つ以上の光検出器を含むことも可能である。発光デバイスのための横列および縦列のアドレスの相互接続、および光検出器のための横列および縦列のアドレスの相互接続を提供することが可能であり、これらによって、発光デバイスのうちのいずれか1つ、および/または光検出器のうちのいずれか1つのシリコン電子部品2010および/または2011への選択可能な電気的結合が可能となる。
システム2000の動作中に、それぞれのピクセル内の光検出器は、そのピクセル内で作動する1つ以上の周囲の発光デバイスによって放射された光の少なくとも一部を検出することが可能である。光検出器は、横列および縦列のアドレススキームによって、シリコン電子部品2010および/または2011を経て受信することが可能な、出力信号を提供することが可能である。光検出器の信号は、シリコン電子部品2010および/または2011によって使用され、発光デバイスが適切に機能しているかどうかを判断する、および/または1つ以上の発光デバイスに供給される駆動電力を調整する、またはそれぞれのピクセル内の余剰のバックアップの発光デバイスを動作させることができる。したがって、ピクセル内の発光デバイスが故障した場合に、故障した発光デバイスを交換するために、そのピクセル内の余剰の発光デバイスを動作させることが可能である。このようなシステムは、余剰を提供することが可能であるため、モノリシックに集積化したシステム2000の寿命が長くなる。上述のように、このような集積化システムは、プリンタアレイおよび/または超小型ディスプレイとして使用することが可能である。超小型ディスプレイは、シリコンマイクロプロセッサ電子部品とモノリシックに集積化することが可能であるため、コンピュータオンチップが可能となる。
図21は、一実施形態による、少なくとも1つのシリコン光検出器と、少なくとも1つの非シリコン光検出器とを含む、モノリシックに集積化したシステム2100の断面図である。モノリシックに集積化したシステム2100は、多層ウエハ100のような多層出発ウエハを使用して作製することが可能である。少なくとも1つのシリコン光検出器2150は、シリコンベースの光検出器2150が、単結晶シリコン層141内に形成されるアクティブ領域を含むように、単結晶シリコン層141の上に形成することが可能である。
モノリシック集積化システム2100は、単結晶半導体層222の少なくとも一部を含む少なくとも1つの非シリコン光検出器を含むことが可能である。光検出器2115は、緩和シリコンの格子定数とは異なる格子定数を有する単結晶半導体層120の上に、III−V族の層、ゲルマニウム層、および/またはシリコン−ゲルマニウム層、またはそれらの組み合わせをエピタキシャルに成長させることによって形成することが可能である。いくつかの実施形態では、非シリコン光検出器2115は、III−V族の材料層を含む、アクティブ領域を含む。一実施形態では、非シリコン光検出器は、ゲルマニウム層および/またはシリコン−ゲルマニウム層を含む、アクティブ領域を含む。非シリコン光検出器は、p−n垂直ドーパントプロファイルまたはp−i−n垂直ドーパントプロファイルのような適切なドーパントを含むことが可能であり、層220および222のエピタキシャル成長中に、インシトゥのドーピングを経て形成することが可能である。一実施形態では、非シリコン光検出器は、横方向に画定された領域を有するp型ドーパントおよび/またはn型ドーパントの注入を経て形成された、横方向の光検出器である。垂直非シリコン光検出器を含む実施形態では、金属充填バイア2120は、光検出器2115を形成する半導体構造の底部領域との接点を提供することが可能である。あるいは、非シリコン光検出器が横方向の光検出器である場合、表面接点を使用して、光検出器のn側およびp側両方の領域と接触することが可能である。
モノリシックに集積化したシステム2100は、相互接続2152を経てシリコン光検出器2150から、および/または相互接続2112を経て非シリコン光検出器2115から出力信号を受信することが可能な、シリコン電子部品2110をさらに含むことが可能である。シリコン電子部品2110は、受信した信号を処理して、意図する用途に望まれるように信号を出力することが可能である。上述のように、シリコン電子部品は、シリコンおよび/または非シリコン光検出器から受信した信号のアドレス、および/またはデジタル的な処理に使用することが可能な、電子部品(例、CMOS、バイポーラ)を含むことが可能である。
いくつかの実施形態では、シリコンおよび非シリコン光検出器のアレイは、多層ウエハ100のような多層ウエハの上にモノリシックに集積化することが可能である。このようなシリコンおよび非シリコン光検出器のアレイは、電磁スペクトラムの異なる波長領域における光の検出を提供することが可能である。一実施形態では、シリコン光検出器は、非シリコン光検出器のアクティブ領域内の材料のバンドギャップとは異なるバンドギャップを有することが可能であり、したがって、シリコンおよび非シリコン光検出器は異なる波長領域に対して高感度となる。いくつかの実施形態では、多層ウエハの上に作製されるこのようなモノリシックに集積化したシステムは、モノリシックに集積化したチップを使用した複数の波長レジームにおける撮像を提供する撮像用途(例、カメラチップ)に使用することが可能である。
図22は、一実施形態による、シリコン電子部品および非シリコン電子部品を含む、モノリシックに集積化したシステム2200の断面図である。モノリシックに集積化したシステム2200は、多層ウエハ100のような多層出発ウエハを使用して作製することが可能である。シリコン電子部品2210は、単結晶シリコン層141上に作製することが可能である。非シリコン電子部品2290は、単結晶半導体層222上に作製することが可能である。シリコン電子部品2210としては、NMOS、PMOSのような、およびシリコンCMOSのようなそれらの組み合わせなどの、シリコンMOSFETが挙げられる。シリコン電子部品2110には、シリコンバイポーラ、シリコンダイオード、抵抗、コンデンサ、および/またはインダクタが挙げられる。
非シリコン電子部品2290には、III−V族のHBT、HEMT、および/またはMESFETが挙げられる。非シリコン電子部品2290としては、ゲルマニウムおよび/またはシリコン−ゲルマニウムFETのような、ゲルマニウムおよび/または、シリコン−ゲルマニウムベースの電子デバイスが挙げられる。あるいは、または加えて、非シリコン電子部品には、シリコン−ゲルマニウムHBTが挙げられる。シリコン電子部品2210および非シリコン電子部品2290は、相互接続2215を経て相互接続することが可能である。いくつかの実施形態では、相互接続2215は、シリコンの接続に使用される金属相互接続とすることが可能である。このような相互接続は、シリコン電子部品および非シリコン電子部品の両方に対応することが可能である。いくつかの実施形態では、単結晶半導体層222は、シリコンキャッピング層で覆って、シリコン作製施設へのウエハの再導入、および/またはシリコンシリサイド化金属を使用した非シリコンデバイスとの接触を容易にすることが可能である。
図9のプロセスにおいて上述したように、非シリコン電子部品材料222(および220)は、シリコン電子部品2210のシリコンフロントエンド処理を行った後に、エピタキシャルに成長させることが可能である。層222の表面でのシリコンキャッピング層の成長を経て、層222(および220)のエピタキシャル成長の後に、ウエハをシリコン作製施設に再導入して、シリコンデバイスおよび/または非シリコンデバイスのバックエンド処理を容易にすることが可能である。このようなバックエンド処理中に、シリコンおよび非シリコン電子部品間に相互接続2215を形成することが可能である。
モノリシックに集積化したデバイスシステム2200を使用して、シリコンアナログおよび/またはシリコンデジタル回路を備えた、モノリシックに集積化したIII−V族のアナログ装置を作製することができる。このようなデバイスの集積化によって、モノリシックに集積化した通信回路を作製することが可能となり、III−V族の(例、GaAs、GaN)パワーアンプおよび/またはIII−V族のアナログ回路は、デジタル処理機能を提供することができ、また、III−V族のデバイスの性能を向上させるために使用することができるシリコン回路とモノリシックに集積化することが可能である。いくつかの実施形態では、モノリシックに集積化したシリコン回路は、III−V族のデバイス間の性能の変化を補償することによって、III−V族のデバイスの性能を向上させることが可能である。III−V族のデバイスのシリコンの補償は、(例えば、デバイス間のプロセスの変化に起因し得る)III−V族のデバイス間の電気的性質の変化を補償するように、シリコンロジック回路を使用するステップを伴うことが可能である。
したがって、モノリシックに集積化した通信チップは、本明細書に示される技術を使用して作製することができる。代表的なRF(または光学系)では、III−V族のデバイスは、通信システムのフロントエンドとして機能することが可能であり、電磁波と相互に作用し、また、アナログ信号をデジタル信号に変換する。III−V族の回路およびデバイスが使用されるときには、一般的に、別個のチップが、III−V族のチップおよびシリコンチップを含むチップセットに組み込まれる。現在、III−V族のチップは、一般的に、別個の製造インフラストラクチャを使用して作製される。本明細書に記述された技術を使用することで、III−V族のHEMT、HBT、バイポーラ、および/またはMESFETをシリコンCMOS技術とモノリシックに集積化することができ、それによって、シングルチップの通信ソリューションが可能となる。シングルチップのソリューションを構築することによって、使用電力を低減して、帯域幅を増加させることができ、したがって、性能が向上し、同時にコストが削減される。いくつかの実施形態では、III−V族のデバイスは、現在III−V族の作製施設内で作製されているのと同じ方法で製造することができる。他の実施形態では、シリコン作製施設に組み込めば、シリコンプロセスを使用して特殊なIII−V族の処理を置き換えることができる。
シングルチップのソリューションによって、セルフォンオンチップおよび/またはコンピュータオンチップが可能となる。本明細書に示された技術によって、パワーアンプ、III−V族のトランシーバ回路、超小型ディスプレイ、および/またはシリコンロジックを、単一のチップの上にモノリシックに集積化することができるので、完全に集積化されたセルフォンオンチップおよび/またはコンピュータオンチップを作製することが可能である。いくつかの実施形態に関しては、本明細書に示された技術を使用して作製されたセルフォンオンチップおよび/またはコンピュータオンチップは、低価格帯の用途に対する作製コストを、約1〜10ドルにすることが可能である。
本発明は、配置の詳細に対する適用、および以下の説明で述べられるか、または図面に示される構成要素の構造に限定されるものではない。本発明は、他の実施態様に対応することができ、様々な方法で実施または実行することができる。また、本明細書において用いられる語法および用語は、説明のためのものであり、限定するものとみなすべきではない。本明細書における「含む」、「備える」、または「有する」、「含有する」、「伴う」およびそれらの変形の使用は、以降にリストされる項目およびその均等物、ならびに更なる項目を包括的に含むことを意味する。本明細書で使用する場合、「配置する」という用語は、層、構造、またはデバイスを作成するあらゆる方法を含むものとする。このような方法は、これに限定されないが、蒸着(例、エピタキシャル成長、化学蒸着、物理的蒸着)およびウエハ接合を含むことができる。
したがって、本発明の少なくとも1つの実施形態の複数の側面を説明したが、当業者には、種々の変更、修正、および改良が容易に生じるものと理解されたい。このような変更、修正、および改良は、本開示の一部であるとされ、また本発明の精神と範囲内にあるものとされる。したがって、上述の説明および図面は単に例示を目的としたものである。
図1は、一実施形態による、単結晶シリコンと、単結晶非シリコン半導体層とを含む多層ウエハの断面概略図である。 図2A〜2Cは、種々の実施形態による、多層ウエハの断面概略図である。 図2A〜2Cは、種々の実施形態による、多層ウエハの断面概略図である。 図2A〜2Cは、種々の実施形態による、多層ウエハの断面概略図である。 図3A〜3Dは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。 図3A〜3Dは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。 図3A〜3Dは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。 図3A〜3Dは、一実施形態による、多層ウエハを作製するためのプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図4A〜4Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図5A〜5Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図6A〜6Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図7A〜7Hは、一実施形態による、多層ウエハを作製するための別のプロセスを示す断面概略図である。 図8は、一実施形態による、多層出発ウエハを使用して形成することが可能である、モノリシックに集積化した半導体構造の断面概略図である。 図9は、一実施形態による、多層出発ウエハを使用した、モノリシックに集積化した半導体構造を形成するための方法のフローチャートである。 図10は、一実施形態による、シリコン電子部品がIII−V族発光デバイスとモノリシックに集積化された、集積デバイス構造の断面概略図である。 図11は、一実施形態による、発光デバイス構造の断面概略図である。 図12は、一実施形態による、発光デバイス構造の上面概略図である。 図13A〜13Cは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。 図13A〜13Cは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。 図13A〜13Cは、一実施形態による、多層ウエハ上にモノリシックに集積化された発光デバイス構造を作製する方法を示す断面概略図である。 図14は、一実施形態による、発光デバイスおよびシリコン光検出器とモノリシックに集積化されたシリコン電子部品を含む、集積デバイス構造の上面概略図である。 図15A〜15Bは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。 図15A〜15Bは、一実施形態による、モノリシックに集積化した光相互接続バスの概略図である。 図16は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスのアレイの上面概略図である。 図17は、一実施形態による、光検出器およびシリコン電子部品のアレイとモノリシックに集積化された発光デバイスのアレイの上面概略図である。 図18は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスの二次元アレイの上面概略図である。 図19は、一実施形態による、図18の集積デバイスシステムの断面概略図である。 図20は、一実施形態による、シリコン電子部品とモノリシックに集積化された発光デバイスおよび光検出器の二次元アレイの上面概略図である。 図21は、一実施形態による、少なくとも1つのシリコン光検出器と、少なくとも1つの非シリコン光検出器とを含む、モノリシックに集積化したシステムの断面図である。 図22は、一実施形態による、シリコン電子部品と、非シリコン電子部品とを含む、モノリシックに集積化したシステムの断面図である。

Claims (20)

  1. シリコン基板と、
    該シリコン基板を覆って配置された第1の単結晶半導体層であって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、
    第1の領域内の該第1の単結晶半導体層を覆って配置された単結晶シリコン層と、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部の上に配置されるか、または、該第2の領域内の該第1の単結晶半導体層の少なくとも一部を覆って配置され、該第1の領域には存在しない、第2の単結晶半導体層であって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と
    を含む、半導体構造。
  2. モノリシックに集積化した半導体デバイス構造であって、該構造は、
    シリコン基板と、
    該シリコン基板を覆って配置された第1の単結晶半導体層であって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、
    第1の領域内の該第1の単結晶半導体層を覆って配置された単結晶シリコン層と、
    該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも1つのシリコンベースの電子デバイスと、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部の上に配置され、該第1の領域には存在しない、第2の単結晶半導体層であって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、
    該第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つのIII−V族の発光デバイスと
    を含む、構造。
  3. 少なくとも1つのシリコンベースの電子デバイスと、少なくとも1つの前記III−V族の発光デバイスとを結合する電気的相互接続をさらに含む、請求項2に記載の構造。
  4. 前記単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つのシリコンベースの光検出器と、
    前記少なくとも1つのIII−V族の発光デバイスと、前記少なくとも1つのシリコンベースの光検出器との間に配置された光導波管であって、該少なくとも1つのIII−V族の発光デバイスによって放射された光の少なくとも一部を、該少なくとも1つのシリコンベースの光検出器に導くように構成された、光導波路とをさらに含む、請求項2に記載の構造。
  5. モノリシックに集積化した半導体デバイス構造であって、
    シリコン基板と、
    該シリコン基板を覆って配置された第1の単結晶半導体層であって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、
    第1の領域内の該第1の単結晶半導体層を覆って配置された単結晶シリコン層と、
    該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つのシリコンベースの光検出器と、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部の上に配置され、該第1の領域には存在しない、第2の単結晶半導体層であって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、
    該第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つの非シリコン光検出器と
    を含む、構造。
  6. モノリシックに集積化した半導体デバイス構造であって、該構造は、
    シリコン基板と、
    該シリコン基板を覆って配置された第1の単結晶半導体層であって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、第1の単結晶半導体層と、
    第1の領域内の該第1の単結晶半導体層を覆って配置された単結晶シリコン層と、
    該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも1つのシリコンベースの電子デバイスと、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部の上に配置され、該第1の領域には存在しない、第2の単結晶半導体層であって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、第2の単結晶半導体層と、
    該第2の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも1つのIII−V族の電子デバイスと
    を含む、構造。
  7. 前記少なくとも1つのシリコンベースの電子デバイスを、前記少なくともIII−V族の電子デバイスと結合する電気的相互接続をさらに含む、請求項6に記載の構造。
  8. 前記第1の領域の前記第1の単結晶半導体層を覆って配置された絶縁層をさらに含み、
    前記単結晶シリコン層は、該第1の領域の該絶縁層を覆って配置される、請求項1から7に記載の構造。
  9. 前記第1の単結晶半導体層は、少なくとも2つの単結晶半導体層を含み、該少なくとも2つの単結晶半導体層は、互いを覆って配置され、互いに異なる格子定数であって、前記緩和シリコン、あるいはシリコン−ゲルマニウム層、あるいは該シリコン−ゲルマニウム層の下に配置されたシリコン−ゲルマニウム傾斜層、あるいはIII−V族半導体層とも異なる格子定数を有する、請求項1から8に記載の構造。
  10. 前記少なくとも2つの単結晶半導体層は、ゲルマニウム層、あるいはGaAs層とInP層、あるいはGaAs層とGaN層を含む、請求項9に記載の構造。
  11. 前記少なくとも2つの単結晶半導体層は、ゲルマニウム層とGaN層とを含む、請求項9に記載の構造。
  12. 前記第2の単結晶半導体層の上面は、前記単結晶シリコン層の上面と実質的に同一平面上にある、請求項1から11のいずれかに記載の構造。
  13. 前記第2の単結晶半導体層は、III−V族の半導体層を含む、請請求項1から12のいずれかに記載の構造。
  14. 前記III−V族の半導体層を覆って配置されたシリコン層をさらに含み、前記シリコン層は該III−V族の半導体層と接触して配置される、請求項13に記載の構造。
  15. 前記第2の単結晶半導体層は、前記第1の単結晶層の組成とは異なる組成を有する、請求項1から14のいずれかに記載の構造。
  16. 前記少なくとも1つのシリコンベースの電子デバイスは、金属酸化膜半導体電界効果トランジスタを含む、請求項1から15のいずれかに記載の構造。
  17. 前記少なくとも1つのIII−V族電子デバイスは、III−V族の高電子移動度トランジスタ(HEMT)、あるいはIII−V族のヘテロ接合バイポーラトランジスタ(HBT)を含む、請求項6に記載の構造。
  18. 半導体構造を形成する方法であって、該方法は、
    シリコン基板を提供することと、
    該シリコン基板を覆って第1の単結晶半導体層を配置することであって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
    第1の領域内の該第1の単結晶半導体層を覆って単結晶シリコン層を配置することと、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部を覆って第2の単結晶半導体層を配置することであって、該第2の単結晶半導体層が該第1の領域には存在せず、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと
    を含む、方法。
  19. モノリシックに集積化した半導体デバイス構造を形成する方法であって、該方法は、
    シリコン基板を提供することと、
    該シリコン基板を覆って第1の単結晶半導体層を配置することであって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
    第1の領域内の該第1の単結晶半導体層を覆って絶縁層を配置することと、
    該第1の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
    該単結晶シリコン層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つのシリコンベースの光検出器を形成することと、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部を覆って、該第1の領域には存在しない、第2の単結晶半導体層を配置することであって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
    該第2の単結晶半導体層の少なくとも一部を含むアクティブ領域を含む、少なくとも1つの非シリコンの光検出器を形成することと
    を含む、方法。
  20. モノリシックに集積化した半導体デバイス構造を形成する方法であって、該方法は、
    シリコン基板を提供することと、
    該シリコン基板を覆って第1の単結晶半導体層を配置することであって、該第1の単結晶半導体層が緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
    第1の領域内の該第1の単結晶半導体層を覆って絶縁層を配置することと、
    該第1の領域内の該絶縁層を覆って単結晶シリコン層を配置することと、
    該単結晶シリコン層の少なくとも一部を含む素子を含む、少なくとも1つのシリコンベースの電子デバイスを形成することと、
    第2の領域内の該第1の単結晶半導体層の少なくとも一部を覆って、該第1の領域には存在しない、第2の単結晶半導体層を配置することであって、該第2の単結晶半導体層が該緩和シリコンの格子定数とは異なる格子定数を有する、ことと、
    該第2の単結晶半導体層の少なくとも一部を含む素子を含む、少なくとも1つのIII−V族電子デバイスを形成することと
    を含む、方法。
JP2008538998A 2005-11-01 2006-11-01 モノリシックに集積化された半導体材料およびデバイス Active JP5243256B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US73244205P 2005-11-01 2005-11-01
US60/732,442 2005-11-01
US79020406P 2006-04-07 2006-04-07
US60/790,204 2006-04-07
PCT/US2006/042654 WO2007053686A2 (en) 2005-11-01 2006-11-01 Monolithically integrated semiconductor materials and devices

Publications (3)

Publication Number Publication Date
JP2009514252A JP2009514252A (ja) 2009-04-02
JP2009514252A5 JP2009514252A5 (ja) 2009-12-17
JP5243256B2 true JP5243256B2 (ja) 2013-07-24

Family

ID=38006490

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008538998A Active JP5243256B2 (ja) 2005-11-01 2006-11-01 モノリシックに集積化された半導体材料およびデバイス

Country Status (5)

Country Link
US (4) US7705370B2 (ja)
JP (1) JP5243256B2 (ja)
KR (1) KR101316947B1 (ja)
CN (1) CN101326646B (ja)
WO (1) WO2007053686A2 (ja)

Families Citing this family (340)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
TWI363437B (en) * 2008-05-21 2012-05-01 Ind Tech Res Inst Light emitting diode package capable of providing electrostatic discharge circuit protection and process of making the same
US20080050883A1 (en) * 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
US20070054460A1 (en) * 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
US20060292809A1 (en) * 2005-06-23 2006-12-28 Enicks Darwin G Method for growth and optimization of heterojunction bipolar transistor film stacks by remote injection
JP5481067B2 (ja) * 2005-07-26 2014-04-23 台湾積體電路製造股▲ふん▼有限公司 代替活性エリア材料の集積回路への組み込みのための解決策
WO2007053686A2 (en) * 2005-11-01 2007-05-10 Massachusetts Institute Of Technology Monolithically integrated semiconductor materials and devices
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US20070148890A1 (en) * 2005-12-27 2007-06-28 Enicks Darwin G Oxygen enhanced metastable silicon germanium film layer
US8106379B2 (en) 2006-04-26 2012-01-31 The Regents Of The University Of California Hybrid silicon evanescent photodetectors
US8110823B2 (en) 2006-01-20 2012-02-07 The Regents Of The University Of California III-V photonic integration on silicon
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
US20080002929A1 (en) 2006-06-30 2008-01-03 Bowers John E Electrically pumped semiconductor evanescent laser
US8062919B2 (en) 2006-08-11 2011-11-22 Cornell Research Foundation, Inc. Monolithic silicon-based photonic receiver
EP2062290B1 (en) 2006-09-07 2019-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Defect reduction using aspect ratio trapping
US20080070355A1 (en) * 2006-09-18 2008-03-20 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US20080187018A1 (en) * 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US7569913B2 (en) * 2006-10-26 2009-08-04 Atmel Corporation Boron etch-stop layer and methods related thereto
US7550758B2 (en) 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
FR2914783A1 (fr) 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
DE102007024355B4 (de) * 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
KR101305786B1 (ko) * 2007-06-21 2013-09-06 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
US10505083B2 (en) * 2007-07-11 2019-12-10 Cree, Inc. Coating method utilizing phosphor containment structure and devices fabricated using same
US20090050939A1 (en) * 2007-07-17 2009-02-26 Briere Michael A Iii-nitride device
US20110084308A1 (en) * 2007-08-08 2011-04-14 Ter-Hoe Loh Semiconductor arrangement and a method for manufacturing the same
US8344242B2 (en) 2007-09-07 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-junction solar cells
KR100889956B1 (ko) * 2007-09-27 2009-03-20 서울옵토디바이스주식회사 교류용 발광다이오드
US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
WO2009115859A1 (en) * 2008-03-19 2009-09-24 S.O.I. Tec Silicon On Insulator Technologies Substrates for monolithic optical circuits and electronic circuits
KR101428719B1 (ko) * 2008-05-22 2014-08-12 삼성전자 주식회사 발광 소자 및 발광 장치의 제조 방법, 상기 방법을이용하여 제조한 발광 소자 및 발광 장치
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US20100116942A1 (en) * 2008-06-09 2010-05-13 Fitzgerald Eugene A High-efficiency solar cell structures
US7737534B2 (en) * 2008-06-10 2010-06-15 Northrop Grumman Systems Corporation Semiconductor devices that include germanium nanofilm layer disposed within openings of silicon dioxide layer
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8410568B2 (en) * 2008-08-29 2013-04-02 Tau-Metrix, Inc. Integrated photodiode for semiconductor substrates
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
WO2010033813A2 (en) 2008-09-19 2010-03-25 Amberwave System Corporation Formation of devices by epitaxial layer overgrowth
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
JP5075786B2 (ja) * 2008-10-06 2012-11-21 株式会社東芝 発光装置及びその製造方法
US7834456B2 (en) * 2009-01-20 2010-11-16 Raytheon Company Electrical contacts for CMOS devices and III-V devices formed on a silicon substrate
US8853745B2 (en) * 2009-01-20 2014-10-07 Raytheon Company Silicon based opto-electric circuits
CN102341889A (zh) * 2009-03-11 2012-02-01 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法
US8217410B2 (en) * 2009-03-27 2012-07-10 Wisconsin Alumni Research Foundation Hybrid vertical cavity light emitting sources
SG171987A1 (en) 2009-04-02 2011-07-28 Taiwan Semiconductor Mfg Devices formed from a non-polar plane of a crystalline material and method of making the same
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US7964916B2 (en) * 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8962376B2 (en) * 2009-04-21 2015-02-24 The Silanna Group Pty Ltd Optoelectronic device with lateral pin or pin junction
US7994550B2 (en) 2009-05-22 2011-08-09 Raytheon Company Semiconductor structures having both elemental and compound semiconductor devices on a common substrate
CN102439696A (zh) * 2009-05-22 2012-05-02 住友化学株式会社 半导体基板及其制造方法、电子器件及其制造方法
US8269931B2 (en) * 2009-09-14 2012-09-18 The Aerospace Corporation Systems and methods for preparing films using sequential ion implantation, and films formed using same
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8476145B2 (en) * 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
DE102009051520B4 (de) 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
DE102009051521B4 (de) 2009-10-31 2012-04-26 X-Fab Semiconductor Foundries Ag Herstellung von Siliziumhalbleiterscheiben mit III-V-Schichtstrukturen für High Electron Mobility Transistoren (HEMT) und eine entsprechende Halbleiterschichtanordnung
KR101287196B1 (ko) * 2009-12-03 2013-07-16 한국전자통신연구원 광 검출기 및 그 제조방법
US8530938B2 (en) * 2009-12-10 2013-09-10 International Rectifier Corporation Monolithic integrated composite group III-V and group IV semiconductor device and method for fabricating same
WO2011084269A2 (en) * 2009-12-16 2011-07-14 National Semiconductor Corporation Stress compensation for large area gallium nitride or other nitride-based structures on semiconductor substrates
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
DE102010002204A1 (de) * 2010-02-22 2011-08-25 OSRAM Opto Semiconductors GmbH, 93055 Halbleiterdiode und Verfahren zum Herstellen einer Halbleiterdiode
DE202010004874U1 (de) * 2010-04-11 2010-07-22 Lightdesign Solutions Gmbh LED-Modul mit Passiv-LED
US8318563B2 (en) 2010-05-19 2012-11-27 National Semiconductor Corporation Growth of group III nitride-based structures and integration with conventional CMOS processing tools
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8592292B2 (en) 2010-09-02 2013-11-26 National Semiconductor Corporation Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US8604330B1 (en) 2010-12-06 2013-12-10 4Power, Llc High-efficiency solar-cell arrays with integrated devices and methods for forming them
KR101785644B1 (ko) * 2011-01-26 2017-10-16 엘지이노텍 주식회사 발광소자 및 그 발광 소자의 제조 방법
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
US8946864B2 (en) 2011-03-16 2015-02-03 The Aerospace Corporation Systems and methods for preparing films comprising metal using sequential ion implantation, and films formed using same
CN102790084B (zh) * 2011-05-16 2016-03-16 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的soi半导体结构及其制备方法
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
JP2013012574A (ja) * 2011-06-29 2013-01-17 Toshiba Corp 固体撮像装置および固体撮像装置の製造方法
US9595438B2 (en) * 2011-09-12 2017-03-14 Nasp Iii/V Gmbh Method for producing a III/V Si template
US8575666B2 (en) * 2011-09-30 2013-11-05 Raytheon Company Method and structure having monolithic heterogeneous integration of compound semiconductors with elemental semiconductor
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
DE112011105978B4 (de) 2011-12-19 2021-02-04 Intel Corporation System-on-chip (ein-chip-system) mit stromverwaltungsschaltreis und mit hochfrequenzschaltkreis, die einen gruppe-iii-n-transistor aufweisen
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
KR102090847B1 (ko) * 2012-04-04 2020-03-18 메사추세츠 인스티튜트 오브 테크놀로지 Cmos 및 비 실리콘 장치들의 모놀리식 집적
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US9076763B2 (en) * 2012-08-13 2015-07-07 Infineon Technologies Austria Ag High breakdown voltage III-nitride device
US8558282B1 (en) 2012-09-08 2013-10-15 International Business Machines Corporation Germanium lateral bipolar junction transistor
US20150279945A1 (en) * 2012-10-26 2015-10-01 Daniel Francis Semiconductor devices with improved reliability and operating life and methods of manufactuirng the same
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
CN103077892B (zh) * 2013-01-22 2015-08-19 中国科学院半导体研究所 在硅上集成hemt器件的方法
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9324579B2 (en) 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9396948B2 (en) * 2013-05-03 2016-07-19 Texas Instruments Incorporated Layer transfer of silicon onto III-nitride material for heterogenous integration
US9690042B2 (en) 2013-05-23 2017-06-27 Electronics And Telecommunications Research Institute Optical input/output device, optical electronic system including the same, and method of manufacturing the same
US8987765B2 (en) * 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
US9184191B2 (en) * 2013-10-17 2015-11-10 Micron Technology, Inc. Method providing an epitaxial photonic device having a reduction in defects and resulting structure
KR102203033B1 (ko) * 2013-12-18 2021-01-14 인텔 코포레이션 평면형 이종 디바이스
US9360623B2 (en) * 2013-12-20 2016-06-07 The Regents Of The University Of California Bonding of heterogeneous material grown on silicon to a silicon photonic circuit
JP6382313B2 (ja) * 2013-12-20 2018-08-29 インテル コーポレイション テーパー状導波路構造を有する光検出器
SG10201805702QA (en) 2014-01-14 2018-08-30 Massachusetts Inst Technology Method of forming an integrated circuit and related integrated circuit
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
KR102153466B1 (ko) * 2014-03-27 2020-09-08 인텔 코포레이션 다중-디바이스 가요성 전자 시스템 온 칩(soc) 공정 통합
FR3023065B1 (fr) * 2014-06-27 2017-12-15 Commissariat Energie Atomique Dispositif optoelectronique a jonction p-n permettant une ionisation de dopants par effet de champ
US10366883B2 (en) 2014-07-30 2019-07-30 Hewlett Packard Enterprise Development Lp Hybrid multilayer device
US10852492B1 (en) * 2014-10-29 2020-12-01 Acacia Communications, Inc. Techniques to combine two integrated photonic substrates
FR3028050B1 (fr) * 2014-10-29 2016-12-30 Commissariat Energie Atomique Substrat pre-structure pour la realisation de composants photoniques, circuit photonique et procede de fabrication associes
US9412744B1 (en) * 2015-01-30 2016-08-09 International Business Machines Corporation III-V CMOS integration on silicon substrate via embedded germanium-containing layer
KR102279162B1 (ko) * 2015-03-03 2021-07-20 한국전자통신연구원 게르마늄 온 인슐레이터 기판 및 그의 형성방법
US9362444B1 (en) * 2015-03-18 2016-06-07 International Business Machines Corporation Optoelectronics and CMOS integration on GOI substrate
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
EP3363050B1 (en) * 2015-07-23 2020-07-08 Artilux Inc. High efficiency wide spectrum sensor
US10644187B2 (en) 2015-07-24 2020-05-05 Artilux, Inc. Multi-wafer based light absorption apparatus and applications thereof
TWI767411B (zh) * 2015-07-24 2022-06-11 光程研創股份有限公司 半導體結構
US10761599B2 (en) 2015-08-04 2020-09-01 Artilux, Inc. Eye gesture tracking
US10707260B2 (en) 2015-08-04 2020-07-07 Artilux, Inc. Circuit for operating a multi-gate VIS/IR photodiode
EP3709362B1 (en) 2015-08-04 2021-07-14 Artilux Inc. Germanium-silicon light sensing method
US10861888B2 (en) 2015-08-04 2020-12-08 Artilux, Inc. Silicon germanium imager with photodiode in trench
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US9893112B2 (en) 2015-08-27 2018-02-13 Artilux Corporation Wide spectrum optical sensor
US10658177B2 (en) 2015-09-03 2020-05-19 Hewlett Packard Enterprise Development Lp Defect-free heterogeneous substrates
JP6887992B2 (ja) * 2015-09-04 2021-06-16 ナンヤン テクノロジカル ユニヴァーシティー 基板を被膜する方法
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10886309B2 (en) 2015-11-06 2021-01-05 Artilux, Inc. High-speed light sensing apparatus II
US10741598B2 (en) 2015-11-06 2020-08-11 Atrilux, Inc. High-speed light sensing apparatus II
US10254389B2 (en) 2015-11-06 2019-04-09 Artilux Corporation High-speed light sensing apparatus
US10418407B2 (en) 2015-11-06 2019-09-17 Artilux, Inc. High-speed light sensing apparatus III
US10739443B2 (en) 2015-11-06 2020-08-11 Artilux, Inc. High-speed light sensing apparatus II
US9859382B2 (en) 2015-12-04 2018-01-02 Globalfoundries Inc. Integrated CMOS wafers
US9704958B1 (en) 2015-12-18 2017-07-11 International Business Machines Corporation III-V field effect transistor on a dielectric layer
US10586847B2 (en) 2016-01-15 2020-03-10 Hewlett Packard Enterprise Development Lp Multilayer device
WO2017142482A1 (en) * 2016-02-18 2017-08-24 Massachusetts Institute Of Technology High voltage logic circuit
CN105676368A (zh) * 2016-03-18 2016-06-15 中国电子科技集团公司第五十五研究所 一种硅基微环滤波器与磷化铟基光探测器异质集成单片制作方法
US11088244B2 (en) 2016-03-30 2021-08-10 Hewlett Packard Enterprise Development Lp Devices having substrates with selective airgap regions
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
US10190973B2 (en) * 2016-03-31 2019-01-29 Sensor Electronic Technology, Inc. Integrated ultraviolet analyzer
CN107331663B (zh) * 2016-04-29 2021-09-28 上海芯晨科技有限公司 一种iii族氮化物和硅异质集成衬底及其制作方法
WO2017197576A1 (en) * 2016-05-17 2017-11-23 The University Of Hong Kong Light-emitting diodes (leds) with monolithically-integrated photodetectors for in situ real-time intensity monitoring
WO2017210300A1 (en) * 2016-06-03 2017-12-07 The Regents Of The University Of California Integration of direct-bandgap optically active devices on indirect-bandgap-based substrates
JP2019533302A (ja) * 2016-08-31 2019-11-14 ジーレイ スイッツァーランド エスアー 接合インターフェースの電荷輸送で構成される電磁吸収放射線検出器
US9773893B1 (en) 2016-09-26 2017-09-26 International Business Machines Corporation Forming a sacrificial liner for dual channel devices
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
KR20190082885A (ko) * 2016-11-11 2019-07-10 큐맷, 인코포레이티드 층 이송에 의한 마이크로 발광 다이오드의 제조
EP3568873B1 (en) * 2017-01-13 2023-11-08 Massachusetts Institute of Technology A method of forming a multilayer structure for a pixelated display and a multilayer structure for a pixelated display
GB2563278B (en) * 2017-06-09 2022-10-26 Univ Southampton Optoelectronic device and method of manufacturing thereof
US11688996B2 (en) 2017-09-18 2023-06-27 Tampere University Foundation, sr. Semiconductor multilayer structure
US10707308B2 (en) 2017-12-24 2020-07-07 HangZhou HaiCun Information Technology Co., Ltd. Hetero-epitaxial output device array
CN111868929B (zh) 2018-02-23 2021-08-03 奥特逻科公司 光检测装置及其光检测方法
US11105928B2 (en) 2018-02-23 2021-08-31 Artilux, Inc. Light-sensing apparatus and light-sensing method thereof
CN112236686B (zh) 2018-04-08 2022-01-07 奥特逻科公司 光探测装置
US10381801B1 (en) 2018-04-26 2019-08-13 Hewlett Packard Enterprise Development Lp Device including structure over airgap
KR102510356B1 (ko) * 2018-05-03 2023-03-17 오픈라이트 포토닉스, 인크. 포토닉스와 일렉트로닉스의 이종 통합을 위한 원자 층 퇴적 본딩
US10854770B2 (en) 2018-05-07 2020-12-01 Artilux, Inc. Avalanche photo-transistor
US10969877B2 (en) 2018-05-08 2021-04-06 Artilux, Inc. Display apparatus
US10690853B2 (en) 2018-06-25 2020-06-23 International Business Machines Corporation Optoelectronics integration using semiconductor on insulator substrate
CN108649048A (zh) * 2018-07-10 2018-10-12 南方科技大学 一种单片集成半导体器件及其制备方法
US10903216B2 (en) 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
DE102019100521A1 (de) * 2019-01-10 2020-07-16 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen bauteils und optoelektronisches bauteil
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR20210048290A (ko) * 2019-10-23 2021-05-03 삼성전자주식회사 디스플레이 장치 및 이의 제조 방법
US11340512B2 (en) * 2020-04-27 2022-05-24 Raytheon Bbn Technologies Corp. Integration of electronics with Lithium Niobate photonics
KR102607828B1 (ko) * 2021-05-28 2023-11-29 아주대학교산학협력단 모놀리식 3차원 집적 회로 및 이의 제조 방법
US11784189B2 (en) 2021-08-20 2023-10-10 Globalfoundries U.S. Inc. Monolithic integration of diverse device types with shared electrical isolation

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4124860A (en) * 1975-02-27 1978-11-07 Optron, Inc. Optical coupler
US4136928A (en) * 1977-05-06 1979-01-30 Bell Telephone Laboratories, Incorporated Optical integrated circuit including junction laser with oblique mirror
JPH0760791B2 (ja) * 1988-11-04 1995-06-28 シャープ株式会社 化合物半導体基板
JPH02163980A (ja) * 1988-12-16 1990-06-25 Mitsubishi Electric Corp 光検出器
JPH03188619A (ja) * 1989-12-18 1991-08-16 Nec Corp 異種基板上への3―5族化合物半導体のヘテロエピタキシャル成長法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
US5442205A (en) 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5221413A (en) 1991-04-24 1993-06-22 At&T Bell Laboratories Method for making low defect density semiconductor heterostructure and devices made thereby
CA2062134C (en) 1991-05-31 1997-03-25 Ibm Heteroepitaxial layers with low defect density and arbitrary network parameter
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5266794A (en) 1992-01-21 1993-11-30 Bandgap Technology Corporation Vertical-cavity surface emitting laser optical interconnect technology
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
JP3465349B2 (ja) * 1994-06-20 2003-11-10 松下電器産業株式会社 半導体多層基板および半導体多層膜の製造方法
JP3482709B2 (ja) * 1994-10-19 2004-01-06 株式会社デンソー 半導体装置
JPH08153691A (ja) * 1994-11-29 1996-06-11 Matsushita Electric Works Ltd 半導体装置の製造方法
US5882988A (en) * 1995-08-16 1999-03-16 Philips Electronics North America Corporation Semiconductor chip-making without scribing
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
JP3396356B2 (ja) * 1995-12-11 2003-04-14 三菱電機株式会社 半導体装置,及びその製造方法
US6039803A (en) * 1996-06-28 2000-03-21 Massachusetts Institute Of Technology Utilization of miscut substrates to improve relaxed graded silicon-germanium and germanium layers on silicon
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JP3257624B2 (ja) * 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
ATE283549T1 (de) 1997-06-24 2004-12-15 Massachusetts Inst Technology Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
US5895936A (en) 1997-07-09 1999-04-20 Direct Radiography Co. Image capture device using a secondary electrode
US6548382B1 (en) 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
WO1999053539A1 (en) 1998-04-10 1999-10-21 Massachusetts Institute Of Technology Silicon-germanium etch stop layer system
US6291326B1 (en) 1998-06-23 2001-09-18 Silicon Genesis Corporation Pre-semiconductor process implant and post-process film separation
US6458723B1 (en) 1999-06-24 2002-10-01 Silicon Genesis Corporation High temperature implant apparatus
AU5522300A (en) 1999-06-28 2001-01-31 Mikroelektronik Centret (Mic) Nanometer-scale modulation
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
JP3607194B2 (ja) * 1999-11-26 2005-01-05 株式会社東芝 半導体装置、半導体装置の製造方法、及び半導体基板
US6503773B2 (en) * 2000-01-20 2003-01-07 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
WO2001099169A2 (en) 2000-06-22 2001-12-27 Massachusetts Institute Of Technology Etch stop layer system for sige devices
EP1350290B1 (en) * 2000-08-04 2006-11-22 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
JP2002090457A (ja) * 2000-09-14 2002-03-27 Denso Corp 距離測定装置
FR2815121B1 (fr) 2000-10-06 2002-12-13 Commissariat Energie Atomique Procede de revelation de defauts cristallins et/ou de champs de contraintes a l'interface d'adhesion moleculaire de deux materiaux solides
US6677192B1 (en) 2001-03-02 2004-01-13 Amberwave Systems Corporation Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6855649B2 (en) * 2001-06-12 2005-02-15 International Business Machines Corporation Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing
CA2454269C (en) * 2001-07-24 2015-07-07 Primit Parikh Insulating gate algan/gan hemt
US6585424B2 (en) 2001-07-25 2003-07-01 Motorola, Inc. Structure and method for fabricating an electro-rheological lens
JP2003068593A (ja) * 2001-08-22 2003-03-07 Shin Etsu Handotai Co Ltd 半導体積層基板およびその製造方法
US6872985B2 (en) 2001-11-15 2005-03-29 Hrl Laboratories, Llc Waveguide-bonded optoelectronic devices
WO2003054929A2 (de) * 2001-12-21 2003-07-03 Aixtron Ag Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat
DE10163394A1 (de) * 2001-12-21 2003-07-03 Aixtron Ag Verfahren und Vorrichtung zum Abscheiden kristalliner Schichten und auf kristallinen Substraten
US6723622B2 (en) 2002-02-21 2004-04-20 Intel Corporation Method of forming a germanium film on a semiconductor substrate that includes the formation of a graded silicon-germanium buffer layer prior to the formation of a germanium layer
US6916717B2 (en) * 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
GB0212616D0 (en) 2002-05-31 2002-07-10 Univ Warwick Formation of lattice-tuning semiconductor substrates
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
WO2003105204A2 (en) 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
FR2842349B1 (fr) 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
JP2004045170A (ja) * 2002-07-11 2004-02-12 Fuji Photo Film Co Ltd 電池残量警告回路
EP2267762A3 (en) 2002-08-23 2012-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor heterostructures having reduced dislocation pile-ups and related methods
US20040137698A1 (en) 2002-08-29 2004-07-15 Gianni Taraschi Fabrication system and method for monocrystaline semiconductor on a substrate
JP3867161B2 (ja) * 2002-09-20 2007-01-10 独立行政法人物質・材料研究機構 薄膜素子
US7589380B2 (en) 2002-12-18 2009-09-15 Noble Peak Vision Corp. Method for forming integrated circuit utilizing dual semiconductors
US20060055800A1 (en) 2002-12-18 2006-03-16 Noble Device Technologies Corp. Adaptive solid state image sensor
US7453129B2 (en) 2002-12-18 2008-11-18 Noble Peak Vision Corp. Image sensor comprising isolated germanium photodetectors integrated with a silicon substrate and silicon circuitry
US7012314B2 (en) 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
JP2004228768A (ja) * 2003-01-21 2004-08-12 Toshiba Corp ゲート駆動回路
US6965128B2 (en) 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices
US6963078B2 (en) 2003-03-15 2005-11-08 International Business Machines Corporation Dual strain-state SiGe layers for microelectronics
JP4239873B2 (ja) 2003-05-19 2009-03-18 セイコーエプソン株式会社 電気光学装置および電子機器
US7259084B2 (en) * 2003-07-28 2007-08-21 National Chiao-Tung University Growth of GaAs epitaxial layers on Si substrate by using a novel GeSi buffer layer
US20050116290A1 (en) * 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7138697B2 (en) 2004-02-24 2006-11-21 International Business Machines Corporation Structure for and method of fabricating a high-speed CMOS-compatible Ge-on-insulator photodetector
US7180098B2 (en) 2004-04-05 2007-02-20 Legerity, Inc. Optical isolator device, and method of making same
US7217949B2 (en) 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US7060585B1 (en) 2005-02-16 2006-06-13 International Business Machines Corporation Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
US7538000B2 (en) 2005-07-28 2009-05-26 Freescale Semiconductor, Inc. Method of forming double gate transistors having varying gate dielectric thicknesses
US7399686B2 (en) 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
WO2007053686A2 (en) * 2005-11-01 2007-05-10 Massachusetts Institute Of Technology Monolithically integrated semiconductor materials and devices
DE102008040122A1 (de) 2008-07-03 2010-01-07 Robert Bosch Gmbh Kolben-Kraftstoffpumpe für eine Brennkraftmaschine

Also Published As

Publication number Publication date
KR20080074938A (ko) 2008-08-13
CN101326646B (zh) 2011-03-16
WO2007053686A3 (en) 2008-02-21
JP2009514252A (ja) 2009-04-02
US8120060B2 (en) 2012-02-21
US8012592B2 (en) 2011-09-06
US20070105335A1 (en) 2007-05-10
KR101316947B1 (ko) 2013-10-15
US20070105274A1 (en) 2007-05-10
US7705370B2 (en) 2010-04-27
US20090242935A1 (en) 2009-10-01
CN101326646A (zh) 2008-12-17
US20070105256A1 (en) 2007-05-10
US7535089B2 (en) 2009-05-19
WO2007053686A2 (en) 2007-05-10

Similar Documents

Publication Publication Date Title
JP5243256B2 (ja) モノリシックに集積化された半導体材料およびデバイス
KR102526313B1 (ko) 축 배열의 3차원 반도체 구조를 갖는 광전자 장치
US6730990B2 (en) Mountable microstructure and optical transmission apparatus
US9419031B1 (en) Semiconductor and optoelectronic devices
US11923401B2 (en) III-nitride multi-wavelength LED arrays
Chilukuri et al. Monolithic CMOS-compatible AlGaInP visible LED arrays on silicon on lattice-engineered substrates (SOLES)
TWI427830B (zh) 光電裝置之製造方法
KR101484467B1 (ko) 감소된 변형 발광층을 갖는 ⅲ-질화물 발광 디바이스
US11374147B2 (en) Process for manufacturing an optoelectronic device having a diode matrix
US20220278165A1 (en) Led arrays
JP6174931B2 (ja) 半導体光素子アレイ及びその作製方法と、半導体光素子アレイを用いた表示装置
CN109411571B (zh) 发光二极管
KR20230060507A (ko) Led 디바이스 및 led 디바이스를 제조하는 방법
US20120091474A1 (en) Novel semiconductor and optoelectronic devices
JP5205729B2 (ja) 半導体レーザ装置及びその製造方法
JP2019517144A (ja) 発光デバイスのp型層を形成する方法
WO2020157811A1 (ja) マイクロledデバイスおよびその製造方法
US20220393438A1 (en) Optoelectronic semiconductor component, arrangement of optoelectronic semiconductor components, optoelectronic device and method for producing an optoelectronic semiconductor component
US20210399166A1 (en) Light-emitting diode and process for producing a light-emitting diode
JP2017054859A (ja) 半導体発光デバイス
US20230006417A1 (en) Optoelectronic semiconductor component with individually controllable contact elements, and method for producing the optoelectronic semiconductor component
US20220415671A1 (en) Cooling of high power devices using selective patterned diamond surface
WO2024119056A1 (en) Display including lateral-structure multicolor light emitting device pixels and method of fabrication thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091026

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120321

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120618

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130321

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160412

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5243256

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250