KR102279162B1 - 게르마늄 온 인슐레이터 기판 및 그의 형성방법 - Google Patents

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Abstract

본 발명은 게르마늄 온 인슐레이터 기판을 제공한다. 게르마늄 온 인슐레이터 기판은 벌크 실리콘 기판, 상기 벌크 실리콘 기판 상에 배치되고, 상기 벌크 실리콘 기판의 일부를 노출하는 제 1 영역을 가지는 산화막, 상기 산화막의 상면의 일부를 덮으며, 상기 제 1 영역을 덮지 않는 실리콘층, 상기 제 1 영역을 통해 노출된 상기 벌크 실리콘 기판과 접촉하고, 상기 산화막 상에 배치되는 게르마늄층 및 상기 산화막 및 상기 실리콘층을 덮고 상기 게르마늄층의 상면을 노출시키는 절연층을 포함한다.

Description

게르마늄 온 인슐레이터 기판 및 그의 형성방법{Germanium on insulator substrate and Methods for forming the same}
본 발명은 반도체에 관한 것으로, 구체적으로는 게르마늄 온 인슐레이터 기판 및 그 형성방법에 관한 것이다.
이동 통신 산업의 급속한 발전으로 인해 정보통신용 소자 성능의 초고속, 초고집적화 및 저전력화에 대한 요구가 증가하고 있다. 이에 따라, 반도체 소자의 기판으로서 실리콘 온 인슐레이터(Silicon on Insulator: SOI) 기판이 이용되고 있다.
최근, 실리콘에 비해 전자 및 정공 이동도(Mobility) 가 우수한 게르마늄의 특성을 이용하기 위해 게르마늄 온 인슐레이터(Germanium on Insulator: GeOI) 기판에 대한 연구가 진행되고 있다.
본 발명의 기술적 과제는 실리콘 단결정층과 게르마늄 단결정층을 실리콘 기판 상에 형성하는 게르마늄 온 인슐레이터 기판 및 그 형성방법을 제공하는 것이다.
본 발명은 게르마늄 온 인슐레이터 기판을 제공한다. 게르마늄 온 인슐레이터 기판은 벌크 실리콘 기판, 상기 벌크 실리콘 기판 상에 배치되고, 상기 벌크 실리콘 기판의 일부를 노출하는 제 1 영역을 가지는 산화막, 상기 산화막의 상면의 일부를 덮으며, 상기 제 1 영역을 덮지 않는 실리콘층, 상기 제 1 영역을 통해 노출된 상기 벌크 실리콘 기판과 접촉하고, 상기 산화막 상에 배치되는 게르마늄층 및 상기 산화막 및 상기 실리콘층을 덮고 상기 게르마늄층의 상면을 노출시키는 절연층을 포함한다.
일 예에 의하여, 상기 실리콘층과 상기 게르마늄층은 이격되게 배치된다.
일 예에 의하여, 상기 게르마늄층은 상기 제 1 영역을 채워 상기 벌크 실리콘 기판과 접촉하는 성장층 및 상기 성장층과 연결되고, 상기 산화막 상에 배치되는 게르마늄 단결정층을 포함한다.
일 예에 의하여, 상기 게르마늄 단결정층의 두께는 상기 절연층의 두께와 동일하다.
일 예에 의하여, 상기 산화막은 상기 벌크 실리콘 기판을 향하여 리세스된 제 2 영역을 가진다.
일 예에 의하여, 상기 게르마늄 단결정층의 두께는 상기 절연층의 두께보다 크다.
일 예에 의하여, 상기 절연층의 상면과 상기 게르마늄층의 상면이 동일한 레벨이다.
일 예에 의하여, 상기 제 1 영역은 상기 벌크 실리콘 기판의 상면과 평행한 제 1 방향을 따르는 너비 및 상기 제 1 방향과 수직한 제 2 방향을 따르는 높이를 가지며, 상기 제 1 영역의 너비는 상기 제 1 영역의 높이보다 작다.
본 발명은 다른 실시 예에 따른 게르마늄 온 인슐레이터 기판을 제공한다. 게르마늄 온 인슐레이터 기판은 상기 벌크 실리콘 기판 상에 배치되고, 상기 벌크 실리콘 기판의 일부를 노출하는 제 1 영역 및 상기 벌크 실리콘 기판을 향하여 리세스된 제 2 영역을 가지는 산화막, 상기 산화막의 상면의 일부를 덮는 실리콘층, 상기 제 1 영역을 통해 노출된 상기 벌크 실리콘 기판을 종자층으로 하여 상기 산화막 상으로 성장되는 게르마늄층 및 상기 실리콘층 상에 배치되는 절연층을 포함하고, 상기 게르마늄층은 상기 실리콘층과 접촉한다.
일 예에 의하여, 상기 게르마늄층은 상기 제 1 영역을 채워 상기 벌크 실리콘 기판과 접촉하는 성장층 및 상기 성장층과 연결되고, 상기 산화막 상으로 성장되는 게르마늄 단결정층을 포함한다.
일 예에 의하여, 상기 게르마늄 단결정층의 두께는 상기 절연층과 상기 실리콘층의 두께의 합보다 크다.
일 예에 의하여, 상기 절연층의 상면과 상기 게르마늄 단결정층의 상면은 동일한 평면에 위치한다.
본 발명은 게르마늄 온 인슐레이터 기판의 형성방법을 제공한다. 게르마늄 온 인슐레이터 기판의 형성방법은 벌크 실리콘 기판 상에 산화막 및 실리콘층을 순차적으로 적층하고, 상기 실리콘층의 일부를 식각하여 상기 산화막을 일부 노출시키고, 상기 실리콘층 및 상기 노출된 상기 산화막을 덮는 절연층을 형성하고, 상기 산화막의 상면이 노출되도록 상기 절연층의 일부를 식각하고, 상기 벌크 실리콘 기판의 일부가 노출되도록 상기 산화막을 식각하고 그리고 상기 노출된 벌크 실리콘 기판으로부터 성장되고 상기 산화막 상에 배치되는 게르마늄층을 형성하는 것을 포함한다.
일 예에 의하여, 상기 절연층의 일부를 식각하는 것은 상기 실리콘층을 식각한 너비보다 작은 식각 너비를 가지도록 상기 절연층을 식각하는 것을 포함한다.
일 예에 의하여, 상기 산화막을 식각하는 것은 상기 산화막의 일부를 식각하여 상기 벌크 실리콘 기판의 일부를 노출시키는 제 1 영역를 형성하는 것을 포함하고, 상기 제 1 영역의 높이는 상기 제 1 영역의 너비보다 크다.
일 예에 의하여, 상기 절연층의 일부를 식각한 후, 상기 산화막의 상면이 노출된 식각 너비보다 넓은 식각 너비를 가지도록 상기 산화막을 식각하여 제 2 영역을 형성하는 것을 더 포함한다.
일 예에 의하여, 상기 게르마늄층을 형성하는 것은 상기 산화막의 상면과 같은 레벨까지 상기 제 2 영역에서 상기 게르마늄 단결정층을 성장하고, 상기 실리콘층의 측면과 상기 절연층의 측면이 동일평면상에 위치하도록 상기 절연층을 식각하고 그리고 상기 게르마늄 단결정층을 적어도 상기 절연층의 상면까지 성장시키는 것을 포함한다.
일 예에 의하여, 상기 절연층과 상기 게르마늄 단결정층의 상면이 동일한 레벨에 위치하도록 화학적 기계적 연마공정을 수행하는 것을 더 포함한다.
일 예에 의하여, 상기 게르마늄층을 형성하는 것은 감압화학기상증착공정(RPCVD) 또는 초고진동화학기상증착공정(UHVCVD)으로 상기 게르마늄층을 증착하는 것을 포함한다.
일 예에 의하여, 상기 게르마늄층을 형성하는 것은 GeH4와 H2 혼합가스를 사용하여 400℃ 내지 700℃의 증착 온도에서 상기 게르마늄층을 증착하는 것을 포함하고, 상기 GeH4와 H2 혼합가스의 유량은 10sccm 내지 100sccm이다.
본 발명의 실시 예에 따르면, 벌크 실리콘 기판을 이용하여 게르마늄 온 인슐레이터 및 실리콘 온 인슐레이터를 형성할 수 있다.
본 발명의 실시 예에 따르면, 게르마늄 온 인슐레이터의 형성방법에 따라 게르마늄층의 두께를 조절할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다.
도 2a 내지 도 2g는 도 1의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다.
도 3은 본 발명의 다른 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다.
도 4a 내지 도 4d는 도 3의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다.
도 6a 내지 도 6f는 도 5의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다.
도 1을 참조하면, 게르마늄 온 인슐레이터 기판(1)은 벌크 실리콘 기판(100), 산화막(110), 실리콘층(120), 절연층(130) 및 게르마늄층(140)을 포함할 수 있다. 벌크 실리콘 기판(100) 상에 벌크 실리콘 기판(100)의 일부를 노출하는 산화막(110)이 배치될 수 있다. 산화막(110) 상에는 실리콘층(120)이 배치될 수 있다. 실리콘층(120)은 산화막(110)의 일부를 덮을 수 있다. 벌크 실리콘 기판(100), 산화막(110) 및 실리콘층(120)은 실리콘 온 인슐레이터(Silicon on insulator:SOI) 구조를 구성할 수 있다. 게르마늄층(140)은 노출된 벌크 실리콘 기판(100)과 접촉하는 성장층(141) 및 성장층(141)과 연결되고, 산화막(110) 상에 배치되는 게르마늄 단결정층(142)을 포함할 수 있다. 게르마늄층(140)은 실리콘층(120)과 이격되게 배치될 수 있다. 성장층(141)의 너비(d)는 성장층(141)의 높이(h)보다 작을 수 있다. 게르마늄 단결정층(142)은 절연층(130)과 동일한 두께를 가질 수 있다. 예를 들어, 게르마늄 단결정층(142)의 두께(t)는 수 μm 일 수 있다. 절연층(130)은 산화막(110), 실리콘층(120)을 덮고, 게르마늄층(140)의 상면을 노출시키도록 배치될 수 있다. 절연층(130)은 산화물, 질화물, 산질화물 또는 이들의 화합물을 포함할 수 있다. 절연층(130)의 두께를 조절하여 게르마늄 단결정층(142)의 두께(t)가 결정될 수 있다. 절연층(130)의 상면과 게르마늄층(140)의 상면은 동일한 레벨일 수 있다.
도 2a 내지 도 2g는 도 1의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 벌크 실리콘 기판(100) 상에 산화막(110) 및 실리콘층(120)이 순차적으로 형성될 수 있다. 벌크 실리콘 기판(100), 산화막(110) 및 실리콘층(120)은 실리콘 온 인슐레이터(Silicon on insulator:SOI) 구조를 구성할 수 있다.
도 2b를 참조하면, 실리콘 온 인슐레이터(Silicon on insulator:SOI) 구조에서 일정 영역에 게르마늄 온 인슐레이터(Germanium on insulator:GeOI) 구조를 형성하기 위해, 실리콘층(120)을 일부(W1) 식각할 수 있다. 실리콘층(120)의 일부 식각에 의해 산화막(110)의 상면이 일부 노출될 수 있다.
도 2c를 참조하면, 실리콘층(120) 및 노출된 산화막(110)을 덮는 절연층(130)을 형성할 수 있다. 절연층(130)은 산화물, 질화물, 산질화물 또는 이들의 화합물을 증착하여 형성할 수 있다.
도 2d를 참조하면, 산화막(110)의 상면의 일부가 노출되도록 절연층(130)을 건식식각할 수 있다. 절연층(130)의 식각 영역(W2)이 도 2b에서 실리콘층(120)이 식각된 영역(W1)과 동일하거나 혹은 더 넓으면 실리콘층(120)이 노출될 수 있다. 실리콘층(120)이 노출되면 도 2f에서 후술한 게르마늄층(140)의 성장 시, 노출된 벌크 실리콘 기판(100)과 실리콘층(120)이 모두 종자층(seed layer)이 될 수 있다. 이로 인해, 게르마늄층(140)과 실리콘층(120)이 서로 만나는 부위에서 결함이 발생할 수 있다. 이러한 결합 발생을 억제하기 위해, 실리콘층(120)이 노출되지 않게 절연층(130)을 식각할 수 있다. 다시 말해, 실리콘층(120)의 식각 영역(W1)에 비해 절연층(130)의 식각 영역(W2)이 작을 수 있다. 절연층(1300)의 식각 영역의 너비(W2)는 실리콘층(120)의 식각 영역(W1)의 너비보다 대략 1.0μm 이상 작을 수 있다. 즉, 실리콘층(120)의 식각 영역(W1)의 일측과 이에 인접한 절연층(130)의 식각 영역(W2)의 일측 사이에는 대략 0.1μm 내지 0.5μm의 간격이 있을 수 있다. 식각에 의해, 절연층(130)의 측벽(135)이 형성될 수 있다.
도 2e를 참조하면, 벌크 실리콘 기판(100)의 일부를 노출하도록 산화막(110)을 건식식각할 수 있다. 벌크 실리콘 기판(100)의 노출된 영역은 제 1 영역(150)으로 정의할 수 있다. 제 1 영역(150)은 벌크 실리콘 기판(100)의 상면과 평행한 제 1 방향을 따르는 너비(d) 및 제 1 방향(x)과 수직한 제 2 방향(y)을 따르는 높이(h)를 가질 수 있다. 산화막(110)의 식각에 의해 산화막의 측벽(110a)이 형성될 수 있다. 산화막의 측벽(110a)은 제 1 영역(150)의 높이(h)와 동일할 수 있다.
도 2f를 참조하면, 제 1 영역(150)에 의해 노출된 벌크 실리콘 기판(100)을 종자층(Seed layer)으로 하여 게르마늄층(140)을 형성할 수 있다. 게르마늄층(140)의 최상부가 절연층(130)의 상면보다 높은 레벨이 될 때까지 게르마늄층(140)을 성장시킬 수 있다. 게르마늄층(140)의 결정면은 절연층(130)의 상면에서 연장될 수 있다. 게르마늄층(140)은 실리콘층(120)와 이격되게 형성할 수 있다. 게르마늄층(140)은 제 1 영역(150)을 채우는 성장층(141)과, 산화막(110) 상에 배치되는 게르마늄 단결정층(142)으로 구분할 수 있다. 게르마늄 단결정층(142)은 절연층(130)의 측벽(135)과 접촉할 수 있다. 게르마늄층(140)을 형성하는 것은 감압화학기상증착공정(RPCVD) 또는 초고진동화학기상증착공정(UHVCVD)으로 게르마늄층(140)을 증착하는 것을 포함할 수 있다. 게르마늄층(140)의 성장 시의 공정 조건은 온도가 400℃ 내지 700℃의 범위일 수 있고, 압력은 수십 Torr의 범위 내일 수 있다. 또한, 게르마늄층(140)을 증착시키기 위한 원료가스는 수소에 5% 내지 30% 희석된 GeH4 가스를 사용할 수 있고, 운반 가스는 수소 가스를 사용할 수 있다. 원료 가스의 유량은 10sccm 내지 100sccm일 수 있고, 운반 가스의 유량은 10slm 내지 50slm일 수 있다.
제 1 영역(150)은 도 2f에서 후술한 게르마늄층(140) 성장 시 벌크 실리콘 기판(100)과 게르마늄층(140)의 계면에서 발생하는 침투 전위(Threading Dislocation)를 산화막(110)의 측벽으로 한정하는 역할을 할 수 있다. 즉, 제 1 영역(150)에 의해 게르마늄 단결정층(142)은 성장층(141)과 벌크 실리콘 기판(100) 사이에서 발생하는 침투 전위의 영향을 받지 않을 수 있다. 따라서, 게르마늄층(140)의 전위 밀도를 낮출 수 있고, 산화막(110) 상으로 게르마늄의 에피택셜 수평 과성장(Epitaxial Lateral Overgrowth: ELO) 시에 고 품질의 게르마늄층(140)을 확보할 수 있다.
실리콘층(120)은 절연층(130)에 의해 덮여 있어 노출되지 않을 수 있다. 이에 따라, 게르마늄층(140)은 제1 영역(150)에 의해 노출된 벌크 실리콘 기판(100)으로부터 성장할 수 있다.
도 2g를 참조하면, 절연층(130)과 게르마늄층(140)의 상면이 동일한 레벨에 위치하도록 화학적 기계적 연마공정(CMP)을 수행할 수 있다. 절연층(130)과 게르마늄층(140)의 상면이 동일평면 상에 위치하게 되어, 절연층(130)과 게르마늄층(140)의 상에 광통신 소자 혹은 상보성 모스펫(C-MOSFET) 등의 소자를 집적하기 용이할 수 있다. 게르마늄 단결정층(142)의 두께는 절연층(130)의 두께와 동일할 수 있다. 그러므로, 게르마늄 단결정층(142)의 두께는 절연층(130)의 두께에 의존할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 3을 참조하면, 게르마늄 온 인슐레이터 기판(2)은 벌크 실리콘 기판(100), 산화막(110), 실리콘층(120), 절연층(130) 및 게르마늄층(140)을 포함할 수 있다. 게르마늄층(140)은 벌크 실리콘 기판(100)과 접촉하는 성장층(141) 및 성장층(141)과 연결되고 산화막(110) 상에 배치되는 게르마늄 단결정층(142)를 포함할 수 있다. 산화막(110)의 일부는 벌크 실리콘 기판(100)을 향하여 리세스될 수 있다. 산화막(110)의 일부가 리세스되어 있으므로, 게르마늄 단결정층(142)의 두께가 절연층(130)의 두께보다 클 수 있다. 게르마늄층(140)은 실리콘층(120)과 이격되게 배치될 수 있다.
도 4a 내지 도 4d는 도 3의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다. 도 4a 내지 도 4d는 도 2a 내지 도 2c를 형성한 후를 설명하는 도면이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 4a를 참조하면, 절연층(130) 및 산화막(110)을 식각할 수 있다. 실리콘층(120)을 식각한 너비(W1)보다 작은 식각 너비(W2)를 가지도록 절연층(130) 및 산화막(110)을 식각할 수 있다. 다시 말해, 절연층(130) 및 산화막(110)이 식각되더라도 실리콘층(120)은 노출되지 않을 수 있다. 식각된 산화막(110)의 부분은 제 2 영역(160)으로 정의할 수 있다. 식각에 의해, 산화막(110)의 측벽(115)이 형성될 수 있고, 절연층(130)의 측벽(135)이 형성될 수 있다.
도 4b를 참조하면, 벌크 실리콘 기판(100)의 일부를 노출하도록 산화막(110)을 건식식각할 수 있다. 벌크 실리콘 기판(100)의 노출된 제 1 영역(150)은 제 2 영역(160)과 연결될 수 있다. 제 1 영역(150)의 너비(d)는 제 1 영역(150)의 높이(h) 보다 작을 수 있다.
도 4c를 참조하면, 제 1 영역(150)에 의해 노출된 벌크 실리콘 기판(100)을 종자층(Seed layer)으로 하여 게르마늄층(140)을 성장시킬 수 있다. 실리콘층(120)이 절연층(130)에 의해 덮여 있으므로, 게르마늄층(140)은 벌크 실리콘 기판(100)으로부터 성장될 수 있고 실리콘층(120)으로부터는 성장되지 않을 수 있다. 게르마늄층(140)의 최상부가 절연층(130)의 상면보다 높은 레벨이 될 때까지 게르마늄층(140)을 성장시킬 수 있다. 게르마늄층(140)은 실리콘층(120)와 이격되게 성장할 수 있고, 게르마늄층(140)의 결정면은 절연층(130)의 상면에서 연장될 수 있다. 게르마늄층(140)의 성장층(141)은 제 1 영역(150)을 채울 수 있고, 게르마늄층(140)의 게르마늄 단결정층(142)은 제 2 영역(160)을 채울 수 있다. 게르마늄 단결정층(142)은 산화막(110)의 측벽(115) 및 절연층(130)의 측벽(135)과 접촉할 수 있다.
도 4d를 참조하면, 절연층(130)과 게르마늄층(140)의 상면이 동일한 레벨에 위치하도록 화학적 기계적 연마공정(CMP)을 수행할 수 있다. 이에 따라, 게르마늄 단결정층(142)의 두께는 절연층(130)의 두께보다 클 수 있다. 절연층(130)의 두께와 제 2 영역(도 4b의 160)을 식각하는 두께를 조절하여 게르마늄 단결정층(142)의 두께를 결정할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 게르마늄 온 인슐레이터 기판을 나타내는 단면도이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 5를 참조하면, 게르마늄 온 인슐레이터 기판(3)은 벌크 실리콘 기판(100), 산화막(110), 실리콘층(120), 절연층(130) 및 게르마늄층(140)을 포함할 수 있다. 산화막(110)의 일부는 벌크 실리콘 기판(100)을 향하여 리세스될 수 있다. 산화막(110)의 일부가 리세스되어 있으므로, 게르마늄 단결정층(142)의 두께(t1)는 절연층(130)의 두께(t2)와 실리콘층(120)의 두께(t3)의 합보다 클 수 있다. 산화막(110)의 측벽(115)은 실리콘층(120)의 측벽(125)에 비해 게르마늄층(140)의 성장층(141)에 더 인접할 수 있고, 절연층(130)의 측벽(135)은 실리콘층(120)의 측벽(125)과 수직 정렬될 수 있다. 다른 예로, 산화막(110)의 측벽(115), 실리콘층(120)의 측벽(125) 및 절연층(130)의 측벽(135)은 수직 정렬될 수 있다. 게르마늄 단결정층(142)은 산화막(110)의 측벽(115), 실리콘층(120)의 측벽(125) 및 절연층(130)의 측벽(135)과 접촉할 수 있다.
도 6a 내지 도 6f는 도 5의 게르마늄 온 인슐레이터 기판을 형성하는 방법을 나타내는 단면도들이다. 도 6a 내지 도 6f는 도 2a 내지 도 2c를 형성한 후를 설명하는 도면이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.
도 6a를 참조하면, 절연층(130) 및 산화막(110)을 건식식각할 수 있다. 실리콘층(120)을 식각한 너비(W1)보다 작은 식각 너비(W2)를 가지도록 절연층(130) 및 산화막(110)을 식각할 수 있다. 상기 식각에 의해 형성된 절연층(130)의 측벽(135)과 산화막(110)의 측벽(115)은 수직 정렬될 수 있다. 식각된 산화막(110)의 부분은 제 2 영역(160)으로 정의할 수 있다.
도 6b를 참조하면, 제 2 영역(160)의 아래에 벌크 실리콘 기판(100)을 노출하는 제 1 영역(150)을 형성할 수 있다. 제 1 영역(150)의 너비(d)는 제 1 영역(150)의 높이(h) 보다 작도록 산화막(110)을 건식식각할 수 있다.
도 6c를 참조하면, 제 1 영역(150)에 의해 노출된 벌크 실리콘 기판(100)을 종자층(Seed layer)으로 하여 게르마늄층(140)을 성장시킬 수 있다. 게르마늄층(140)은 산화막(110)의 상면과 동일한 레벨까지 성장될 수 있다. 성장층(141)은 제 1 영역(150)을 채울 수 있고, 게르마늄 단결정층(142)은 제 2 영역(160)을 채울 수 있다. 게르마늄 단결정층(142)는 산화막(110)의 측벽(115)와 접촉할 수 있다.
도 6d를 참조하면, 실리콘층(120)이 노출되도록 절연층(130)을 습식식각할 수 있다. 절연층(130)의 측벽(135)과 실리콘층(120)의 이격거리만큼 절연층(130)을 식각할 수 있다. 예를 들어, 절연층(130)의 측벽(135)과 실리콘층(120)의 이격거리는 가령 0.1μm 내지 0.5μm 일 수 있다. 식각에 의해, 실리콘층(120)의 측벽(125)이 노출될 수 있다.
도 6e를 참조하면, 게르마늄층(140)을 계속적으로 성장시킬 수 있다. 게르마늄층(140)의 최상부가 절연층(130)의 상면보다 높은 레벨이 될 때까지 게르마늄층(140)을 성장시킬 수 있다. 게르마늄층(140)의 결정면은 절연층(130)의 상면에서 연장될 수 있다. 게르마늄층(140)은 산화막(110)의 측벽(115), 실리콘층(120)의 측벽(125) 및 절연층(130)의 측벽(135)와 접촉할 수 있다.
도 6f를 참조하면, 절연층(130)의 상면과 게르마늄층(140)의 상면이 동일한 레벨에 위치하도록 화학적 기계적 연마공정(CMP)을 수행할 수 있다. 이에 따라, 게르마늄 단결정층(142)의 두께(t1)는 절연층(130)의 두께(t2)와 실리콘층(120)의 두께(t3)의 합보다 클 수 있다. 절연층(130)의 두께(t2)와 제 2 영역(도 6b의 160)을 식각하는 두께를 조절하여 게르마늄 단결정층(142)의 두께(t1)를 결정할 수 있다.
상술한 예와 달리, 실리콘층(120)과 게르마늄층(140)이 접촉하면서, 게르마늄층(140)의 두께가 절연층(130)의 두께와 동일할 수 있다. 실리콘층(120)과 게르마늄층(140)의 접촉여부 및 게르마늄층(140)의 두께는 다양한 방법으로 결정될 수 있다.

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  13. 벌크 실리콘 기판 상에 산화막 및 실리콘층을 순차적으로 적층하는 것;
    상기 실리콘층의 일부를 식각하여 상기 산화막을 부분적으로 노출시키는 것;
    상기 실리콘층 및 상기 노출된 상기 산화막을 덮는 절연층을 형성하는 것;
    상기 산화막의 상면이 노출되도록 상기 절연층의 일부를 식각하는 것;
    상기 벌크 실리콘 기판의 일부가 노출되도록 상기 산화막의 일부를 식각하는 것;
    상기 노출된 벌크 실리콘 기판으로부터 성장되고 상기 산화막 상에 배치되는 게르마늄층을 형성하는 것으로서, 상기 게르마늄층은 상기 실리콘층의 상면에 비해 높은 레벨에 위치한 상면을 갖는 것; 및
    상기 게르마늄층 및 상기 절연층 상에 연마공정을 수행하여 상기 게르마늄층의 상면 및 상기 절연층의 상면을 동일한 레벨에 위치시키는 것을 포함하되,
    상기 연마공정의 수행 이후, 상기 게르마늄층의 상면 및 상기 절연층의 상면은 상기 실리콘층의 상면에 비해 높은 레벨에 위치하는 게르마늄 온 인슐레이터 기판의 형성방법.
  14. 제 13 항에 있어서,
    상기 절연층의 일부를 식각하는 것은:
    상기 실리콘층을 식각한 너비보다 작은 식각 너비를 가지도록 상기 절연층을 식각하는 것을 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  15. 제 13 항에 있어서,
    상기 산화막을 식각하는 것은:
    상기 산화막의 일부를 식각하여 상기 벌크 실리콘 기판의 일부를 노출시키는 제 1 영역를 형성하는 것을 포함하고,
    상기 제 1 영역의 높이는 상기 제 1 영역의 너비보다 큰 게르마늄 온 인슐레이터 기판의 형성방법.
  16. 제 13 항에 있어서,
    상기 절연층의 일부를 식각한 후,
    상기 산화막의 일부를 식각하기에 앞서, 상기 산화막의 다른 일부를 식각하여 제 2 영역을 형성하는 것을 더 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  17. 제 16 항에 있어서,
    상기 게르마늄층을 형성하는 것은:
    상기 산화막의 상면과 같은 레벨까지 상기 제 2 영역에서 게르마늄 단결정층을 성장하고;
    상기 실리콘층의 측면과 상기 절연층의 측면이 동일평면상에 위치하도록 상기 절연층을 식각하고; 그리고
    상기 게르마늄 단결정층을 적어도 상기 절연층의 상면까지 성장시키는 것을 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  18. 제 13 항에 있어서,
    상기 연마공정은 화학적 기계적 연마공정을 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  19. 제 13 항에 있어서,
    상기 게르마늄층을 형성하는 것은 감압화학기상증착공정(RPCVD) 또는 초고진공화학기상증착공정(UHVCVD)으로 상기 게르마늄층을 증착하는 것을 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  20. 제 13 항에 있어서,
    상기 게르마늄층을 형성하는 것은 GeH4와 H2 혼합가스를 사용하여 400℃ 내지 700℃의 증착 온도에서 상기 게르마늄층을 증착하는 것을 포함하고,
    상기 GeH4와 H2 혼합가스의 유량은 10sccm 내지 100sccm인 게르마늄 온 인슐레이터 기판의 형성방법.

  21. 제 13 항에 있어서,
    상기 게르마늄층을 형성하는 것은 상기 게르마늄층의 상면이 적어도 상기 절연층의 상면에 이르기까지 상기 게르마늄층을 성장시키는 것을 포함하는 게르마늄 온 인슐레이터 기판의 형성방법.
  22. 제 13 항에 있어서,
    상기 게르마늄층은 상기 벌크 실리콘 기판과 접촉하는 성장층 및 상기 성장층 상의 게르마늄 단결정층을 포함하고,
    상기 게르마늄 단결정층은 상기 성장층에 비해 큰 너비를 갖고,
    상기 게르마늄 단결정층의 하면은 상기 실리콘층의 하면에 비해 낮은 레벨에 위치하는 게르마늄 온 인슐레이터 기판의 형성방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123875A (ja) 2005-10-26 2007-05-17 Internatl Business Mach Corp <Ibm> 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造
JP2007527626A (ja) 2004-02-24 2007-09-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速ＣＭＯＳ共存Ｇｅ−オン−インシュレータ光検出器の構造および製作方法
JP2007335801A (ja) * 2006-06-19 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
JP4173884B2 (ja) 2004-11-19 2008-10-29 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）型ウェーハの製造方法
JP4495073B2 (ja) 2004-12-31 2010-06-30 東部エレクトロニクス株式会社 半導体素子の製造方法
JP2011180555A (ja) 2010-03-04 2011-09-15 Nippon Telegr & Teleph Corp <Ntt> 光検出器の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012314B2 (en) * 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
EP1882268B1 (en) * 2005-05-17 2016-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR101186291B1 (ko) * 2005-05-24 2012-09-27 삼성전자주식회사 게르마늄 온 인슐레이터 구조 및 이를 이용한 반도체 소자
CN101326646B (zh) * 2005-11-01 2011-03-16 麻省理工学院 单片集成的半导体材料和器件
US20100006961A1 (en) * 2008-07-09 2010-01-14 Analog Devices, Inc. Recessed Germanium (Ge) Diode
CN102171790A (zh) * 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
US8824837B2 (en) * 2010-08-26 2014-09-02 The Board Of Trustees Of The Leland Stanford Junior University Integration of optoelectronics with waveguides using interposer layer
CN102790054B (zh) * 2011-05-16 2015-09-16 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的半导体结构及其制备方法
KR101750742B1 (ko) * 2011-10-14 2017-06-28 삼성전자주식회사 광검출기 구조체
US8841188B2 (en) * 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
KR101923730B1 (ko) * 2012-10-15 2018-11-30 한국전자통신연구원 반도체 레이저 및 그 제조방법
US9099309B2 (en) * 2013-10-17 2015-08-04 Micron Technology, Inc. Method providing an epitaxial growth having a reduction in defects and resulting structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007527626A (ja) 2004-02-24 2007-09-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 高速ＣＭＯＳ共存Ｇｅ−オン−インシュレータ光検出器の構造および製作方法
JP4173884B2 (ja) 2004-11-19 2008-10-29 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）型ウェーハの製造方法
JP4495073B2 (ja) 2004-12-31 2010-06-30 東部エレクトロニクス株式会社 半導体素子の製造方法
JP2007123875A (ja) 2005-10-26 2007-05-17 Internatl Business Mach Corp <Ibm> 多孔質層を用いてゲルマニウム・オン・インシュレータ半導体構造を形成するための方法及びこれらの方法によって形成される半導体構造
JP2007335801A (ja) * 2006-06-19 2007-12-27 Toshiba Corp 半導体装置およびその製造方法
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